TW202347732A - 半導體元件及其製作方法 - Google Patents

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黃鼎翔
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Abstract

本發明揭露一種製作半導體元件的方法，其主要先提供一基底包含單次可程式化元件區，形成一淺溝隔離於該基底內，形成第一摻雜區於該淺溝隔離旁，去除部分淺溝隔離，再形成第一閘極結構於基底以及淺溝隔離上，其中第一閘極結構包含一高介電常數介電層設於基底上以及一閘極電極設於高介電常數介電層上，且高介電常數介電層包含第一L形。

Description

半導體元件及其製作方法
本發明是關於一種製作半導體元件，尤指一種製作單次可程式化(one-time programmable, OTP)元件的方法。
半導體記憶裝置已經普遍用於各種電子裝置。舉例來說，非揮發性記憶體廣泛用於行動電話、數位相機、個人數位助理行動運算裝置以及其他應用。一般來說，非揮發性記憶體主要包含多次可程式化(multi-time programmable, MTP)記憶體以及單次可程式化(one-time programmable, OTP)記憶體。相較於可複寫(rewritable)式記憶體，單次可程式化記憶體具有較低的製造成本和儲存資料不易遺失的優點。然而，單次可程式化記憶體僅能進行一次性的數據燒寫，一旦指定存儲區塊內的特定幾個記憶胞的位元經由一次性數據寫入程序而被改寫，指定存儲區塊內的該些特定記憶胞便無法被再次執行數據燒綠。
由於現行單次可程式化記憶體元件仍有在讀取模式下較弱讀取電流以及在程式模式下具有較長應力時間(stress time)等缺點，因此如何改良現有單次可程式化記憶體元件架構以解決上述問題即為現今一重要課題。
本發明一實施例揭露一種製作半導體元件的方法，其主要先提供一基底包含單次可程式化元件區，形成一淺溝隔離於該基底內，形成第一摻雜區於該淺溝隔離旁，去除部分淺溝隔離，再形成第一閘極結構於基底以及淺溝隔離上，其中第一閘極結構包含一高介電常數介電層設於基底上以及一閘極電極設於高介電常數介電層上，且高介電常數介電層包含第一L形。
本發明另一實施例揭露一種半導體元件，其主要包含一基底包含一單次可程式化元件區，一淺溝隔離設於基底內，第一摻雜區設於淺溝隔離旁以及第一閘極結構設於基底以及淺溝隔離上，其中第一閘極結構包含一高介電常數介電層設於基底上以及一閘極電極設於高介電常數介電層上，且高介電常數介電層包含第一L形。
請參照第1圖至第9圖，第1圖至第9圖為本發明一實施例製作半導體元件之方法示意圖。如第1圖所示，首先提供一基底12，例如一矽基底或矽覆絕緣(silicon-on-insulator, SOI)基板並於基底12上定義一核心區14以及單次可程式化元件區16，其中單次可程式化元件區16又可細部包含單元區(圖未示)與周邊區(圖未示)。然後形成一由氧化矽所構成的淺溝隔離(shallow trench isolation, STI)18於基底12內將各區域隔開，並可利用離子佈植製程將P型摻質植入基底12內，以於各區域中的基底12內形成井區例如P井。在本實施例中核心區14較佳於後續製程中製備例如金氧半導體電晶體而單次可程式化元件區16中則較佳製備金氧半導體電晶體與單次可程式化電容的整合結構。
如第2圖所示，接著進行另一離子佈植製程將N型摻質植入單次可程式化元件區16的基底12內，以於淺溝隔離18旁形成摻雜區20。在本實施例中，摻雜區20頂表面較佳切齊淺溝隔離18頂表面而摻雜區20底表面則略高於淺溝隔離18底表面。
隨後如第3圖所示，進行一微影暨蝕刻蝕刻製程去除緊鄰單次可程式化元件區16基底12周圍的部分淺溝隔離18以形成凹槽22但較佳不去除緊鄰核心區14基底12周圍的淺溝隔離18。在本實施例中，於淺溝隔離18中所形成的各凹槽22底表面較佳略高於旁邊摻雜區20的底表面。
如第4圖所示，然後形成一高介電常數介電層24於核心區14以及單次可程式化元件區16的基底12上包括覆蓋核心區14的基底12頂表面以及單次可程式化元件區16的基底12頂表面與基底12側壁，其中高介電常數介電層24較佳填入前面所形成的凹槽22內但不填滿凹槽22，而僅設於凹槽22內的淺溝隔離18頂表面與淺溝隔離18側壁。
在本實施例中，高介電常數介電層24包含介電常數大於4的介電材料，例如選自氧化鉿(hafnium oxide, HfO 2)、矽酸鉿氧化合物(hafnium silicon oxide, HfSiO 4)、矽酸鉿氮氧化合物(hafnium silicon oxynitride, HfSiON)、氧化鋁(aluminum oxide, Al 2O 3)、氧化鑭(lanthanum oxide, La 2O 3)、氧化鉭(tantalum oxide, Ta 2O 5)、氧化釔(yttrium oxide, Y 2O 3)、氧化鋯(zirconium oxide, ZrO 2)、鈦酸鍶（strontium titanate oxide, SrTiO 3）、矽酸鋯氧化合物(zirconium silicon oxide, ZrSiO 4)、鋯酸鉿(hafnium zirconium oxide, HfZrO 4)、鍶鉍鉭氧化物(strontium bismuth tantalate, SrBi 2Ta 2O 9, SBT)、鋯鈦酸鉛(lead zirconate titanate, PbZr xTi 1-xO 3, PZT)、鈦酸鋇鍶(barium strontium titanate, Ba xSr 1-xTiO 3, BST)、或其組合所組成之群組。
如第5圖所示，接著形成複數個閘極結構26於基底12上。在本實施例中，閘極結構26的製作方式較佳依據後閘極(gate last)製程之先高介電常數介電層(high-k first)製程方式製作完成。例如可於高介電常數介電層24上依序形成一由多晶矽所構成的閘極材料層28以及一選擇性硬遮罩30，並利用一圖案化光阻(圖未示)當作遮罩進行一圖案轉移製程，以單次蝕刻或逐次蝕刻步驟，去除部分硬遮罩30、部分閘極材料層28以及部分高介電常數介電層24，然後剝除圖案化光阻，以於基底12上形成由圖案化之高介電常數介電層24、圖案化之閘極材料層28以及圖案化之硬遮罩30所構成的閘極結構26，其中被圖案化的閘極材料層28較佳作為各閘極結構之閘極電極32。
需注意的是，本實施例雖直接於基底12表面形成高介電常數介電層24，但不侷限於此，依據本發明其他實施例又可於形成高介電常數介電層24之前先形成一由氧化矽、氮氧化矽(silicon oxynitride, SiON)、碳氧化矽(silicon oxycarbide, SiOC)或氟氧化矽(silicon oxyfluoride, SiOF)所構成的閘極介電層(圖未示)或介質層於基底12表面，然後再依序形成高介電常數介電層24、閘極材料層28以及硬遮罩30於閘極介電層上，此變化型也屬本發明所涵蓋的範圍。
如第6圖所示，然後在各閘極結構26側壁形成至少一側壁子34，並於閘極結構26一側或兩側的基底12內中形成摻雜區36或源極/汲極區域。在本實施例中，側壁子34可為單一側壁子或複合式側壁子，例如可細部包含一偏位側壁子與一主側壁子。其中偏位側壁子與主側壁子可包含相同或不同材料，且兩者均可選自由氧化矽、氮化矽、氮氧化矽以及氮碳化矽所構成的群組。摻雜區36或源極/汲極區域可依據所置備電晶體的導電型式而包含不同摻質，例如本實施例中的各摻雜區36較佳包含N型摻質，但不侷限於此。
需注意的是，本階段所形成的摻雜區36與前述於單次可程式化元件區16緊鄰淺溝隔離18旁所形成的摻雜區20較佳包含相同導電型式，摻雜區20濃度略小於摻雜區36濃度，摻雜區36可重疊並接觸摻雜區20，摻雜區20頂表面較佳切齊摻雜區36頂表面，且摻雜區20深度約摻雜區36深度的兩倍以上例如三倍、四倍甚至五倍。
如第7圖所示，隨後可進行一矽化金屬製程以於閘極結構26兩側的基底12表面形成矽化金屬層38。
如第8圖所示，然後可形成一由氧化矽所構成的層間介電層40於閘極結構26與淺溝隔離18上，並進行一平坦化製程，例如利用化學機械研磨(chemical mechanical polishing, CMP)去除部分層間介電層40並暴露出硬遮罩30，使各硬遮罩30頂表面與層間介電層40頂表面齊平。隨後進行一金屬閘極置換(replacement metal gate, RMG)製程將各閘極結構26轉換為金屬閘極48。例如可先選擇性形成一圖案化遮罩(圖未示)蓋住閘極結構26，再進行一選擇性之乾蝕刻或濕蝕刻製程，例如利用氨水(ammonium hydroxide, NH 4OH)或氫氧化四甲銨(Tetramethylammonium Hydroxide, TMAH)等蝕刻溶液來去除閘極結構26中的硬遮罩30與閘極材料層28以於層間介電層40中形成複數個凹槽(圖未示)。
之後依序形成包含功函數金屬層42與低阻抗金屬層44的導電層於凹槽內，並再搭配進行一平坦化製程使U形功函數金屬層42與低阻抗金屬層44的頂表面與層間介電層40頂表面齊平，其中功函數金屬層42與低阻抗金屬層44較佳一同各電晶體或各元件的閘極電極32。
在本實施例中，功函數金屬層42較佳用以調整形成金屬閘極之功函數，使其適用於N型電晶體(NMOS)或P型電晶體(PMOS)。若電晶體為N型電晶體，功函數金屬層42可選用功函數為3.9電子伏特(eV)～4.3 eV的金屬材料，如鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)、鋁化鉿(HfAl)或TiAlC (碳化鈦鋁)等，但不以此為限；若電晶體為P型電晶體，功函數金屬層42可選用功函數為4.8 eV～5.2 eV的金屬材料，如氮化鈦(TiN)、氮化鉭(TaN)或碳化鉭(TaC)等，但不以此為限。功函數金屬層42與低阻抗金屬層44之間可包含另一阻障層(圖未示)，其中阻障層的材料可包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等材料。低阻抗金屬層44則可選自銅(Cu)、鋁(Al)、鎢(W)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料或其組合。由於依據金屬閘極置換製程將虛置閘極轉換為金屬閘極乃此領域者所熟知技藝，在此不另加贅述。接著可去除部分部分功函數金屬層42與部分低阻抗金屬層44形成凹槽(圖未示)，然後再填入一硬遮罩46於凹槽內並使硬遮罩46與層間介電層40表面齊平，其中硬遮罩46可選自由氧化矽、氮化矽、氮氧化矽以及氮碳化矽所構成的群組。
如第9圖所示，之後可選擇性形成另一層間介電層50於金屬閘極48所構成的閘極結構26與層間介電層40上並進行一圖案轉移製程，例如可利用一圖案化遮罩去除閘極結構26旁的部分的層間介電層40、50以形成複數個接觸洞(圖未示)並暴露出摻雜區36或矽化金屬層38。然後於各接觸洞中填入所需的導電材料，例如包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等的阻障層材料以及選自鎢(W)、銅(Cu)、鋁(Al)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料或其組合的低阻抗金屬層。之後進行一平坦化製程，例如以化學機械研磨去除部分導電材料以形成接觸插塞52接觸並電連接各摻雜區36或矽化金屬層38。在本實施例中，單次可程式化元件區16中設於兩側的閘極結構26較佳連接源極線，中間的兩個閘極結構較佳連接字元線，而設於閘極結構26之間的接觸插塞則連接位元線。至此即完成本發明一實施例之半導體元件的製作。
請再參照第9圖，第9圖揭露本發明一實施例之一半導體元件之結構示意圖。如第9圖所示，半導體元件包含複數個主動元件如如平面型金氧半導體電晶體設於核心區14、複數個主動元件及垂直型單次可程式化電容設於單次可程式化元件區16以及淺溝隔離18設於基底12內並設於核心區14與單次可程式化元件區16周圍。由於本發明同時整合主動元件及垂直型單次可程式化電容，因此核心區14與單次可程式化元件區16之間的淺溝隔離18較佳被部分去除用於承載垂直型單次可程式化電容的閘極結構26，使核心區14與單次可程式化元件區16之間的淺溝隔離18具有L形剖面。
在本實施例中，單次可程式化元件區16中的主動元件可包含如中間兩顆閘極結構26以及摻雜區36作為源極/汲極區域於各閘極結構26兩側的基底12內。垂直型單次可程式化電容則包含緊鄰左右淺溝隔離18的兩顆閘極結構26以及摻雜區20設於各閘極結構26正下方的基底12內，其中閘極結構26中的閘極電極32包括功函數金屬層42與低阻抗金屬層44可作為垂直型單次可程式化電容的電容上電極，高介電常數介電層24可作為電容介電層，而摻雜區20則可作為電容下電極。
從細部來看，垂直型單次可程式化電容的閘極結構26較佳同時設於淺溝隔離18與基底12上，其中閘極結構26中的高介電常數介電層24包含第一L形接觸基底12頂表面與基底12側壁以及第二L形接觸基底12側壁與淺溝隔離18頂表面。需注意的是，由於本發明較佳以先高介電常數介電層(high-k first)製程來製備金屬閘極48，因此高介電常數介電層24較佳呈現一字形或兩個L形而不沿著側壁子34側壁向上延伸形成U形剖面。另外設於閘極結構26正下方基底12內的摻雜區20較佳接觸緊鄰的摻雜區36，摻雜區20與摻雜區36較佳包含相同導電型式，摻雜區20濃度小於摻雜區36濃度，且摻雜區20接觸高介電常數介電層24與淺溝隔離18。
綜上所述，本發明揭露一種利用平面型場效電晶體技術實現垂直式單次可程式化電容的方法，其中如第9圖中所揭露同時跨在基底12與淺溝隔離18上的單次可程式化電容主要包含一高介電常數介電層24設於基底12上、一由功函數金屬層42與低阻抗金屬層44所構成的閘極電極32設於高介電常數介電層24上以及一摻雜區20設於閘極電極正下方，其中高介電常數介電層24包含第一L形接觸基底12頂表面與基底12側壁以及第二L形接觸基底12側壁與淺溝隔離18頂表面。依據本發明之較佳實施例利用平面型場效電晶體所製備出的垂直式單次可程式化電容可有效提升元件進行程式化時的效率。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
12:基底 14:核心區 16:單次可程式化元件區 18:淺溝隔離 20:摻雜區 22:凹槽 24:高介電常數介電層 26:閘極結構 28:閘極材料層 30:硬遮罩 32:閘極電極 34:側壁子 36:摻雜區 38:矽化金屬層 40:層間介電層 42:功函數金屬層 44:低阻抗金屬層 46:硬遮罩 48:金屬閘極 50:層間介電層 52:接觸插塞
第1圖至第9圖為本發明一實施例製作半導體元件之方法示意圖。
12:基底
14:核心區
16:單次可程式化元件區
18:淺溝隔離
20:摻雜區
24:高介電常數介電層
26:閘極結構
32:閘極電極
34:側壁子
36:摻雜區
38:矽化金屬層
40:層間介電層
42:功函數金屬層
44:低阻抗金屬層
46:硬遮罩
48:金屬閘極
50:層間介電層
52:接觸插塞

Claims (18)

  1. 一種製作半導體元件的方法，其特徵在於，包含： 提供一基底包含一單次可程式化元件區； 形成一淺溝隔離於該基底內； 形成一第一摻雜區於該淺溝隔離旁； 去除部分該淺溝隔離；以及 形成一第一閘極結構於該基底以及該淺溝隔離上，其中該第一閘極結構包含： 一高介電常數介電層設於該基底上，其中該高介電常數介電層包含第一L形；以及 一閘極電極設於該高介電常數介電層上。
  2. 如申請專利範圍第1項所述之方法，另包含： 形成一高介電常數介電層於該基底之頂表面以及側壁； 形成一閘極材料層於該高介電常數介電層上； 圖案化該閘極材料層以及該高介電常數介電層以形成該第一閘極結構以及一第二閘極結構； 形成一側壁子於該第一閘極結構以及該第二閘極結構旁； 形成一第二摻雜區於該第一閘極結構以及該第二閘極結構之間； 形成一層間介電層環繞該第一閘極結構以及該第二閘極結構；以及 進行一金屬閘極置換製程將該第一閘極結構以及該第二閘極結構轉換為第一金屬閘極以及第二金屬閘極。
  3. 如申請專利範圍第2項所述之方法，其中該第一摻雜區接觸該第二摻雜區。
  4. 如申請專利範圍第2項所述之方法，其中該第一摻雜區以及該第二摻雜區包含相同導電型式。
  5. 如申請專利範圍第2項所述之方法，其中該第一摻雜區濃度小於該第二摻雜區濃度。
  6. 如申請專利範圍第1項所述之方法，其中該第一摻雜區接觸該高介電常數介電層。
  7. 如申請專利範圍第1項所述之方法，其中該第一L形接觸該基底側壁。
  8. 如申請專利範圍第1項所述之方法，其中該高介電常數介電層包含第二L形。
  9. 如申請專利範圍第8項所述之方法，其中該第二L形接觸該基底側壁以及該淺溝隔離頂表面。
  10. 一種半導體元件，其特徵在於，包含： 一基底包含一單次可程式化元件區； 一淺溝隔離設於該基底內； 一第一摻雜區設於該淺溝隔離旁；以及 一第一閘極結構設於該基底以及該淺溝隔離上，其中該第一閘極結構包含： 一高介電常數介電層設於該基底上，其中該高介電常數介電層包含第一L形；以及 一閘極電極設於該高介電常數介電層上。
  11. 如申請專利範圍第10項所述之半導體元件，另包含： 一側壁子設於該第一閘極結構以及該第二閘極結構旁； 一第二摻雜區設於該第一閘極結構以及該第二閘極結構之間；以及 一層間介電層環繞該第一閘極結構以及該第二閘極結構。
  12. 如申請專利範圍第11項所述之半導體元件，其中該第一摻雜區接觸該第二摻雜區。
  13. 如申請專利範圍第11項所述之半導體元件，其中該第一摻雜區以及該第二摻雜區包含相同導電型式。
  14. 如申請專利範圍第11項所述之半導體元件，其中該第一摻雜區濃度小於該第二摻雜區濃度。
  15. 如申請專利範圍第10項所述之半導體元件，其中該第一摻雜區接觸該高介電常數介電層。
  16. 如申請專利範圍第10項所述之半導體元件，其中該第一L形接觸該基底頂表面及側壁。
  17. 如申請專利範圍第10項所述之半導體元件，其中該高介電常數介電層包含第二L形。
  18. 如申請專利範圍第17項所述之半導體元件，其中該第二L形接觸該基底側壁以及該淺溝隔離頂表面。
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