TWI771046B

TWI771046B - 半導體元件的製備方法

Info

Publication number: TWI771046B
Application number: TW110120665A
Authority: TW
Inventors: 黃慶玲; 蔡鎮宇; 楊承翰; 陳奕儒
Original assignee: 南亞科技股份有限公司
Priority date: 2020-08-10
Filing date: 2021-06-07
Publication date: 2022-07-11
Also published as: US20220045073A1; CN114078757A; TW202207423A; US11244950B1

Abstract

本揭露提供一種記憶體元件的製備方法。該製備方法包括：在一基底中形成一主動區，其中該主動區具有一線性的頂視圖形狀；在該基底上形成一閘極結構，其中該閘極結構具有與該主動區的一部分相交的一線性部分，其中該部分係遠離該主動區的一端部；在該基底上形成一第一絕緣層及一第二絕緣層，其中該第一絕緣層係橫向包圍該閘極結構，且被該第二絕緣層覆蓋；形成一開口，貫穿該第一絕緣層以及該第二絕緣層且曝露該主動區的一部分，其中該開口與該閘極結構橫向間隔開；以及在該開口中依序形成一介電層及一電極。

Description

半導體元件的製備方法

本申請案主張2020年8月10日申請之美國正式申請案第16/989,238號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。

本揭露係關於一種半導體元件的製備方法。特別是有關於一種具有一次程式化(one-time-programmable)的記憶體元件之半導體元件的製備方法。

非揮發性記憶體元件即使在切斷電源的情況下也可保留資料。依據程式的時間，非揮發性記憶體元件可還可分為多次程式(multi-time-programmable，MTP)記憶體元件與一次程式化(one-time-programmable，OTP)記憶體元件。使用者可對MTP記憶體元件進行多次程式化，以修改儲存在MTP記憶體元件的資料。另一方面，OTP記憶體元件僅可被程式化一次，且無法修改儲存在OTP記憶體元件中的資料。

此外，OTP記憶體元件可分為熔絲型元件與反絲熔型元件。熔絲型的OTP記憶體元件在程式化之前是短路(short)，在程式化之後為開路(open)。相反地，反熔絲型OTP記憶體元件在被程式化之前是開路，而在被程式化之後為短路。與熔絲型OTP記憶體元件相比，反熔絲型 OTP記憶體元件件與互補金屬氧化物半導體(CMOS)製程相容性更高。然而，在縮小反熔絲型OTP記憶體元件尺寸的同時，精確地控制反熔絲型OTP記憶體元件的程式化電壓仍具挑戰性。

上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。

本揭露提供一種記憶體元件的製備方法。該製備方法包括：在一基底中形成一主動區，其中該主動區具有一線性的頂視圖形狀；在該基底上形成一閘極結構，其中該閘極結構具有與該主動區的一部分相交的一線性部分，其中該線性部分係遠離該主動區的一端部；在該基底上形成一第一絕緣層及一第二絕緣層，其中該第一絕緣層係橫向包圍該閘極結構，且被該第二絕緣層覆蓋；形成一開口，貫穿該第一絕緣層以及該第二絕緣層且曝露該主動區的一部分，其中該開口與該閘極結構橫向間隔開；以及在該開口中依序形成一介電層及一電極。

在一些實施例中，該製備方法還包括：在該主動區形成前在該基底中形成一隔離結構，其中該主動區由該隔離結構橫向包圍。

在一些實施例中，在該閘極結構形成後，形成一閘極間隙子係覆蓋該閘極結構的一側壁。

在一些實施例中，在該主動區形成一摻雜區，該摻雜區係在該閘極間隙子形成後且在該第一絕緣層、該第二絕緣層形成前，藉由該閘極結構與該閘極間隙子做為遮罩形成。

在一些實施例中，該開口與該摻雜區其中的一個重疊。

在一些實施例中，該閘極結構係環形。

在一些實施例中，該主動區的該端部其中的一個與該閘極結構橫向包圍的一區域重疊。

在一些實施例中，該閘極結構更靠近該主動區的該端部中的一第一個端部，而非更靠近該主動區的該端部中的一第二個端部，以及該反熔絲儲存單元更靠近該主動區的該端部中的該第二個端部，而非更靠近該主動區的該端部中的該第一個端部。

在一些實施例中，該製備方法還包括：在該基底中形成一隔離結構且橫向圍繞該主動區。

在一些實施例中，該閘極結構與該隔離結構及該主動區的該部分重疊。

在一些實施例中，該製備方法還包括：在該閘極結構與該主動區的該部分之間形成一閘極介電層。

在一些實施例中，該閘極介電層的一閘極介電層厚度與該反熔絲儲存單元的介電層的一厚度不同。

在一些實施例中，該製備方法還包括：形成一閘極間隙子係覆蓋該閘極結構的一側壁。

在一些實施例中，該製備方法還包括：在該閘極結構上形成一接觸插塞且電連接到該閘極結構。

在一些實施例中，該接觸插塞與該主動區隔開。

在一些實施例中，該接觸插塞的一頂表面與該反熔絲儲存單元的該電極的一頂表面實質上共面。

綜上所述，本揭露實施例的該記憶體元件包含在一反熔絲 OTP記憶體陣列中的一記憶胞，且包括一存取電晶體與一反熔絲儲存單元，該反熔絲儲存單元連接到該電晶體的源極端子與汲極端子其中的一個。該存取電晶體包括形成在一基底中的一主動區，且包括形成在該基底上的一閘極結構。該主動區具有一線性頂視圖形狀，且該閘極結構具有與該主動區的一部分相交的一線性部分。該主動區的該部分遠離該主動區的兩個端部，該兩個端部特別易受微影及/或蝕刻誤差的影響。因此，係可更好地控制閘極結構與該主動區的重疊區域，因而減低該存取電晶體的閘極耦合區域與的閾值電壓受記憶體元件製程不正確的影響。

上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。

10:記憶體元件

100:基底

102:隔離結構

104:通道區

106:閘極介電層

108:閘極結構

110:摻雜區

112:摻雜區

114:接觸插塞

116:介電層

118:電極

120:絕緣層

122:絕緣層

106’:介電材料層

GE’:閘極電極層

AA:線性主動區

AA’:線

AF:反熔絲儲存單元

CL:接觸層

CL’:接觸材料層

CM:導電材料

E:端部

E1:端部

E2:端部

GE:閘極電極

GS:閘極間隙子

GS’:間隔層

RS:凹槽

S11:步驟

S13:步驟

S15:步驟

S17:步驟

S19:步驟

S21:步驟

S23:步驟

S25:步驟

S27:步驟

S29:步驟

S31:步驟

S33:步驟

S35:步驟

S37:步驟

S39:步驟

S41:步驟

T:存取電晶體

W1:開口

參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。

圖1A例示本揭露一些實施例之記憶體元件的平面示意圖。

圖1B為沿圖1A中A-A’線的一剖視示意圖。

圖2例示圖1A及圖1B之記憶體元件的製備方法的流程示意圖。

圖3A到圖3O例示圖2所示的製造流程在不同階段的剖視結構示意圖。

圖4例示本揭露一些實施例之記憶體元件的剖視示意圖。

圖5例示本揭露一些實施例之記憶體元件的平面示意圖。

本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。

「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。

為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了詳細說明之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於詳細說明的內容，而是由申請專利範圍定義。

應當理解，以下揭露內容提供用於實作本發明的不同特徵的諸多不同的實施例或實例。以下闡述組件及排列形式的具體實施例或實例以簡化本揭露內容。當然，該些僅為實例且不旨在進行限制。舉例而言，元件的尺寸並非僅限於所揭露範圍或值，而是可相依於製程條件及/或裝置的所期望性質。此外，以下說明中將第一特徵形成於第二特徵「之上」或第二特徵「上」可包括其中第一特徵及第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。為簡潔及清晰起見，可按不同比例任意繪製各種特徵。在附圖中，為簡化起見，可省略一些層/特徵。

此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。

圖1A例示本揭露一些實施例之記憶體元件10的平面示意圖。圖1B例示沿圖1A中A-A’線的剖視示意圖。參考圖1A及圖1B，在一些實施例中，記憶體元件10係在一反熔絲OTP記憶體陣列中的一記憶胞。在此實施例中，記憶體元件10包括一存取電晶體T與一反熔絲儲存單元AF。反熔絲儲存單元AF電連接到存取電晶體T的源極/或汲極端子。當選擇對記憶體元件10進行程式化時，存取電晶體T導通，而反熔絲兩端的偏壓大，導致反熔絲儲存單元AF的介電崩潰(dielectric breakdown)。因此，在反熔絲儲存單元AF上形成一永久的導電路徑，且反熔絲儲存單元AF的電阻顯著減小。另一方面，如果在程式化操作期間未選擇記憶體元件10，則記憶體元件10保持在一高電阻狀態。在一讀取操作期間，存取電晶體T亦導通，且流經存取電晶體T與反熔絲儲存單元AF的電流由連接到該反熔絲OTP記憶體陣列的一感測放大器(未繪示出)偵測到。如果選擇記憶體元件10進行程式化，則可偵測該反熔絲儲存單元AF的一低電阻狀態。相反地，如果未選擇記憶體元件10進行程式化，則可識別反熔絲儲存單元AF的一高電阻狀態。

在基底100中定義存取電晶體T的一主動區AA。主動區AA是包含存取電晶體T的源極區、汲極區與通道區的一阱區，且源極區與汲極區中的一個(例如，之後將描述的摻雜區110、112)還做為反熔絲儲存單元AF的一端子。基底100係可一半導體晶圓或一絕緣體上半導體(semiconductor-on-insulator，SOI)晶圓。舉例來說，半導體晶圓或SOI晶圓的半導體材料可包括：一元素半導體(例如Si、Ge)、一化合物半導體(例如III-V族化合物半導體、SiC)、一半導體合金(例如SiGe或III-V族半導體合金)或其組合。在一些實施例中，基底100被摻雜一第一導電類型或與第一導電類型互補的一第二導電類型。例如，該第一導電類型係可N型，而該第二導電類型可為P型，反之亦然。

主動區AA可藉由一隔離結構102被定義在基底100中。更具體地，主動區AA可被隔離結構102橫向地包圍。在一些實施例中，隔離結構102係一溝槽隔離結構(如圖1B所示)。此實施例中，隔離結構102由基底100的一頂表面延伸到基底100中的一深度。隔離結構102的該深度可大於主動區AA的一主動區深度。替代地，隔離結構102該深度可小於或等於主動區AA的該主動區深度。隔離結構102由例如氧化矽、氮化矽、氮氧化矽或其組合的絕緣材料製成。

存取電晶體T可包括一通道區104、一閘極介電層106、閘極結構108以及摻雜區110、112。閘極結構108做為存取電晶體T的閘極端子，且摻雜區110、112做為訪問晶體管T的源極及汲極端子。此外，通道區104與摻雜區110、112分別在主動區AA的一表面淺部中形成。通道區104與摻雜區110、112分別由基底100的該頂表面延伸到基底100中，其深度小於主動區AA的深度，且通道區104位於摻雜區110、112之間。此外，通道區104與閘極介電層106及閘極結構108重疊，且閘極介電層106設置在通道區104與閘極結構108之間。在一些實施例中，通道區104的導電類型與摻雜區110、112的導電類型互補。例如，如果存取電晶體T為一N型晶體管，則通道區104的導電類型係可一P型，而摻雜區110、112的導電類型則可N型。替代地，如果存取電晶體T為一P型晶體管，則通道區104的導電類型係可一N型，而摻雜區110、112的導電類型則可P型。另外，除了主動區AA的摻雜濃度可低於通道區104的摻雜濃度之外，主動區AA的導電類型可與通道區104的導電類型相同。在一些實施例中，閘極介電層106的材料可包括氧化矽或高k介電材料(例如介電常數大於4的介電材料)。

在一些實施例中，閘極結構108包括一閘極電極GE與設置在閘極電極GE上的至少一個接觸層CL。例如，如圖1B所示，兩個接觸層CL堆疊在閘極電極GE上。閘極電極GE與接觸層CL分別由一導電材料形成。在一些實施例中，形成閘極電極GE與接觸層CL的導電材料彼此不同。例如，閘極電極GE可由多晶矽製成，接觸層CL的上層可由氮化鈦製成，接觸層CL的上層可由鎢製成。此外，閘極電極GE係可具有比接觸層CL的厚度更大的厚度。另外，接觸層CL的厚度係可彼此不同。例如，接觸層CL的下層的厚度係可小於接觸層CL的上層的厚度。此外，在一些實施例中，存取電晶體T還包括一閘極間隙子GS。閘極隔離物GS覆蓋閘極介電層106與閘極結構108的側壁，且係可由絕緣材料(例如，氧化矽、氮化矽、氮氧化矽、類似材料或其組合)製成。在閘極結構108包括接觸層CL設置在閘極電極GE上的實施例中，接觸層CL的一最上表面可略低於閘極隔離物GS的一最上端。儘管在圖1A及圖1B中的閘極隔離物GS係單層，替代地，閘極間隙子GS可包括由相同或不同絕緣材料製成的多層。

如圖1A所示，主動區AA具有一線性頂視圖形狀，且閘極結構108形成一環形。主動區AA的一部分與閘極結構108的一線性部分相交並被其覆蓋。主動區AA的該部份(即，重疊部分)係遠離主動區AA的一端部E。在一些實施例中，主動區AA的端部E中的一個(標記為端部E1)與由環形閘極結構108包圍的區域重疊，而另一主動區AA的端部E(標記為端部E2)遠離閘極結構108。通道區104位於主動區AA與閘極結構108重疊的該部分中，因此在圖1A中未示出。另一方面，摻雜區110、112由重疊部分延伸到主動區AA的端部E1、E2。換句話說，摻雜區110、112可不被閘極結構108覆蓋。在一些實施例中，主動區AA與閘極結構108重疊的該部分更靠近主動區AA的端部E1，而非更靠近主動區AA的另一端部E2。在此實施例中，摻雜區110、112中的一個大於另一個。例如，如圖1A所示，主動區域AA與閘極結構108重疊的該部分更靠近主動區域AA與閘極結構108包圍的區域重疊的端部E1，而非更靠近主動區AA的遠離閘極結構108的端部E2。因此，延伸到主動區AA的遠離閘極結構108的端部E2的摻雜區112大於延伸到主動區AA的端部E1的摻雜區110。此外，在一些實施例中，閘極介電層106選擇性地形成在閘極結構108與主動區AA之間(如圖1B所示)。在這些實施例中，閘極結構108的一部分藉由閘極介電層106與主動區AA間隔開，而閘極結構108的其餘部分與隔離結構102接觸，而其間沒有閘極介電層。

還參考圖1A，在一些實施例中，閘極結構108形成為近似一矩形環形，其可被分成四個線段。閘極結構108的第一線段(例如，如圖1A所示的閘極結構108的右側線段)與主動區AA相交。閘極結構108的第二線段(例如，如圖1A所示的閘極結構108的左線段)實質上與閘極結構108的第一線段平行。閘極結構108的第三與第四線段(例如，如圖1A所示的閘極結構108的上下線段)實質上垂直於閘極結構108的第一與第二線段，且在閘極結構108的第一線段與第二線段之間延伸。在一些實施例中，閘極結構108的第二線段的一寬度遠大於閘極結構108的第一、第三與第四線段的寬度。在這些實施例中，由閘極結構108包圍的區域由閘極結構的中心偏移。例如，這樣的區域由閘極結構108的中心偏移到閘極結構108的右側(如圖1A所示)。

此外，一接觸插塞114係可設置在閘極結構108上。在閘極結構108包括閘極電極GE與接觸層CL的那些實施例中，接觸插塞114立在接觸層CL上。此外，在閘極結構108形成近似矩形環狀的實施例中，接觸插塞114位於閘極結構108的寬度較大的線段(例如閘極結構108的第二線段上，如參考圖1A所述)。此外，在一些實施例中，如圖1A所示，接觸插塞114具有一線性頂視形狀，其延伸方向與線性形狀主動區AA的延伸方向相交(例如，垂直)。接觸插塞114由一導電材料製成。例如，該導電材料可包括鎢、銅、類似材料或其組合。

在一些實施例中，反熔絲儲存單元AF是一電容器。在一程式化操作期間，在反熔絲儲存單元AF的兩個端子之間設置一大的偏壓，使得兩個端子由於端子之間的介電崩潰而短路。在此實施例中，反熔絲儲存單元AF包括設置在該兩個端子之間的介電層116。程式化操作期間的介電崩潰發生在介電層116處。在一些實施例中，摻雜區112係可做為反熔絲儲存單元AF的端子中的一個。在這些實施例中，介電層116設置在摻雜區112上。在一些實施例中，介電層116的材料係可與閘極介電層106的材料相同。或者，介電層116與閘極介電層106可不同材料。此外，在一些實施例中，介電層116的一介電層厚度可大於閘極介電層106的一閘極介電層厚度。在替代實施例中，介電層116的該介電層厚度係可等於或小於閘極介電層106的該閘極介電層厚度。此外，反熔絲儲存單元AF的另一個端子係可直立在介電層116上的一電極118。在一些實施例中，如圖1A所示，電極118形成一線狀，且線狀電極118的一延伸方向可與線狀主動區AA的延伸方向實質上對齊。在這些實施例中，夾在電極118與摻雜區112之間的介電層116也可具有一線性形狀，且介電層116的側壁係可與電極118的一側壁實質上共面。電極118由一導電材料製成。例如，該導電材料可包括鎢、銅、類似材料或其組合。

在一些實施例中，絕緣層120、122堆疊在基底100上。存取電晶體T的閘極介電層106、閘極結構108與閘極間隙子GS形成在絕緣層120中，且被絕緣層120橫向包圍。在一些實施例中，絕緣層120的一頂表面與閘極間隙子GS的該最上端實質上對齊，且略高於最頂層接觸層CL的一頂表面。此外，介電層116與反熔絲儲存單元AF的電極118的一下部也形成在絕緣層120中，且被絕緣層120橫向包圍。另一方面，絕緣層122設置在絕緣層120上。如此，存取電晶體T的最上層接觸層CL的該頂表面被絕緣層122覆蓋，而位於最上層接觸層CL上的接觸插塞114被絕緣層122橫向包圍。類似地，反熔絲儲存單元AF的電極118的上部被絕緣層122橫向包圍。絕緣層120、122分別由絕緣材料形成，例如氧化矽、氮化矽、氮氧化矽或類似的材料。在一些實施例中，形成絕緣層120、122的絕緣材料係可彼此不同。在替代實施例中，絕緣層120、122係可由相同的絕緣材料製成。

如上所述，記憶體元件10中的存取電晶體T的主動區AA形成一線形，且在遠離閘極結構108的兩個端部E1、E2的截面處與閘極結構108的一直線部分相交。在製造過程中，主動區AA的端部E1、E2易受到微影及/或蝕刻不準確的影響，因而端部E1、E2的尺寸及/或形狀可能與原始佈局設計有些變形。因此，如果晶體管的主動區在其端部之一處與閘極結構重疊，則將難以控制閘極耦合面積以及晶體管的閾值電壓。相比之下，由於本揭露的實施例避免使用主動區AA的端部E1、E2中的任何一個做為存取電晶體T的閘極耦合區，因此可有效地防止上述問題。因此，依據本揭露實施例的存取電晶體T的閘極耦合面積與閾值電壓係可有更好的控制。

圖2例示圖1A及圖1B之記憶體元件10的製備方法的流程示意圖。圖3A到圖3O例示圖2所示的製造流程在不同階段的剖視結構示意圖。應當理解，圖3A到圖3O為沿圖1A中A-A’線的剖視示意圖。

參考圖2及圖3A，在基板100的一表面形成一凹槽RS。對應的步驟係繪示在如圖2所示之步驟S11。凹陷RS定義隨後形成的隔離結構102的位置。換言之，凹槽RS將容納在後續步驟中形成的隔離結構102。如圖1A所示，主動區AA被隔離結構102橫向包圍，因此被凹陷RS橫向包圍基底100的部分定義了後續形成主動區AA的位置。在一些實施例中，形成凹槽RS的方法可包括一微影製程與一蝕刻製程(例如一非等向性蝕刻製程)。

參考圖2及圖3B，在凹槽RS中填充一絕緣材料，形成隔離結構102。對應的步驟係繪示在如圖2所示之步驟S13。絕緣材料係可藉由一沉積製程填充，例如一化學氣相沉積(CVD)製程。在一些實施例中，填充凹槽RS的該絕緣材料最初可延伸到基底100的頂表面上，且係可進一步執行一平坦化製程以去除基底100的頂表面上的絕緣材料的部分。例如，該平坦化製程可包括一化學機械拋光(CMP)製程、一蝕刻製程或其組合的製程。

參考圖2及圖3C，形成一主動區AA。對應的步驟係繪示在如圖2所示之步驟S15。在一些實施例中，形成主動區AA的方法包括在基底100的被隔離結構102橫向圍繞的部分上執行一離子植入製程。在這樣的實施例中，隔離結構102係可在離子植入製程期間做為遮罩，且主動區AA的形成可被認為是一自對準製程。

參考圖2及3D，在主動區AA中形成一通道區104。對應的步驟係繪示在如圖2所示之步驟S17。在一些實施例中，形成通道區104的方法包括在基底100上形成遮罩圖案(未示出)。該遮罩圖案具有開口做為定義通道區104的位置。在形成遮罩圖案之後，進行一離子植入製程以形成通道區104。遮罩圖案做為定義該離子植入製程的一摻雜區域(即通道區104的區域)。在形成通道區104之後，可去除遮罩圖案。在一些實施例中，遮罩圖案是一光阻圖案。在替代實施例中，遮罩圖案是一硬遮罩圖案，且係可由氧化矽、氮化矽、類似物或其組合製成。

請參考圖3E，在基板100上形成介電材料層106’、閘極電極層GE’以及至少一個接觸材料層CL’(例如，兩個接觸材料層CL’)。對應的步驟係繪示在如圖2所示之步驟S19。在一些實施例中，介電材料層 106’選擇性地形成在主動區AA上，且閘極電極層GE’與接觸材料層CL’一體地形成在基底100上。在這些實施例中，形成閘極介電材料層106’的方法係可包括一氧化製程，形成閘極電極層GE’與接觸材料層CL’的方法可分別包括一沉積製程(例如，CVD製程)。在替代實施例中，介電材料層106’完全覆蓋基底100，且係可藉由一沉積製程(例如，CVD製程)形成。

參考2與圖3F，對介電材料層106’、閘極電極層GE’與接觸材料層CL’進行圖案化，分別形成閘極介電層106、閘極電極GE與接觸層CL。對應的步驟係繪示在如圖2所示之步驟S21。閘極介電層106與閘極結構108的一部分(包括閘極電極GE與接觸層CL)與通道區104重疊。在一些實施例中，圖案化這些層的方法包括一微影製程與一個或多個蝕刻製程。

參考圖2與3G，在當前結構上形成一間隔層GS’。對應的步驟係繪示在如圖2所示之步驟S23。間隔層GS’係可整體覆蓋隔離結構102、主動區AA、通道區104、閘極介電層106與閘極結構108的暴露表面。在一些實施例中，形成間隔層GS’的方法包括一沉積製程，例如CVD製程。

參考圖2與圖3H，去除間隔層GS’的一部分，形成閘極間隙子GS。對應的步驟係繪示在如圖2所示之步驟S25。在一些實施例中，形成閘極間隙子GS的方法包括執行一非等向性蝕刻製程。在該非等向性蝕刻製程期間，去除間隔層GS’的水平延伸的部分，同時將間隔物層GS’的垂直延伸的部分成形，以形成閘極間隙子GS。此外，在一些實施例中，在該非等向性蝕刻製程期間可能耗損最頂部接觸層CL的一表層部分。結果，最頂部接觸層CL的一頂表面係可略低於閘極間隔件GS的該最頂端。

參考圖2與圖3I，在主動區AA中形成摻雜區110、112。對應的步驟係繪示在如圖2所示之步驟S27。用於形成摻雜區110、112的方法係可包括一離子植入製程。在該離子植入製程中，閘極結構108、閘極間隙子GS與隔離結構102被做為遮罩，使得摻雜區110、112的形成係可是一自對準製程。主動區AA的未被閘極結構108與閘極間隙子GS覆蓋的部分係可進行離子植入製程，而主動區AA的被閘極結構108與閘極間隙子GS覆蓋的部分則沒有。進一步地，係可執行一熱處理，使得植入到主動區AA的暴露部分中的摻雜劑係可擴散到被閘極間隙子GS覆蓋的區域。

參考圖2與圖3J，進行步9，在基板100上形成一絕緣層120。對應的步驟係繪示在如圖2所示之步驟S29。在一些實施例中，形成絕緣層120的方法包括一沉積製程，例如CVD製程。絕緣層120係可最初覆蓋閘極結構108的一頂表面，然後係可執行一平坦化製程以去除在閘極結構108的該頂表面上方的絕緣層120的部分。閘極結構108與閘極間隙子GS被最終形成的絕緣層120橫向包圍。該平坦化製程係可包括例如一CMP製程、一蝕刻製程或其組合的製程。在一些實施例中，在該平坦化製程期間可能耗損最頂部接觸層CL的一表層部分。結果，最頂部接觸層CL的一頂表面係可略低於閘極間隔件GS的該最頂端。

參考圖2與圖3K，在絕緣層120上形成另一絕緣層122。對應的步驟係繪示在如圖2所示之步驟S31。在一些實施例中，形成絕緣層120的方法包括一沉積製程，例如CVD製程。另外，係可在絕緣層120上進一步執行一平坦化製程。該平坦化製程係可包括例如一CMP製程、一蝕刻製程或其組合的製程。

參考圖2與圖3L，在絕緣層120、122的堆疊中形成一開口 W1。對應的步驟係繪示在如圖2所示之步驟S33。在後續步驟中，開口W1將填充有介電層116與反熔絲儲存單元AF的電極118。形成開口W1的方法係可包括一微影製程與一個或多個蝕刻製程。

參考圖2與圖3M，在開口W1中形成介電層116。對應的步驟係繪示在如圖2所示之步驟S35。在一些實施例中，介電層116選擇性地覆蓋被開口W1暴露的部分摻雜區112。在這些實施例中，形成介電層116的方法係可包括一氧化製程，且介電層116的形成係可被認為是一自對準製程。

參考圖2與圖3N，在絕緣層122中形成一開口W2。對應的步驟係繪示在如圖2所示之步驟S37。藉由設置開口W2，係可定義後續形成的接觸插塞114的位置。開口W2貫穿絕緣層122，並暴露出部分閘極結構108。例如，開口W2暴露出閘極結構108的最上接觸層CL的一頂表面。在一些實施例中，形成開口W2的方法包括一微影製程與一蝕刻製程。

參考圖2與圖3O，在該電流結構上形成一導電材料CM。對應的步驟係繪示在如圖2所示之步驟S39。在接下來的步驟中，導電材料CM將被圖案化以形成電極118與接觸插塞114。目前，導電材料填滿開口W1、W2，並覆蓋絕緣層122的一頂表面。在一些實施例中，用於形成導電材料CM的方法包括一沉積製程(例如，物理氣相沉積(PVD)製程)、一電鍍製程或其組合的製程。

參考圖2與圖1B，去除絕緣層122頂表面上的導電材料CM的一部分。對應的步驟係繪示在如圖2所示之步驟S41。另一方面，導電材料CM的另一部分保留在開口W1、W2中，並形成電極118與接觸插塞114。在一些實施例中，一平坦化製程用於形成電極118與接觸插塞114。在一些實施例中，該平坦化製程用於形成電極118與接觸插塞114。

至此，完成了記憶體元件10的製備方法。記憶體元件10係可進一步進行形成附加元件的製程步驟，包括例如字元線、位元線與源極線的製程步驟。

圖4例示本揭露一些實施例之記憶體元件10a的截面示意圖。圖4所示的記憶體元件10a類似於圖1B所示的記憶體元件10，除了圖4中的記憶體元件10a中的反熔絲儲存單元AF’的介電層116’還包括覆蓋絕緣層120、122的側壁。在一些實施例中，介電層116’共形地形成在開口W1中，如圖3M所示，然後將電極118填充到由介電層116’定義的凹槽中。因此，電極118的一底面與一側壁被介電層116’覆蓋。在這些實施例中，係可藉由諸如CVD製程的一沉積製程來形成介電層116’。

圖5例示本揭露一些實施例之記憶體元件10b的平面示意圖。圖5所示的記憶體元件10b類似於圖1A所示的記憶體元件10。將僅描述它們之間的差異，相同或相似的部分將不再重複。參考圖5，在一些實施例中，閘極結構108’形成為開環，而不是閉環。例如，如圖5所示，閘極結構108’的一頂視圖形狀係可類似於旋轉的“C”形。與主動區AA的端部E1重疊的區域沒有被閘極結構108’完全包圍。

綜上所述，本揭露實施例的記憶體元件包含在一反熔絲OTP記憶體陣列中的一記憶胞，且包括一存取電晶體與一反熔絲儲存單元，該反熔絲儲存單元連接到該電晶體的源極端子與汲極端子其中的一個。該存取電晶體包括形成在一基底中的一主動區，且包括形成在該基底上的一閘極結構。該主動區具有一線性頂視圖形狀，且該閘極結構具有與該主動區的一部分相交的一線性部分。該主動區的該部分遠離該主動區的兩個端部，該兩個端部特別易受微影及/或蝕刻誤差的影響。因此，係可更好地控制閘極結構與該主動區的重疊區域，因而減低該存取電晶體的閘極耦合區域與的閾值電壓受記憶體元件製程不正確的影響。

本揭露提供一種記憶體元件的製備方法。該製備方法包括：在一基底中形成一主動區，其中該主動區具有一線性的頂視圖形狀；在該基底上形成一閘極結構，其中該閘極結構具有與該主動區的一部分相交的一線性部分，其中該部分係遠離該主動區的一端部；在基底上形成一第一絕緣層及一第二絕緣層，其中該第一絕緣層係橫向包圍該閘極結構，且被該第二絕緣層覆蓋；形成一開口，貫穿該第一絕緣層以及該第二絕緣層且曝露該主動區的一部分，其中該開口與該閘極結構橫向間隔開；以及在該開口中依序形成一介電層及一電極。

雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。

再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。