CN104798199A - 集成电路器件以及用于制造集成电路器件的方法 - Google Patents
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Abstract
一个特征涉及包括金属栅极端的集成电路(IC)，该金属栅极端具有为p型或n型的栅极金属。该IC进一步包括具有p型掺杂或n型掺杂的第一半导体区域，以使得如果栅极金属为p型，则第一半导体区域具有n型掺杂，并且如果栅极金属为n型，则第一半导体区域具有p型掺杂。栅极电介质介于金属栅极端与第一半导体区域之间。栅极电介质具有栅极击穿电压VBDGSD，如果编程电压VPP的极性被取向为与同金属栅极端和第一半导体区域之间的边界区域相关联的内建电场EBIGSD平行，则与内建电场EBIGSD成比例地减小。
Description
背景技术
领域
各个特征涉及集成电路，尤其涉及集成电路反熔丝。
背景
集成电路(IC)是在被称为基板的共同基座上制造的电组件的互连网络。该基板通常是半导体材料(诸如硅)的晶片。各种制造技术(诸如成层、掺杂、掩模和蚀刻)被用于在晶片上构建数百万的电阻器、晶体管、和其它电组件。各组件随后被连线在一起或即互连以定义具体电路，诸如处理器或存储器设备。
在集成电路中采用可熔元件以允许该集成电路的配置在制造后的变化。例如，可熔元件可被用于用冗余电路来代替缺陷电路。作为另一示例，可熔元件可被用于创建一次性可编程(OTP)或多次可编程(MTP)存储器电路。OTP存储器单元的个体存储器单元可被写入一次以创建不能被容易地改变和/或是安全的只读存储器模块。
一种类型的可熔元件是金属熔丝。该金属熔丝由合金或金属(诸如铜)构成，如果足够量的电流流经该金属熔丝，则该合金或金属可以将其状态从导电的闭路状态改变为实质上非导电的开路状态。金属熔丝具有若干缺点。例如，编程该熔丝(即，熔断该熔丝以将其从闭路状态改变为开路状态)所需的电流是相对高的。生成这一电流消耗了相当大量的功率，特别是对于功耗是考虑因素的移动设备而言。此外，生成熔断金属熔丝所需的电流激励要求相对大的晶体管(即，具有大芯片面积的晶体管)。另外，金属熔丝提供较差的安全性，因为在一些情形中，被熔断的熔丝可被光学地看到。同样，金属熔丝提供较差的可靠性并且在一些情形中可能要求串行编程。
另一种类型的可熔元件是反熔丝。反熔丝包括由绝缘体或电介质分开并且被制造成开路的两个导电端子。反熔丝是通过跨其端子施加高电压以击穿绝缘体并在端子之间形成电路径来被编程的。栅极电介质反熔丝是金属氧化物半导体场效应晶体管(MOSFET)，其被设计成在施加了足够高的电压之后，位于晶体管的栅极端与主体之间或位于栅极端与源极/漏极端之间的栅极氧化物击穿(即，破裂)。
用于可编程存储器单元的典型的现有技术栅极电介质反熔丝可能需要相对较高的电压来将反熔丝的状态从开路状态改变为闭路状态(即，编程反熔丝)。典型地，编程反熔丝所需的电压是使用电荷泵来生成的。然而，电荷泵在设计复杂度上可能有改变并且消耗有价值的片上有源表面面积，该片上有源表面面积本可被用于其它有源组件，诸如存储器单元。因此，降低编程反熔丝电路所需的编程电压VPP是合乎需要的。
图1解说了现有技术中所见的典型IC栅极氧化物反熔丝100。反熔丝100包括栅极端102、源极或漏极端104(例如，源极/漏极端)、基板主体端106、以及栅极氧化物108。反熔丝100是典型的多晶硅工艺NMOS晶体管。栅极端102主要由“n型”掺杂多晶硅半导体(其可具有外金属硅化物层)构成，栅极氧化物108由硅氧化物构成，而源极和漏极端104(下文称为“源极/漏极”)是“p型”阱/基板主体106内的重度掺杂“n+”区域。
如果跨栅极氧化物108的电压在沿其厚度的任何点超过栅极击穿电压VBD，则栅极氧化物108将击穿(例如，可形成等离子体沟道)并且将穿过栅极氧化物108创建短路。击穿可发生在栅极102与主体106(或反型层沟道107)之间和/或栅极102与源极/漏极104端之间沿栅极氧化物108的一个或多个点处，由此创建不同类型的导电路径。在所解说的示例中，一条导电路径110代表在栅极102与源极/漏极104之间创建的间接短路路径，其中电流必须在其抵达源极/漏极104之前首先流经主体106上方的反型层沟道107(可假定栅极102与主体106之间的电压超过反熔丝100的阈值电压VTH)。相反，其他导电路径112代表在栅极102与源极/漏极104之间创建的直接短路路径。
如果反熔丝的源极/漏极端104接地并且栅极端102电压超过VTH，则跨栅极氧化物108的电压电位基本上是均匀的。例如，栅极102与沟道107之间的电压可与栅极102和源极/漏极端104之间的电压极为接近或相同。因此，如果栅极102处的电压被提升为使得它超过栅极氧化物108的击穿电压VBD，则当栅极氧化物108击穿时，导电路径110、112中的任一条路径很有可能基本相同。
每条导电路径110、112具有与其相关联的电阻。例如，从栅极102到源极/漏极104的直接导电路径112具有比从栅极102到沟道107的间接导电路径110小的电阻，这是因为直接路径112较短。相比之下，间接导电路径110可具有比直接导电路径112高的电阻，这是因为间接路径110包括在其耦合至源极/漏极104之前穿过沟道107的部分。
一旦反熔丝100已被编程(即，栅极氧化物108已击穿)，从栅极102流经源极/漏极104的电流的量就与所创建的导电路径110、112的电阻成正比。读取反熔丝100的逻辑状态的感测电路(未示出)测量流经反熔丝100的电流以确定它是否已被编程。很少或没有电流流动(即，开路)经过反熔丝100意味着反熔丝100尚未被编程，而相当大的电流流动(即，短路)意味着它已被编程。由于间接和直接导电路径110、112的形成很有可能基本上相同，因此基本不可能确切地预测当栅极氧化物108击穿时将产生何种导电路径110、112－直接还是间接。因此，预测反熔丝100的击穿后电阻将为多少是非常困难的，并且击穿后电阻值分布(即，击穿后电阻值的范围)将相对较大/宽。因此，代表编程状态的流经反熔丝100的电流值的范围也可能很大/宽。代表编程逻辑状态的宽电流范围可导致感测电路(未示出)误读反熔丝的实际逻辑状态。
相比之下，小/窄的击穿后电阻值分布导致在编程之后可流经反熔丝100的小/窄的电流值范围。此类窄范围可帮助确保感测电路的准确逻辑状态读数。因此，减小击穿后电阻值分布/范围是合乎期望的。
因此，存在对于高级反熔丝结构的需要，其既降低了编程反熔丝所需的编程电压VPP，还减小了反熔丝的击穿后电阻值分布，以使得感测电路能准确且可靠地读取反熔丝的逻辑状态。
概述
一个特征提供包括金属栅极端的集成电路(IC)，该金属栅极端具有为p型或n型的栅极金属。该IC进一步包括具有p型掺杂或n型掺杂的第一半导体区域，以使得如果栅极金属为p型，则第一半导体区域具有n型掺杂，并且如果栅极金属为n型，则第一半导体区域具有p型掺杂。栅极电介质介于金属栅极端与第一半导体区域之间。栅极电介质具有栅极击穿电压VBDGSD，如果编程电压VPP的极性的取向与同金属栅极端和第一半导体区域之间的边界区域相关联的内建电场EBIGSD平行，则栅极击穿电压VBDGSD与内建电场EBIGSD成比例地减小。
另一特征提供一种集成电路(IC)，其包括：金属栅极端，其包括为p型或n型的栅极金属；具有p型掺杂或n型掺杂的第一半导体区域，以使得如果栅极金属为p型，则第一半导体区域具有n型掺杂，并且如果栅极金属为n型，则第一半导体区域具有p型掺杂；以及栅极电介质，其介于金属栅极端与第一半导体区域之间。根据一个方面，该IC进一步包括具有p型掺杂或n型掺杂的半导体基板主体，以使得如果栅极金属为p型，则基板主体具有p型掺杂，并且如果栅极金属为n型，则基板主体具有n型掺杂，第一半导体区域布置在半导体基板主体中，第一半导体区域的一部分在金属栅极端的第一侧之下。根据另一方面，该IC进一步包括具有p型掺杂或n型掺杂的第二半导体区域，以使得如果栅极金属为p型，则第二半导体区域具有n型掺杂，并且如果栅极金属为n型，则第二半导体区域具有p型掺杂，第二半导体区域布置在半导体基板主体中，其中第二半导体区域的一部分在金属栅极端的第二侧之下。
根据一个方面，该IC进一步包括布置于半导体基板主体中的短槽隔离屏障，其中短槽隔离屏障的一部分在金属栅极端的第二侧之下。根据另一方面，栅极电介质为具有大于或等于10的介电常数的高K电介质材料。根据又一方面，栅极电介质包括氧化铪(HfO2)、氧化硅铪(HfSiO)、和/或硅酸铪(HfSiO4)中的至少一者。根据又一方面，栅极金属为p型并且栅极金属包括氮化钛(TiN)、和/或碳化钡(TiC)中的至少一者。根据又一方面，栅极金属为n型并且栅极金属包括氮化钛铝(TiAlN)、铝化钛(TiAl)、铝化锆(ZrAl)、和/或铝化钨(WAl)中的至少一者。根据又一方面，金属栅极端与第一半导体区域之间的边界区域处的第一栅极击穿电压VBDGSD小于金属栅极端与半导体基板主体之间的边界区域处的第二栅极击穿电压VBDGB。
根据一个方面，集成电路为反熔丝，并且栅极电介质被适配成在金属栅极端与第一半导体区域之间的编程电压VPP等于或超过栅极击穿电压VBDGSD的情况下击穿并创建金属栅极端与第一半导体区域之间的导电路径。根据另一方面，反熔丝是一次性可编程存储器(OTP)电路的一部分，并且导电路径是不可逆的。根据又一方面，反熔丝是多次可编程存储器(MTP)电路的一部分，并且导电路径是可逆的。根据又一方面，在金属栅极端与第一半导体区域之间的边界区域处形成导电路径的概率大于在金属栅极端与栅极电介质之下的半导体基板主体之间的边界区域处形成导电路径的概率。根据又一方面，栅极击穿电压VBDGSD与内建电场EBIGSD成比例地减小，内建电场EBIGSD与金属栅极端和第一半导体区域之间的边界区域相关联。根据又一方面，如果编程电压VPP的极性被取向为平行于内建电场EBIGSD，则编程电压VPP减小。
根据一个方面，存储在反熔丝处的逻辑值被适配成当等于或超过读电压VRD的电压被施加在第一半导体区域与金属栅极端之间时读取，所施加的电压具有取向与内建电场EBIGSD相反的极性。根据另一方面，该集成电路被纳入音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、和/或膝上型计算机中的至少一者中。
另一特征提供一种制造集成电路的方法，该方法包括：提供半导体基板主体；在半导体主体中形成第一半导体区域，第一半导体区域具有p型掺杂或n型掺杂；在第一半导体区域的至少一部分之上形成栅极电介质；以及在栅极电介质之上形成包括为p型或n型的栅极金属的金属栅极端，其中如果栅极金属为p型，则第一半导体区域具有n型掺杂，并且如果栅极金属为n型，则第一半导体区域具有p型掺杂。根据一个方面，该半导体基板主体具有p型掺杂或n型掺杂，以使得如果栅极金属为p型，则基板主体具有p型掺杂，并且如果栅极金属为n型，则基板主体具有n型掺杂，并且该方法进一步包括将第一半导体区域布置在半导体基板主体中，第一半导体区域的一部分在金属栅极端的第一侧之下。根据另一方面，该方法进一步包括在半导体基板主体中形成第二半导体区域，第二半导体区域具有p型掺杂或n型掺杂，以使得如果栅极金属为p型，则第二半导体区域具有n型掺杂，并且如果栅极金属为n型，则第二半导体区域具有p型掺杂，第二半导体区域的一部分在金属栅极端的第二侧之下。根据又一方面，该方法进一步包括在半导体基板主体中形成短槽隔离屏障，短槽隔离屏障的一部分在金属栅极端的第二侧之下。根据又一方面，栅极金属为n型并且栅极金属包括氮化钛铝(TiAlN)、铝化钛(TiAl)、铝化锆(ZrAl)、和/或铝化钨(WAl)中的至少一者。
根据又一方面，金属栅极端与第一半导体区域之间的边界区域处的第一栅极击穿电压VBDGSD小于金属栅极端与半导体基板主体之间的边界区域处的第二栅极击穿电压VBDGB。根据又一方面，集成电路为反熔丝，并且栅极电介质被适配成在金属栅极端与第一半导体区域之间的编程电压VPP等于或超过栅极击穿电压VBDGSD的情况下击穿并创建金属栅极端与第一半导体区域之间的导电路径。根据一个方面，该方法进一步包括将栅极击穿电压VBDGSD与内建电场EBIGSD成比例地减小，内建电场EBIGSD与金属栅极端和第一半导体区域之间的边界区域相关联。
另一特征提供一种集成电路，其包括：金属栅极端，其包括为p型或n型的栅极金属；具有p型掺杂或n型掺杂的第一半导体区域，以使得如果栅极金属为p型，则第一半导体区域具有n型掺杂，并且如果栅极金属为n型，则第一半导体区域具有p型掺杂；以及用于使金属栅极端与第一半导体区域绝缘的装置，用于绝缘的装置介于金属栅极端与第一半导体区域之间。根据一个方面，集成电路为反熔丝，并且用于绝缘的装置被适配成在金属栅极端与第一半导体区域之间的编程电压VPP等于或超过栅极击穿电压VBDGSD的情况下击穿并创建金属栅极端与第一半导体区域之间的用于导电的装置。根据另一方面，在金属栅极端与第一半导体区域之间的边界区域处形成用于导电的装置的概率大于在金属栅极端与栅极电介质之下的半导体基板主体之间的边界区域处形成用于导电的装置的概率。根据又一方面，栅极击穿电压VBDGSD与内建电场EBIGSD成比例地减小，内建电场EBIGSD与金属栅极端和第一半导体区域之间的边界区域相关联。
附图简述
图1解说了现有技术中所见的典型IC栅极氧化物反熔丝。
图2解说了反熔丝的示意性截面图。
图3解说了与反熔丝的栅极-源极/漏极边界区域相关联的能带图。
图4解说了与反熔丝的栅极-主体边界区域相关联的能带图。
图5解说了反熔丝的一部分的示意性截面图。
图6和7解说了反熔丝的示意性截面图。
图8解说了与反熔丝的栅极-源极/漏极边界区域相关联的能带图。
图9解说了与反熔丝的栅极-主体边界区域相关联的能带图。
图10解说了反熔丝的一部分的示意性截面图。
图11解说了反熔丝的示意性截面图。
图12－17解说了形成反熔丝的渐进制造阶段/步骤的示意性截面图。
图18和19解说了纳入反熔丝的可编程存储器单元的示意图。
图20解说了制造集成电路的方法的流程图。
图21解说了可包括集成电路的各种电子设备。
详细描述
在以下描述中，给出了具体细节以提供对本公开的各方面的透彻理解。然而，本领域普通技术人员将理解，没有这些具体细节也可实践这些方面。例如，电路可能用框图示出以避免使这些方面湮没在不必要的细节中。在其他实例中，公知的电路、结构和技术可能不被详细示出以免模糊本公开的这些方面。
措辞“示例性”在本文中用于表示“用作示例、实例或解说”。本文中描述为“示例性”的任何实现或方面不必被解释为优于或胜过本公开的其他方面。同样，术语“方面”不要求本公开的所有方面都包括所讨论的特征、优点或操作模式。如本文所使用的，术语“电耦合”在本文中被用于指代两个对象之间的、允许电流流动发生于这两个对象之间的直接或间接耦合。例如，若对象A物理地接触对象B，且对象B物理地接触对象C，则在对象B是允许电流流动为从对象A流向对象C和/或从对象C流向对象A地发生的导体的情况下，对象A和C可仍被认为是彼此电耦合的，即便它们并非彼此直接物理地接触。
根据本公开的各方面，术语晶片和基板在本文可被用于包括具有藉以形成集成电路(IC)的暴露表面的任何结构。术语基板被理解为包括半导体晶片。术语基板还被用于指制造期间的半导体结构，并且可包括已经在其上制造了的其它层。术语基板包括掺杂和无掺杂的半导体、由基半导体支持的外延半导体层、或由绝缘体支持的半导体层、以及本领域技术人员众所周知的其他半导体结构。术语绝缘体被定义为包括与被本领域技术人员统称为导体的材料相比较不导电的任何材料。术语“水平”被定义为与晶片或基板的常规平面或表面基本平行的平面，而不论晶片或基板的取向如何。术语“垂直”是指基本上垂直于如上所定义的水平的方向。当关于本文所述的集成电路使用时，诸如“之上”、“上面”、“侧”、“更高”、“更低”、“上方”、和“下方”之类的介词是关于在晶片或基板的顶表面上的常规平面或表面来定义的，而不论该晶片或基板的取向如何。介词“之上”、“上面”、“侧”、“更高”、“更低”、“上方”、和“下方”由此是关于“水平”和“垂直”来定义的。
如本文所使用的，术语“源极”和“漏极”一般指场效应晶体管的端子或扩散区。当场效应晶体管在工作时，端子或扩散区在其被施加的电压的基础上可被更具体地描述为“源极”或“漏极”。术语“源极/漏极”是指晶体管的源极或漏极。
如本文所使用的，如果半导体(诸如，硅)已经历添加了受体原子(其一个非限定示例为硼)以便于增大自由正空穴电荷载流子的数目的掺杂工艺，则该半导体可以为“p型”或具有“p型掺杂”。相反，如果半导体(诸如，硅)已经历添加了施体原子(其一个非限定示例为磷)以便于增大自由负电子电荷载流子的数目的掺杂工艺，则该半导体可以为“n型”或具有“n型掺杂”。
如本文所使用的，与高K金属栅极工艺相关联的“金属栅极”可包括一个或多个金属和/或合金。合金是包括一种金属元素以及至少一种其他金属或非金属元素的任何化合物。如本文所使用的，如果金属或合金具有更接近半导体(例如，硅、锗等)的导电带能级EC而不是半导体的价电子带能级EV的费米能级EF，则该金属或合金被称为“n型”。类似地，如果金属或合金具有更接近半导体(例如，硅、锗等)的价电子带能级EV而不是半导体的导电带能级EC的费米能级EF，则该金属或合金被称为“p型”。
反熔丝
图2解说了根据本公开一个方面的反熔丝200的示意性截面图。反熔丝200(在本文中也被称为“晶体管反熔丝”)包括金属栅极端202、源极/漏极端204a、204b(例如，源极/漏极区域)、主体端206、栅极电介质208、以及间隔物210。反熔丝200可根据高介电常数K和金属栅极(HKMG)工艺来制造。
如图2中所示，第一和第二半导体区域204a、204b(即，源极/漏极区域)是p+型掺杂区域，其被沉积和/或以其他方式布置在主体206中。第一半导体区域204a的一部分被置于金属栅极端202的第一侧之下/下方，并且第二半导体区域204b的一部分被置于金属栅极端202的第二侧之下/下方。主体206可以是集成电路管芯的块状基板，或者是块状基板内的阱(或一系列嵌入式阱)。
根据一个方面，栅极电介质208基本上由具有与硅氧化物(SiOx)相比相对较高的介电常数Kas的介电材料构成。高K栅极电介质208可降低栅极漏电流，栅极漏电流是具有标准二氧化硅(SiO2)栅极氧化层的小型(例如，小于45nm工艺)晶体管所特有的。以此方式，高K栅极电介质208改进了反熔丝200的性能。根据一个示例，栅极电介质208可具有等于或大于十(10)的介电常数K。根据另一示例，栅极电介质208可具有等于或大于十五(15)的介电常数K。根据又一示例，栅极电介质208可具有等于或大于二十(20)的介电常数K。栅极电介质208可由诸如但不限于以下的化合物构成：氧化铪(HfO2)、氧化硅铪(HfSiO)、硅酸铪(HfSiO4)、氮氧化硅铪(HfSiON)、氧化铝(Al2O3)、氧化镧(La2O3)、氧化铝镧(LaAlO)、氧化钽(Ta2O3)、氧化锆(ZrO2)、氧化硅锆(ZrSiO)、氧化锆铪(HfZrO)、钽酸锶铋(SrBi2Ta2O9)、锆钛酸铅(PbZrxTi1-xO3)、和/或钛酸钡锶(BaxSr1-xTiO3)。
根据一个方面，金属栅极端202基本上包括一种或多种金属和/或合金、而非多晶硅。如此，金属栅极端202提供了比传统多晶硅栅极更优的导电性。在所解说的示例中，金属栅极端202包括至少一种n型的栅极金属。例如，包括金属栅极端202的n型栅极金属可包括但不限于氮化钛铝(TiAlN)、铝化钛(TiAl)、铝化锆(ZrAl)、和/或铝化钨(WAl)。
如图2中所解说的，反熔丝200的特征在于n型的金属栅极202和主体206、但p+型的源极/漏极区域204a、204b。源极/漏极区域204a、204b被沉积在主体206中。利用HKMG工艺来制造晶体管反熔丝200可允许在能够形成其中栅极202和源极/漏极端204a、204b具有相反的掺杂类型的基于晶体管的反熔丝200方面的更大灵活性。在非HKMG工艺中，栅极和源极/漏极区域通常通过形成源极/漏极区域的制造步骤来同时掺杂，这产生了具有相同掺杂类型(例如，均为n型或均为p型)的栅极和源极/漏极区域。HKMG工艺允许栅极和源极/漏极区域的掺杂类型被唯一性地选择，而无需附加步骤/成本。
如以下将更详细解释的，特征在于具有相反类型的金属栅极端和源极/漏极区域(例如，n型金属栅极202、602和p+型源极/漏极区域204a、204b、604a，或者p型金属栅极702、1102和n+型源极/漏极区域704a、704b、1104a)的反熔丝200、600、700、1100(参见图2、6、7、11)导致在栅极-源极/漏极边界区域212、612、712、1112处存在内建电场EBIGSD。当外部电压电源(例如VPP)的极性被取向为与EBIGS的方向平行(例如，相长地添加)时，此内建电场EBIGSD被用来降低栅极-源极/漏极边界区域212、612、712、1112处的栅极电介质208、608、708、1108的击穿电压VBDGSD(以及由此必需的编程电压VPP)。此外，由于栅极-源极/漏极边界区域212、612、712、1112处的栅极介电击穿电压VBD小于栅极-主体边界区域214、614、714、1114处的栅极介电击穿电压VBD(因为在栅极-源极/漏极边界区域212、612、712、1112处存在EBIGSD)，因此反熔丝200、600、700、1100的栅极电介质208、608、708、1108可以更一致/可预测地在栅极-源极/漏极边界区域212、612、712、1112处或附近破裂以形成一条或多条导电路径216、616、716、1116。这减小了击穿后电阻值分布并使得读取操作更可靠。
图3解说了与反熔丝200的栅极-源极/漏极边界区域212相关联的能带图300，而图4解说了与反熔丝200的栅极-主体边界区域214相关联的能带图400。能带图300、400具有能量轴和相对距离轴(标记为“X”)。
参照图2和3，能带图300的第一部分302代表n型金属栅极202的电子能量状态，并且第二部分304代表p+型源极/漏极区域204a、204b中任一者的电子能量状态。两个部分302、304之间的区域306代表在金属栅极202与源极/漏极区域204a、204b之间的栅极电介质208。能带图300代表在n型金属栅极202与p+型源极/漏极区域204a、204b之间未施加外部电压的情况下的电子能量状态。如图所示，n型金属栅极202具有可能在其导电带能级(EC)308处或附近的费米能级EF。p+型源极/漏极区域204a、204b具有与其导电带能级(EC)312相比更靠近其价电子带能级(EV)310的费米能级EF。当没有外部电压施加在栅极202与源极/漏极204a、204b区域之间时，p+型源极/漏极区域的导电带能级312与n型金属栅极的导电带能级308之间的能级差ΔEGSD与内建电场EBIGSD成比例，内建电场EBIGSD内部地存在于n型金属栅极202与p+型源极/漏极区域204a、204b之间的栅极电介质208内(即，栅极-源极/漏极边界区域212处的栅极电介质208内)。如下所述，此内建电场EBIGSD显著大于栅极-主体边界区域214处可能存在的较小的内建电场EBIGB。类似地，与具有相反掺杂类型的金属栅极202和源极/漏极区域204a、204b(例如，金属栅极为n型，而源极/漏极为p+型)的反熔丝200相关联的内建电场EBIGSD显著大于具有相同掺杂类型的多晶硅栅极和源极/漏极区域(例如，栅极和源极/漏极区域均为n型或者栅极和源极/漏极区域均为p型)的现有技术反熔丝中的栅极-源极/漏极边界处可存在的任何小的内部电场。
参照图2和4，能带图400的第一部分402代表n型金属栅极202的电子能量状态，并且第二部分404代表n型主体206的电子能量状态。两个部分402、404之间的区域406代表在金属栅极202与主体206之间的栅极电介质208。能带图400代表在n型金属栅极202与n型主体206之间未施加外部电压的情况下的电子能量状态。如图所示，n型金属栅极202具有可能在其导电带能级(EC)408处或附近的费米能级EF。n型主体206可具有与其价电子带能级(EV)410相比更靠近其导电带能级(EC)412的费米能级EF。n型主体的导电带能级412与n型金属栅极的导电带能级408之间的能级差ΔEGB是可忽略的(与图3的ΔEGSD相比)，这是因为金属栅极202与主体206均是n型的。因此，栅极-主体边界区域214处的栅极电介质208内可存在的内建电场EBIGB(其与ΔEGB成比例)显著小于栅极-源极/漏极边界区域212处的栅极电介质208内存在的内建电场EBIGSD。类似地，特征在于多晶硅栅极端具有与源极或漏极端相同的掺杂类型(例如，均为n型或均为p型)的现有技术反熔丝设计(诸如图1中所示的反熔丝100)在其导电带中将也具有类似于ΔEGB的可忽略的能级差。在所示出的示例中，n型栅极202和n型主体206具有略微不同的导电带能级408、412，然而，在一些情形中，这些能级可相同，由此ΔEGB逼近零(0)。
参照图2，一般而言，反熔丝的栅极电介质208被适配成在金属栅极端202与源极/漏极区域204a、204b之间的编程电压VPP等于或超过栅极击穿电压VBD的情况下击穿(例如，形成等离子体沟道)并创建金属栅极端202与源极/漏极区域204a、204b之间的导电路径。然而，栅极击穿电压VBD可沿栅极电介质208的长度(例如，从第一半导体区域204a处的栅极电介质208的一侧到第二半导体区域204b处的栅极电介质208的相对侧)改变，内建电场(例如，EBIGSD或EBIGB)基于此而存在于栅极电介质208的长度的特定部分。例如，与栅极-源极/漏极边界区域212(例如，栅极-第一半导体边界区域)处的栅极电介质208相关联的第一击穿电压VBDGSD小于与栅极-主体边界区域214处的栅极电介质208相关联的第二击穿电压VBDGB，这是因为内建电场EBIGSD显著大于内建电场EBIGB。具体而言，如果外部电压电源(例如，VPP)的极性被取向为与EBIGSD的方向平行，则VBDGSD小于VBDGB。以此方式，栅极击穿电压VBDGSD与内建电场EBIGSD成比例地减小，内建电场EBIGSD与金属栅极端202和至少第一半导体区域204a之间的栅极-源极/漏极边界区域212相关联。
此外，由于VBDGSD可能小于VBDGB，因此在金属栅极端202与第一半导体区域204a之间的边界区域212处形成导电路径的概率大于在金属栅极端202与栅极电介质208下方的半导体基板主体206之间的边界区域214处形成导电路径的概率。如果在反熔丝200的编程期间，金属栅极端202处于VPP，源极/漏极区域204a、204b接地，并且主体端206处于标量电源电压VDD，其中VPP≥VBDGSD且VPP–VDD<VTH，则边界区域212对边界区域214处形成导电路径的概率可进一步增加。
根据一个方面，在金属栅极端202与第一半导体区域204a之间的边界区域212处形成导电路径的概率可以比在金属栅极端202与半导体基板主体206之间的边界区域214处形成导电路径的概率大五(5)倍。根据另一方面，在金属栅极端202与第一半导体区域204a之间的边界区域212处形成导电路径的概率可以比在金属栅极端202与半导体基板主体206之间的边界区域214处形成导电路径的概率大十(10)倍。栅极-源极/漏极边界212处将发生击穿的增大概率帮助减小了反熔丝200的击穿后电阻值分布/范围。
图5解说了根据本公开一个方面的反熔丝200的部分500的示意性截面图。具体而言，图5解说了n型金属栅极202与p+型源极/漏极区域204a的一部分，其具有介于其间的栅极电介质208的一部分。如以上所讨论的，n型金属栅极202与p+型源极/漏极区域204a生成栅极-源极/漏极边界区域212处的栅极电介质208内的内建电场EBIGSD。(出于解说目的，内建电场EBIGSD被示为始发于正电荷点到负电荷点的多个虚线箭头。)
值得注意的是，如果具有相对于EBIGSD的恰适电压极性的编程电压VPP被施加在金属栅极端202与源极/漏极区域204a之间，则内建电场EBIGSD帮助减小编程反熔丝200所需的编程电压VPP。如图5中所示，编程电压VPP(其中VPP≥VBDGSD)的极性被取向为平行于内建电场EBIGSD。作为结果，反熔丝200可被编程(例如，从开路状态改变为闭路状态)。此外，超过VBDGSD所需的编程电压VPP可与EBIGSD成比例地减小。使编程电压VPP取向为平行于内建电场EBIGSD使得外部电压电源VPP和内建电场EBIGSD所贡献的电场相长地相加在一起，由此增大了栅极-源极/漏极边界区域212处栅极电介质208内的总电场。相反，如果编程电压VPP的极性被取向为与内建电场EBIGSD相反使得外部电压电源VPP和内建电场EBIGSD所贡献的电场相消地相加在一起(即，彼此扣除)，则栅极电介质208内的总电场可减小。
根据一个示例，编程反熔丝200在栅极-第一半导体边界区域212处创建了金属栅极端202与第一半导体区域204a之间的导电路径502。取决于为栅极电介质208选取的电介质类型，导电路径的形成可能是无法逆转的，并且永久地编程反熔丝200在用于OTP存储器单元时是期望的。例如，栅极电介质208可包括氧化铪(HfO2)、氧化硅铪(HfSiO)、和/或硅酸铪(HfSiO4)中的至少一者。本文关于第一源极/漏极端204a所讨论的相同原理和操作模式同等地应用于第二源极/漏极端204b。
图6解说了根据本公开一个方面的反熔丝600的示意性截面图。反熔丝600包括n型金属栅极端602、p+型第一半导体区域604a、n型主体606、栅极电介质608、和间隔物610。反熔丝600基本类似于图2中所示的反熔丝200，不同之处在于它不具有第二半导体区域204b。代替地，金属栅极端602的第二侧下方/之下平放着短槽隔离(STI)区域604，其被沉积和/或以其他方式布置在阱/基板主体区域606中。STI区域605可由介电材料(诸如二氧化硅)构成，并用作对抗毗邻半导体设备组件之间的泄漏电流的屏障。
反熔丝600的特性和操作基本类似于以上关于图2－5描述的反熔丝200。例如，内建电场EBIGSD以与以上关于反熔丝200描述的相同方式也存在于n型金属栅极602与p+型第一半导体区域604a之间的栅极电介质608内。如此，所施加的具有取向与内建电场EBIGSD平行的极性的编程电压VPP≥VBDGSD将击穿栅极-第一半导体区域边界612处的栅极电介质608以形成金属栅极602与第一半导体区域604a之间的导电路径616。类似于反熔丝200，由于金属栅极602和主体606均是n型的，因此栅极-主体边界区域614处的击穿电压VBDGB可高于栅极-第一半导体边界区域612处的击穿电压VBDGSD，这是因为内建电场EBIGSD显著大于EBIGB。击穿电压的这一差异帮助减小反熔丝600的击穿后电阻值分布/范围，这是因为它增大了击穿和导电路径将形成在栅极-第一半导体区域612处的概率。
图7解说了根据本公开一个方面的反熔丝700的示意性截面图。反熔丝700(在本文中也被称为“晶体管熔丝”)包括金属栅极端702、源极/漏极端704a、704b(例如，源极/漏极区域)、主体端706、栅极介电质708、以及间隔物710。反熔丝700可根据高介电常数K和金属栅极(HKMG)工艺来制造。
如图7中所示，第一和第二半导体区域704a、704b(即，源极/漏极区域)是n+型掺杂区域，其被沉积和/或以其他方式布置在主体706中。第一半导体区域704a的一部分被置于金属栅极端702的第一侧之下/下方，并且第二半导体区域704b的一部分被置于金属栅极端702的第二侧之下/下方。主体706可以是集成电路管芯的块状基板，或者是块状基板内的阱(或一系列嵌入式阱)。
根据一个方面，栅极介电质708基本上由具有与硅氧化物(SiOx)相比相对较高的介电常数Kas的介电材料构成。高K栅极电介质708可降低栅极漏电流，栅极漏电流是具有标准二氧化硅(SiO2)栅极氧化层的小型(例如，小于45nm工艺)晶体管所特有的。以此方式，高K栅极电介质708改进了反熔丝700的性能。根据一个示例，栅极电介质708可具有等于或大于十(10)的介电常数K。根据另一示例，栅极电介质708可具有等于或大于十五(15)的介电常数K。根据又一示例，栅极电介质708可具有等于或大于二十(20)的介电常数K。栅极电介质708可由以上关于栅极电介质208描述的相同复合物中的任一种构成。
根据一个方面，金属栅极端702基本上包括一种或多种金属和/或合金、而非多晶硅。如此，金属栅极端702提供了比传统多晶硅栅极更优的导电性。在所解说的示例中，金属栅极端702包括至少一种p型的栅极金属。例如，包括金属栅极端702的p型栅极金属可包括但不限于氮化钛(TiN)、和/或碳化钛(TiC)。
如图7中所解说的，反熔丝700的特征在于p型的金属栅极702和主体706、但n+型的源极/漏极区域704a、704b。源极/漏极区域704a、704b被沉积和/或以其他方式布置在主体706中。利用HKMG工艺来制造晶体管反熔丝700可允许在能够形成其中栅极702和源极/漏极端704a、704b具有相反的掺杂类型的基于晶体管的反熔丝700方面的更大灵活性。
图8解说了与反熔丝700的栅极-源极/漏极边界区域712相关联的能带图800，而图9解说了与反熔丝700的栅极-主体边界区域714相关联的能带图900。能带图800、900具有能量轴和相对距离轴(标记为“X”)。
参照图7和8，能带图800的第一部分802代表p型金属栅极702的电子能量状态，并且第二部分804代表n+型源极/漏极区域704a、704b中任一者的电子能量状态。两个部分802、804之间的区域806代表在金属栅极702与源极/漏极区域704a、704b之间的栅极电介质708。能带图800代表在p型金属栅极702与n+型源极/漏极区域704a、704b之间未施加外部电压的情况下的电子能量状态。如图所示，p型金属栅极702具有可在其价电子带能级(EV)808处或附近的费米能级EF。n+型源极/漏极区域704a、704b具有处于其导电带能级(EC)810或与其价电子带能级(EV)812相比更靠近其导电带能级(EC)810的费米能级EF。当没有外部电压施加在栅极702与源极/漏极704a、704b区域之间时，p型金属栅极的导电带能级(EC)814与n+型源极/漏极区域的导电带能级810之间的能级差ΔEGSD与内建电场EBIGSD成比例，内建电场EBIGSD内部地存在于p型金属栅极702与n+型源极/漏极704a、704b之间的栅极电介质708内(即，栅极-源极/漏极边界区域712处的栅极电介质708内)。如下所述，此内建电场EBIGSD显著大于栅极-主体边界区域714处可能存在的较小的内建电场EBIGB。类似地，与具有相反掺杂类型的金属栅极702和源极/栅极区域704a、704b(例如，金属栅极为p型，而源极/漏极为n+型)的反熔丝700相关联的内建电场EBIGSD显著大于具有相同掺杂类型的多晶硅栅极和源极/栅极区域(例如，均为n型或者均为p型)的现有技术反熔丝(诸如图1所示的反熔丝100)中的栅极-源极/漏极边界处可存在的任何小的内部电场。
参照图7和9，能带图900的第一部分902代表p型金属栅极702的电子能量状态，并且第二部分904代表p型主体706的电子能量状态。两个部分902、904之间的区域906代表在金属栅极702与主体706之间的栅极电介质708。能带图900代表在p型金属栅极702与p型主体706之间未施加外部电压的情况下的电子能量状态。如图所示，p型金属栅极702具有可在其价电子带能级(EV)908处或附近的费米能级EF。p型主体706可具有与其导电带能级(EC)912相比也更靠近其价电子带能级(EV)910的费米能级EF。p型金属栅极的导电带能级(EC)914与p型主体的导电带能级(EC)912之间的能级差ΔEGB是可忽略的(与图8的ΔEGSD相比)，因为金属栅极702与主体706均是p型的。因此，栅极-主体边界区域714处的栅极电介质708内可存在的内建电场EBIGB(其与ΔEGB成比例)显著小于栅极-源极/漏极边界区域712处的栅极电介质708内存在的内建电场EBIGSD。类似地，特征在于多晶硅栅极端具有与源极或漏极端相同的掺杂类型(例如，均为n型或均为p型)的现有技术反熔丝设计(诸如反熔丝100)在其导电带中将也具有类似于ΔEGB的可忽略的能级差。在所示出的示例中，p型栅极702和p型主体706具有略有不同的导电带能级908、912，然而，在一些情形中，这些能级可相同，由此ΔEGB逼近零(0)。
参照图7，一般而言，反熔丝的栅极电介质708被适配成在金属栅极端702与源极/漏极区域704a、704b之间的编程电压VPP等于或超过栅极击穿电压VBD的情况下击穿并创建金属栅极端702与源极/漏极区域704a、704b之间的导电路径。然而，栅极击穿电压VBD可沿栅极电介质708的长度(例如，从第一半导体区域704a处的栅极电介质708的一侧到第二半导体区域704b处的栅极电介质708的相对侧)改变，内建电场(例如，EBIGSD或EBIGB)基于此而存在于栅极电介质708的长度的特定部分。例如，与栅极-源极/漏极边界区域712(例如，栅极-第一半导体边界区域)处的栅极电介质708相关联的第一击穿电压VBDGSD小于与栅极-主体边界区域714处的栅极电介质708相关联的第二击穿电压VBDGB，这是因为内建电场EBIGSD显著大于内建电场EBIGB。具体而言，如果外部电压电源(例如，VPP)的极性被取向为与EBIGSD的方向平行，则VBDGSD小于VBDGB。以此方式，栅极击穿电压VBDGSD与内建电场EBIGSD成比例地减小，内建电场EBIGSD与金属栅极端702和至少第一半导体区域704a之间的栅极-源极/漏极边界区域712相关联。
此外，由于VBDGSD可能小于VBDGB，因此金属栅极端702与第一半导体区域704a之间的边界区域712处形成导电路径的概率大于金属栅极端702与栅极电介质708下方的半导体基板主体706之间的边界区域714处形成导电路径的概率。如果在反熔丝700的编程期间，金属栅极端702接地，源极/漏极区域704a、704b处于VPP，并且主体端706也接地，其中VPP≥VBDGSD，则边界区域712相对边界区域714形成导电路径的概率可进一步增加。
根据一个方面，金属栅极端702与第一半导体区域704a之间的边界区域712处形成导电路径的概率可以比金属栅极端702与半导体基板主体706之间的边界区域714处形成导电路径的概率大五(5)倍。根据另一方面，金属栅极端702与第一半导体区域704a之间的边界区域712处形成导电路径的概率可以比金属栅极端702与半导体基板主体706之间的边界区域714处形成导电路径的概率大十(10)倍。栅极-源极/漏极边界712处将发生击穿的增大概率帮助减小了反熔丝700的击穿后电阻值分布/范围。
图10解说了根据本公开一个方面的反熔丝700的部分1000的示意性截面图。具体而言，图10解说了p型金属栅极702与n+型源极/漏极区域704a的一部分，其中栅极电介质708的一部分介于两者之间。如以上所讨论的，p型金属栅极702与n+型源极/漏极区域704a生成栅极-源极/漏极边界区域712处的栅极电介质708内的内建电场EBIGSD。(出于解说目的，内建电场EBIGSD被示为始发于正电荷点到负电荷点的多个虚线箭头。)
值得注意的是，如果具有相对于EBIGSD恰适的电压极性的编程电压VPP被施加在金属栅极端702与源极/漏极区域704a之间，则内建电场EBIGSD帮助减小编程反熔丝700所需的编程电压VPP。如图10中所示，编程电压VPP(其中VPP≥VBDGSD)的极性被取向为平行于内建电场EBIGSD。作为结果，反熔丝700可被编程(例如，从开路状态改变为闭路状态)。此外，超过VBDGSD所需的编程电压VPP可与EBIGSD成比例地减小。使编程电压VPP取向为平行于内建电场EBIGSD使得外部电压电源VPP和内建电场EBIGSD所贡献的电场相长地相加在一起，由此增大了栅极-源极/漏极边界区域712处栅极电介质708内的总电场。相反，如果编程电压VPP的极性被取向为与内建电场EBIGSD相反使得外部电压电源VPP和内建电场EBIGSD所贡献的电场相消地相加在一起(即，彼此扣除)，则栅极电介质708内的总电场可减小。
根据一个示例，编程反熔丝700在栅极-第一半导体边界区域712处创建了金属栅极端702与第一半导体区域704a之间的导电路径1002。取决于为栅极电介质708选取的电介质类型，导电路径的形成可能是无法逆转的，并且永久地编程反熔丝700在用于OTP存储器单元时是合乎期望的。例如，栅极电介质708可包括氧化铪(HfO2)、氧化硅铪(HfSiO)、和/或硅酸铪(HfSiO4)中的至少一者。本文关于第一源极/漏极端704a所讨论的相同原理和模式同等地应用于第二源极/漏极端704b。
图11解说了根据本公开一个方面的反熔丝1100的示意性截面图。反熔丝1100包括p型金属栅极端1102、n+型第一半导体区域1104a、p型主体1106、栅极电介质1108、和间隔物1110。反熔丝1100基本类似于图7中所示的反熔丝700，不同之处在于它不具有第二半导体区域704b。代替地，金属栅极端1102的第二侧下方/之下平放着短槽隔离(STI)区域1105，其沉积和/或以其他方式布置在阱/基板主体区域1106中。STI区域1105可由介电材料(诸如二氧化硅)构成，并用作对抗毗邻半导体设备组件之间的泄漏电流的屏障。
反熔丝1100的特性和操作基本类似于以上关于图7－10描述的反熔丝700。例如，内建电场EBIGSD以与以上关于反熔丝700描述的相同方式也存在于p型金属栅极1102与n+型第一半导体区域1104a之间的栅极电介质1108内。如此，所施加的具有取向与内建电场EBIGSD平行的极性的编程电压VPP≥VBDGSD将击穿栅极-第一半导体区域边界1112处的栅极电介质1108以形成金属栅极1102与第一半导体区域1104a之间的导电路径1116。类似于反熔丝700，由于金属栅极1102和主体1106均是p型的，因此栅极-主体区域1114处的击穿电压VBDGB可高于栅极-第一半导体边界区域1112处的击穿电压VBDGSD，这是因为内建电场EBIGSD显著大于EBIGB。击穿电压的这一差异帮助减小反熔丝1100的击穿后电阻值分布/范围，这是因为它增大了击穿和导电路径将形成在栅极-第一半导体区域1112处的概率。
根据一个方面，反熔丝200、600、700、1100可用于一次性可编程存储器单元中，其中穿过栅极电介质208、608、708、1108形成的导电路径是不可逆的。根据另一方面，反熔丝200、600、700、1100可用于多次可编程(MTP)存储器单元中，其中穿过栅极电介质208、608、708、1108形成的导电路径是可逆的。
图12－17解说了根据一个方面形成反熔丝200、600、700、1100的渐进制造阶段/步骤的示意性截面图。以下制造过程仅仅是如何制造反熔丝200、600、700、1100的一个示例，并且其他制造步骤/阶段可代替或结合以下所述的步骤/阶段来执行。
图12通过解说根据一个示例的反熔丝200、600、700、1100的中间制造阶段来开始。首先，半导体基板或基板内的阱(诸如，硅和/或锗)被提供以用作半导体主体1206。如果要制造p型沟道反熔丝200、600，则主体1206可被掺杂为使得它为n型。替换地，如果要制造n型沟道反熔丝700、1100，则主体1206可被掺杂为使得它为p型。主体1206可以是绝缘体上硅(SOI)或其他绝缘体上半导体基板。主体1206可包括形成于其中的STI区域1205。例如，STI区域1205可通过以下操作来形成：蚀刻或以其他方式在主体1206中形成凹槽，并且随后用二氧化硅填充凹槽，可能地继以化学机械抛光(CMP)步骤。下一步，可通过对半导体主体1206的热氧化在主体1206之上形成薄氧化层(未示出)。该薄氧化层(未示出)可由二氧化硅、氮氧化硅、和/或其他材料构成。下一步，可在薄氧化层(未示出)顶部形成多晶硅层1250。多晶硅层1250可通过一个或多个化学汽相沉积(CVD)工艺、和/或其他沉积工艺来形成。覆盖层1252随后可形成在多晶硅层1250顶部。覆盖层1252可包括氮化硅并且也可通过CVD工艺来形成。
图13解说了根据一个方面的反熔丝200、600、700、1100的后续制造阶段。在此阶段，覆盖层1252已被图案化以形成盖1252a，并且多晶硅层1250已被图案化成形成虚栅极1250a。根据仅一个示例，覆盖层1252和多晶硅层1250可通过两个或更多个蚀刻过程来图案化，这些过程包括一个或多个被用来图案化覆盖层1252以形成盖1252a的第一蚀刻过程。采用盖1252a的一个或多个后续蚀刻过程可被用来图案化下面的多晶硅层1250以形成虚栅极1250a。这些蚀刻过程可包括干蚀刻、湿法蚀刻、反应离子蚀刻(RIE)等。这些蚀刻过程还可移除薄氧化层(未示出)的部分，由此暴露出半导体主体1206的在各虚栅极1250a之间的部分。
图14解说了根据一个方面的反熔丝200、600、700、1100的后续制造阶段。在此阶段，在虚栅极1250a的相对侧上在主体1206中形成源极/漏极区域(即，半导体区域)1204a、1204b。源极/漏极区域1204a、1204b可通过以下操作来形成：向基板中注入离子，继以恰适的退火过程。注入到源极/漏极区域1204a、1204b中的离子可以使得它们致使源极/漏极区域1204a、1204b在要制造p型沟道反熔丝200、600的情况下通常为p型、或者在要制造n型沟道反熔丝700、1100的情况下通常为n型。此外，包括一层或多层氮化硅的间隔物1210可被常规地形成或跨越虚栅极1250a和盖1252a的侧壁来沉积。根据一个示例，源极/漏极区域1204a、1204b可包括直接在虚栅极1250a和间隔物1210下方的轻度掺杂的部分1254(例如，n型或p型)、以及在间隔物1210之外的重度掺杂的部分(例如，n+型或p+型)1256。
图15解说了根据一个方面的反熔丝200、600、700、1100的后续制造阶段。在此阶段，在重度掺杂的源极/漏极区域1256上形成触点1258a、1258b(例如，硅化物触点)，并且接着在硅化物触点1258a、1258b、间隔物1210和盖1252a之上形成蚀刻停止层1260。蚀刻停止层1260可被常规地形成，并且可包括二氧化硅、二氧化铪、掺杂碳的氧化硅、和/或其他材料。
图16解说了根据一个方面的反熔丝200、600、700、1100的后续制造阶段。在此阶段，厚介电层1262可形成在蚀刻停止层1260之上并且随后将蚀刻停止层1260用作终止点来平面化。随后，虚栅极1250a、盖1252a、以及蚀刻停止层1260在各间隔物1210之间的部分被移除，由此形成与虚栅极1250a原来所在的位置相对应的空穴。另外，蚀刻停止层1260与硅化物触点1258a邻接的部分也可被移除以暴露出下面的STI 1205。厚介电层1262可被常规地形成，并且可包括二氧化硅。
图17解说了根据一个方面的反熔丝200、600、700、1100的后续制造阶段。在此阶段，在半导体主体1206之上(更具体地在正好在半导体主体1206上方的薄氧化层(未示出)之上)的空穴内形成高K介电层。高K介电层可包括前述高K介电材料中的任一种。下一步，在高K介电层之上沉积金属层。包括金属层的特定金属取决于半导体区域1204a、1204b通常为n型还是p型。如果半导体区域1204a、1204b普遍为p型，则一种或多种n型金属(例如，氮化钛铝(TiAlN))可被用于金属层，如果半导体区域1204a、1204b普遍为n型，则一种或多种p型金属(例如，氮化钛TiN)可被用于金属层。下一步，高K介电层和金属层的部分然后可被平面化以形成栅极电介质1208和金属栅极1202。厚介电层1262也可被移除。以此方式，可根据一个示例来形成反熔丝200、600、700、1100。
图18解说了根据本公开一个方面的纳入反熔丝200的可编程存储器单元1800的示意图。根据一个示例，存储器单元1800可以是OTP存储器单元。存储器单元1800包括传输门晶体管1801和反熔丝200。反熔丝200的金属栅极202可电耦合至第一字线(WL1A)，反熔丝的源极/漏极端204a、204b可电耦合至传输门晶体管的第一源极/漏极端1804a，并且反熔丝的主体端206可电耦合至标称电源电压VDD。传输门晶体管的栅极1802可电耦合至第二字线(WL1B)，传输门晶体管1801的第二源极/漏极端1804b可电耦合至位线(BL1)，并且主体端1806可电耦合至地(示为VSS)。存储器单元1800的“读”(即，感测所存储的逻辑值)和“写”(即，对存储器单元1800编程)操作可通过施加到第一和第二字线WL1A和WL1B以及位线BL1的电压来控制。
根据一个示例，存储器单元1800可按以下方式来写入(即，编程)。第二字线WL1B和传输门晶体管的栅极1802可电耦合至标称电源电压VDD，由此导通(即，使其导电)传输门晶体管1801(例如，其中电源电压VDD大于晶体管1801的阈值电压VTH)。位线BL1和传输门晶体管的第二源极/漏极端1804b可电耦合至地VSS。由于传输门晶体管1801是导电的，因此源极/漏极端204a、204b也处于接地VSS。第一字线WL1A和反熔丝的栅极端202可电耦合至编程电压VPP，VPP等于或大于反熔丝200的栅极介电击穿电压VBD(例如，VBDGSD)。跨反熔丝200的栅极端202和源极/漏极端204a、204b的电压电位(VPP)致使反熔丝202的栅极电介质208击穿(即，反熔丝200从开路状态转变成闭路状态)并创建第一字线WL1A与位线BL1之间的短路路径。因此，电流将从较高电位(例如，VPP)的第一字线WL1A流动经过反熔丝的金属栅极端202、经过反熔丝的源极/漏极端204a和/或204b的一个或多个、并经过传输门晶体管的源极/漏极端1804a、1804b到较低电位(例如，地VSS)的位线BL1。反熔丝200的闭路状态可对应于一个逻辑值(例如，“1”)，而开路状态可对应于另一逻辑值(例如，“0”)。
根据一个示例，存储器单元1800可按以下方式来读。第二字线WL1B和传输门晶体管的栅极1802可电耦合至标称电源电压VDD，由此导通(即，使其导电)传输门晶体管1801(例如，其中电源电压VDD大于晶体管1801的阈值电压VTH)。位线BL1和传输门晶体管的第二源极/漏极端1804b可电耦合至读电压VRD，VRD例如可以是VDD。由于传输门晶体管1801是导电的，因此源极/漏极端204a、204b也处于读电压VRD。第一字线WL1A和反熔丝的栅极端202可电耦合至地VSS。如此，反熔丝的源极/漏极端204a、204b可处于比栅极端202高的电压电位(VRD)，并且由此读电压VRD的极性被取向为与内建电场EBIGSD相反。
如果反熔丝200先前已被编程为使得反熔丝200处于闭路状态(即，栅极电介质已被击穿)，则相当大量的电流将从位线BL1流动经过传输门晶体管的源极/漏极端1804a、1804b，经过反熔丝的源极/漏极端204a、204b中的一者或多者，并且经过反熔丝的金属栅极端202到第一字线WL1A。然而，如果反熔丝200先前未被编程并且仍处于开路状态(即，栅极电介质尚未被击穿)，则可忽略的泄漏电流可从位线BL1流动经过传输门晶体管的源极/漏极端1804a、1804b，经过反熔丝的源极/漏极端204a、204b中的一者或多者，并且经过反熔丝的金属栅极端202到第一字线WL1A。电耦合至位线BL1的感测电路系统检测电流的量，并且基于它是相当大的还是可忽略的，感测电路系统可确定反熔丝200的逻辑状态。
在一个方面，VPP大于或等于VDD。根据另一方面，VPP可等于具有存储器单元1800的IC上可用的最高输入/输出(I/O)电压。根据又一方面，反熔丝200可被永久编程，从而反熔丝200一旦闭合就不能回复到开路状态。
图19解说了根据本公开一个方面的纳入反熔丝700的可编程存储器单元1900的示意图。根据一个示例，存储器单元1900可以是OTP存储器单元。存储器单元1900包括传输门晶体管1901和反熔丝700。反熔丝700的金属栅极702可电耦合至第一字线(WL1A)，反熔丝的源极/漏极端704a、704b可电耦合至传输门晶体管的第一源极/漏极端1904a，并且反熔丝的主体端706可电耦合至地VSS。传输门晶体管的栅极1902可电耦合至第二字线(WL1B)，传输门晶体管的第二源极/漏极端1904b可电耦合至位线(BL1)，并且传输门晶体管的主体端1906可电耦合至地VSS。存储器单元1900的读和写操作可由施加到第一和第二字线WL1A和WL1B以及位线BL1的电压来控制。
根据一个示例，存储器单元1900可按以下方式来写入(即，编程)。第二字线WL1B和传输门晶体管的栅极1902可电耦合至标称电源电压VDD，由此导通(即，使其导电)传输门晶体管1901(例如，其中电源电压VDD大于晶体管1901的阈值电压VTH)。位线BL1和传输门晶体管的第二源极/漏极端1904b可电耦合至编程电压VPP，VPP大于或等于反熔丝700的栅极介电击穿电压VBD(例如，VBDGSD)。由于传输门晶体管1901是导电的，因此源极/漏极端704a、704b也处于编程电压VPP。第一字线WL1A和反熔丝的栅极端702可电耦合至地VSS。跨反熔丝700的源极/漏极端704a、704b和栅极端702的电压电位(VPP)致使反熔丝702的栅极电介质708击穿(即，反熔丝200从开路状态转变成闭路状态)并创建第一字线WL1A与位线BL1之间的短路路径。因此，电流将从较高电位(例如，VPP)的位线BL1流动经过传输门晶体管的源极/漏极端1904a、1904b，经过反熔丝的源极/漏极端704a、704b中的一者或多者，并经过反熔丝的金属栅极端702到第一字线WL1A。反熔丝700的闭路状态可对应于一个逻辑值(例如，“1”)，而开路状态可对应于另一逻辑值(例如，“0”)。
根据一个示例，存储器单元1900可按以下方式来读。第二字线WL1B和传输门晶体管的栅极1902可电耦合至标称电源电压VDD，由此导通(即，使其导电)传输门晶体管1901(例如，其中电源电压VDD大于晶体管1901的阈值电压VTH)。位线BL1和传输门晶体管的第二源极/漏极端1904b可电耦合至地VSS。由于传输门晶体管1901是导电的，因此源极/漏极端704a、704b也处于接地VSS。第一字线WL1A和反熔丝的栅极端702可电耦合至读电压VRD(例如，VRD可等于标称电源电压VDD)。如此，反熔丝的栅极端702可处于比源极/漏极端704a、704b高的电压电位(VRD)，并且由此读电压VRD的极性被取向为与内建电场EBIGSD相反。
如果反熔丝700先前已被编程为使得反熔丝700处于闭路状态(即，栅极电介质已被击穿)，则相当大量的电流将从较高电位(VRD)的第一字线WL1A流动经过反熔丝的金属栅极端702、经过反熔丝的源极/漏极端704a和/或704b中的一者或多者、并且经过传输门晶体管的源极/漏极端1904a、1904b到较低电位(例如，地VSS)的位线BL1。然而，如果反熔丝700先前未被编程且仍处于开路状态(即，栅极电介质尚未被击穿)，则可忽略的泄漏电流可从第一字线WL1A流动经过反熔丝的金属栅极端702、经过反熔丝的源极/漏极端704a和/或704b中的一者或多者、并且经过传输门晶体管的源极/漏极端1904a、1904b到较低电位的位线BL1。电耦合至位线BL1的感测电路系统检测电流的量，并且基于它是相当大的还是可忽略的，感测电路系统可确定反熔丝700的逻辑状态。
在一个方面，VPP大于或等于VDD。根据另一方面，VPP可等于具有存储器单元1900的IC上可用的最高输入/输出(I/O)电压。根据又一方面，反熔丝700可被永久编程，从而反熔丝700一旦闭合就不能回复到开路状态。
图20解说了根据本公开的一个方面的制造集成电路的方法的流程图2000。在步骤2002，提供半导体主体。在步骤2004，在该半导体主体中形成第一半导体区域，其中第一半导体区域具有p型掺杂或n型掺杂。在步骤2006，在第一半导体区域的至少一部分之上形成栅极电介质。在步骤2008，在栅极电介质之上形成包括为p型或n型的栅极金属的金属栅极端，其中如果栅极金属为p型，则第一半导体区域具有n型掺杂，而如果栅极金属为n型，则第一半导体区域具有p型掺杂。
图21解说了可包括集成电路2100的各种电子设备。集成电路2100可以是以上关于图2、3、4、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19和/或20描述的反熔丝200、600、700、1100和/或存储器单元1800、1900中的任一者。例如，移动电话2102、膝上型计算机2104以及固定位置终端2106可包括集成电路2100。图21中所解说的设备2102、2104、1206仅是示例性的。其它电子设备也可以集成电路2100为其特征，此类电子设备包括但不限于手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理)、有GPS能力的设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、固定位置数据单位(诸如仪表读数装备)、或存储或检索数据或计算机指令的任何其它设备，或者其任何组合。
图2、3、4、5、6、7、8、9、10、11、12、13、14、15、16、17、18、19、20和/或21中解说的组件、步骤、特征和/或功能之中的一个或多个可以被重新安排和/或组合成单个组件、步骤、特征或功能，或可以实施在数个组件、步骤、或功能中。也可添加额外的元件、组件、步骤、和/或功能而不会脱离本发明。
还应注意，本公开的各方面可作为被描绘为流程图、流图、结构图、或框图的过程来描述。尽管流程图可能会把诸操作描述为顺序过程，但是这些操作中有许多操作能够并行或并发地执行。另外，这些操作的次序可以被重新安排。过程在其操作完成时终止。过程可以对应于方法、函数、规程、子例程、子程序等。
本文所述的本发明的各种特征可实现于不同系统中而不脱离本发明。应注意，本公开的以上各方面仅是示例，且不应被解释成限定本发明。对本公开的各方面的描述旨在是解说性的，而非限定所附权利要求的范围。由此，本发明的教导可以现成地应用于其他类型的装置，并且许多替换、修改和变形对于本领域技术人员将是显而易见的。
Claims (35)
1.一种集成电路，包括：
金属栅极端，其包括为p型或n型的栅极金属；
具有p型掺杂或n型掺杂的第一半导体区域，以使得如果所述栅极金属为p型，则所述第一半导体区域具有所述n型掺杂，并且如果所述栅极金属为n型，则所述第一半导体区域具有所述p型掺杂；以及
栅极电介质，其介于所述金属栅极端与所述第一半导体区域之间。
2.如权利要求1所述的集成电路，其特征在于，进一步包括：
具有p型掺杂或n型掺杂的半导体基板主体，以使得如果所述栅极金属为p型，则所述基板主体具有p型掺杂，并且如果所述栅极金属为n型，则所述基板主体具有n型掺杂，所述第一半导体区域布置在所述半导体基板主体中，所述第一半导体区域的一部分在所述金属栅极端的第一侧之下。
3.如权利要求2所述的集成电路，其特征在于，进一步包括：
具有p型掺杂或n型掺杂的第二半导体区域，以使得如果所述栅极金属为p型，则所述第二半导体区域具有n型掺杂，并且如果所述栅极金属为n型，则所述第二半导体区域具有p型掺杂，所述第二半导体区域布置在所述半导体基板主体中，所述第二半导体区域的一部分在所述金属栅极端的第二侧之下。
4.如权利要求2所述的集成电路，其特征在于，进一步包括：
布置于所述半导体基板主体中的短槽隔离屏障，所述短槽隔离屏障的一部分在所述金属栅极端的第二侧之下。
5.如权利要求1所述的集成电路，其特征在于，所述栅极电介质为具有大于或等于十(10)的介电常数的高K电介质材料。
6.如权利要求1所述的集成电路，其特征在于，所述栅极电介质包括氧化铪(HfO2)、氧化硅铪(HfSiO)、和/或硅酸铪(HfSiO4)中的至少一者。
7.如权利要求1所述的集成电路，其特征在于，所述栅极金属为p型并且所述栅极金属包括氮化钛(TiN)、和/或碳化钛(TiC)中的至少一者。
8.如权利要求1所述的集成电路，其特征在于，所述栅极金属为n型并且所述栅极金属包括氮化钛铝(TiAlN)、铝化钛(TiAl)、铝化锆(ZrAl)、和/或铝化钨(WAl)中的至少一者。
9.如权利要求1所述的集成电路，其特征在于，所述金属栅极端与所述第一半导体区域之间的边界区域处的第一栅极击穿电压VBDGSD小于所述金属栅极端与半导体基板主体之间的边界区域处的第二栅极击穿电压VBDGB。
10.如权利要求1所述的集成电路，其特征在于，所述集成电路为反熔丝，并且所述栅极电介质被适配成在所述金属栅极端与所述第一半导体区域之间的编程电压VPP等于或超过栅极击穿电压VBDGSD的情况下击穿并创建所述金属栅极端与所述第一半导体区域之间的导电路径。
11.如权利要求10所述的集成电路，其特征在于，所述反熔丝是一次性可编程存储器(OTP)电路的一部分，并且所述导电路径是不可逆的。
12.如权利要求10所述的集成电路，其特征在于，所述反熔丝是多次可编程(OTP)存储器(MTP)电路的一部分，并且所述导电路径是可逆的。
13.如权利要求10所述的集成电路，其特征在于，在所述金属栅极端与所述第一半导体区域之间的边界区域处形成所述导电路径的概率大于在所述金属栅极端与所述栅极电介质之下的半导体基板主体之间的边界区域处形成所述导电路径的概率。
14.如权利要求10所述的集成电路，其特征在于，所述栅极击穿电压VBDGSD与内建电场EBIGSD成比例地减小，所述内建电场EBIGSD与所述金属栅极端和所述第一半导体区域之间的边界区域相关联。
15.如权利要求14所述的集成电路，其特征在于，如果所述编程电压VPP的极性被取向为平行于所述内建电场EBIGSD，则所述编程电压VPP减小。
16.如权利要求14所述的集成电路，其特征在于，存储在所述反熔丝处的逻辑值被适配成当等于或超过读电压VRD的电压被施加在所述第一半导体区域与所述金属栅极端之间时读取，所施加的电压具有取向与所述内建电场EBIGSD相反的极性。
17.如权利要求1所述的集成电路，其特征在于，所述集成电路被纳入到音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、移动电话、智能电话、个人数字助理、固定位置终端、平板计算机、和/或膝上型计算机中的至少一者中。
18.一种用于制造集成电路的方法，包括：
提供半导体基板主体；
在所述半导体基板主体中形成第一半导体区域，所述第一半导体区域具有p型掺杂或n型掺杂；
在所述第一半导体区域的至少一部分之上形成栅极电介质；以及
在所述栅极电介质之上形成包括为p型或n型的栅极金属的金属栅极端，其中如果所述栅极金属为p型，则所述第一半导体区域具有所述n型掺杂，并且如果所述栅极金属为n型，则所述第一半导体区域具有所述p型掺杂。
19.如权利要求18所述的方法，其特征在于，所述半导体基板主体具有p型掺杂或n型掺杂，以使得如果所述栅极金属为p型，则所述基板主体具有所述p型掺杂，并且如果所述栅极金属为n型，则所述基板主体具有所述n型掺杂，所述方法进一步包括：
在所述半导体基板主体中布置所述第一半导体区域，所述第一半导体区域的一部分在所述金属栅极端的第一侧之下。
20.如权利要求19所述的方法，其特征在于，进一步包括：
在所述半导体基板主体中形成第二半导体区域，所述第二半导体区域具有p型掺杂或n型掺杂，以使得如果所述栅极金属为p型，则所述第二半导体区域具有n型掺杂，并且如果所述栅极金属为n型，则所述第二半导体区域具有p型掺杂，所述第二半导体区域的一部分在所述金属栅极端的第二侧之下。
21.如权利要求19所述的方法，其特征在于，进一步包括：
在所述半导体基板主体中形成短槽隔离屏障，所述短槽隔离屏障的一部分在所述金属栅极端的第二侧之下。
22.如权利要求18所述的方法，其特征在于，所述栅极金属为n型并且所述栅极金属包括氮化钛铝(TiAlN)、铝化钛(TiAl)、铝化锆(ZrAl)、和/或铝化钨(WAl)中的至少一者。
23.如权利要求18所述的方法，其特征在于，所述金属栅极端与所述第一半导体区域之间的边界区域处的第一栅极击穿电压VBDGSD小于所述金属栅极端与所述半导体基板主体之间的边界区域处的第二栅极击穿电压VBDGB。
24.如权利要求18所述的方法，其特征在于，所述集成电路为反熔丝，并且所述栅极电介质被适配成在所述金属栅极端与所述第一半导体区域之间的编程电压VPP等于或超过栅极击穿电压VBDGSD的情况下击穿并创建所述金属栅极端与所述第一半导体区域之间的导电路径。
25.如权利要求24所述的方法，其特征在于，所述反熔丝是一次性可编程存储器(OTP)电路的一部分，并且所述导电路径是不可逆的。
26.如权利要求24所述的方法，其特征在于，在所述金属栅极端与所述第一半导体区域之间的边界区域处形成所述导电路径的概率大于在所述金属栅极端与所述栅极电介质之下的半导体基板主体之间的边界区域处形成所述导电路径的概率。
27.如权利要求24所述的方法，其特征在于，进一步包括：
将所述栅极击穿电压VBDGSD与内建电场EBIGSD成比例地减小，所述内建电场EBIGSD与所述金属栅极端和所述第一半导体区域之间的边界区域相关联。
28.如权利要求27所述的方法，其特征在于，如果所述编程电压VPP的极性被取向为平行于所述内建电场EBIGSD，则所述编程电压VPP减小。
29.如权利要求27所述的方法，其特征在于，存储在所述反熔丝处的逻辑值被适配成当等于或超过读电压VRD的电压被施加在所述第一半导体区域与所述金属栅极端之间时读取，所施加的电压具有取向与所述内建电场EBIGSD相反的极性。
30.一种集成电路，包括：
金属栅极端，其包括为p型或n型的栅极金属；
具有p型掺杂或n型掺杂的第一半导体区域，以使得如果所述栅极金属为p型，则所述第一半导体区域具有所述n型掺杂，并且如果所述栅极金属为n型，则所述第一半导体区域具有所述p型掺杂；以及
用于使所述金属栅极端与所述第一半导体区域绝缘的装置，所述用于绝缘的装置介于所述金属栅极端与所述第一半导体区域之间。
31.如权利要求30所述的集成电路，其特征在于，所述集成电路为反熔丝，并且所述用于绝缘的装置被适配成在所述金属栅极端与所述第一半导体区域之间的编程电压VPP等于或超过栅极击穿电压VBDGSD的情况下击穿并创建用于在所述金属栅极端与所述第一半导体区域之间导电的装置。
32.如权利要求31所述的集成电路，其特征在于，所述反熔丝是一次性可编程存储器(OTP)电路的一部分，并且所述导电路径是不可逆的。
33.如权利要求31所述的集成电路，其特征在于，在所述金属栅极端与所述第一半导体区域之间的边界区域处形成所述用于导电的装置的概率大于在所述金属栅极端与所述栅极电介质之下的半导体基板主体之间的边界区域处形成所述用于导电的装置的概率。
34.如权利要求31所述的集成电路，其特征在于，所述栅极击穿电压VBDGSD与内建电场EBIGSD成比例地减小，所述内建电场EBIGSD与所述金属栅极端和所述第一半导体区域之间的边界区域相关联。
35.如权利要求34所述的集成电路，其特征在于，如果所述编程电压VPP的极性被取向为平行于所述内建电场EBIGSD，则所述编程电压VPP减小。
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