KR20150087289A - 집적 회로 디바이스 및 그 제조 방법 - Google Patents
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Abstract
일 특징은, p-형 또는 n-형인 게이트 금속을 갖는 금속 게이트 단자를 포함하는 집적 회로(IC)에 관한 것이다. IC는, 제 1 반도체 영역을 더 포함하는데, 제 1 반도체 영역은, 게이트 금속이 p-형이면 제 1 반도체 영역이 n-형 도핑을 갖고 게이트 금속이 N-형이면 제 1 반도체 영역은 p-형 도핑을 갖도록, p-형 도핑 또는 n-형 도핑을 갖는다. 게이트 유전체는 금속 게이트 단자와 제 1 반도체 영역 사이에 끼워진다. 게이트 유전체는, 프로그래밍 전압 VPP의 극성이 내부 전계 EBIGSD에 평행하게 배향된 경우, 금속 게이트 단자와 제 1 반도체 영역 사이의 경계 영역과 연관된 내부 전계 EBIGSD에 비례하여 감소되는 게이트 파괴 전압 VBDGSD을 갖는다.
Description
[0001] 다양한 특징들은, 집적 회로들에 관한 것이고, 더욱 구체적으로는 집적 회로 안티퓨즈(integrated circuit antifuse)들에 관한 것이다.
[0002] 집적 회로(IC)들은 소위 기판으로 불리는 공통의 기초(common foundation) 상에 제조된 전기 컴포넌트들의 상호연결된 네트워크들이다. 기판은 통상적으로 실리콘과 같은 반도체 재료의 웨이퍼이다. 레이어링(layering), 도핑(doping), 마스킹(masking), 및 에칭(etching)과 같은 다양한 제조 기법들이 웨이퍼 상에 무수히 많은(millions of) 저항기들, 트랜지스터들, 및 다른 전기 컴포넌트들을 구축하는데 이용된다. 컴포넌트들은 그후 함께 배선되거나(wired) 또는 상호연결되어(interconnected) 프로세서 또는 메모리 디바이스와 같은 특정 전기 회로를 정의한다.
[0003] 제조 이후에 집적 회로들의 구성시에 변화들을 허용하기 위해 집적 회로들 내에서 가용성 엘리먼트(fusible element)들이 채용될 수 있다. 예를 들어, 가용성 엘리먼트들은 결함이 있는 회로들을 다중 회로(redundant circuit)들로 대체하는데 이용될 수 있다. 다른 예시로서, 가용성 엘리먼트들은 일회성 프로그래머블(OTP; one time programmable) 또는 다회성 프로그래머블(MTP; multi-time programmable) 메모리 회로들을 생성하도록 이용될 수 있다. OTP 메모리 셀의 개별 메모리 셀들은, 쉽게 변경될 수 없거나 그리고/또는 안전한 판독 전용 메모리 모듈들을 생성하기 위해 한 번 기록될 수 있다.
[0004] 일 유형의 가용성 엘리먼트는 금속 퓨즈이다. 금속 퓨즈는, 충분한 양의 전류가 금속 퓨즈를 통해서 흐르면, 자신의 상태를 도전성의 폐쇄 회로 상태로부터 실질적으로 비-도전성의 개방 회로 상태로 변경할 수 있는 금속 합금 또는 금속, 예컨대, 구리로 구성된다. 금속 퓨즈들은 몇몇 단점들을 갖는다. 예를 들어, 퓨즈를 프로그래밍하는데(즉, 퓨즈가 폐쇄 회로 상태로부터 개방 회로 상태로 변경하기 위해 이 퓨즈를 단선(blow)하는데) 필요한 전류는 비교적 높다. 특히 전력 소모가 관심사인 모바일 디바이스들에 대해 이 전류를 생성하는 것은, 상당한 양의 전력을 소모한다. 더욱이, 비교적 대형의 트랜지스터들(즉, 대형 칩 면적을 갖는 트랜지스터들)에는, 금속 퓨즈들을 단선하는데 필요한 구동 전류(current drive)를 생성하는 것이 요구된다. 추가적으로, 단선된(blown) 퓨즈들이 일부 경우들에서는 광학적으로 관찰될 수 있기 때문에, 금속 퓨즈들은 불량한 안전성을 제공한다. 또한, 금속 퓨즈들은 종종 불량한 신뢰도를 제안하며, 일부 경우들에서 직렬 프로그래밍을 요구할 수 있다.
[0005] 다른 유형의 가용성 엘리먼트는 안티퓨즈이다. 안티퓨즈는, 절연체 또는 유전체에 의해 분리된 2개의 도전성 단자들을 포함하고, 개방 회로로서 제조된다. 안티퓨즈는 절연체를 파열(rupture)하고 단자들 사이의 전기적 경로를 형성하기 위해 자신의 단자들에 걸쳐 높은 전압을 인가함으로써 프로그래밍된다. 게이트 유전체 안티퓨즈는, 충분히 높은 전압이 인가된 후에, 트랜지스터의 게이트 단자와 보디 사이에 또는 게이트 단자와 소스/드레인 단자 사이에 위치된 게이트 산화물이 파괴(즉, 파열)하도록 설계된 MOSFET(metal oxide semiconductor field effect transistor)일 수 있다.
[0006] 프로그래머블 메모리 셀들에 이용되는 통상적인 종래 기술의 게이트 유전체 안티퓨즈들은 안티퓨즈의 상태를 개방 회로 상태로부터 폐쇄 회로 상태로 변경(즉, 안티퓨즈를 프로그래밍)하기 위해 비교적 높은 전압을 요구할 수 있다. 통상적으로, 안티퓨즈를 프로그래밍하는데 필요한 전압은 충전 펌프를 이용하여 생성된다. 그러나, 충전 펌프들은, 메모리 셀들과 같은 다른 활성 컴포넌트들에 다르게 이용될 수 있는 온-칩 활성 표면 영역에 대해 가치있게 소모하고 그리고 설계 복잡도에 있어서 변할 수 있다. 그러므로, 안티퓨즈 회로들을 프로그래밍하는데 필요한 프로그래밍 전압 VPP을 감소시키는 것은 바람직하다.
[0007] 도 1은, 종래 기술에서 발견된 통상적인 IC 게이트 산화물 안티퓨즈(100)를 예시한다. 안티퓨즈(100)는, 게이트 단자(102), 소스 또는 드레인 단자들(104)(예를 들어, 소스/드레인 단자들), 기판 보디 단자(106), 및 게이트 산화물(108)을 포함한다. 안티퓨즈(100)는 통상의 폴리실리콘 프로세스 NMOS 트랜지스터이다. 게이트 단자(102)는 주로 (외부 금속 실리사이드 층을 가질 수 있는) "n-형" 도핑된 폴리실리콘 반도체로 구성되고, 게이트 산화물(108)은 실리콘 산화물로 구성되며, 소스 및 드레인 단자들(104)(이하, "소스/드레인")은 "p-형" 웰/기판 보디(106) 내에서 고농도로(heavily) 도핑된 "n+" 영역들이다.
[0008] 자신의 두께를 따라 임의의 포인트에서의 게이트 산화물(108)에 걸친 전압이 게이트 파괴 전압 VBD을 초과하면, 게이트 산화물(108)은 파괴될 것이며(예를 들어, 플라즈마 채널들을 형성할 수 있음), 단락 회로가 게이트 산화물(108)을 통해 생성될 것이다. 파괴(break down)는 게이트(102)와 보디(106) 사이의 그리고/또는 게이트(102)와 소스/드레인(104) 단자 사이의 게이트 산화물(108)(또는 역전층 채널(107))을 따른 하나 또는 그 초과의 포인트들에서 발생할 수 있고, 이에 의해 상이한 유형들의 도전 경로들이 생성된다. 도시된 예시에서, 하나의 도전 경로(110)는 게이트(102)와 소스/드레인(104) 사이에 생성된 간접 단락 회로 경로를 나타내고, 여기서 전류는, 이 전류가 소스/드레인(104)에 도달하기 전에 보디(106) 위의 역전층 채널(107)을 통해 먼저 흘러야만 한다(안티퓨즈(100)의 임계 전압 VTH을 초과하는 게이트(102)와 보디(106) 사이의 전압이 추정될 수 있다). 대조적으로, 다른 도전 경로(112)는 게이트(102)와 소스/드레인(104) 사이에 생성된 간접 단락 회로 경로를 나타낸다.
[0009] 안티퓨즈의 소스/드레인 단자들(104)이 접지되고 게이트 단자(102) 전압이 VTH를 초과하면, 게이트 산화물(108)에 걸친 전압 전위는 실질적으로 균일하다. 예를 들어, 게이트(102)와 채널(107) 사이의 전압은 게이트(102)와 소스/드레인 단자들(104) 사이의 전압에 매우 가깝거나 또는 그와 동일하다. 그 결과, 게이트(102)에서의 전압이 게이트 산화물(108)의 파괴 전압 VBD을 초과하도록 상승되면, 도전 경로들(110, 112) 중 임의의 하나는, 게이트 산화물(108)이 파괴될 때와 실질적으로 동등해질 가능성이 있다.
[0010] 각각의 도전 경로(110, 112)는 이와 연관된 저항을 갖는다. 예를 들어, 게이트(102)로부터 소스/드레인(104)으로의 직접 도전 경로(112)는, 직접 경로(112)가 더 짧기 때문에 게이트(102)로부터 채널(107)로의 간접 도전 경로(110) 보다 더 낮은 저항을 갖는다. 대조적으로, 간접 도전 경로(110)는, 간접 경로(110)가 소스/드레인(104)에 커플링되기 전에 채널(107)을 통해서 연장하는(run) 부분을 포함하기 때문에, 간접 도전 경로(112) 보다 더 높은 저항을 가질 수 있다.
[0011] 안티퓨즈(100)가 프로그래밍되면(즉, 게이트 산화물(108)이 파괴되면), 소스/드레인(104)을 통한 게이트(102)로부터의 전류 흐름의 양은 생성된 도전 경로(들)(110, 112)의 저항에 정비례한다. 안티퓨즈(100)의 논리 상태를 판독하는 감지 회로들(미도시)은, 이 회로가 프로그래밍되었는지 결정하기 위해 안티퓨즈(100)를 통하는 전류 흐름을 측정한다. 안티퓨즈(100)를 통하는 약간의 전류 흐름 또는 전혀 없는 전류 흐름(즉, 개방 회로)은 안티퓨즈(100)가 프로그래밍되지 않았다는 것을 의미하는 반면, 상당한 전류 흐름(즉, 단락 회로)은 안티퓨즈가 프로그래밍되었다는 것을 의미한다. 간접 및 직접 도전 경로들(110, 112)의 형성이 실질적으로 동등해질 가능성이 있기 때문에, 게이트 산화물(108)이 파괴될 때 도전 경로(110, 112) 중 어떠한 유형 - 직접 또는 간접 - 이 결과로 초래될지 정확하게 예측하는 것은 사실상 불가능하다. 따라서, 안티퓨즈(100)의 파괴-후 저항이 어떨지 예측하는 것은 매우 어려우며, 파괴-후 저항 값 분포(즉, 파괴-후 저항 값들의 범위)는 비교적 클/넓을 것이다. 그 결과, 프로그래밍된 상태를 나타내는 안티퓨즈(100)를 통하는 전류 흐름 값들의 범위 또한 클/넓을 것이다. 프로그래밍된 논리 상태를 나타내는 넓은 전류 흐름 범위는 감지 회로들(미도시)이 안티퓨즈(100)의 실제 논리 상태를 잘못 해석하도록 야기할 수 있다.
[0012] 대조적으로, 작은/좁은 파괴-후 저항 값 분포는, 프로그래밍 이후에 안티퓨즈(100)를 통해서 흐를 수 있는 작은/좁은 범위의 전류 값들을 유도한다. 이러한 좁은 범위는 감지 회로들에 의해 정확한 논리 상태 판독을 확실히 하도록 도울 수 있다. 이에 따라, 파괴-후 저항 값 분포/범위를 감소시키는 것이 바람직하다.
[0013] 따라서, 감지 회로들이 안티퓨즈의 논리 상태를 정확하고 확실하게 판독할 수 있도록, 안티퓨즈를 프로그래밍하는데 필요한 프로그래밍 전압 VPP를 저하시키고 또한 안티퓨즈의 파괴-후 저항 값 분포를 감소시키는 진보된 안티퓨즈 구조들에 대한 필요성이 존재한다.
[0014] 일 특징은, p-형 또는 n-형인 게이트 금속을 갖는 금속 게이트 단자를 포함하는 집적 회로(IC)를 제공한다. IC는, 제 1 반도체 영역을 더 포함하는데, 제 1 반도체 영역은 게이트 금속이 p-형이면 제 1 반도체 영역이 n-형 도핑을 갖고 게이트 금속이 n-형이면 제 1 반도체 영역이 p-형 도핑을 갖게 되도록, p-형 도핑 또는 n-형 도핑을 갖는다. 게이트 유전체는 금속 게이트 단자와 제 1 반도체 영역 사이에 끼워진다. 게이트 유전체는, 프로그래밍 전압 VPP의 극성이 내부(built-in) 전계 EBIGSD에 평행하게 배향된다면, 금속 게이트 단자와 제 1 반도체 영역 사이의 경계 영역과 연관된 내부 전계 EBIGSD에 비례하여 감소된 게이트 파괴 전압 VBDGSD을 갖는다.
[0015] 다른 특징은, p-형 또는 n-형인 게이트 금속을 포함하는 금속 게이트 단자, 제 1 반도체 영역, 및 금속 게이트 단자와 제 1 반도체 영역 사이에 끼워진 게이트 유전체를 포함하는 집적 회로(IC)를 제공하는데, 상기 제 1 반도체 영역은 게이트 금속이 p-형이면 제 1 반도체 영역은 n-형 도핑을 갖고 게이트 금속이 n-형이면 제 1 반도체 영역이 p-형 도핑을 갖게 되도록 p-형 도핑 또는 n-형 도핑을 갖는다. 일 양상에 따르면, IC는, 게이트 금속이 p-형이면 기판 보디는 p-형 도핑을 갖고 게이트 금속이 n-형이면 기판 보디는 n-형 도핑을 갖게 되도록 p-형 도핑 또는 n-형 도핑을 갖는 반도체 기판 보디를 더 포함하고, 여기서 제 1 반도체 영역은 반도체 기판 보디 내에 배치되며, 제 1 반도체 영역의 일부는 금속 게이트 단자의 제 1 측 아래에 있다. 다른 양상에 따르면, IC는, 게이트 금속이 p-형이면 제 2 반도체 영역은 n-형 도핑을 갖고 게이트 금속이 n-형이면 제 2 반도체 영역은 p-형 도핑을 갖게 되도록, p-형 도핑 또는 n-형 도핑을 갖는 제 2 반도체 영역을 더 포함하며, 제 2 반도체 영역은 반도체 기판 보디 내에 배치되고, 여기서 제 2 반도체 영역의 일부는 금속 게이트 단자의 제 2 측 아래에 있다.
[0016] 일 양상에 따르면, IC는 반도체 기판 보디 내에 배치된 짧은 트렌치 절연 배리어를 더 포함하고, 여기서 짧은 트렌치 절연 배리어의 일부는 금속 게이트 단자의 제 2 측 아래에 있다. 다른 양상에 따르면, 게이트 유전체는 10과 동일하거나 또는 그 초과의 유전 상수를 갖는 하이-K 유전체 재료이다. 또 다른 양상에 따르면, 게이트 유전체는, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 및/또는 하프늄 실리케이트(HfSiO4) 중 적어도 하나를 포함한다. 또 다른 양상에 따르면, 게이트 금속은 p-형이고, 게이트 금속은 티타늄 질화물(TiN) 및/또는 티타늄 탄화물(TiC) 중 적어도 하나를 포함한다. 또 다른 양상에 따르면, 게이트 금속은 n-형이고, 게이트 금속은 티타늄 알루미늄 질화물(TiAlN), 티타늄 알루미나이드(TiAl), 지르코늄 알루미나이드(ZrAl), 및/또는 텅스텐 알루미나이드(WAl) 중 적어도 하나를 포함한다. 또 다른 양상에 따르면, 금속 게이트 단자와 제 1 반도체 영역 사이의 경계 영역에서의 제 1 게이트 파괴 전압 VBDGSD은, 금속 게이트 단자와 반도체 기판 보디 사이의 경계 영역에서의 제 2 게이트 파괴 전압 VBDGB 미만이다.
[0017] 일 양상에 따르면, 집적 회로는 안티퓨즈이고, 게이트 유전체는, 금속 게이트 단자와 반도체 영역 사이의 프로그래밍 전압 VPP이 게이트 파괴 전압 VBDGSD과 동일하거나 또는 그를 초과하면, 파괴되고 금속 게이트 단자와 제 1 반도체 영역 사이에 도전성 경로를 생성하도록 적응된다. 다른 양상에 따르면, 안티퓨즈는 일회성 프로그래머블 메모리(OTP) 회로의 일부이고, 도전성 경로는 비가역성(irreversible)이다. 또 다른 양상에 따르면, 안티퓨즈는 다회성 프로그래머블 메모리(MTP) 회로의 일부이고, 도전성 경로는 가역성(reversible)이다. 또 다른 양상에 따르면, 도전성 경로가 금속 게이트 단자와 제 1 반도체 영역 사이의 경계 영역에 형성될 확률은, 도전성 경로가 금속 게이트 단자와 반도체 기판 보디 사이의 경계 영역에서 게이트 유전체 아래에 형성될 확률보다 크다. 또 다른 양상에 따르면, 게이트 파괴 전압 VBDGSD은 금속 게이트 단자와 제 1 반도체 영역 사이의 경계 영역과 연관된 내부 전계 EBIGSD에 비례하여 감소된다. 또 다른 양상에 따르면, 프로그래밍 전압 VPP은, 프로그래밍 전압 VPP의 극성이 내부 전계 EBIGSD에 평행하게 배향된 경우에 감소된다.
[0018] 일 양상에 따르면, 안티퓨즈에 저장된 논리 값은, 판독 전압 VRD과 동일하거나 또는 그를 초과하는 전압이 제 1 반도체 영역과 금속 게이트 단자 사이에 인가될 때 판독되도록 적응되고, 여기서 인가된 전압은 내부 전계 EBIGSD에 반대로 배향된 극성을 갖는다. 다른 양상에 따르면, 집적 회로는 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 폰, 스마트폰, 개인 휴대정보 단말기(PDA), 고정 위치 단말기, 태블릿 컴퓨터, 및/또는 랩탑 컴퓨터 중 적어도 하나에 통합된다.
[0019] 다른 특징은, 집적 회로를 제조하는 방법을 제공하는데, 상기 방법은 반도체 기판 보디를 제공하는 단계, 반도체 기판 보디 내에 제 1 반도체 영역을 형성하는 단계 ― 제 1 반도체 영역은, p-형 도핑 또는 n-형 도핑을 가짐 ―, 제 1 반도체 영역의 적어도 일부 위에 게이트 유전체를 형성하는 단계, 및 게이트 유전체 위에 p-형 또는 n-형인 게이트 금속을 포함하는 금속 게이트 단자를 형성하는 단계를 포함하며, 여기서 게이트 금속이 p-형이면 제 1 반도체 영역은 n-형 도핑을 갖고 게이트 금속이 n-형이면 제 1 반도체 영역은 p-형 도핑을 갖는다. 일 양상에 따르면, 게이트 금속이 p-형이면 기판 보디가 p-형 도핑을 갖고 게이트 금속이 n-형이면 기판 보디는 n-형 도핑을 갖게 되도록, 반도체 기판 보디가 p-형 도핑 또는 n-형 도핑을 갖고, 이 방법은 반도체 기판 보디 내에 제 1 반도체 영역을 배치하는 단계를 더 포함하고, 제 1 반도체 영역의 일부는 금속 게이트 단자의 제 1 측 아래에 있다. 다른 양상에 따르면, 방법은 반도체 기판 보디 내에 제 2 반도체 영역을 형성하는 단계를 더 포함하고, 게이트 금속이 p-형이면 제 2 반도체 영역은 n-형 도핑을 갖고 게이트 금속이 n-형이면 제 2 반도체 영역은 p-형 도핑을 갖게 되도록, 제 2 반도체 영역은 p-형 도핑 또는 n-형 도핑을 가지며, 제 2 반도체 영역의 일부는 금속 게이트 단자의 제 2 측 아래에 있다. 또 다른 양상에 따르면, 방법은 반도체 기판 보디 내에 짧은 트렌치 절연 배리어를 형성하는 단계를 더 포함하고, 짧은 트렌치 절연 배리어의 일부는 금속 게이트 단자의 제 2 측 아래에 있다. 또 다른 양상에 따르면, 게이트 금속은 n-형이고, 게이트 금속은 티타늄 알루미늄 질화물(TiAlN), 티타늄 알루미나이드(TiAl), 지르코늄 알루미나이드(ZrAl), 및/또는 텅스텐 알루미나이드(WAl) 중 적어도 하나를 포함한다.
[0020] 또 다른 양상에 따르면, 금속 게이트 단자와 제 1 반도체 영역 사이의 경계 영역의 제 1 게이트 파괴 전압 VBDGSD은, 금속 게이트 단자와 반도체 기판 보디 사이의 경계 영역의 제 2 게이트 파괴 전압 VBDGB 미만이다. 또 다른 양상에 따르면, 집적 회로는 안티퓨즈이고, 게이트 유전체는, 금속 게이트 단자와 제 1 반도체 영역 사이의 프로그래밍 전압 VPP이 게이트 파괴 전압 VBDGSD과 동일하거나 또는 그를 초과하면, 파괴되고 금속 게이트 단자와 제 1 반도체 영역 사이의 도전성 경로를 생성하도록 적응된다. 일 양상에 따르면, 이 방법은, 금속 게이트 단자와 제 1 반도체 영역 사이의 경계 영역과 연관된 내부 전계 EBIGSD에 비례하여 게이트 파괴 전압 VBDGSD을 감소시키는 단계를 더 포함한다.
[0021] 다른 특징은, 집적 회로를 제공하는데, 상기 집적 회로는, p-형 또는 n-형인 게이트 금속을 포함하는 금속 게이트 단자, 게이트 금속이 p-형이면 제 1 반도체 영역은 n-형 도핑을 갖고 게이트 금속이 n-형이면 제 1 반도체 영역은 p-형 도핑을 갖게 되도록, p-형 도핑 또는 n-형 도핑을 갖는 제 1 반도체 영역, 및 제 1 반도체 영역으로부터 금속 게이트 단자를 절연시키기 위한 수단을 포함하고,상기 절연시키기 위한 수단은 금속 게이트 단자와 제 1 반도체 영역 사이에 끼워진다. 일 양상에 따르면, 집적 회로는 안티퓨즈이고, 절연시키기 위한 수단은, 금속 게이트 단자와 제 1 반도체 영역 사이의 프로그래밍 전압 VPP이 게이트 파괴 전압 VBDGSD과 동일하거나 또는 그를 초과하면, 파괴되고 금속 게이트 단자와 제 1 반도체 영역 사이의 도전시키기 위한 수단을 생성하도록 적응된다. 다른 양상에 따르면, 도전시키기 위한 수단이 금속 게이트 단자와 제 1 반도체 영역 사이의 경계 영역에 형성될 확률은, 도전시키기 위한 수단이 반도체 게이트 단자와 반도체 기판 보디 사이의 경계 영역에서 게이트 유전체 아래에 형성될 확률보다 크다. 또 다른 양상에 따르면, 게이트 파괴 전압 VBDGSD은, 금속 게이트 단자와 제 1 반도체 영역 사이의 경계 영역과 연관된 내부 전계 EBIGSD에 비례하여 감소된다.
[0022] 도 1은 종래 기술에서 발견된 통상적인 IC 게이트 산화물 안티퓨즈를 예시한다.
[0023] 도 2는 안티퓨즈의 개략적인 단면도를 예시한다.
[0024] 도 3은 안티퓨즈의 게이트-소스/드레인 경계 영역들과 연관된 대역 도면을 예시한다.
[0025] 도 4는 안티퓨즈의 게이트-보디 경계 영역과 연관된 대역 도면을 예시한다.
[0026] 도 5는 안티퓨즈의 일부분의 개략적인 단면도를 예시한다.
[0027] 도 6 및 도 7은 안티퓨즈들의 개략적인 단면도들을 예시한다.
[0028] 도 8은 안티퓨즈의 게이트-소스/드레인 경계 영역들과 연관된 대역 도면을 예시한다.
[0029] 도 9는 안티퓨즈의 게이트-보디 경계 영역과 연관된 대역 도면을 예시한다.
[0030] 도 10은 안티퓨즈의 일부분의 개략적인 단면도를 예시한다.
[0031] 도 11은 안티퓨즈의 개략적인 단면도를 예시한다.
[0032] 도 12 내지 도 17은 안티퓨즈들을 형성하는 점진적인 제조 스테이지들/단계들의 개략적인 단면도들을 예시한다.
[0033] 도 18 및 도 19는 안티퓨즈들을 포함하는 프로그래머블 메모리 셀들의 개략적인 도면들을 예시한다.
[0034] 도 20은 집적 회로를 제조하는 방법에 대한 흐름도를 예시한다.
[0035] 도 21은 집적 회로를 포함할 수 있는 다양한 전자 디바이스들을 예시한다.
[0023] 도 2는 안티퓨즈의 개략적인 단면도를 예시한다.
[0024] 도 3은 안티퓨즈의 게이트-소스/드레인 경계 영역들과 연관된 대역 도면을 예시한다.
[0025] 도 4는 안티퓨즈의 게이트-보디 경계 영역과 연관된 대역 도면을 예시한다.
[0026] 도 5는 안티퓨즈의 일부분의 개략적인 단면도를 예시한다.
[0027] 도 6 및 도 7은 안티퓨즈들의 개략적인 단면도들을 예시한다.
[0028] 도 8은 안티퓨즈의 게이트-소스/드레인 경계 영역들과 연관된 대역 도면을 예시한다.
[0029] 도 9는 안티퓨즈의 게이트-보디 경계 영역과 연관된 대역 도면을 예시한다.
[0030] 도 10은 안티퓨즈의 일부분의 개략적인 단면도를 예시한다.
[0031] 도 11은 안티퓨즈의 개략적인 단면도를 예시한다.
[0032] 도 12 내지 도 17은 안티퓨즈들을 형성하는 점진적인 제조 스테이지들/단계들의 개략적인 단면도들을 예시한다.
[0033] 도 18 및 도 19는 안티퓨즈들을 포함하는 프로그래머블 메모리 셀들의 개략적인 도면들을 예시한다.
[0034] 도 20은 집적 회로를 제조하는 방법에 대한 흐름도를 예시한다.
[0035] 도 21은 집적 회로를 포함할 수 있는 다양한 전자 디바이스들을 예시한다.
[0036] 이하의 설명에서, 본 개시물의 다양한 양상들의 전반적인 이해를 제공하기 위해 특정 세부사항들이 제공된다. 그러나, 이 양상들이 이러한 특정 세부사항들 없이도 실행될 수 있다는 점은 당업자에 의해 이해될 것이다. 예를 들어, 회로들은 이 양상들을 불필요한 세부사항으로 모호하게 하는 것을 회피하기 위해 블록도들로 나타날 수 있다. 다른 예시들에서, 잘-알려진 회로들, 구조들 및 기법들은 본 개시물의 양상들을 모호하게하지 않기 위해 상세하게 나타내지 않을 수 있다.
[0037] 단어 "예시적인"은 "예, 예시, 또는 예증으로서 기능하는"을 의미하도록 본원에 이용된다. "예시적인"으로서 본원에 설명된 어떠한 구현 또는 양상도 반드시 본 개시물의 다른 양상들에 비해 선호되거나 또는 유리한 것으로서 해석되는 것은 아니다. 유사하게, 용어 "양상들"은, 본 개시물의 모든 양상들이 논의된 특징, 이점, 또는 동작 모드를 포함하는 것을 요구하지 않는다. 본원에 이용된 바와 같이, 용어 "전기적으로 커플링된"은 전류의 흐름이 2개의 물체들 사이에서 발생하도록 허용하는 2개의 물체들 사이에서의 직접 또는 간접 커플링을 지칭하는 것으로 본원에 이용된다. 예를 들어, 물체 A가 물체 B를 물리적으로 터치하고 물체 B가 물체 C를 물리적으로 터치하면, 물체 B가 전류의 흐름이 물체 A로부터 물체 C로 그리고/또는 물체 C로부터 물체 A로 발생하도록 허용하는 도체인 경우, 물체들(A 및 C)은 ― 이들이 서로 물리적으로 직접 터치하지 않을지라도 ― 또한 서로에 대해 전기적으로 커플링되는 것으로 고려될 수 있다.
[0038] 용어들 웨이퍼 및 기판은, 본 개시물의 양상들에 따른 집적 회로(IC)를 형성할 노출된 표면을 갖는 임의의 구조를 포함하는 것으로 본원에서 이용될 수 있다. 용어 기판은 반도체 웨이퍼들을 포함하는 것으로 이해된다. 용어 기판은 또한, 제조 동안 반도체 구조들을 지칭하도록 이용되며, 그 상부에 제조되는 다른 층들을 포함할 수 있다. 용어 기판은, 도핑된 그리고 도핑되지 않은 반도체들, 기저 반도체에 의해 지지된 에피텍셜 반도체 층들, 또는 절연체에 의해 지지된 반도체 층들뿐만 아니라, 당업자에게 잘 알려진 다른 반도체 구조들을 포함한다. 용어 절연체는, 당업자들에 의해 도체들로서 일반적으로 지칭되는 재료들보다 덜 전기적으로 도전성인 임의의 재료를 포함하는 것으로 정의된다. 용어 "수평"은, 웨이퍼 또는 기판의 배향과는 상관없이, 웨이퍼 또는 기판의 종래의 평면 또는 표면에 대해 실질적으로 평행한 평면으로서 정의된다. 용어 "수직"은, 앞서 정의된 바와 같은 수평에 실질적으로 수직하는 방향을 지칭한다. 본원에 설명된 집적 회로들에 대하여 이용될 때 "상의(on)", "상부의(upper)", "측의(side)", "상위의(higher)", "하위의(lower)", "위의(over)" 및 "아래의(under)"와 같은 전치사들은, 웨이퍼 또는 기판의 배향과는 상관없이, 웨이퍼 또는 기판의 상단(top) 표면상에 존재하는 종래의 평면 또는 표면에 대하여 정의된다. 이에 따라, 전치사들 "상의(on)", "상부의(upper)", "측의(side)", "상위의(higher)", "하위의(lower)", "위의(over)" 및 "아래의(under)"는, "수평" 및 "수직"과 관련하여 정의된다.
[0039] 본원에 이용된 바와 같이, 용어들 "소스" 및 "드레인"은 전계 효과 트랜지스터의 단자들 또는 확산 영역들을 일반적으로 지칭한다. 단자 또는 확산 영역은, 전계 효과 트랜지스터가 동작중에 있을 때, 이에 인가되는 전압에 기초하여 "소스" 또는 "드레인"으로 더욱 구체적으로 설명될 수 있다. 용어 "소스/드레인"은 트랜지스터의 소스 또는 드레인을 지칭한다.
[0040] 본원에 이용된 바와 같이, 실리콘과 같은 반도체(semi-conductor)는, "p-형"일 수 있거나 또는, 프리 포지티브 홀 전하 캐리어(free positive hole charge carrier)들의 수를 증가시키기 위해 억셉터 원자(acceptor atom)들(그 비 제한적 일례는 붕소(Boron)임)이 첨가되는 도핑 프로세스를 겪은 경우 "p-형 도핑"을 가질 수 있다. 대조적으로, 반도체는, "n-형"일 수 있거나 또는, 프리 네거티브 전자 전하 캐리어(free negative electron charge carrier)들의 수를 증가시키기 위해 도너 원자(donor atom)들(그 비 제한적 일례는 인(Phosphorus)임)이 첨가되는 도핑 프로세스를 겪은 경우 "p-형 도핑"을 가질 수 있다.
[0041] 본원에 이용된 바와 같이, 하이-K 금속 게이트 프로세스와 연관된 "금속 게이트"는 하나 또는 그 초과의 금속들 및/또는 금속 합금들을 포함할 수 있다. 금속 합금은, 하나의 금속 엘리먼트 및 적어도 하나의 다른 금속 또는 비금속 엘리먼트로 구성된 임의의 화합물이다. 본원에 이용된 바와 같이, 금속 또는 금속 합금은, 반도체의 가전자대(valence band) 에너지 레벨 EV보다 반도체(예를 들어, 실리콘, 게르마늄 등)의 전도대(conduction band) 에너지 레벨 EC에 더 가까운 페르미 에너지 레벨 EF을 갖는다면, "n-형"인 것으로 말해진다. 유사하게, 금속 또는 금속 합금은, 반도체의 전도대 에너지 레벨 EC보다 반도체(예를 들어, 실리콘, 게르마늄 등)의 가전자대 에너지 레벨 EV에 더 가까운 페르미 에너지 레벨 EF을 갖는다면, "p-형"인 것으로 말해진다
안티퓨즈
[0042] 도 2는, 본 개시물의 일 양상에 따른 안티퓨즈(200)의 개략적인 단면도를 예시한다. ("트랜지스터 안티퓨즈"로 본원에 지칭되는) 안티퓨즈(200)는, 금속 게이트 단자(202), 소스/드레인 단자들(204a, 204b)(예를 들어, 소스/드레인 영역들), 보디 단자(206), 게이트 유전체(208), 및 스페이서들(210)을 포함한다. 안티퓨즈(200)는 하이 유전 상수 K 및 금속 게이트(HKMG; high dielectric constant K and metal gate) 프로세스에 따라 제조될 수 있다.
[0043] 도 2에 나타낸 바와 같이, 제 1 및 제 2 반도체 영역들(204a, 204b)(즉, 소스/드레인 영역들)은, 보디(206) 내에 증착된 그리고/또는 그렇지 않으면 배치된 p+-형 도핑된 영역들이다. 제 1 반도체 영역(204a)의 일부는, 금속 게이트 단자(202)의 제 1 측 아래/밑에 포지셔닝되고, 제 2 반도체 영역(204b)의 일부는 금속 레이트 단자(202)의 제 2 측 아래/밑에 포지셔닝된다. 보디(206)는, 집적 회로 다이의 벌크 기판이거나 또는 벌크 기판 내의 웰(well)(또는 일련의 내장된 웰들)일 수 있다.
[0044] 일 양상에 따르면, 게이트 유전체(208)는 실리콘 산화물(SiOx)과 비교하여 비교적 하이 유전 상수 K를 갖는 유전체 재료로 주로 구성된다. 하이-K 게이트 유전체(208)는, 표준 실리콘 이산화물(SiO2) 게이트 산화물 층을 갖는 작은 스케일의(예를 들어, 45nm 미만의 프로세스의) 트랜지스터들의 고유한 게이트 누설 전류를 감소시킬 수 있다. 이러한 방식으로, 하이-K 게이트 유전체(208)는 안티퓨즈(200)의 성능을 개선시킨다. 일 예시에 따르면, 게이트 유전체(208)는 10과 동일하거나 또는 그 초과의 유전 상수 K를 가질 수 있다. 다른 예시에 따르면, 게이트 유전체(208)는 15와 동일하거나 또는 그 초과의 유전 상수 K를 가질 수 있다. 또 다른 예시에 따르면, 게이트 유전체(208)는 20과 동일하거나 또는 그 초과의 유전 상수 K를 가질 수 있다. 게이트 유전체(208)는, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리케이트(HfSiO4), 하프늄 실리콘 산화질화물(HfSiON), 알루미늄 산화물(Al2O3), 란타늄 산화물(La2O3), 란타늄 알루미늄 산화물(LaAlO), 탄탈륨 산화물(Ta2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSiO), 하프늄 지르코늄 산화물(HfZrO), 스트론튬 비스무트 탄탈라이트(SrBi2Ta2O9), 납 지르코네이트 티타네이트(PbZrxTi1 - xO3), 및/또는 바륨 스트론튬 티타네이트(BaxSr1-xTiO3)와 같은 이러한 화합물들로 구성될 수 있다(이에 제한되지 않음).
[0045] 일 양상에 따르면, 금속 게이트 단자(202)는, 폴리실리콘 대신에, 하나 또는 그 초과의 금속들 및/또는 금속 합금들을 실질적으로 포함한다. 이에 따라, 금속 게이트 단자(202)는 통상적인 폴리실리콘 게이트들과 비교하여 우수한 도전율을 제공한다. 예시된 예시에서, 금속 게이트 단자(202)는 n-형인 적어도 하나의 게이트 금속을 포함한다. 예를 들어, 금속 게이트 단자(202)를 포함하는 n-형 게이트 금속(들)은, 티타늄 알루미늄 질화물(TiAIN), 티타늄 알루미나이드(TiAl), 지르코늄 알루미나이드(ZrAl), 및/또는 텅스텐 알루미나이드(WAl)을 포함할 수 있다(이에 제한되지 않음).
[0046] 도 2에 예시된 바와 같이, 안티퓨즈(200)는 n-형인 금속 게이트(202) 및 보디(206), 그러나 p+-형인 소스/드레인 영역들(204a, 204b)을 특징으로 한다. 소스/드레인 영역들(204a, 204b)은 보디(206) 내에 증착된다. 트랜지스터 안티퓨즈(200)를 제조하기 위해 HKMG 프로세스를 활용하는 것은, 반대 도핑 형들을 갖는 게이트(202) 및 소스/드레인 단자들(204a, 204b)을 갖는 트랜지스터 기반 안티퓨즈(200)를 형성할 수 있다는 점에서 더 많은 유연성을 허용할 수 있다. 비-HKMG 프로세스들에서, 게이트 및 소스/드레인 영역들은 통상적으로 소스/드레인 영역들을 형성하는 제조 단계에 의해 통상적으로 동시에 도핑되며, 이는 동일한 도핑 형(예를 들어, 둘 다 n-형 또는 둘 다 p-형)인 게이트 및 소스/드레인 영역들을 초래한다. HKMG 프로세스들은, 게이트 및 소스/드레인 영역들의 도핑 유형이 추가적인 단계들/비용들 없이 고유하게 선택되도록 허용한다.
[0047] 이하 더욱 상세하게 설명될 바와 같이, 반대 유형들(예를 들어, n-형 금속 게이트들(202, 602) 및 p+-형 소스/드레인 영역들(204a, 204b, 604a) 또는 p-형 금속 게이트들(702, 1102) 및 n+-형 소스/드레인 영역들(704a, 704b, 1104a)을 갖는 금속 게이트 단자들 및 소스/드레인 영역들을 특징으로 하는 안티퓨즈들(200, 600, 700, 1100)(도 2, 도 6, 도 7, 도 11 참조)은, 내부 전계 EBIGSD가 게이트-소스/드레인 경계 영역들(212, 612, 712, 1112)에 존재하게 한다. 이러한 내부 전계 EBIGSD는, 외부 전압 서플라이(예를 들어, VPP)의 극성이 EBIGS의 방향과 평행하게(예를 들어, 보강적 부가) 배향될 때, 게이트-소스/드레인 경계 영역들(212, 612, 712, 1112)에서 게이트 유전체들(208, 608, 708, 1108)의 파괴 전압 VBDGSD(및 이에 따른 필수적인 프로그래밍 전압 VPP)을 저하시키기 위해 활용된다. 더욱이, 게이트-소스/드레인 경계 영역들(212, 612, 712, 1112)에 있는 게이트 유전체 파괴 전압 VBD이 (게이트-소스/드레인 경계 영역들(212, 612, 712, 1112)에 존재하는 EBIGSD로 인해) 게이트-보디 경계 영역들(214, 614, 714, 1114)에 있는 게이트 유전체 파괴 전압 VBD 미만이기 때문에, 안티퓨즈(200, 600, 700, 1100)의 게이트 유전체들(208, 608, 708, 1108)은 하나 또는 그 초과의 도전 경로들(216, 616, 716, 1116)을 형성하기 위해 게이트-소스/드레인 경계 영역들(212, 612, 712, 1112)에서 또는 그 근처에서 더욱 지속적으로/예측대로 파열될 수 있다. 이는, 파괴-후 저항 값 분포를 감소시키고, 판독 동작들을 더욱 신뢰가능하게 만든다.
[0048] 도 3은, 안티퓨즈(200)의 게이트-소스/드레인 경계 영역들(212)과 연관된 대역 도면(300)을 예시하는 반면, 도 4는 안티퓨즈(200)의 게이트-보디 경계 영역(214)과 연관된 대역 도면(400)을 예시한다. 대역 도면들(300, 400)은 에너지 축 및 상대 거리 축("X"로 라벨링됨)을 갖는다.
[0049] 도 2 및 도 3을 참조하면, 대역 도면(300)의 제 1 부분(302)은 n-형 금속 게이트(202)의 전자 에너지 상태들을 나타내고, 제 2 부분(304)은 p+-형 소스/드레인 영역들(204a, 204b) 중 임의의 하나의 전자 에너지 상태들을 나타낸다. 2개의 부분들(302, 304) 사이의 영역(306)은 금속 게이트(202)와 소스/드레인 영역들(204a, 204b) 사이에서의 게이트 유전체(208)를 나타낸다. 대역 도면(300)은, n-형 금속 게이트(202)와 p+-형 소스/드레인 영역들(204a, 204b) 사이에 인가되는 외부 전압이 없는 전자 에너지 상태들을 나타낸다. 나타낸 바와 같이, n-형 금속 게이트(202)는 자신의 도전성 대역 에너지 레벨(EC)(308)에 또는 그 근처에 있을 수 있는 페르미 에너지 레벨 EF을 갖는다. p+-형 소스/드레인 영역들(204a, 204b)은, 그들의 도전성 대역 에너지 레벨(EC)(312) 보다 그들의 가전자대 에너지 레벨(EV)(310)에 더 가까운 페르미 에너지 레벨 EF을 갖는다. p+-형 소스/드레인 영역의 전도대 에너지 레벨(312)과 n-형 금속 게이트의 전도대 에너지 레벨(308) 사이의 에너지 레벨 차이 ΔEGSD는, 게이트(202)와 소스/드레인(204a, 204b) 영역들 사이에 어떠한 외부 전압도 인가되지 않을 때, n-형 금속 게이트(202)과 p+-형 소스/드레인 영역들(204a, 204b) 사이의 게이트 유전체(208) 내에 (즉, 게이트-소스/드레인 경계 영역들(212)에 있는 게이트 유전체(208) 내에) 본질적으로 존재하는 내부 전계 EBIGSD에 비례한다. 이하 설명되는 바와 같이, 이러한 내부 전계 EBIGSD는 게이트-보디 경계 영역(214)에 존재할 수 있는 작은 내부 전계 EBIGSD보다 상당히 크다. 유사하게, 반대 도핑 유형의 (예를 들어, 금속 게이트는 n-형이고, 소스/드레인은 p+-형임) 금속 게이트(202) 및 소스/드레인 영역들(204a, 204b)을 갖는 안티퓨즈(200)와 연관된 내부 전계 EBIGSD는, 동일한 도핑 유형인 (예를 들어, 게이트 및 소스/드레인 영역들 둘 다 n-형이거나, 게이트 및 소스/드레인 영역들 둘 다 p-형임) 폴리실리콘 게이트 및 소스/드레인 영역들을 갖는, 도 1에 나타낸 안티퓨즈(100)와 같은 종래 기술의 안티퓨즈 내에 게이트-소스/드레인 경계에 존재할 수 있는 임의의 작은 고유 전계 보다 상당히 크다.
[0050] 도 2 및 도 4를 참조하면, 대역 도면(400)의 제 1 부분(402)은 n-형 금속 게이트(202)의 전자 에너지 상태들을 나타내고, 제 2 부분(404)은 n-형 보디(206)의 전자 에너지 상태들을 나타낸다. 2개의 부분들(402, 404) 사이의 영역(406)은 금속 게이트(202)와 보디(206) 사이에서의 게이트 유전체(208)를 나타낸다. 대역 도면(400)은, n-형 금속 게이트(202)와 n-형 보디(206) 사이에 인가되는 외부 전압이 없는 전자 에너지 상태들을 나타낸다. 나타낸 바와 같이, n-형 금속 게이트(202)는 자신의 전도 대역 에너지 레벨(EC)(408)에 또는 그 근처에 있을 수 있는 페르미 에너지 레벨 EF을 갖는다. n-형 보디(206)는 자신의 가전자대 에너지 레벨(EV)(410) 보다 자신의 전도대 에너지 레벨(EC)(412)에 더 가까운 페르미 에너지 레벨 EF를 가질 수 있다. n-형 보디의 전도대 에너지 레벨(412)과 n-형 금속 게이트의 전도대 에너지 레벨(408) 사이의 에너지 레벨 차이 ΔEGB는, 금속 게이트(202)와 보디(206) 둘 다가 n-형이기 때문에, (도 3의 ΔEGSD와 비교하여) 무시가능하다. 따라서, 게이트-보디 경계 영역(214)에서의 게이트 유전체(208) 내에 존재할 수 있는 ΔEGB에 비례하는 내부 전계 EBIGB는, 게이트-소스/드레인 경계 영역들(212)에서의 게이트 유전체(208) 내에 존재하는 내부 전계 EBIGSD보다 훨씬 작다. 유사하게, 소스 또는 드레인 단자와 동일한 도핑 유형(예를 들어, 둘 다 n-형 또는 둘 다 p-형)을 갖는 폴리실리콘 게이트 단자를 특징으로 하는 도 1에 나타낸 안티퓨즈(100)와 같은 종래 기술의 안티퓨즈 설계는 또한, ΔEGB와 유사한 자신의 전도대들에서의 무시가능한 에너지 레벨 차이를 가질 것이다. 나타낸 예시에서, n-형 게이트(202) 및 n-형 보디(206)는 약간 상이한 전도대 에너지 레벨들(408, 412)을 가질 수 있지만, 일부 경우들에서 이러한 에너지 레벨들은 동일할 수 있고, 이에 따라 ΔEGB는 0에 가깝다.
[0051] 도 2를 참조하면, 일반적으로, 안티퓨즈의 게이트 유전체(208)는, 금속 게이트 단자(202)와 소스/드레인 영역들(204a, 204b) 사이의 프로그래밍 전압 VPP이 게이트 파괴 전압 VBD과 동일하거나 이를 초과하면, 파괴되고 금속 게이트 단자(202)와 소스/드레인 영역들(204a, 204b) 사이의 도전성 경로를 생성(예를 들어, 플라즈마 채널들을 형성)하도록 적응된다. 그러나, 게이트 파괴 전압 VBD는, 게이트 유전체(208)의 길이의 특정 부분에 존재하는 내부 전계(예를 들어, EBIGSD 또는 EBIGB)에 기초하여 게이트 유전체(208)의 길이를 따라 (예를 들어, 제 1 반도체 영역(204a)에 있는 게이트 유전체(208)의 일 측으로부터 제 2 반도체 영역(204b)에 있는 게이트 유전체(208)의 반대 측으로) 변할 수 있다. 예를 들어, 게이트-소스/드레인 경계 영역들(212)(예를 들어, 게이트-제 1 반도체 경계 영역)에서 게이트 유전체(208)와 연관된 제 1 파괴 전압 VBDGSD은, 내부 전계 EBIGSD가 내부 전계 EBIGB 보다 상당히 더 크기 때문에, 게이트-보디 경계 영역(214)에서의 게이트 유전체(208)와 연관된 제 2 파괴 전압 VBDGB 미만이다. 구체적으로, VBDGSD는, 외부 전압 서플라이(예를 들어, VPP)의 극성이 EBIGSD의 방향과 평행하도록 배향된다면, VBDGB 미만이다. 이 방식으로, 게이트 파괴 전압 VBDGSD은 금속 게이트 단자(202)와 적어도 제 1 반도체 영역(204a) 사이의 게이트-소스/드레인 경계 영역들(212)과 연관된 내부 전계 EBIGSD에 비례하여 감소된다.
[0052] 더욱이, VBDGSD는 VBDGB 미만일 수 있기 때문에, 도전성 경로가 금속 게이트 단자(202)와 제 1 반도체 영역(204a) 사이의 경계 영역(212)에 형성될 확률은 도전성 경로가 금속 게이트 단자(202)와 반도체 기판 보디(206) 사이의 경계 영역(214)에서 게이트 유전체(208) 아래에 형성될 확률보다 크다. 도전성 경로가 경계 영역(212)에 형성될 확률 대 도전성 경로가 경계 영역(214)에 형성될 확률은, 안티퓨즈(200)의 프로그래밍 동안, 금속 게이트 단자(202)가 VPP에 있고, 소스/드레인 영역들(204a, 204b)이 접지되고, 그리고 보디 단자(206)가 공칭 공급 전압 VDD에 있는 경우(여기서, VPP≥VBDGSD 및 VPP-VDD<VTH)에는 추가 컴파운딩(compounded)될 수 있다.
[0053] 일 양상에 따르면, 도전성 경로가 금속 게이트 단자(202)와 제 1 반도체 영역(204a) 사이의 경계 영역(212)에 형성될 확률은, 도전성 경로가 금속 게이트 단자(202)와 반도체 기판 보디(206) 사이의 경계 영역(214)에 형성될 확률의 5배 더 클 수 있다. 다른 양상에 따르면, 도전성 경로가 금속 게이트 단자(202)와 제 1 반도체 영역(204a) 사이의 경계 영역(212)에 형성될 확률은, 도전성 경로가 금속 게이트 단자(202)와 반도체 기판 보디(206) 사이의 경계 영역(214)에 형성될 확률의 10배 더 클 수 있다. 게이트-소스/드레인 경계(212)에서 파괴가 발생할 증가된 확률은, 안티퓨즈(200)의 파괴-후 저항 값 분포/범위를 감소시키도록 돕는다.
[0054] 도 5는, 본 개시물의 일 양상에 따라 안티퓨즈(200)의 부분(500)의 개략적인 단면도를 예시한다. 구체적으로, 도 5는, n-형 금속 게이트(202) 및 p+-형 소스/드레인 영역(204a)의 일부와 함께 이들 사이에 끼워진 게이트 유전체(208)의 일부를 예시한다. 앞서 논의된 바와 같이, n-형 금속 게이트(202) 및 p+-형 소스/드레인 영역(204a)은, 게이트-소스/드레인 경계들(212)에서의 게이트 유전체(208) 내에 내부 전계 EBIGSD를 생성한다(예시의 목적으로, 내부 전계 EBIGSD는 포지티브 전하 포인트로부터 시작해서 네거티브 전하 포인트들로 향하는 복수의 점선 화살표들로 나타난다).
[0055] 특히, EBIGSD에 대해 적절한 전압 극성을 갖는 프로그래밍 전압 VPP이 금속 게이트 단자(202)와 소스/드레인 영역(204a) 사이에 인가되면, 내부 전계 EBIGSD는 안티퓨즈(200)를 프로그래밍하는데 필요한 프로그래밍 전압 VPP을 감소시키도록 돕는다. 도 5에 나타낸 바와 같이, 프로그래밍 전압 VPP의 극성(여기서, VPP≥VBDGSD)은 내부 전계 EBIGSD에 평행하게 배향된다. 그 결과, 안티퓨즈(200)가 프로그래밍될 수 있다(예를 들어, 개방 회로 상태로부터 폐쇄 회로 상태로 변함). 더욱이, VBDGSD를 초과하도록 요구되는 프로그래밍 전압 VPP은 EBIGSD에 비례하여 감소될 수 있다. 프로그래밍 전압 VPP을 내부 전계 EBIGSD에 평행하게 배향시키는 것은, 외부 전원 VPP 및 내부 전계 EBIGSD에 의해 기여된 전계로 하여금 함께 보강적으로(constructively) 부가되게 하여, 이에 의해 게이트-소스/드레인 경계 영역들(212)에서 게이트 유전체(208) 내의 전체 전계를 증가시킨다. 대조적으로, 외부 전원 VPP 및 내부 전계 EBIGSD에 의해 기여된 전계가 함께 상쇄적으로(destructively) 부가되도록(즉, 하나로부터 다른 하나가 감산됨), 프로그래밍 전압 VPP의 극성이 내부 전계 EBIGSD에 반대로 배향되면, 게이트 유전체(208) 내의 전체 전계는 감소될 수 있다.
[0056] 일 예시에 따르면, 안티퓨즈(200)를 프로그래밍하는 것은, 게이트-제 1 반도체 경계 영역(212)에서 금속 게이트 단자(202)와 제 1 반도체 영역(204a) 사이에 도전성 경로(502)를 생성한다. 게이트 유전체(208)에 대해 선택된 유전체의 유형에 따라, 도전성 경로의 형성은, 비가역성(irreversible)일 수 있고, 안티퓨즈(200)를 영구적으로 프로그래밍할 수 있고, 이는 OTP 메모리 셀들에 이용될 때 바람직하다. 예를 들어, 게이트 유전체(208)는, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 및/또는 하프늄 실리케이트(HfSiO4) 중 적어도 하나를 포함할 수 있다. 제 1 소스/드레인 단자(204a)에 대해 본원에서 논의된 동일한 원리들 및 동작 모드들은 제 2 소스/드레인 단자(204b)에도 동일하게 적용된다.
[0057] 도 6은, 본 개시물의 일 양상에 따른 안티퓨즈(600)의 개략적인 단면도를 예시한다. 안티퓨즈(600)는, n-형 금속 게이트 단자(602), p+-형 제 1 반도체 영역(604a), n-형 보디(606), 게이트 유전체(608), 및 스페이서들(610)을 포함한다. 안티퓨즈(600)는, 이 안티퓨즈가 제 2 반도체 영역(204b)을 갖지 않는다는 점을 제외하고는, 도 2에 나타낸 안티퓨즈(200)와 상당히 유사하다. 대신에, 금속 게이트 단자(602)의 제 2 측 밑/아래에는 웰/기판 보디 영역(606)으로 증착된 그리고/또는 그렇지 않으면 배치된 STI(short trench isolation) 영역(605)이 놓인다. STI 영역(605)은, 실리콘 이산화물과 같은 유전체 재료로 구성될 수 있고, 인접하는 반도체 디바이스 컴포넌트들 사이에서 누설 전류들에 대항하는 배리어로서 기능한다.
[0058] 안티퓨즈(600)의 특징들 및 동작은, 도 2 내지 도 5와 관련하여 앞서 설명된 안티퓨즈(200)와 실질적으로 유사하다. 예를 들어, 내부 전계 EBIGSD는 또한, 안티퓨즈(200)와 관련하여 앞서 설명된 것과 동일한 방식으로 n-형 금속 게이트(602)와 p+-형 제 1 반도체 영역(604a) 사이의 게이트 유전체(608) 내에 존재한다. 이에 따라, 내부 전계 EBIGSD와 평행하게 배향되는 극성으로 인가된 프로그래밍 전압 VPP≥VBDGSD은, 금속 게이트(602)와 제 1 반도체 영역(604a) 사이에 도전 경로(616)를 형성하기 위해 게이트-제 1 반도체 영역 경계(612)에서 게이트 유전체(608)를 파괴할 것이다. 안티퓨즈(200)와 유사하게, 금속 게이트(602) 및 보디(606) 둘 다 n-형이기 때문에, 게이트-보디 경계 영역(614)에서의 파괴 전압 VBDGB은 게이트-제 1 반도체 경계 영역(612)에서의 파괴 전압 VBDGSD보다 더 높을 수 있으며, 이는 내부 전계 EBIGSD가 EBIGB보다 상당히 더 크기 때문이다. 파괴 전압에 있어서의 이러한 차이는, 이 차이가 게이트-제 1 반도체 영역(612)에 파괴와 도전 경로들이 형성될 확률을 증가시키기 때문에, 안티퓨즈(600)의 파괴-후 저항 값 분포/범위를 감소시키도록 돕는다.
[0059] 도 7은, 본 개시물의 일 양상에 따른 안티퓨즈(700)의 개략적 단면도를 예시한다. 안티퓨즈(700)(또한, "트랜지스터 안티퓨즈"로 본원에 지칭됨)는, 금속 게이트 단자(702), 소스/드레인 단자들(704a, 704b)(예를 들어, 소스/드레인 영역들), 보디 단자(706), 게이트 유전체(708), 및 스페이서들(710)을 포함한다. 안티퓨즈(700)는 높은 유전 상수 K 및 금속 게이트(HKMG; high dielectric constant K and metal gate) 프로세스에 따라 제조될 수 있다.
[0060] 도 7에 나타낸 바와 같이, 제 1 및 제 2 반도체 영역들(704a, 704b)(즉, 소스/드레인 영역들)은, 보디(706) 내에 증착된 그리고/또는 그렇지 않으면 배치된 n+-형 도핑된 영역들이다. 제 1 반도체 영역(704a)의 일부는 금속 게이트 단자(702)의 제 1 측 아래/밑에 포지셔닝되고, 제 2 반도체 영역(704b)의 일부는 금속 게이트 단자(702)의 제 2 측 아래/밑에 포지셔닝된다. 보디(706)는, 집적 회로 다이의 벌크 기판, 또는 벌크 기판 내의 웰(또는 일련의 내장된 웰들)일 수 있다.
[0061] 일 양상에 따르면, 게이트 유전체(708)는 주로, 실리콘 산화물(SiOx)과 비교하여 비교적 높은 유전 상수 K를 갖는 유전체 재료로 구성된다. 하이-K 게이트 유전체(708)는, 표준 실리콘 이산화물(SiO2) 게이트 산화물 층을 갖는 작은 스케일의(예를 들어, 45nm 프로세스 미만의) 트랜지스터들의 고유한 게이트 누설 전류를 감소시킬 수 있다. 이 방식으로, 하이-K 게이트 유전체(708)는 안티퓨즈(700)의 성능을 개선시킨다. 일 예시에 따르면, 게이트 유전체(708)는 10과 동일하거나 또는 그 초과의 유전 상수 K를 가질 수 있다. 다른 예시에 따르면, 게이트 유전체(708)는 15와 동일하거나 또는 그 초과의 유전 상수 K를 가질 수 있다. 또 다른 예시에 따르면, 게이트 유전체(708)는 20과 동일하거나 또는 그 초과의 유전 상수 K를 가질 수 있다. 게이트 유전체(708)는 게이트 유전체(208)와 관련하여 앞서 설명된 것과 동일한 화합물들 중 임의의 하나로 구성될 수 있다.
[0062] 일 양상에 따르면, 금속 게이트 단자(702)는 주로 폴리실리콘 대신에 하나 또는 그 초과의 금속들 및/또는 금속 합금들을 포함한다. 이에 따라, 금속 게이트 단자(702)는 통상적인 폴리실리콘 게이트들과 비교하여 우수한 도전율을 제공한다. 예시된 예시에서, 금속 게이트 단자(702)는 p-형인 적어도 하나의 게이트 금속을 포함한다. 예를 들어, 금속 게이트 단자(702)를 포함하는 p-형 게이트 금속(들)은, 타티늄 질화물(TiN) 및/또는 티타늄 탄화물(TiC)을 포함할 수 있다(그러나, 이에 제한되는 것은 아님).
[0063] 도 7에 예시된 바와 같이, 안티퓨즈(700)는 p-형인 금속 게이트(702) 및 보디(706), 그러나 n+-형인 소스/드레인 영역들(704a, 704b)을 특징으로 한다. 소스/드레인 영역들(704a, 704b)은 보디(706) 내에 증착되고 그리고/또는 그렇지 않으면 배치된다. 트랜지스터 안티퓨즈(700)를 제조하기 위해 HKMG 프로세스를 활용하는 것은, 반대 도핑 유형들을 갖는 게이트(702) 및 소스/드레인 단자들(704a, 704b)을 갖는 트랜지스터 기반 안티퓨즈(700)를 형성할 수 있게 하는 더 많은 유연성을 허용할 수 있다.
[0064] 도 8은 안티퓨즈(700)의 게이트-소스/드레인 경계 영역들(712)과 연관된 대역 도면(800)을 예시하고, 도 9는 안티퓨즈(700)의 게이트-보디 경계 영역(714)과 연관된 대역 도면(900)을 예시한다. 대역 도면들(800, 900)은, 에너지 축 및 상대 거리 축("X"로 라벨링됨)을 갖는다.
[0065] 도 7 및 도 8을 참조하면, 대역 도면(800)의 제 1 부분(802)은 p-형 금속 게이트(702)의 전자 에너지 상태들을 나타내고, 제 2 부분(804)은 n+-형 소스/드레인 영역들(704a, 704b) 중 임의의 하나의 전자 에너지 상태들을 나타낸다. 2개의 부분들(802, 804) 사이의 영역(806)은, 금속 게이트(702)와 소스/드레인 영역들(704a, 704b) 사이에서의 게이트 유전체(708)를 나타낸다. 대역 도면(800)은, p-형 금속 게이트(702)와 n+-형 소스/드레인 영역들(704a, 704b) 사이에 인가되는 외부 전압을 갖지 않는 전자 에너지 상태들을 나타낸다. 나타낸 바와 같이, p-형 금속 게이트(702)는, 자신의 가전자대 에너지 레벨(EV)(808)에 또는 그 근처에 있을 수 있는 페르미 에너지 레벨 EF을 갖는다. n+-형 소스/드레인 영역들(704a, 704b)은, 그들의 가전자대 에너지 레벨(EV)(812) 보다 그들의 전도대 에너지 레벨(EC)(810)에 또는 그에 가까이 있는 페르미 에너지 레벨 EF을 갖는다. p-형 금속 게이트의 전도대 에너지 레벨(EC)(814)과 n+-형 소스/드레인 영역의 전도대 에너지 레벨(810) 사이의 에너지 레벨 차이 ΔEGSD는, 게이트(702)와 소스/드레인(704a, 704b) 영역들 사이에 어떠한 외부 전압도 인가되지 않을 때, p-형 금속 게이트(702)와 n+-형 소스/드레인 영역들(704a, 704b) 사이의 게이트 유전체(708) 내에 (즉, 게이트-소스/드레인 경계 영역들(712)에서의 게이트 유전체(708) 내에) 본질적으로 존재하는 내부 전계 EBIGSD에 비례한다. 이하 설명되는 바와 같이, 이러한 내부 전계 EBIGSD는 게이트-보디 경계 영역(714)에 존재할 수 있는 작은 내부 전계 EBIGB보다 상당히 더 크다. 유사하게, 반대 도핑 유형의 금속 게이트(702)와 소스/드레인 영역들(704a, 704b)(예를 들어, 금속 게이트는 p-형이고, 소스/드레인은 n+-형임)을 갖는 안티퓨즈(700)와 연관된 내부 전계 EBIGSD는, 동일한 도핑 유형(예를 들어, 둘 다 n-형이거나 또는 둘 다 p-형임)인 폴리실리콘 게이트 및 소스/드레인 영역들을 갖는, 도 1에 나타낸 안티퓨즈(100)와 같은 종래기술의 안티퓨즈 내의 게이트-소스 경계에 존재할 수 있는 임의의 작은 고유 전계 보다 훨씬 더 크다.
[0066] 도 7 및 도 9를 참조하면, 대역 도면(900)의 제 1 부분(902)은 p-형 금속 게이트(702)의 전자 에너지 상태들을 나타내고, 제 2 부분(904)은 p-형 보디(706)의 전자 에너지 상태들을 나타낸다. 2개의 부분들(902, 904) 사이의 영역(906)은, 금속 게이트(702)와 보디(706) 사이에서의 게이트 유전체(708)를 나타낸다. 대역 도면(900)은, p-형 금속 게이트(702)와 p-형 보디(706) 사이에 외부 전압이 인가되지 않는 전자 에너지 상태들을 나타낸다. 나타낸 바와 같이, p-형 금속 게이트(702)는, 자신의 가전자대 에너지 레벨(EV)(908)에 또는 그 근처에 있을 수 있는 페르미 에너지 레벨 EF을 갖는다. p-형 보디(706)는, 자신의 전도대 에너지 레벨(EC)(912)보다 자신의 가전자대 에너지 레벨(EV)(910)에 또한 더 가까운 페르미 에너지 레벨 EF을 가질 수 있다. p-형 금속 게이트의 전도대 에너지 레벨(EC)(914)과 p-형 보디의 전도대 에너지 레벨(EC)(912) 사이의 에너지 레벨 차이 ΔEGB는, 금속 게이트(702)와 보디(706)가 둘 다 p-형이기 때문에, (도 8의 ΔEGSD와 비교하여) 무시가능하다. 이에 따라, 게이트-보디 경계 영역(714)에서의 게이트 유전체(708) 내에 존재할 수 있는 ΔEGB에 비례하는 내부 전계 EBIGB는, 게이트-소스/드레인 경계 영역들(712)에서의 게이트 유전체(708) 내에 존재하는 내부 전계 EBIGSD 보다 훨씬 작다. 유사하게, 소스 또는 드레인 단자와 동일한 도핑 유형(예를 들어, 둘 다 n-형 또는 둘 다 p-형)을 갖는 폴리실리콘 게이트 단자를 특징으로 하는 안티퓨즈(100)와 같은 종래 기술의 안티퓨즈 설계들은 또한, ΔEGB와 유사한 그들의 전도대들에서 무시가능한 에너지 레벨 차이를 가질 것이다. 나타낸 예시에서, p-형 게이트(702) 및 p-형 보디(706)는 약간 상이한 전도대 에너지 레벨들(908, 912)을 갖지만, 일부 경우들에서는 이러한 에너지 레벨들은 동일할 수 있고, 이에 따라 ΔEGB는 0에 가깝다.
[0067] 도 7을 참조하면, 일반적으로, 안티퓨즈의 게이트 유전체(708)는, 금속 게이트 단자(702)와 소스/드레인 영역들(704a, 704b) 사이의 프로그래밍 전압 VPP이 게이트 파괴 전압 VBD과 동일하거나 그를 초과한다면, 파괴되고 금속 게이트 단자(702)와 소스/드레인 영역들(704a, 704b) 사이의 도전성 경로를 생성하도록 적응된다. 그러나, 게이트 파괴 전압 VBD는, 게이트 유전체(708)의 길이의 특정 부분에 내부 전계(예를 들어, EBIGSD 또는 EBIGB)가 존재할지에 기초하여, 게이트 유전체(708)의 길이를 따라 (예를 들어, 제 1 반도체 영역(704a)에서의 게이트 유전체(708)의 일 측으로부터 제 2 반도체 영역(704b)에서의 게이트 유전체(708)의 반대측으로) 변할 수 있다. 예를 들어, 게이트-소스/드레인 경계 영역들(712)(예를 들어, 게이트-제 1 반도체 경계 영역)에서의 게이트 유전체(708)와 연관된 제 1 파괴 전압 VBDGSD은, 내부 전계 EBIGSD는 내부 전계 EBIGB보다 훨씬 더 크기 때문에, 게이트-보디 경계 영역(714)에서의 게이트 유전체(708)와 연관된 제 2 파괴 전압 VBDGB 미만이다. 구체적으로, 외부 전압 서플라이(예를 들어, VPP)의 극성이 EBIGSD의 방향과 평행하게 배향된다면, VBDGSD는 VBDGB 미만이다. 이 방식으로, 게이트 파괴 전압 VBDGSD은, 금속 게이트 단자(702)와 적어도 하나의 제 1 반도체 영역(704a) 사이의 게이트-소스/드레인 경계 영역들(712)과 연관된 내부 전계 EBIGSD에 비례하여 감소된다.
[0068] 더욱이, VBDGSD가 VBDGB 미만이기 때문에, 도전성 경로가 금속 게이트 단자(702)와 제 1 반도체 영역(704a) 사이의 경계 영역(712)에 형성될 확률은, 도전성 경로가 금속 게이트 단자(702)와 반도체 기판 보디(706) 사이의 경계 영역(714)에서 게이트 유전체(708) 아래에 형성될 확률보다 크다. 도전성 경로가 경계 영역(712)에 형성될 확률 대 도전성 경로가 경계 영역(714)에 형성될 확률은, 안티퓨즈(700)의 프로그래밍 동안, 금속 게이트 단자(702)가 접지되고, 소스/드레인 영역들(704a, 704b)이 VPP에 있고, 그리고 보디 단자(706)가 또한 접지된 경우에는(여기서, VPP≥VBDGSD) 추가 컴파운딩될 수 있다.
[0069] 일 양상에 따르면, 도전성 경로가 금속 게이트 단자(702)와 제 1 반도체 영역(704a) 사이의 경계 영역(712)에 형성될 확률은, 도전성 경로가 금속 게이트 단자(702)와 반도체 기판 보디(706) 사이의 경계 영역(714)에 형성될 확률의 5배 더 클 수 있다. 다른 양상에 따르면, 도전성 경로가 금속 게이트 단자(702)와 제 1 반도체 영역(704a) 사이의 경계 영역(712)에 형성될 확률은, 도전성 경로가 금속 게이트 단자(702)와 반도체 기판 보디(706) 사이의 경계 영역(714)에 형성될 확률의 10배 더 클 수 있다. 게이트-소스/드레인 경계(712)에서 파괴가 발생할 증가된 확률은, 안티퓨즈(700)의 파괴-후 저항 값 분포/범위를 감소시키도록 돕는다.
[0070] 도 10은, 본 개시물의 일 양상에 따른 안티퓨즈(700)의 일부분(1000)의 개략적인 단면도를 예시한다. 구체적으로, 도 10는, p-형 금속 게이트(702) 및 n+-형 소스/드레인 영역(704a)의 일부와 함께 이들 사이에 끼워진 게이트 유전체(708)의 일부를 예시한다. 앞서 논의된 바와 같이, p-형 금속 게이트(702) 및 n+-형 소스/드레인 영역(704a)은, 게이트-소스/드레인 경계 영역들(712)에서의 게이트 유전체(708) 내에 내부 전계 EBIGSD를 생성한다(예시의 목적으로, 내부 전계 EBIGSD는 포지티브 전하 포인트로부터 시작해서 네거티브 전하 포인트들로 향하는 복수의 점선 화살표들로 나타난다).
[0071] 특히, EBIGSD에 대해 적절한 전압 극성을 갖는 프로그래밍 전압 VPP이 금속 게이트 단자(702)와 소스/드레인 영역(704a) 사이에 인가되면, 내부 전계 EBIGSD는 안티퓨즈(700)를 프로그래밍하는데 필요한 프로그래밍 전압 VPP을 감소시키도록 돕는다. 도 10에 나타낸 바와 같이, 프로그래밍 전압 VPP의 극성(여기서, VPP≥VBDGSD)은 내부 전계 EBIGSD에 평행하게 배향된다. 그 결과, 안티퓨즈(700)가 프로그래밍될 수 있다(예를 들어, 개방 회로 상태로부터 폐쇄 회로 상태로 변함). 더욱이, VBDGSD를 초과하도록 요구되는 프로그래밍 전압 VPP은 EBIGSD에 비례하여 감소될 수 있다. 프로그래밍 전압 VPP을 내부 전계 EBIGSD에 평행하게 배향시키는 것은, 외부 전원 VPP 및 내부 전계 EBIGSD에 의해 기여된 전계로 하여금 함께 보강적으로 부가되게 하여, 이에 의해 게이트-소스/드레인 경계 영역들(712)에서 게이트 유전체(708) 내의 전체 전계를 증가시킨다. 대조적으로, 외부 전원 VPP 및 내부 전계 EBIGSD에 의해 기여된 전계가 함께 상쇄적으로 부가되도록(즉, 하나로부터 다른 하나가 감산됨), 프로그래밍 전압 VPP의 극성이 내부 전계 EBIGSD에 반대로 배향되면, 게이트 유전체(708) 내의 전체 전계는 감소될 수 있다.
[0072] 일 예시에 따르면, 안티퓨즈(700)를 프로그래밍하는 것은, 게이트-제 1 반도체 경계 영역(712)에서 금속 게이트 단자(702)와 제 1 반도체 영역(704a) 사이에 도전성 경로(1002)를 생성한다. 게이트 유전체(708)에 대해 선택된 유전체의 유형에 따라, 도전성 경로의 형성은, 비가역성(irreversible)일 수 있고, 안티퓨즈(700)를 영구적으로 프로그래밍할 수 있고, 이는 OTP 메모리 셀들에 이용될 때 바람직하다. 예를 들어, 게이트 유전체(708)는, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 및/또는 하프늄 실리케이트(HfSiO4) 중 적어도 하나를 포함할 수 있다. 제 1 소스/드레인 단자(704a)에 대해 본원에서 논의된 동일한 원리들 및 동작 모드들은 제 2 소스/드레인 단자(704b)에도 동일하게 적용된다.
[0073] 도 11은, 본 개시물의 일 양상에 따른 안티퓨즈(1100)의 개략적인 단면도를 예시한다. 안티퓨즈(1100)는, p-형 금속 게이트 단자(1102), n+-형 제 1 반도체 영역(1104a), p-형 보디(1106), 게이트 유전체(1108), 및 스페이서들(1110)을 포함한다. 안티퓨즈(1100)는, 이 안티퓨즈가 제 2 반도체 영역(704b)을 갖지 않는다는 점을 제외하고는, 도 7에 나타낸 안티퓨즈(700)와 상당히 유사하다. 대신에, 금속 게이트 단자(1102)의 제 2 측 밑/아래에는 웰/기판 보디 영역(1106)으로 증착된 그리고/또는 그렇지 않으면 배치된 STI(short trench isolation) 영역(1105)이 놓인다. STI 영역(1105)은, 실리콘 이산화물과 같은 유전체 재료로 구성될 수 있고, 인접하는 반도체 디바이스 컴포넌트들 사이에서 누설 전류들에 대항하는 배리어로서 기능한다.
[0074] 안티퓨즈(1100)의 특징들 및 동작은, 도 7 내지 도 10과 관련하여 앞서 설명된 안티퓨즈(700)와 실질적으로 유사하다. 예를 들어, 내부 전계 EBIGSD는 또한, 안티퓨즈(700)와 관련하여 앞서 설명된 것과 동일한 방식으로 p-형 금속 게이트(1102)와 n+-형 제 1 반도체 영역(1104a) 사이의 게이트 유전체(1108) 내에 존재한다. 이에 따라, 내부 전계 EBIGSD와 평행하게 배향된 극성으로 인가된 프로그래밍 전압(VPP≥VBDGSD)은, 금속 게이트(1102)와 제 1 반도체 영역(1104a) 사이에 도전 경로(1116)를 형성하기 위해 게이트-제 1 반도체 영역 경계(1112)에서 게이트 유전체(1108)를 파괴할 것이다. 안티퓨즈(700)와 유사하게, 금속 게이트(1102) 및 보디(1106) 둘 다 p-형이기 때문에, 게이트-보디 경계 영역(1114)에서의 파괴 전압 VBDGB은 게이트-제 1 반도체 경계 영역(1112)에서의 파괴 전압 VBDGSD보다 더 높을 수 있으며, 이는 내부 전계 EBIGSD가 EBIGB보다 훨씬 더 크기 때문이다. 파괴 전압에 있어서의 이러한 차이는, 이 차이가 게이트-제 1 반도체 영역(1112)에 파괴와 도전 경로가 형성될 확률을 증가시키기 때문에, 안티퓨즈(1100)의 파괴-후 저항 값 분포/범위를 감소시키도록 돕는다.
[0075] 일 양상에 따르면, 안티퓨즈들(200, 600, 700, 1100)은 일회성 프로그래머블 메모리 셀 내에서 이용될 수 있고, 여기서 게이트 유전체(208, 608, 708, 1108)을 통해 형성된 도전 경로는 비가역성이다. 다른 양상에 따르면, 안티퓨즈들(200, 600, 700, 1100)은 다회성 프로그래머블(MTP) 메모리 셀 내에서 이용될 수 있고, 여기서 게이트 유전체(208, 608, 708, 1108)를 통해 형성된 도전 경로는 가역성이다.
[0076] 도 12 내지 도 17은, 일 양상에 따라 안티퓨즈들(200, 600, 700, 1100)을 형성하는 점진적 제조 스테이지들/단계들의 개략적인 단면도들을 예시한다. 이하의 제조 프로세스는 단지 안티퓨즈들(200, 600, 700, 1100)을 어떻게 제조하는 방법의 일례이며, 다른 제조 단계들/스테이지들도 이하 설명된 단계들/스테이지들 대신에 또는 이들과 함께 수행될 수 있다.
[0077] 도 12는, 일 예시에 따라 안티퓨즈들(200, 600, 700, 1100)의 중간 제조 스테이지를 예시함으로써 시작한다. 먼저, 실리콘 및/또는 게르마늄과 같은 기판 내의 반도체 기판 또는 웰은, 반도체 보디(1206)로서 기능하도록 제공된다. 보디(1206)는, p-형 채널 안티퓨즈(200, 600)가 제조될 경우 n-형이 되도록, 도핑될 수 있다. 대안적으로, 보디(1206)는, n-형 채널 안티퓨즈(700, 1100)가 제조될 경우 p-형이 되도록, 도핑될 수 있다. 보디(1206)는 실리콘-온-절연체(SOI) 또는 다른 반도체-온-절연체 기판일 수 있다. 보디(1206)는 그 내부에 형성된 STI 영역들(1205)을 포함할 수 있다. 예를 들어, STI 영역들(1205)은, 보디(1206) 내에 리세스(recess)를 에칭하거나 그렇지 않으면 형성하고, 후속하여 실리콘 이산화물로 이 리세스를 충진시킴으로써, 가능하게는 그 이후에 CMP(chemical-mechanical-polishing) 단계가 후속되는 것에 의해 형성될 수 있다. 다음으로, 얇은 산화물 층(미도시)이 반도체 보디(1206)의 열 산화에 의해 보디(1206) 위에 형성될 수 있다. 얇은 산화물 층(미도시)은, 실리콘 이산화물, 실리콘 산화질화물, 및/또는 다른 재료들로 구성될 수 있다. 다음으로, 폴리실리콘 층(1250)은 얇은 산화물 층(미도시)의 상단 상에 형성될 수 있다. 폴리실리콘 층(1250)은 하나 또는 그 초과의 화학 기상 증착(CVD) 프로세스들, 및/또는 다른 증착 프로세스들에 의해 형성될 수 있다. 그후, 캡핑 층(1252)이 폴리실리콘 층(1250) 상단 상에 형성될 수 있다. 캡핑 층(1252)은, 실리콘 질화물을 포함할 수 있고, 또한 CVD 프로세스에 의해 형성될 수 있다.
[0078] 도 13은, 일 양상에 따른 안티퓨즈들(200, 600, 700, 1100)의 후속 제조 단계를 예시한다. 이 스테이지에서, 캡핑 층(1252)은 캡들(1252a)을 형성하도록 패터닝되었고, 폴리실리콘 층(1250)은 더미 게이트들(1250a)을 형성하도록 패터닝되었다. 단지 하나의 예시에 따르면, 캡핑 층(1252) 및 폴리실리콘 층(1250)은, 캡들(1252a)을 형성하기 위해 캡핑 층(1252)을 패터닝하는데 채용되는 하나 또는 그 초과의 제 1 에칭 프로세스들을 비롯한, 두 개 또는 그 초과의 에칭 프로세스들에 의해 패터닝될 수 있다. 캡들(1252a)을 채용하는 하나 또는 그 초과의 후속 에칭 프로세스들은, 더미 게이트들(1250a)을 형성하기 위해 폴리실리콘 층(1250) 아래를 패터닝하도록 이용될 수 있다. 이러한 에칭 프로세스들은, 건식 에칭, 습식 에칭, 반응성-이온-에칭(RIE) 등을 포함할 수 있다. 에칭 프로세스들은 또한, 얇은 산화물 층(미도시)의 일부들을 제거할 수 있고, 이에 의해 더미 게이트들(1250a) 사이의 반도체 보디(1206)의 부분들을 노출시킨다.
[0079] 도 14는, 일 양상에 따른 안티퓨즈들(200, 600, 700, 1100)의 후속 제조 스테이지를 예시한다. 이 스테이지에서, 소스/드레인 영역들(즉, 반도체 영역들)(1204a, 1204b)은 더미 게이트들(1250a)의 반대측들 상의 보디(1206) 내에 형성된다. 소스/드레인 영역들(1204a, 1204b)은, 기판으로의 이온 주입 이후 적절한 어닐링 프로세스에 의해 형성될 수 있다. 소스/드레인 영역들(1204a, 1204b)로 주입된 이온들은, p-형 채널 안티퓨즈(200, 600)이 제조될 경우 소스/드레인 영역들(1204a, 1204b)이 일반적으로 p-형이 되고 그리고 n-형 채널 안티퓨즈(700, 1100)가 제조될 경우 소스/드레인 영역들(1204a, 1204b)이 일반적으로 n-형이 되게 할 수 있다. 더욱이, 실리콘 질화물의 하나 또는 그 초과의 층들을 포함하는 스페이서들(1210)은, 통상적으로, 더미 게이트들(1250a) 및 캡들(1252a)의 측벽들에 걸쳐 형성되거나 증착될 수 있다. 일 예시에 따라, 소스/드레인 영역들(1204a, 1204b)은, 더미 게이트들(1250a) 바로 아래의 저농도로(lightly) 도핑된 부분들(1254)(예를 들어, n-형 또는 p-형), 및 스페이서들(1210) 외부의 고농도로(heavily) 도핑된 부분들(예를 들어, n+-형 또는 p+-형(1256))을 포함할 수 있다.
[0080] 도 15는, 일 양상에 따른 안티퓨즈들(200, 600, 700, 1100)의 후속 제조 스테이지를 예시한다. 이 스테이지에서, 콘택들(1258a, 1258b)(예를 들어, 실리사이드 콘택들)은 고농도로 도핑된 소스/드레인 영역들(1256) 상에 형성되고, 후속하여 에칭 중지 층(1260)이 실리사이드 콘택들(1258a, 1258b), 스페이서들(1210), 및 캡들(1252a) 위에 형성된다. 에칭 중지 층(1260)이, 통상적으로 형성될 수 있고, 실리콘 이산화물, 하프늄 이산화물, 탄소-도핑된 실리콘 산화물, 및/또는 다른 재료들을 포함할 수 있다.
[0081] 도 16은, 일 양상에 따른 안티퓨즈들(200, 600, 700, 1100)의 후속 제조 스테이지를 예시한다. 이 스테이지에서, 두꺼운 유전체 층(1262)은, 에칭 중지 층(1260) 위에 형성될 수 있고, 후속하여 중지 포인트로서 에칭 중지 층(1260)을 이용하여 평탄화된다. 그후, 스페이서들(1210) 사이의 더미 게이트들(1250a), 캡들(1252a), 및 에칭 중지 층(1260)의 일부들이 제거되고, 이에 의해 더미 게이트들(1250a)이 있었던 곳에 대응하는 캐비티들을 형성된다. 더욱이, 실리사이드 콘택(1258a) 옆의 에칭 중지 층(1260)의 일부가 또한 제거되어 STI(1205) 아래를 노출할 수 있다. 두꺼운 유전체 층(1262)이, 통상적으로 형성될 수 있고, 실리콘 이산화물을 포함할 수 있다.
[0082] 도 17은, 일 양상에 따른 안티퓨즈들(200, 600, 700, 1100)의 후속 제조 스테이지를 예시한다. 이 스테이지에서, 하이-K유전체 층은 반도체 보디(1206) 위의(더욱 구체적으로, 반도체 보디(1206) 바로 위의 얇은 산화물 층(미도시) 위의) 캐비티들 내에 형성된다. 하이-K 유전체 층은 전술된 하이-K 유전체 재료들 중 임의의 것을 포함할 수 있다. 다음으로, 금속 층은 하이-K 유전체 층 위에 증착된다. 그 금속 층을 포함하는 특정 금속(들)은, 반도체 영역들(1204a, 1204b)이 일반적으로 n-형인지 또는 p-형인지에 기초한다. 반도체 영역들(1204a, 1204b)이 일반적으로 p-형인 경우에 하나 또는 그 초과의 n-형 금속들(예를 들어, 티타늄 알루미늄 질화물(TiAlN))이 그 금속 층에 대해 이용될 수 있고, 반도체 영역들(1204a, 1204b)이 일반적으로 n-형인 경우에 하나 또는 그 초과의 p-형 금속들(예를 들어, 티타늄 질화물(TiN))이 그 금속층에 대해 이용될 수 있다. 다음으로, 하이-K 유전체 층 및 금속층의 부분들은 그후 게이트 유전체들(1208) 및 금속 게이트들(1202)을 형성하기 위해 평탄화될 수 있다. 두꺼운 유전체 층(1262)이 또한 제거될 수 있다. 이 방식으로, 안티퓨즈들(200, 600, 700, 1100)이 일 예시에 따라 형성될 수 있다.
[0083] 도 18은, 본 개시물의 일 양상에 따른 안티퓨즈(200)를 포함하는 프로그래머블 메모리 셀(1800)의 개략적인 도면을 예시한다. 일 예시에 따르면, 메모리 셀(1800)은 OTP 메모리 셀일 수 있다. 메모리 셀(1800)은 패스게이트 트랜지스터(1801) 및 안티퓨즈(200)를 포함한다. 안티퓨즈(200)의 금속 게이트(202)는 제 1 워드 라인(WL1A)에 전기적으로 커플링될 수 있고, 안티퓨즈의 소스/드레인 단자들(204a, 204b)은 패스게이트 트랜지스터의 제 1 소스/드레인 단자(1804a)에 전기적으로 커플링될 수 있으며, 안티퓨즈의 보디 단자(206)는 공칭 공급 전압 VDD에 전기적으로 커플링될 수 있다. 패스게이트 트랜지스터의 게이트(1802)는 제 2 워드 라인(WL1B)에 전기적으로 커플링될 수 있고, 패스게이트 트랜지스터(1801)의 제 2 소스/드레인 단자(1804b)는 비트 라인(BL1)에 전기적으로 커플링될 수 있으며, 보디 단자(1806)는 접지(VSS로 나타남)에 전기적으로 커플링될 수 있다. 메모리 셀(1800)의 "판독"(즉, 저장된 논리 값을 감지) 및 "기록"(즉, 메모리 셀(1800)을 프로그래밍) 동작들은 제 1 및 제 2 워드 라인들(WL1A 및 WL1B) 및 비트 라인(BL1)에 인가된 전압들에 의해 제어될 수 있다.
[0084] 일 예시에 따르면, 메모리 셀(1800)은 후술하는 방식으로 기록(즉, 프로그래밍)될 수 있다. 제 2 워드 라인(WL1B) 및 패스게이트 트랜지스터의 게이트(1802)는 공칭 공급 전압 VDD에 전기적으로 커플링되어 이에 의해 패스게이트 트랜지스터(1801)(예를 들어, 여기서, 공급 전압 VDD은 트랜지스터(1801)의 임계 전압 VTH보다 큼)를 턴 온(즉, 도전성으로 만듦)시킬 수 있다. 비트 라인(BL1) 및 패스게이트 트랜지스터의 제 2 소스/드레인 단자(1804b)는 접지 VSS에 전기적으로 커플링될 수 있다. 패스게이트 트랜지스터(1801)가 도전성이기 때문에, 소스/드레인 단자들(204a, 204b)도 또한 접지 VSS에 있다. 제 1 워드 라인(WL1A) 및 안티퓨즈의 게이트 단자(202)는 안티퓨즈(200)의 게이트 유전체 파괴 전압 VBD(예를 들어, VBDGSD)과 동일하거나 또는 그보다 큰 프로그래밍 전압 VPP에 전기적으로 커플링될 수 있다. 안티퓨즈(200)의 게이트 단자(202)와 소스/드레인 단자들(204a, 204b)에 걸친 전압 전위(VPP)는, 안티퓨즈(202)의 게이트 유전체(208)로 하여금 파괴되도록 야기하고(즉, 안티퓨즈(200)는 개방 회로 상태로부터 폐쇄 회로 상태로 천이함), 제 1 워드 라인(WL1A)과 비트 라인(BL1) 사이에 단락 회로 경로를 생성한다. 이에 따라, 전류는, 더 높은 전위의(예를 들어, VPP의) 제 1 워드 라인(WL1A)으로부터, 안티퓨즈의 금속 게이트 단자(202)를 통해서, 안티퓨즈의 소스/드레인 단자들(204a 및/또는 204b) 중 하나 또는 그 초과를 통해서, 그리고 패스게이트 트랜지스터의 소스/드레인 단자들(1804a, 1804b)을 통해서 더 낮은 전위의(예를 들어, 접지 VSS의) 비트 라인(BL1)으로 흐를 것이다. 안티퓨즈(200)의 폐쇄 회로 상태는 하나의 논리 값(예를 들어, "1")에 대응할 수 있는 반면, 개방 회로 상태는 다른 논리 값(예를 들어, 0")에 대응할 수 있다.
[0085] 일 예시에 따르면, 메모리 셀(1800)은 후술하는 방식으로 판독될 수 있다. 제 2 워드 라인(WL1B) 및 패스게이트 트랜지스터의 게이트(1802)는 공칭 공급 전압 VDD에 전기적으로 커플링되어 이에 의해 패스게이트 트랜지스터(1801)(예를 들어, 여기서, 공급 전압 VDD은 트랜지스터(1801)의 임계 전압 VTH보다 큼)를 턴 온(즉, 도전성으로 만듦)시킬 수 있다. 비트 라인(BL1) 및 패스게이트 트랜지스터의 제 2 소스/드레인 단자(1804b)는, 예를 들어, VDD일 수 있는 판독 전압 VRD에 전기적으로 커플링될 수 있다. 패스게이트 트랜지스터(1801)가 도전성이기 때문에, 소스/드레인 단자들(204a, 204b)도 또한 판독 전압 VRD에 있다. 제 1 워드 라인(WL1A) 및 안티퓨즈의 게이트 단자(202)는 접지 VSS에 전기적으로 커플링될 수 있다. 이와 같이, 안티퓨즈의 소스/드레인 단자들(204a, 204b)은 게이트 단자(202)보다 더 높은 전압 전위(VRD)에 있을 수 있고, 그 결과, 판독 전압 VRD의 극성은 내부 전계 EBIGSD에 반대로 배향된다.
[0086] 안티퓨즈(200)가 폐쇄 회로 상태(즉, 게이트 유전체가 파괴되었음)에 있도록 안티퓨즈(200)가 사전에 프로그래밍되었다면, 상당한 양의 전류가 비트 라인(BL1)으로부터, 패스게이트 트랜지스터의 소스/드레인 단자들(1804a, 1804b)을 통해서, 안티퓨즈의 소스/드레인 단자들(204a, 204b) 중 하나 또는 그 초과를 통해서, 그리고 안티퓨즈의 금속 게이트 단자(202)를 통해서 제 1 워드 라인(WL1A)으로 흐를 것이다. 그러나, 안티퓨즈(200)가 사전에 프로그래밍되지 않았고 여전히 개방 상태(즉, 게이트 유전체가 파괴되지 않았음)에 있다면, 무시가능한 누설 전류가 비트 라인(BL1)으로부터, 패스게이트 트랜지스터의 소스/드레인 단자들(1804a, 1804b)을 통해서, 안티퓨즈의 소스/드레인 단자들(204a, 204b) 중 하나 또는 그 초과를 통해서, 그리고 안티퓨즈의 금속 게이트 단자(202)를 통해서 제 1 워드 라인(WL1A)으로 흐를 것이다. 비트 라인(BL1)에 전기적으로 커플링된 감지 회로는 전류 흐름의 양을 검출하고, 그 양이 상당한지 또는 무시가능한지에 기초하여, 안티퓨즈(200)의 논리 상태를 결정할 것이다.
[0087] 일 양상에서, VPP는 VDD와 동일하거나 그보다 크다. 다른 양상에 따르면, VPP는 메모리 셀(1800)을 갖는 IC 상에서 이용가능한 가장 높은 입력/출력(I/O) 전압과 동일할 수 있다. 또 다른 양상에 따르면, 안티퓨즈(200)는, 안티퓨즈(200)가 폐쇄되면 다시 개방 회로 상태로 되돌아갈 수 없게 되도록, 영구적으로 프로그래밍될 수 있다.
[0088] 도 19는, 본 개시물의 일 양상에 따른 안티퓨즈(700)를 포함하는 프로그래머블 메모리 셀(1900)의 개략적인 도면을 예시한다. 일 예시에 따르면, 메모리 셀(1900)은 OTP 메모리 셀일 수 있다. 메모리 셀(1900)은 패스게이트 트랜지스터(1901) 및 안티퓨즈(700)를 포함한다. 안티퓨즈(700)의 금속 게이트(702)는 제 1 워드 라인(WL1A)에 전기적으로 커플링될 수 있고, 안티퓨즈의 소스/드레인 단자들(704a, 704b)은 패스게이트 트랜지스터의 제 1 소스/드레인 단자(1904a)에 전기적으로 커플링될 수 있으며, 안티퓨즈의 보디 단자(706)는 접지 VSS에 전기적으로 커플링될 수 있다. 패스게이트 트랜지스터의 게이트(1902)는 제 2 워드 라인(WL1B)에 전기적으로 커플링될 수 있고, 패스게이트 트랜지스터의 제 2 소스/드레인 단자(1904b)는 비트 라인(BL1)에 전기적으로 커플링될 수 있으며, 패스게이트 트랜지스터의 보디 단자(1906)는 접지 VSS에 전기적으로 커플링될 수 있다. 메모리 셀(1900)의 판독 및 기록 동작들은 제 1 및 제 2 워드 라인들(WL1A 및 WL1B) 및 비트 라인(BL1)에 인가된 전압들에 의해 제어될 수 있다.
[0089] 일 예시에 따르면, 메모리 셀(1900)은 후술하는 방식으로 기록(즉, 프로그래밍)될 수 있다. 제 2 워드 라인(WL1B) 및 패스게이트 트랜지스터의 게이트(1902)는 공칭 공급 전압 VDD에 전기적으로 커플링되어 이에 의해 패스게이트 트랜지스터(1901)(예를 들어, 여기서, 공급 전압 VDD은 트랜지스터(1901)의 임계 전압 VTH보다 큼)를 턴 온(즉, 도전성으로 만듦)시킬 수 있다. 비트 라인(BL1) 및 패스게이트 트랜지스터의 제 2 소스/드레인 단자(1904b)는, 안티퓨즈(700)의 게이트 유전체 파괴 전압 VBD(예를 들어, VBDGSD)과 동일하거나 또는 그보다 큰 프로그래밍 전압 VPP에 전기적으로 커플링될 수 있다. 패스게이트 트랜지스터(1901)가 도전성이기 때문에, 소스/드레인 단자들(704a, 704b)도 또한 프로그래밍 전압 VPP에 있다. 제 1 워드 라인(WL1A) 및 안티퓨즈의 게이트 단자(702)는 접지 전압 VSS에 전기적으로 커플링될 수 있다. 안티퓨즈(700)의 게이트 단자(702)와 소스/드레인 단자들(704a, 704b)에 걸친 전압 전위(VPP)는, 안티퓨즈(702)의 게이트 유전체(708)로 하여금 파괴되도록 야기하고(즉, 안티퓨즈(700)는 개방 회로 상태로부터 폐쇄 회로 상태로 천이함), 제 1 워드 라인(WL1A)과 비트 라인(BL1) 사이에 단락 회로 경로를 생성한다. 이에 따라, 전류는, 더 높은 전위의(예를 들어, VPP의) 비트 라인(BL1)으로부터, 패스게이트 트랜지스터의 소스/드레인 단자들(1904a, 1904b)을 통해서, 안티퓨즈의 소스/드레인 단자들(704a 및/또는 704b) 중 하나 또는 그 초과를 통해서, 그리고 안티퓨즈의 금속 게이트 단자(702)를 통해서 제 1 워드 라인(WL1A)으로 흐를 것이다. 안티퓨즈(700)의 폐쇄 회로 상태는 하나의 논리 값(예를 들어, "1")에 대응할 수 있는 반면, 개방 회로 상태는 다른 논리 값(예를 들어, 0")에 대응할 수 있다.
[0090] 일 예시에 따르면, 메모리 셀(1900)은 후술하는 방식으로 판독될 수 있다. 제 2 워드 라인(WL1B) 및 패스게이트 트랜지스터의 게이트(1902)는 공칭 공급 전압 VDD에 전기적으로 커플링되어 이에 의해 패스게이트 트랜지스터(1901)(예를 들어, 여기서, 공급 전압 VDD은 트랜지스터(1901)의 임계 전압 VTH보다 큼)를 턴 온(즉, 도전성으로 만듦)시킬 수 있다. 비트 라인(BL1) 및 패스게이트 트랜지스터의 제 2 소스/드레인 단자(1904b)는, 접지 VSS에 전기적으로 커플링될 수 있다. 패스게이트 트랜지스터(1901)가 도전성이기 때문에, 소스/드레인 단자들(704a, 704b)도 또한 접지 VSS에 있다. 제 1 워드 라인(WL1A) 및 안티퓨즈의 게이트 단자(702)는 판독 전압 VRD에 전기적으로 커플링될 수 있다(예를 들어, VRD는 공칭 공급 전압 VDD과 동일할 수 있다). 이에 따라, 안티퓨즈의 게이트 단자(702)는 소스/드레인 단자(704a, 704b) 보다 더 높은 전압 전위(VRD)에 있을 수 있고, 그 결과, 판독 전압 VRD의 극성은 내부 전계 EBIGSD에 반대로 배향된다.
[0091] 안티퓨즈(700)가 폐쇄 회로 상태(즉, 게이트 유전체가 파괴되었음)에 있도록 안티퓨즈(700)가 사전에 프로그래밍되었다면, 상당한 양의 전류가 더 높은 전위의(VRD) 제 1 워드 라인(WL1A)으로부터, 안티퓨즈의 금속 게이트 단자(702)를 통해서, 안티퓨즈의 소스/드레인 단자들(704a 및/또는 704b) 중 하나 또는 그 초과를 통해서, 그리고 패스게이트 트랜지스터의 소스/드레인 단자들(1904a, 1904b)을 통해서 더 낮은 전위의(예를 들어, 접지 VSS의) 비트 라인(BL1)으로 흐를 것이다. 그러나, 안티퓨즈(700)가 사전에 프로그래밍되지 않았고 여전히 개방 상태(즉, 게이트 유전체가 파괴되지 않았음)에 있다면, 무시가능한 누설 전류가 제 1 워드 라인(WL1A)으로부터, 안티퓨즈의 금속 게이트 단자(702)를 통해서, 안티퓨즈의 소스/드레인 단자들(704a 및/또는 704b) 중 하나 또는 그 초과를 통해서, 그리고 패스게이트 트랜지스터의 소스/드레인 단자들(1904a, 1904b)을 통해서 더 낮은 전위의 비트 라인(BL1)으로 흐를 수 있다. 비트 라인(BL1)에 전기적으로 커플링된 감지 회로는 전류 흐름의 양을 검출하고, 그 양이 상당한지 또는 무시가능한지에 기초하여, 안티퓨즈(700)의 논리 상태를 결정할 것이다.
[0092] 일 양상에서, VPP는 VDD와 동일하거나 또는 그보다 크다. 다른 양상에 따르면, VPP는 메모리 셀(1900)을 갖는 IC 상에서 이용가능한 가장 높은 입력/출력(I/O) 전압과 동일할 수 있다. 또 다른 양상에 따르면, 안티퓨즈(700)는, 안티퓨즈(700)가 폐쇄되면 다시 개방 회로 상태로 되돌아갈 수 없게 되도록, 영구적으로 프로그래밍될 수 있다.
[0093] 도 20은, 본 개시물의 일 양상에 따라 집적 회로를 제조하는 방법에 대한 흐름도(2000)를 예시한다. 단계(2002)에서, 반도체 보디가 제공된다. 단계(2004)에서, 제 1 반도체 영역은 반도체 보디 내에 형성되고, 여기서 제 1 반도체 영역은 p-형 도핑 또는 n-형 도핑을 갖는다. 단계(2006)에서, 게이트 유전체는 제 1 반도체 영역의 적어도 일부 위에 형성된다. 단계(2008)에서, 게이트 유전체 위에 p-형 또는 n-형인 게이트 금속을 포함하는 금속 게이트 단자가 형성되고, 여기서 금속 게이트가 p-형이면 제 1 반도체 영역은 n-형 도핑을 갖고, 게이트 금속이 n-형이면 제 1 반도체 영역은 p-형 도핑을 갖는다.
[0094] 도 21은 집적 회로(2100)를 포함할 수 있는 다양한 전자 디바이스들을 예시한다. 집적 회로(2100)는, 도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 도 18, 도 19, 및/또는 도 20과 관련하여 앞서 설명된 안티퓨즈들(200, 600, 700, 1100) 및/또는 메모리 셀들(1800, 1900) 중 임의의 하나일 수 있다. 예를 들어, 모바일 전화(2102), 랩탑 컴퓨터(2104), 및 고정 위치 단말기(2106)는 집적 회로(2100)를 포함할 수 있다. 도 21에 예시된 디바이스들(2102, 2104, 2106)은 단지 예시적이다. 다른 전자 디바이스들은 또한, 핸드-헬드 개인용 통신 시스템들(PCS) 유닛들, 휴대용 데이터 유닛들, 예컨대, PDA들, GPS 인에이블 디바이스들, 내비게이션 디바이스들, 셋톱 박스들, 음악 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 고정 위치 데이터 유닛들, 예컨대, 검침 장비, 또는 데이터 또는 컴퓨터 명령들, 또는 이들의 임의의 조합을 저장하거나 또는 리트리브하는 임의의 다른 디바이스를 포함하는(그러나, 이에 제한되지 않음) 집적 회로(2100)를 특징으로 할 수 있다.
[0095] 도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12, 도 13, 도 14, 도 15, 도 16, 도 17, 도 18, 도 19, 도 20 및/또는 도 21에 예시된 컴포넌트들, 단계들, 특징들, 및/또는 기능들 중 하나 또는 그 초과는, 단일의 컴포넌트, 단계, 특징 또는 기능으로 재배열 및/또는 조합될 수 있거나 또는 몇몇 컴포넌트들, 단계들, 또는 기능들 내에 포함될 수 있다. 추가적인 엘리먼트들, 컴포넌트들, 단계들, 및/또는 기능들이 또한 본 발명으로부터 벗어나지 않고 부가될 수 있다.
[0096] 본 개시물의 양상들이 플로우차트, 흐름도, 구조도, 또는 블록도로 도시된 프로세스로서 설명될 수 있다는 점이 주목된다. 플로우차트가 순차적 프로세스로서 동작들을 설명할 수 있지만, 수많은 동작들이 병렬로 또는 동시에 수행될 수 있다. 이에 더해, 동작들의 순서는 재-배열될 수 있다. 자체 동작들이 완료될 때 프로세스가 종결된다. 프로세스는, 방법, 기능, 절차, 서브루틴, 서브프로그램 등에 대응할 수 있다.
[0097] 본원에 설명된 본 발명의 다양한 특징들은, 본 발명으로부터 벗어나지 않고 상이한 시스템들로 구현될 수 있다. 본 개시물의 전술한 양상들은 단지 예시들이며 본 발명을 제한하는 것으로서 구성되지 않음에 주목되어야 한다. 본 개시물의 양상들의 설명은, 청구항들의 범위를 제한하는 것이 아니라 예시적인 것으로 의도된다. 이에 따라, 본 교시들은 다양한 유형들의 장치들에 쉽게 적용될 수 있고, 수많은 대안들, 변형들, 및 변화들이 당업자에게 명백하게 될 것이다.
Claims (35)
- 집적 회로로서,
p-형 또는 n-형인 게이트 금속을 포함하는 금속 게이트 단자;
제 1 반도체 영역 ― 상기 제 1 반도체 영역은, 상기 게이트 금속이 p-형이면 상기 제 1 반도체 영역은 n-형 도핑을 갖고, 상기 게이트 금속이 n-형이면 상기 제 1 반도체 영역은 p-형 도핑을 가지도록, 상기 p-형 도핑 또는 상기 n-형 도핑을 가짐 ― ; 및
상기 금속 게이트 단자와 상기 제 1 반도체 영역 사이에 끼워진(interposed) 게이트 유전체를 포함하는,
집적 회로. - 제 1 항에 있어서,
반도체 기판 보디를 더 포함하고,
상기 반도체 기판 보디는, 상기 게이트 금속이 p-형이면 상기 반도체 기판 보디가 상기 p-형 도핑을 갖고, 상기 게이트 금속이 n-형이면 상기 반도체 기판 보디는 상기 n-형 도핑을 가지도록, 상기 p-형 도핑 또는 상기 n-형 도핑을 가지며,
상기 제 1 반도체 영역은 상기 반도체 기판 보디 내에 배치되고,
상기 제 1 반도체 영역의 일부는 상기 금속 게이트 단자의 제 1 측 아래에 있는,
집적 회로. - 제 2 항에 있어서,
제 2 반도체 영역을 더 포함하고,
상기 제 2 반도체 영역은, 상기 게이트 금속이 p-형이면 상기 제 2 반도체 영역이 n-형 도핑을 갖고, 상기 게이트 금속이 n-형이면 상기 제 2 반도체 영역은 p-형 도핑을 갖도록, 상기 p-형 도핑 또는 상기 n-형 도핑을 가지며,
상기 제 2 반도체 영역은 상기 반도체 기판 보디 내에 배치되고,
상기 제 2 반도체 영역의 일부는 상기 금속 게이트 단자의 제 2 측 아래에 있는,
집적 회로. - 제 2 항에 있어서,
상기 반도체 기판 보디 내에 배치된 짧은 트렌치 절연 배리어를 더 포함하고,
상기 짧은 트렌치 절연 배리어의 일부는 상기 금속 게이트 단자의 제 2 측 아래에 있는,
집적 회로. - 제 1 항에 있어서,
상기 게이트 유전체는 10과 동일하거나 또는 그 초과의 유전 상수를 갖는 하이-K 유전체 재료인,
집적 회로. - 제 1 항에 있어서,
상기 게이트 유전체는, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 및/또는 하프늄 실리케이트(HfSiO4) 중 적어도 하나를 포함하는,
집적 회로. - 제 1 항에 있어서,
상기 게이트 금속은 p-형이고,
상기 게이트 금속은 티타늄 질화물(TiN) 및/또는 티타늄 탄화물(TiC) 중 적어도 하나를 포함하는,
집적 회로. - 제 1 항에 있어서,
상기 게이트 금속은 n-형이고,
상기 게이트 금속은 티타늄 알루미늄 질화물(TiAlN), 티타늄 알루미나이드(TiAl), 지르코늄 알루미나이드(ZrAl), 및/또는 텅스텐 알루미나이드(WAl) 중 적어도 하나를 포함하는,
집적 회로. - 제 1 항에 있어서,
상기 금속 게이트 단자와 상기 제 1 반도체 영역 사이의 경계 영역에서의 제 1 게이트 파괴 전압 VBDGSD은, 상기 금속 게이트 단자와 반도체 기판 보디 사이의 경계 영역에서의 제 2 게이트 파괴 전압 VBDGB 미만인,
집적 회로. - 제 1 항에 있어서,
상기 집적 회로는 안티퓨즈(antifuse)이고,
상기 게이트 유전체는, 상기 금속 게이트 단자와 상기 제 1 반도체 영역 사이의 프로그래밍 전압 VPP이 게이트 파괴 전압 VBDGSD와 동일하거나 이를 초과할 때, 파괴되고 상기 금속 게이트 단자와 상기 제 1 반도체 영역 사이에 도전성 경로를 생성하도록 적응되는,
집적 회로. - 제 10 항에 있어서,
상기 안티퓨즈는 일회성 프로그래머블 메모리(OTP; one-time programmable memory) 회로의 일부이고,
상기 도전성 경로는 비가역성(irreversible)인,
집적 회로. - 제 10 항에 있어서,
상기 안티퓨즈는 다회성 프로그래머블 메모리(MTP; multi-time programmable memory) 회로의 일부이고,
상기 도전성 경로는 가역성(reversible)인,
집적 회로. - 제 10 항에 있어서,
상기 도전성 경로가 상기 금속 게이트 단자와 상기 제 1 반도체 영역 사이의 경계 영역에 형성될 확률은, 상기 도전성 경로가 상기 금속 게이트 단자와 반도체 기판 보디 사이의 경계 영역에서 상기 게이트 유전체 아래에 형성될 확률보다 큰,
집적 회로. - 제 10 항에 있어서,
상기 게이트 파괴 전압 VBDGSD는 상기 금속 게이트 단자와 상기 제 1 반도체 영역 사이의 경계 영역과 연관된 내부 전계(built-in electric field) EBIGSD와 비례하여 감소되는,
집적 회로. - 제 14 항에 있어서,
상기 프로그래밍 전압 VPP는, 상기 프로그래밍 전압 VPP의 극성이 상기 내부 전계 EBIGSD와 평행하게 배향된 경우에는 감소되는,
집적 회로. - 제 14 항에 있어서,
상기 안티퓨즈에 저장된 논리 값은, 상기 제 1 반도체 영역과 상기 금속 게이트 단자 사이에 판독 전압 VRD과 동일하거나 또는 그 초과의 전압이 인가될 때 판독되도록 적응되고,
상기 인가된 전압은 상기 내부 전계 EBIGSD에 반대로 배향된 극성을 갖는,
집적 회로. - 제 1 항에 있어서,
상기 집적 회로는, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 폰, 스마트폰, 개인 휴대정보 단말기, 고정 위치 단말기, 태블릿 컴퓨터, 및/또는 랩탑 컴퓨터 중 적어도 하나에 통합되는,
집적 회로. - 집적 회로를 제조하는 방법으로서,
반도체 기판 보디를 제공하는 단계;
상기 반도체 기판 보디 내에 제 1 반도체 영역을 형성하는 단계 ― 상기 제 1 반도체 영역은 p-형 도핑 또는 n-형 도핑을 가짐 ―;
상기 제 1 반도체 영역의 적어도 일부 위에 게이트 유전체를 형성하는 단계; 및
상기 게이트 유전체 위에 p-형 또는 n-형인 게이트 금속을 포함하는 금속 게이트 단자을 형성하는 단계를 포함하고,
상기 게이트 금속이 p-형이면 상기 제 1 반도체 영역은 n-형 도핑을 갖고, 상기 게이트 금속이 n-형이면 상기 제 1 반도체 영역은 p-형 도핑을 갖는,
집적 회로를 제조하는 방법. - 제 18 항에 있어서,
상기 반도체 기판 보디는, 상기 게이트 금속이 p-형이면 상기 반도체 기판 보디가 p-형 도핑을 갖고 상기 게이트 금속이 n-형이면 상기 반도체 기판 보디가 n-형 도핑을 갖도록, p-형 도핑 또는 n-형 도핑을 갖고,
상기 방법은:
상기 반도체 기판 보디 내에 상기 제 1 반도체 영역을 배치하는 단계를 더 포함하고,
상기 제 1 반도체 영역의 일부는 상기 금속 게이트 단자의 제 1 측 아래에 있는,
집적 회로를 제조하는 방법. - 제 19 항에 있어서,
상기 반도체 기판 보디 내에 제 2 반도체 영역을 형성하는 단계를 더 포함하고,
상기 제 2 반도체 영역은, 상기 게이트 금속이 p-형이면 상기 제 2 반도체 영역이 n-형 도핑을 갖고 상기 게이트 금속이 n-형이면 상기 제 2 반도체 영역이 p-형 도핑을 갖도록, p-형 도핑 또는 n-형 도핑을 갖고,
상기 제 2 반도체 영역의 일부는 상기 금속 게이트 단자의 제 2 측 아래에 있는,
집적 회로를 제조하는 방법. - 제 19 항에 있어서,
상기 반도체 기판 보디 내에 짧은 트렌치 절연 배리어를 형성하는 단계를 더 포함하고,
상기 짧은 트렌치 절연 배리어의 일부는 상기 금속 게이트 단자의 제 2 측 아래에 있는,
집적 회로를 제조하는 방법. - 제 18 항에 있어서,
상기 게이트 금속은 n-형이고,
상기 게이트 금속은 티타늄 알루미늄 질화물(TiAlN), 티타늄 알루미나이드(TiAl), 지르코늄 알루미나이드(ZrAl), 및/또는 텅스텐 알루미나이드(WAl) 중 적어도 하나를 포함하는,
집적 회로를 제조하는 방법. - 제 18 항에 있어서,
상기 금속 게이트 단자와 상기 제 1 반도체 영역 사이의 경계 영역에서의 제 1 게이트 파괴 전압 VBDGSD은, 상기 금속 게이트 단자와 반도체 기판 보디 사이의 경계 영역에서의 제 2 게이트 파괴 전압 VBDGB 미만인,
집적 회로를 제조하는 방법. - 제 18 항에 있어서,
상기 집적 회로는 안티퓨즈이고,
상기 게이트 유전체는, 상기 금속 게이트 단자와 상기 제 1 반도체 영역 사이의 프로그래밍 전압 VPP가 게이트 파괴 전압 VBDGSD와 동일하거나 이를 초과할 때, 파괴되고 상기 금속 게이트 단자와 상기 제 1 반도체 영역 사이에 도전성 경로를 생성하도록 적응되는,
집적 회로를 제조하는 방법. - 제 24 항에 있어서,
상기 안티퓨즈는 일회성 프로그래머블 메모리(OTP) 회로의 일부이고,
상기 도전성 경로는 비가역성인,
집적 회로를 제조하는 방법. - 제 24 항에 있어서,
상기 도전성 경로가 상기 금속 게이트 단자와 상기 제 1 반도체 영역 사이의 경계 영역에 형성될 확률은, 상기 도전성 경로가 상기 금속 게이트 단자와 반도체 기판 보디 사이의 경계 영역에서 상기 게이트 유전체 아래에 형성될 확률보다 큰,
집적 회로를 제조하는 방법. - 제 24 항에 있어서,
상기 금속 게이트 단자와 상기 제 1 반도체 영역 사이의 경계 영역과 연관된 내부 전계 EBIGSD에 비례하여 상기 게이트 파괴 전압 VBDGSD를 감소시키는 단계를 더 포함하는,
집적 회로를 제조하는 방법. - 제 27 항에 있어서,
상기 프로그래밍 전압 VPP은, 상기 프로그래밍 전압 VPP의 극성이 상기 내부 전계 EBIGSD와 평행하게 배향된 경우에는 감소되는,
집적 회로를 제조하는 방법. - 제 27 항에 있어서,
상기 안티퓨즈에 저장된 논리 값은, 상기 제 1 반도체 영역과 상기 금속 게이트 단자 사이에 판독 전압 VRD과 유사하거나 또는 그 초과의 전압이 인가될 때 판독되도록 적응되고,
상기 인가된 전압은 상기 내부 전계 EBIGSD에 반대로 배향된 극성을 갖는,
집적 회로를 제조하는 방법. - 집적 회로로서,
p-형 또는 n-형인 게이트 금속을 포함하는 금속 게이트 단자;
제 1 반도체 영역 ― 상기 제 1 반도체 영역은, 상기 게이트 금속이 p-형이면 상기 제 1 반도체 영역은 n-형 도핑을 갖고, 상기 게이트 금속이 n-형이면 상기 제 1 반도체 영역은 p-형 도핑을 가지도록, 상기 p-형 도핑 또는 상기 n-형 도핑을 가지고; 및
상기 금속 게이트 단자를 상기 제 1 반도체 영역으로부터 절연시키기 위한 수단을 포함하고,
상기 절연시키기 위한 수단은 상기 금속 게이트 단자와 상기 제 1 반도체 영역 사이에 끼워지는,
집적 회로. - 제 30 항에 있어서,
상기 집적 회로는 안티퓨즈이고,
상기 절연시키기 위한 수단은, 상기 금속 게이트 단자와 상기 제 1 반도체 영역 사이의 프로그래밍 전압 VPP가 게이트 파괴 전압 VBDGSD와 동일하거나 이를 초과할 때, 파괴되고 상기 금속 게이트 단자와 상기 제 1 반도체 영역 사이에 도전시키기 위한 수단을 생성하도록 적응되는,
집적 회로. - 제 31 항에 있어서,
상기 안티퓨즈는 일회성 프로그래머블 메모리(OTP) 회로의 일부이고,
상기 도전성 경로는 비가역성인,
집적 회로. - 제 31 항에 있어서,
상기 도전시키기 위한 수단이 상기 금속 게이트 단자와 상기 제 1 반도체 영역 사이의 경계 영역에 형성될 확률은, 상기 도전시키기 위한 수단이 상기 금속 게이트 단자와 반도체 기판 보디 사이의 경계 영역에서 상기 게이트 유전체 아래에 형성될 확률보다 큰,
집적 회로. - 제 31 항에 있어서,
상기 게이트 파괴 전압 VBDGSD는 상기 금속 게이트 단자와 상기 제 1 반도체 영역 사이의 경계 영역과 연관된 내부 전계 EBIGSD와 비례하여 감소되는,
집적 회로. - 제 34 항에 있어서,
상기 프로그래밍 전압 VPP는, 상기 프로그래밍 전압 VPP의 극성이 상기 내부 전계 EBIGSD와 평행하게 배향된 경우에는 감소되는,
집적 회로.
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2013
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Cited By (1)
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|---|---|---|---|---|
| KR20170075826A (ko) * | 2015-12-23 | 2017-07-04 | 에스케이하이닉스 주식회사 | 안티퓨즈 불휘발성 메모리 셀 및 셀 어레이와, 셀 어레이의 프로그램 및 리드 방법 |
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