CN106910733B - 反熔丝型非易失性存储单元、其阵列及其操作方法 - Google Patents

反熔丝型非易失性存储单元、其阵列及其操作方法 Download PDF

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Abstract

一种反熔丝型非易失性存储单元包括：半导体层，具有第一导电类型；结区和沟槽隔离层，结区具有第二导电类型，结区和沟槽隔离层设置在半导体层的上部内，并且通过沟道区彼此间隔开；反熔丝绝缘图案，设置在沟道区上；栅电极，设置在反熔丝绝缘图案上；栅间隔件，设置在反熔丝绝缘图案和栅电极的侧壁上；字线，与栅电极连接；以及位线，与结区连接。如果将第一偏置电压和第二偏置电压分别施加至字线和位线，则反熔丝绝缘图案被击穿。

Description

反熔丝型非易失性存储单元、其阵列及其操作方法
相关申请的交叉引用
本申请要求于2015年12月23日提交的申请号为10-2015-0184557的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各种实施例涉及非易失性存储器件，并且更具体地，涉及反熔丝型非易失性存储单元、其阵列及其操作方法。
背景技术
即使当其电源被中断时，非易失性存储器件也能保持它们存储的数据。这种非易失性存储器件可以包括：只读存储(ROM)器件、一次性可编程(OTP)存储器件和可重写存储器件。通常，非易失性存储器件通过互补金属氧化物半导体(CMOS)兼容工艺来实现。
OTP存储器件可以被分类为熔丝型OTP存储器件或者反熔丝型OTP存储器件。包括在熔丝型OTP存储器件内的每个存储单元可以在其被编程之前提供短路，并且可以在其被编程之后提供开路。相反地，包括在反熔丝型OTP存储器件内的每个存储单元可以在其被编程之前提供开路，并且可以在其被编程之后提供短路。考虑到MOS晶体管的特征，CMOS工艺可以适用于反熔丝型OTP存储器件的制造。
发明内容
各种实施例涉及反熔丝型非易失性存储单元、其阵列及其操作方法。
根据一个实施例，反熔丝型非易失性存储单元包括：半导体层，具有第一导电类型；结区和沟槽隔离层，结区具有第二导电类型，结区和沟槽隔离层设置在半导体层的上部内、通过沟道区彼此间隔开；反熔丝绝缘图案，设置在沟道区上；栅电极，设置在反熔丝绝缘图案上；栅间隔件，设置在反熔丝绝缘图案和栅电极的侧壁上；字线，与栅电极连接；以及位线，与结区连接。如果将第一偏置电压和第二偏置电压分别施加至字线和位线，则反熔丝绝缘图案被击穿。
根据另一个实施例，反熔丝型非易失性存储单元包括：半导体层，具有第一导电类型；第一结区和第二结区，第一结区具有第二导电类型，第二结区具有第二导电类型，第一结区和第二结区设置在半导体层的上部内、通过沟道区间隔开；反熔丝绝缘图案，设置在沟道区上；栅电极，设置在反熔丝绝缘图案上；栅间隔件，设置在反熔丝绝缘图案和栅电极的侧壁上；字线，与栅电极连接；以及位线，与第一结区连接。当第二结区被浮置时，反熔丝绝缘图案通过将第一偏置电压和第二偏置电压分别施加至字线和位线而被击穿。
根据另一个实施例，提供了一种反熔丝型非易失性存储(NVM)单元阵列。反熔丝型NVM单元阵列包括多个有源区，所述多个有源区限定在第一导电类型的阱区内，在第一方向上延伸，并且在与第一方向相交的第二方向上彼此间隔开。第二导电类型的第一结区和第二导电类型的第二结区在第一方向上交替地设置在多个有源区中的每个内。多个栅电极在第二方向上延伸，并且在第一方向上彼此间隔开。多个栅电极中的每个与多个有源区相交。多个栅间隔件分别设置在多个栅电极的侧壁上。多个字线分别与多个栅电极连接。多个位线与第一结区连接。多个位线中的每个与设置在多个有源区中的任意一个内的第一结区连接。
根据另一个实施例，提供了一种反熔丝型非易失性存储(NVM)单元阵列。反熔丝型NVM单元阵列包括：多个字线，分别设置在多个列内；多个位线，分别设置在与多个字线相交的多个行内；以及多个反熔丝型NVM单元，分别位于多个字线与多个位线的交叉点处。多个反熔丝型NVM单元中的每个包括：栅电极，与多个字线中的任意一个连接；漏极，与多个位线中的任意一个连接；以及源极，被浮置。组成多个行中的每个行的反熔丝型NVM单元的漏极与多个位线中的任意一个连接。组成多个列中的每个列的反熔丝型NVM单元的栅电极与多个字线中的任意一个连接。
附图说明
鉴于附图和所附具体描述，本发明的各种实施例将变得更加显然，其中：
图1为图示了根据一个实施例的反熔丝型NVM单元的剖视图；
图2为图示了图1中所示的反熔丝型NVM单元的编程方法的剖视图；
图3为图示了图1中所示的反熔丝型NVM单元的读取方法的剖视图；
图4为图示了根据另一个实施例的反熔丝型NVM单元的剖视图；
图5为图示了根据一个实施例的反熔丝型NVM单元阵列的布局图；
图6为沿着图5中的I-I'线截取的剖视图；
图7为图5中所示的反熔丝型NVM单元阵列的等效电路图；
图8为图示了图5中所示的反熔丝型NVM单元阵列的编程方法的等效电路图；
图9为图示了图8中所示的反熔丝型NVM单元阵列中的选中存储单元的编程操作和与图8中的选中存储单元共享位线的未选中存储单元的编程禁止操作的剖视图；
图10为图示了与图8中所示的反熔丝型NVM单元阵列的选中存储单元共享字线的未选中存储单元的编程禁止操作的剖视图；
图11为图示了与图8中所示的反熔丝型NVM单元阵列的选中存储单元不共享任何字线和任何位线的未选中存储单元的编程禁止操作的剖视图；
图12为图示了图5中所示的反熔丝型NVM单元阵列的读取方法的等效电路图；
图13为图示了图12中所示的反熔丝型NVM单元阵列中的选中存储单元的读取操作和与图12中的选中存储单元共享位线的未选中存储单元的读取禁止操作的剖视图；以及
图14为图示了与图12中所示的反熔丝型NVM单元阵列的选中存储单元共享字线的未选中存储单元的读取禁止操作的剖视图。
具体实施方式
将理解的是，尽管术语第一、第二、第三等在本文中可以用于描述各种元件，但是这些元件不应当受限于这些术语。这些术语仅用于将一个元件与另一个元件区分开。因而，在不脱离本发明的教导的情况下，在一些实施例中的第一元件可以在其它的实施例中被称为第二元件。
还将理解的是，当一个元件被称为位于另一个元件“之下”、“下方”、“下面”、“下部”、“上”、“之上”、“上面”、“上部”、“侧面”或者“旁边”时，该元件可以直接接触其它的元件，或者在它们之间还可以存在至少一个中间元件。因此，在本文中使用的诸如“之下”、“下方”、“下面”、“下部”、“上”、“之上”、“上面”、“上部”、“侧面”、“旁边”的术语仅出于描述特定实施例的目的，并非旨在限制本发明的范围。用于描述元件或者层之间的关系的其它词语应当以相似的方式来解释，例如，“在…之间”与“直接在…之间”或者“与…相邻”与“直接与…相邻”。
还将理解的是，当一个元件被称为与另一个元件“连接”或者“耦接”时，该元件可以与其它的元件直接连接或者耦接，或者可以存在中间元件。相反地，当一个元件被称为与另一个元件“直接连接”或者“直接耦接”时，不存在中间元件。
图1为图示了根据一个实施例的反熔丝型非易失性存储器(NVM)单元100的剖视图。
参见图1，反熔丝型NVM单元100可以具有半金属氧化物半导体(MOS)晶体管结构。具体地，沟槽隔离层115可以设置在具有第一导电类型(例如，P型)的半导体层110的第一上部内。在一些实施例中，半导体层110可以为掺杂有P型杂质的半导体衬底。可替选地，半导体层110可以为形成在半导体衬底内的P型结区，例如P型阱区。具有与第一导电类型相反的第二导电类型(例如，N型)的结区130可以设置在P型半导体层110的第二上部区内。金属硅化物层132可以设置在N型结区130的上表面的一部分上。
在沟槽隔离层115与N型结区130之间的P型半导体层110的上部可以限定为沟道区120。N型结区130可以仅包括轻掺杂漏极(LDD)结构区的N型深区，而不包括N型延伸区。
反熔丝绝缘图案150和栅电极160可以顺序地层叠在沟道区120上。在一些实施例中，反熔丝绝缘图案150可以包括氧化物层。栅电极160可以包括掺杂有N型杂质的多晶硅层。反熔丝绝缘图案150和栅电极160可以设置在沟道区120的一部分上，并且可以延伸至沟槽隔离层115的一部分上。
栅间隔件170可以设置在反熔丝绝缘图案150和栅电极160的侧壁上。栅间隔件170可以覆盖与N型结区130相邻的沟道区120。栅间隔件170可以在用于形成N型结区130的离子注入工艺期间用作离子注入掩模。因而，N型结区130的侧壁可以与相邻于N型结区130的栅间隔件170的外侧壁对齐。
栅电极160可以在水平方向上通过栅间隔件170的宽度而与N型结区130间隔开。在与N型结区130相反的反熔丝绝缘图案150和栅电极160的侧壁上的栅间隔件170可以设置在沟槽隔离层115上。
硅化阻挡层180可以设置在金属硅化物层132与栅间隔件170之间的N型结区130的上表面上、栅间隔件170的外侧壁上、栅电极160的上表面上以及沟槽隔离层115的上表面的一部分上。在形成金属硅化物层132时，硅化阻挡层180可以防止相邻于沟道区120的N型结区130的一部分的硅化和栅电极160的硅化。硅化阻挡层180可以具有包括顺序层叠的多个绝缘层的多层结构。
栅电极160可以与字线WL连接，而N型结区130可以经由金属硅化物层132与位线BL连接。在P型半导体层110接地的情况下，根据经由位线BL施加至N型结区130的偏压和经由字线WL施加至栅电极160的偏压，反熔丝型NVM单元100可以被编程或者可以处于读取状态下。
如果反熔丝型NVM单元100被编程，则反熔丝绝缘图案160可以被击穿，以提供对应于沟道区120与栅电极160之间的电线短路的电阻路径。在这种情况下，如果栅电极160具有N型导电性，并且在P型沟道区120中不形成反型层，则N型栅电极160、P型沟道区120和N型结区130可以组成双极结型晶体管(BJT)。
图2为图示了图1中所示的反熔丝型NVM单元100的编程方法的剖视图。在图2中，如图1中所使用的相同的附图标记表示相同的元件。
参见图2，为了编程反熔丝型NVM单元100，可以将P型半导体层110和位线BL接地，并且可以将正编程电压(例如，+5伏)施加至字线WL。施加至字线WL的正编程电压(例如，+5V)可以高于具有MOS结构的反熔丝型NVM单元100的阈值电压和反熔丝绝缘图案150的击穿电压。因而，如果将正编程电压(例如，+5V)施加至字线WL，则N型反型层122形成在沟道区120内。如果忽略位线BL与N型反型层122之间的压降，则施加至位线BL的接地电压可以被传输至N型反型层122。
在以上偏压条件下，穿过反熔丝绝缘图案150可以产生正编程电压(例如，+5伏)与接地电压之间的电压差。由于该电压差大于反熔丝图案150的击穿电压，所以反熔丝绝缘图案150可以被击穿，以在N型栅电极160与N型反型层122之间提供电阻路径(图3的155)。由于在栅电极160与N型结区130之间不存在垂直重叠区，所以电阻路径155可以形成在栅电极160与半导体层110之间的垂直重叠区内。
图3为图示了图1中所示的反熔丝型NVM单元100的读取方法的剖视图。在图3中，如图1中所使用的相同的附图标记表示相同的元件。
参见图3，为了读取存储在反熔丝型NVM单元100内的数据，可以将P型半导体层110和位线BL接地，并且可以将正读取电压(例如，+1伏)施加至字线WL。施加至字线WL的正读取电压(例如，+1V)可以高于具有MOS结构的反熔丝型NVM单元100的阈值电压，并且可以低于反熔丝绝缘图案150的击穿电压。因而，如果将正读取电压(例如，+1V)施加至字线WL，则N型反型层122形成在沟道区120内。如果忽略位线BL与N型反型层122之间的压降，则施加至位线BL的接地电压可以被传输至N型反型层122。
在以上偏压条件下，穿过反熔丝绝缘图案150可以产生正读取电压(例如，+1伏)与接地电压之间的电压差。在这种情况下，从字线WL流向位线BL的电流可以根据反熔丝绝缘图案150中的电阻路径155的存在或者不存在来确定。具体地，如果反熔丝型NVM单元100被编程为在反熔丝绝缘图案150内提供电阻路径155，则电流可以如图3的箭头124所示从字线WL经由电阻路径155流向位线BL。相反地，如果反熔丝型NVM单元100未被编程，则不提供电阻路径155，并且没有电流从字线WL流向位线BL。因此，存储在反熔丝型NVM单元100的数据可以通过感测流经位线BL的电流来读出。
图4为图示了根据另一个实施例的反熔丝型NVM单元200的剖视图。
参见图4，反熔丝型NVM单元200可以具有全MOS晶体管结构。具体地，第一N型结区230和第二N型结区240可以分别设置在P型半导体层210的第一上部和第二上部内。在一些实施例中，P型半导体层210可以为掺杂有P型杂质的半导体衬底。可替选地，P型半导体层210可以为形成在半导体衬底内的P型结区，例如P型阱区。金属硅化物层232可以设置在第一N型结区230的上表面的一部分上。
在第一N型结区230与第二N型结区240之间的P型半导体层210的上部可以限定为沟道区220。第一N型结区230可以仅包括轻掺杂漏极(LDD)结构区的N型深区，而不包括N型延伸区。
反熔丝绝缘图案250和栅电极260可以顺序地层叠在沟道区220上。在一些实施例中，反熔丝绝缘图案250可以包括氧化物层。栅电极260可以包括掺杂有N型杂质的多晶硅层。反熔丝绝缘图案250和栅电极260可以设置在沟道区220的一部分上。
栅间隔件270可以设置在反熔丝绝缘图案250和栅电极260的侧壁上。栅间隔件270可以设置成覆盖与N型结区230相邻的沟道区220。栅间隔件270可以在用于形成N型结区230的离子注入工艺期间用作离子注入掩模。因而，第一N型结区230的侧壁可以与相邻于第一N型结区230的栅间隔件270的外侧壁对齐。因此，栅电极260可以在水平方向上通过栅间隔件270的宽度而与第一N型结区230间隔开。
栅间隔件270还可以设置成覆盖与第二N型结区240相邻的沟道区220。栅间隔件270可以在用于形成第二N型结区240的离子注入工艺期间用作离子注入掩模。因而，第二N型结区240的侧壁可以与相邻于第二N型结区240的栅间隔件270的外侧壁对齐。因此，栅电极260可以在水平方向上通过栅间隔件270的宽度而与第二N型结区240间隔开。
硅化阻挡层280可以设置在金属硅化物层232与栅间隔件270之间的第一N型结区230的上表面上、栅间隔件270的外侧壁上、栅电极260的上表面上以及第二N型结区240的上表面上。在形成金属硅化物层232时，硅化阻挡层280可以防止相邻于沟道区220的第一N型结区230的一部分的硅化、栅电极260的硅化以及第二N型结区240的硅化。硅化阻挡层280可以具有包括顺序层叠的多个绝缘层的多层结构。
栅电极260可以与字线WL连接，而第一N型结区230可以经由金属硅化物层232与位线BL连接。第二N型结区240可以被浮置。在P型半导体层210接地的情况下，根据经由位线BL施加至第一N型结区230的偏压和经由字线WL施加至栅电极260的偏压，反熔丝型NVM单元200可以被编程或者可以在读取状态下。第二N型结区240不会影响反熔丝型NVM单元200的编程操作和读取操作。
反熔丝型NVM单元200的编程和读取方法可以与参照图2和图3所描述的反熔丝型NVM单元100的编程和读取方法大体上相同。如果反熔丝型NVM单元200被编程，则反熔丝绝缘图案250可以被击穿，以提供对应于沟道区220与栅电极260之间的电线短路的电阻路径。在这种情况下，如果栅电极260具有N型导电性，并且在P型沟道区220内不形成反型层，则N型栅电极260、P型沟道区220和第一N型结区230可以组成双极结型晶体管(BJT)。
图5为图示了根据一个实施例的反熔丝型NVM单元阵列300的布局图。反熔丝型NVM单元阵列300可以通过二维地排列图4中所示的反熔丝型NVM单元200来配置。可替选地，反熔丝型NVM单元阵列300可以通过二维地排列图1中所示的反熔丝型NVM单元100来配置。
参见图5，反熔丝型NVM单元阵列300可以包括设置在P型阱区310内的第一有源区311至第四有源区314。第一有源区311至第四有源区314中的每个可以设置成具有在第一方向(例如，水平方向)上延伸的条形状。第一有源区311至第四有源区314可以在第二方向(例如，与第一方向交叉的垂直方向)上彼此间隔开。
多个第一N型结区331a至331d和多个第二N型结区341a至341e可以设置在第一有源区311内。在一些实施例中，第二N型结区341a至341e和第一N型结区331a至331d可以在第一方向上从第一有源区311的一个端部向第一有源区311的另一个端部交替地排列。多个第一N型结区332a至332d和多个第二N型结区342a至342e可以设置在第二有源区312内。在一些实施例中，第二N型结区342a至342e和第一N型结区332a至332d可以在第一方向上从第二有源区312的一个端部向第二有源区312的另一个端部交替地排列。多个第一N型结区333a至333d和多个第二N型结区343a至343e可以设置在第三有源区313内。在一些实施例中，第二N型结区343a至343e和第一N型结区333a至333d可以在第一方向上从第三有源区313的一个端部向第三有源区313的另一个端部交替地排列。多个第一N型结区334a至334d和多个第二N型结区344a至344e可以设置在第四有源区314内。在一些实施例中，第二N型结区344a至344e和第一N型结区334a至334d可以在第一方向上从第四有源区314的一个端部向第四有源区314的另一个端部交替地排列。
第一栅电极361至第八栅电极368可以设置为穿过第一有源区311至第四有源区314。具体地，第一栅电极361可以在第二方向上延伸，以重叠于第一N型结区331a与第二N型结区341a之间的第一有源区311、第一N型结区332a与第二N型结区342a之间的第二有源区312、第一N型结区333a与第二N型结区343a之间的第三有源区313以及第一N型结区334a与第二N型结区344a之间的第四有源区314。
第二栅电极362可以在第二方向上延伸，以重叠于第一N型结区331a与第二N型结区341b之间的第一有源区311、第一N型结区332a与第二N型结区342b之间的第二有源区312、第一N型结区333a与第二N型结区343b之间的第三有源区313以及第一N型结区334a与第二N型结区344b之间的第四有源区314。
第三栅电极363可以在第二方向上延伸，以重叠于第一N型结区331b与第二N型结区341b之间的第一有源区311、第一N型结区332b与第二N型结区342b之间的第二有源区312、第一N型结区333b与第二N型结区343b之间的第三有源区313以及第一N型结区334b与第二N型结区344b之间的第四有源区314。
第四栅电极364可以在第二方向上延伸，以重叠于第一N型结区331b与第二N型结区341c之间的第一有源区311、第一N型结区332b与第二N型结区342c之间的第二有源区312、第一N型结区333b与第二N型结区343c之间的第三有源区313以及第一N型结区334b与第二N型结区344c之间的第四有源区314。
第五栅电极365可以在第二方向上延伸，以重叠于第一N型结区331c与第二N型结区341c之间的第一有源区311、第一N型结区332c与第二N型结区342c之间的第二有源区312、第一N型结区333c与第二N型结区343c之间的第三有源区313以及第一N型结区334c与第二N型结区344c之间的第四有源区314。
第六栅电极366可以在第二方向上延伸，以重叠于第一N型结区331c与第二N型结区341d之间的第一有源区311、第一N型结区332c与第二N型结区342d之间的第二有源区312、第一N型结区333c与第二N型结区343d之间的第三有源区313以及第一N型结区334c与第二N型结区344d之间的第四有源区314。
第七栅电极367可以在第二方向上延伸，以重叠于第一N型结区331d与第二N型结区341d之间的第一有源区311、第一N型结区332d与第二N型结区342d之间的第二有源区312、第一N型结区333d与第二N型结区343d之间的第三有源区313以及第一N型结区334d与第二N型结区344d之间的第四有源区314。
第八栅电极368可以在第二方向延伸，以重叠于第一N型结区331d与第二N型结区341e之间的第一有源区311、第一N型结区332d与第二N型结区342e之间的第二有源区312、第一N型结区333d与第二N型结区343e之间的第三有源区313以及第一N型结区334d与第二N型结区344e之间的第四有源区314。
在一些实施例中，第一栅电极361至第八栅电极368中的每个可以以直角与第一有源区311至第四有源区314相交，以具有在第二方向上延伸的条形状。第一栅间隔件371至第八栅间隔件378可以分别设置在第一栅电极361至第八栅电极368的侧壁上。
尽管在图5中未示出，但是反熔丝绝缘图案可以设置在第一栅电极361至第八栅电极368与第一有源区311至第四有源区314之间。
第一栅电极361和第一栅间隔件371可以延伸，以与第一N型结区331a至334a与第二N型结区341a至344a之间的沟道区重叠，而第二栅电极362和第二栅间隔件372可以延伸，以与第一N型结区331a至334a与第二N型结区341b至344b之间的沟道区重叠。
第三栅电极363和第三栅间隔件373可以延伸，以与第一N型结区331b至334b与第二N型结区341b至344b之间的沟道区重叠，而第四栅电极364和第四栅间隔件374可以延伸，以与第一N型结区331b至334b与第二N型结区341c至344c之间的沟道区重叠。
第五栅电极365和第五栅间隔件375可以延伸，以与第一N型结区331c至334c与第二N型结区341c至344c之间的沟道区重叠，而第六栅电极366和第六栅间隔件376可以延伸，以与第一N型结区331c至334c与第二N型结区341d至344d之间的沟道区重叠。
第七栅电极367和第七栅间隔件377可以延伸，以与第一N型结区331d至334d与第二N型结区341d至344d之间的沟道区重叠，而第八栅电极368和第八栅间隔件378可以延伸，以与第一N型结区331d至334d与第二N型结区341e至344e之间的沟道区重叠。
因而，当从平面图观察时，在第一栅电极371至第八栅电极378中的两个相邻的栅电极可以彼此间隔开如下的距离：第一方向上的每个第一N型结区的宽度与第一方向上的第一栅间隔件371至第八栅间隔件378中的每个的宽度的两倍相加之和，或者第一方向上的每个第二N型结区的宽度与第一方向上的第一栅间隔件371至第八栅间隔件378中的每个的宽度的两倍相加之和。
第一栅电极361至第八栅电极368可以分别与第一字线WL1至第八字线WL8连接。第一有源区311中的第一N型结区331a至331d可以分别经由接触部391a至391d与第一位线BL1连接。第二有源区312中的第一N型结区332a至332d可以分别经由接触部392a至392d与第二位线BL2连接。第三有源区313中的第一N型结区333a至333d可以分别经由接触部393a至393d与第三位线BL3连接。第四有源区314中的第一N型结区334a至334d可以分别经由接触部394a至394d与第四位线BL4连接。P型阱区310可以经由接触部395与P阱偏压线PWL连接。
图6为沿着图5中的线I-I'截取的剖视图。
参见图6，沟道隔离层315可以设置在具有P型阱区310的衬底301的上部内。第一有源区311可以通过沟槽隔离层315来限定。第一有源区311可以被P型阱区310所包围。第二N型结区341a至341e和第一N型结区331a至331d可以交替地排列在限定在P型阱区310内的第一有源区311的上部内。
在第一N型结区331a至331d与第二N型结区341a至341e之间的P型阱区310的上部或者第一有源区311可以限定为沟道区。例如，在第二N型结区341a与第一N型结区331a之间的P型阱区310的上部可以限定为第一沟道区441a。在第一N型结区331a与第二N型结区341a之间的P型阱区310的上部可以限定为第二沟道区441b。在第二N型结区341b与第一N型结区331b之间的P型阱区310的上部可以限定为第三沟道区441c。在第一N型结区331b与第二N型结区341c之间的P型阱区310的上部可以限定为第四沟道区441d。在第二N型结区341c与第一N型结区331c之间的P型阱区310的上部可以限定为第五沟道区441e。在第一N型结区331c与第二N型结区341d之间的P型阱区310的上部可以限定为第六沟道区441f。在第二N型结区341d与第一N型结区331d之间的P型阱区310的上部可以限定为第七沟道区441g。在第一N型结区331d与第二N型结区341e之间的P型阱区310的上部可以限定为第八沟道区441h。
第一反熔丝绝缘图案351至第八反熔丝绝缘图案358可以分别设置在第一沟道区441a至第八沟道区441h上。第一栅电极361至第八栅电极368可以分别层叠在第一反熔丝绝缘图案351至第八反熔丝绝缘图案358上。第一栅间隔件361至第八栅间隔件368可以分别设置在第一栅电极361至第八栅电极368的侧壁上。第一栅间隔件361至第八栅间隔件368可以分别延伸至第一反熔丝绝缘图案351至第八反熔丝绝缘图案358上。第一栅电极361至第八栅电极368可以分别与第一字线WL1至第八字线WL8连接。第一N型结区331a至331d可以共同连接至第一位线BL1。第二N型结区341a至341e可以被浮置。
图7为图5中所示的反熔丝型NVM单元阵列300的等效电路图。
参见图7，反熔丝型NVM单元阵列300可以包括多个字线(例如，第一字线WL1至第八字线WL8)和多个位线(例如，第一位线BL1至第四位线BL4)。字线的数目和位线的数目不限于图7中所示的示例。
第一字线WL1至第八字线WL8可以设置成与第一位线BL1至第四位线BL4相交。多个单位单元411至418、421至428、431至438以及441至448可以分别位于第一字线WL1至第八字线WL8与第一位线BL1至第四位线BL4的交叉点处。
单位单元411至418可以设置在第一行中，并且可以彼此共享第一位线BL1。单位单元421至428可以设置在第二行中，并且可以彼此共享第二位线BL2。单位单元431至438可以设置在第三行中，并且可以彼此共享第三位线BL3。单位单元441至448可以设置在第四行中，并且可以彼此共享第四位线BL4。单位单元411、421、431和441可以设置在第一列中，并且可以彼此共享第一字线WL1。单位单元412、422、432和442可以设置在第二列中，并且可以彼此共享第二字线WL2。单位单元413、423、433和443可以设置在第三列中，并且可以彼此共享第三字线WL3。单位单元414、424、434和444可以设置在第四列中，并且可以彼此共享第四字线WL4。单位单元415、425、435和445可以设置在第五列中，并且可以彼此共享第五字线WL5。单位单元416、426、436和446可以设置在第六列中，并且可以彼此共享第六字线WL6。单位单元417、427、437和447可以设置在第七列中，并且可以彼此共享第七字线WL7。单位单元418、428、438和448可以设置在第八列中，并且可以彼此共享第八字线WL8。
单位单元411至418、421至428、431至438和441至448中的每个可以对应于参照图1所述的反熔丝型存储单元100或者参照图4所述的反熔丝型存储单元200。例如，位于第一行和第一列交叉点处的单位单元411可以具有：与第一位线BL1连接的漏极D11、被浮置的源极S11以及与第一字线WL1连接的栅电极G11。类似地，位于第一行和第二列的交叉点处的单位单元412可以具有：与第一位线BL1连接的漏极D12、被浮置的源极S12以及与第二字线WL2连接的栅电极G12。在每个行中，连接至第i字线Wli的一个单位单元(其中，“i”表示奇数)可以与连接至第(i+1)字线WLi+1的另一个单位单元共享漏极。此外，在每个行中，连接至第i字线WLi的一个单位单元与连接至第(i-1)字线WLi-1的另一个单位单元共享源极。
图8为图5中所示的反熔丝型NVM单元阵列300的编程操作的等效电路图。反熔丝型NVM单元阵列300的编程操作将结合一个示例来描述，其中，位于第二行和第三列的交叉点处的单位单元423(在下文中，被称为选中单位单元)被选择性地编程。
如图8中所示，为了编程选中单位单元423，在将P型阱区310接地时，可以将正编程电压(例如，+5伏)施加至与选中单元423连接的第三字线WL3，并且可以将正字线电压(例如，+2.5伏)施加至其余的字线WL1、WL2以及WL4至WL8。正编程电压可以高于反熔丝绝缘图案的击穿电压，而正字线电压可以低于反熔丝绝缘图案的击穿电压。另外，可以将接地电压施加至与选中单位单元423连接的第二位线BL2，并且可以将正位线电压(例如，+2.5伏)施加至其余位线BL1、BL3和BL4。正位线电压可以低于反熔丝绝缘图案的击穿电压。在一些实施例中，正位线电压可以等于正字线电压。
在以上编程偏压状态下，选中单位单元423的反熔丝绝缘图案可以被击穿，以提供电阻路径。因此，选中单位单元423可以被编程。在选中单位单元423被编程时，未选中单位单元(例如，与选中单位单元423共享第三字线WL3的、位于第一行和第三列的交叉点处的单位单元413)的编程操作可以被禁止。另外，在选中单位单元423被编程时，其它的未选中单位单元(例如，与选中单位单元423共享第二位线BL2的、位于第二行与第二列的交叉点处的单位单元422和位于第二行和第四列的交叉点处的单位单元424)的编程操作也可以被禁止。此外，在选中单位单元423被编程时，其余的未选中单位单元(例如，不与选中单位单元423共享第三字线WL3和第二位线BL2的、位于第一行和第二列的交叉点处的单位单元412)的编程操作也可以被禁止。
图9为图示了图8中所示的反熔丝型NVM单元阵列300中的选中存储单元423的编程机制以及与图8中的选中存储单元423共享第二位线BL2的未选中存储单元422和424的编程禁止机制的剖视图。
参见图9，由于将正编程电压(例如，+5伏)施加至第三字线WL3，反型层322c可以形成在选中存储单元423的沟道区内。在这种情况下，施加至第二位线BL2的接地电压可以经由第一N型结区332b传输至反型层322c。因而，穿过选中单位单元423的栅电极363与反型层322c之间的反熔丝绝缘图案353可以产生5伏的电压差。该5伏的电压差可以引起反熔丝绝缘图案353的击穿现象，以在反熔丝绝缘图案353中形成电阻路径523。
由于将正字线电压(例如，+2.5伏)施加至第二字线WL2，所以反型层322b可以形成在位于第二行和第二列的交叉点处并且与选中单位单元423共享第二位线BL2的未选中单位单元422的沟道区内。在这种情况下，施加至第二位线BL2的接地电压可以经由第一N型结区332a传输至反型层322b。因而，穿过未选中单位单元422的栅电极362与反型层322b之间的反熔丝绝缘图案352可以产生2.5伏的电压差。由于该2.5伏的电压差小于反熔丝绝缘图案352的击穿电压，所以未选中单位单元422可以不被编程。
类似地，由于将正字线电压(例如，+2.5伏)施加至第四字线WL4，所以反型层322d可以形成在位于第二行和第四列的交叉点处并且与选中单位单元423共享第二位线BL2的未选中单位单元424的沟道区内。在这种情况下，施加至第二位线BL2的接地电压可以经由第一N型结区332b传输至反型层322d。因而，穿过未选中单位单元424的栅电极364与反型层322d之间的反熔丝绝缘图案354可以产生2.5伏的电压差。由于该2.5伏的电压差小于反熔丝绝缘图案354的击穿电压，所以未选中单位单元424可以不被编程。
当选中单位单元423被编程时，第二N型结区342b和342c可以被浮置。与选中单位单元423共享第二位线BL2的其它的未选中单位单元的编程操作还可以通过与上述相同的机制来禁止。
图10为图示了与图8中的选中存储单元423共享第三字线WL3的未选中存储单元413的编程禁止机制的剖视图。
参见图10，由于将正编程电压(例如，+5伏)施加至第三字线WL3，所以反型层321c可以形成在未选中存储单元413的沟道区内，所述未选中存储单元413位于第一行与第三列的交叉点处，并且与选中存储单元423共享第三字线WL3。在这种情况下，施加至第一位线BL1的正位线电压(例如，2.5伏)可以经由第一N型结区331b而传输至反型层321c。因而，穿过未选中单位单元413的栅电极与反型层321c之间的反熔丝绝缘图案可以产生2.5伏的电压差。由于该2.5伏的电压差小于未选中单位单元413的反熔丝绝缘图案的击穿电压，所以未选中单位单元413可以不被编程。
与选中单位单元423共享第三字线WL3的其它的未选中单位单元的编程操作还可以通过与上述相同的机制来禁止。
图11为图示了不与图8中的选中存储单元423共享任何字线和任何位线的未选中存储单元412的编程禁止机制的剖视图。
参见图11，由于将正字线电压(例如，+2.5伏)施加至第二字线WL2，所以反型层321b可以形成在未选中存储单元412的沟道区内，所述未选中存储单元412位于第一行和第二列的交叉点处，并且不与选中存储单元423共享任何字线和任何位线。在这种情况下，施加至第一位线BL1的正位线电压(例如，2.5伏)可以经由第一N型结区331a而传输至反型层321b。因而，穿过未选中单位单元412的栅电极与反型层321b之间的反熔丝绝缘图案不产生电压差。因此，未选中单位单元412可以不被编程。
不与选中单位单元423共享任何字线和任何位线的其它的未选中单位单元的编程操作还可以通过与上述相同的机制来禁止。
图12为图示了图5中所示的反熔丝型NVM单元阵列300的读取操作的等效电路图。反熔丝型NVM单元阵列300的读取操作将结合一个示例来描述，其中，位于第二行和第三列的交叉点处的单位单元423内所存储的数据被选择性地读出。具体地，假设选中单位单元423具有编程状态，以在其中包括电阻路径523。
如图12中所示，为了读取选中单位单元423，在P型阱区310被接地时，可以将正读取电压(例如，+1伏)施加至与选中单位单元423连接的第三字线WL3，并且可以将接地电压施加至其余的字线WL1、WL2以及WL4至WL8。正读取电压可以高于选中单位单元423的阈值电压。另外，可以将接地电压施加至与选中单位单元423连接的第二位线BL2,并且可以将正位线电压(例如，+1伏)施加至其余的位线BL1、BL3和BL4。正位线电压可以等于正读取电压。
在以上读取偏压状态下，由于电阻路径523的存在，因而电流路径可以形成在与选中单位单元423连接的第三字线WL3和第二位线BL2之间。即，由于1伏的电压差产生在第三字线WL3与第二位线BL2之间，所以电流可以从第三字线WL3流向第二位线BL2。在这种情况下，可以通过感测流经电阻路径523和第二位线BL2的电流而认为选中单位单元423被编程。
在读取选中单位单元423时，无论未选中单位单元是否被编程，都可以不读出存储在未选中单位单元内的数据。例如，在存储在选中单位单元423内的数据被读出时，如下的未选中单位单元的读取操作可以被禁止：例如位于第一行和第三列的交叉点处的、与选中单位单元423共享第三字线WL3的单位单元413；例如与选中单位单元423共享第二位线BL2的、位于第二行和第二列的交叉点处的单位单元422和位于第二行和第四列的交叉点处的单位单元424；例如位于第一行和第二列的交叉点处的、不与选中单位单元423共享任何字线和任何位线的单位单元412。
图13为图示了图12中所示的反熔丝型NVM单元阵列300中的选中存储单元423的读取操作和与图12中的选中存储单元423共享第二位线BL2的未选中存储单元422和424的读取禁止操作的剖视图。
参见图13，由于将正读取电压(例如，+1伏)施加至第三字线WL3，所以反型层322c可以形成在选中存储单元423的沟道区内。在这种情况下，施加至第二位线BL2的接地电压可以经由第一N型结区332b传输至反型层322c。因而，穿过选中单位单元423的栅电极363与反型层322c之间的反熔丝绝缘图案353可以产生1伏的电压差。该1伏的电压差可以产生从第三字线WL经由栅电极363、电阻路径523、反型层322c和第一N型结区332b流向第二位线BL2的电流。
由于将接地电压施加至第二字线WL2，所以在未选中单位单元422的沟道区内可以不形成反型层，所述未选中单位单元422位于第二行和第二列的交叉点处，并且与选中单位单元423共享第二位线BL2。因而，未选中单位单元422的栅电极362可以与对应于未选中单位单元422的漏极区的第一N型结区332a电绝缘。即使未选中单位单元422具有编程状态，以在其反熔丝绝缘图案中包括电阻路径，但是由于第二字线WL2和第二位线BL2都接地，所以不会有电流从第二字线WL2流向第二位线BL2。因此，选中单位单元423的读取操作可以不受未选中单位单元422的影响。
另外，由于将接地电压施加至第四字线WL4，所以在未选中单位单元424的沟道区内可以不形成反型层，所述未选中单位单元424位于第二行和第四列的交叉点处，并且与选中单位单元423共享第二位线BL2。因而，未选中单位单元424的栅电极364可以与对应于未选中单位单元424的漏极区的第一N型结区332b电绝缘。即使未选中单位单元424具有编程状态，以在其反熔丝绝缘图案中包括电阻路径，但是由于第四字线WL4和第二位线BL2都接地，所以不会有电流从第四字线WL4流向第二位线BL2。因此，选中单位单元423的读取操作可以不受未选中单位单元424的影响。此外，在执行选中单位单元423的读取操作时，通过与如上所述相同的机制可以不读出存储在与选中单位单元423共享第二位线BL2的其它未选中单位单元中的数据。
图14为图示了与如图12中所示的反熔丝型NVM单元阵列300的选中存储单元423共享第三字线WL3的未选中存储单元413的读取禁止机制和不与图12的选中存储单元423共享任何字线和任何位线的未选中存储单元412和414的读取禁止机制的剖视图。
参见图14，由于将正读取电压(例如，+1伏)施加至第三字线WL3，所以反型层312c可以形成在与选中存储单元423共享第三字线WL3的未选中存储单元413的沟道区内。在这种情况下，施加至第一位线BL1的正位线电压(例如，+1伏)可以经由第一N型结区332b而传输至反型层312c。因而，即使未选中单位单元413具有编程状态，以在其反熔丝绝缘图案中包括电阻路径513，但是由于在第三字线WL3与第一位线BL之间未产生电压差，所以不会有电流从第三字线WL3流向第一位线BL1。因此，未选中单位单元413不会影响选中单位单元423的读取操作。
由于将接地电压施加至第二字线WL2，所以在未选中存储单元412的沟道区内可以不形成反型层，所述未选中存储单元412位于第一行和第二列的交叉点处，并且与未选中单位单元413共享第一位线BL1。另外，由于P型阱区310接地，并且将正位线电压(例如，+1伏)施加至第一N型结区332a，所以可以将反相偏压施加在P型阱区310与第一N型结区332a之间。因而，即使未选中单位单元412具有编程状态，以在其反熔丝绝缘图案352中包括电阻路径，也不会有电流流经未选中单位单元412。
由于将接地电压施加至第四字线WL4，所以在未选中存储单元414的沟道区内可以不形成反型层，所述未选中存储单元414位于第一行和第四列的交叉点处，并且与未选中单位单元413共享第一位线BL1。另外，由于P型阱区310接地，并且将正位线电压(例如，+1伏)施加至第一N型结区332b，所以可以将反相偏压施加在P型阱区310与第一N型结区332b之间。因而，即使未选中单位单元414具有编程状态，以在其反熔丝绝缘图案354中包括电阻路径，也不会有电流流经未选中单位单元414。
如上所述，如果执行选中单位单元的读取操作，则可以通过感测流经与选中单位单元连接的字线和位线的电流而读出存储在选中单位单元中的数据。在这种情况下，无论未选中单位单元是否被编程，未选中单位单元不会影响选中单位单元的读取操作。即，在执行选中单位单元的读取操作时，在未选中单位单元中不会产生潜行电流路径，以防止反熔丝型NVM单元阵列发生故障。
以上出于说明性的目的公开了本发明的实施例。本领域的技术人员将理解的是，在不脱离所附权利要求所公开的本发明的范围和精神的情况下，各种修改、添加和替换是可能的。

Claims (7)

1.一种反熔丝型非易失性存储单元，包括：
半导体层，具有第一导电类型；
结区和沟槽隔离层，结区具有第二导电类型，结区和沟槽隔离层设置在半导体层的上部内、通过沟道区彼此间隔开；
反熔丝绝缘图案，设置在沟道区上；
栅电极，设置在反熔丝绝缘图案上，所述栅电极包括掺杂有具有第二导电类型的杂质的多晶硅材料；
栅间隔件，设置在反熔丝绝缘图案和栅电极的侧壁上；
字线，与栅电极连接；以及
位线，与结区连接，
其中，当将第一偏置电压和第二偏置电压分别施加至字线和位线时，反熔丝绝缘图案被击穿，并且当反熔丝绝缘图案被击穿时，栅电极、半导体层和结区组成双极结型晶体管。
2.根据权利要求1所述的反熔丝型非易失性存储单元，其中，第一导电类型为P型，而第二导电类型为N型。
3.根据权利要求1所述的反熔丝型非易失性存储单元，其中，栅电极在水平方向上以与沟道区的表面相邻的栅间隔件的下部宽度而与结区间隔开。
4.根据权利要求3所述的反熔丝型非易失性存储单元，其中，栅电极延伸至沟槽隔离层上。
5.根据权利要求3所述的反熔丝型非易失性存储单元，其中，结区与设置在与结区相邻的栅电极的侧壁上的栅间隔件的外侧壁对齐。
6.根据权利要求1所述的反熔丝型非易失性存储单元，还包括设置在结区上的金属硅化物层。
7.根据权利要求1所述的反熔丝型非易失性存储单元，
其中，施加至字线的第一偏置电压高于用于在沟道区内形成反型层的阈值电压和用于击穿反熔丝绝缘图案的击穿电压，以及
其中，施加至位线的第二偏置电压为接地电压。
CN201610543591.6A 2015-12-23 2016-07-11 反熔丝型非易失性存储单元、其阵列及其操作方法 Active CN106910733B (zh)

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