TWI692766B - 反熔絲型非揮發性記憶體單元、其之陣列以及其之操作方法 - Google Patents

反熔絲型非揮發性記憶體單元、其之陣列以及其之操作方法 Download PDF

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Abstract

一種反熔絲型非揮發性記憶體單元包括：半導體層，具有第一導電類型；接面區和溝槽隔離層，接面區具有第二導電類型，接面區和溝槽隔離層設置在半導體層的上部內，並且通過通道區彼此間隔開；反熔絲絕緣圖案，設置在通道區上；閘極電極，設置在反熔絲絕緣圖案上；閘極間隔件，設置在反熔絲絕緣圖案和閘極電極的側壁上；字線，與閘極電極連接；以及位元線，與接面區連接。如果將第一偏置電壓和第二偏置電壓分別施加至字線和位元線，則反熔絲絕緣圖案被擊穿。

Description

反熔絲型非揮發性記憶體單元、其之陣列以及其之操作方法 相關申請案之交互參考
本申請要求於2015年12月23日提交的申請號為10-2015-0184557的韓國專利申請的優先權，其全部內容通過引用合併於此。
本發明的各種實施例涉及非揮發性記憶體裝置，並且更具體地，涉及反熔絲型非揮發性記憶體單元、其陣列及其操作方法。
即使當其電源被中斷時，非揮發性記憶體裝置也能保持它們存儲的資料。這種非揮發性記憶體裝置可以包括：唯讀記憶體(ROM)裝置、一次性可程式化(OTP)記憶體裝置和可重寫記憶體裝置。通常，非揮發性記憶體裝置通過互補金屬氧化物半導體(CMOS)相容工藝來實現。
OTP記憶體裝置可以被分類為熔絲型OTP記憶體裝置或者反熔絲型OTP記憶體裝置。包括在熔絲型OTP記憶體裝置內的每個記憶體單元可以在其被程式化之前提供短路，並且可以在其被程式化之後提供開路。相反地，包括在反熔絲型OTP記憶體裝置內的每個記憶體單元可以在其被程式化之前提供開路，並且可以在其被程式化之後提供短路。考慮到MOS電晶體的特徵，CMOS工藝可以適用於反熔絲型OTP記憶體裝置的製 造。
各種實施例涉及反熔絲型非揮發性記憶體單元、其陣列及其操作方法。
根據一個實施例，反熔絲型非揮發性記憶體單元包括：半導體層，具有第一導電類型；接面區和溝槽隔離層，接面區具有第二導電類型，接面區和溝槽隔離層設置在半導體層的上部內、通過通道區彼此間隔開；反熔絲絕緣圖案，設置在通道區上；閘極電極，設置在反熔絲絕緣圖案上；閘極間隔件，設置在反熔絲絕緣圖案和閘極電極的側壁上；字線，與閘極電極連接；以及位元線，與接面區連接。如果將第一偏置電壓和第二偏置電壓分別施加至字線和位元線，則反熔絲絕緣圖案被擊穿。
根據另一個實施例，反熔絲型非揮發性記憶體單元包括：半導體層，具有第一導電類型；第一接面區和第二接面區，第一接面區具有第二導電類型，第二接面區具有第二導電類型，第一接面區和第二接面區設置在半導體層的上部內、通過通道區間隔開；反熔絲絕緣圖案，設置在通道區上；閘極電極，設置在反熔絲絕緣圖案上；閘極間隔件，設置在反熔絲絕緣圖案和閘極電極的側壁上；字線，與閘極電極連接；以及位元線，與第一接面區連接。當第二接面區被浮接時，反熔絲絕緣圖案通過將第一偏置電壓和第二偏置電壓分別施加至字線和位元線而被擊穿。
根據另一個實施例，提供了一種反熔絲型非揮發性記憶體(NVM)單元陣列。反熔絲型NVM單元陣列包括多個主動區，所述多個主動區限定在第一導電類型的阱區內，在第一方向上延伸，並且在與第一方 向相交的第二方向上彼此間隔開。第二導電類型的第一接面區和第二導電類型的第二接面區在第一方向上交替地設置在多個主動區中的每個內。多個閘極電極在第二方向上延伸，並且在第一方向上彼此間隔開。多個閘極電極中的每個與多個主動區相交。多個閘極間隔件分別設置在多個閘極電極的側壁上。多個字線分別與多個閘極電極連接。多個位元線與第一接面區連接。多個位元線中的每個與設置在多個主動區中的任意一個內的第一接面區連接。
根據另一個實施例，提供了一種反熔絲型非揮發性記憶體(NVM)單元陣列。反熔絲型NVM單元陣列包括：多個字線，分別設置在多個行內；多個位元線，分別設置在與多個字線相交的多個列內；以及多個反熔絲型NVM單元，分別位於多個字線與多個位元線的交叉點處。多個反熔絲型NVM單元中的每個包括：閘極電極，與多個字線中的任意一個連接；汲極，與多個位元線中的任意一個連接；以及源極，被浮接。組成多個列中的每個列的反熔絲型NVM單元的汲極與多個位元線中的任意一個連接。組成多個行中的每個行的反熔絲型NVM單元的閘極電極與多個字線中的任意一個連接。
100‧‧‧反熔絲型NVM單元
110‧‧‧半導體層
115‧‧‧溝槽隔離層
120‧‧‧通道區
122‧‧‧反型層
130‧‧‧接面區
132‧‧‧金屬矽化物層
150‧‧‧反熔絲絕緣圖案
155‧‧‧電阻路徑
160‧‧‧閘極電極
170‧‧‧閘極間隔件
180‧‧‧矽化阻擋層
200‧‧‧反熔絲型NVM單元
210‧‧‧P型半導體層
220‧‧‧通道區
230‧‧‧第一N型接面區
232‧‧‧金屬矽化物層
240‧‧‧第二N型接面區
250‧‧‧反熔絲絕緣圖案
260‧‧‧閘極電極
270‧‧‧閘極間隔件
280‧‧‧矽化阻擋層
300‧‧‧反熔絲型NVM單元陣列
301‧‧‧基板
310‧‧‧P型阱區
311‧‧‧主動區
312‧‧‧第二主動區
312c‧‧‧反型層
313‧‧‧第三主動區
314‧‧‧第四主動區
321b‧‧‧反型層
322b‧‧‧反型層
322c‧‧‧反型層
322d‧‧‧反型層
331a~331d‧‧‧第一N型接面區
332a~332d‧‧‧第一N型接面區
333a~333d‧‧‧第一N型接面區
334a~334d‧‧‧第一N型接面區
341a~341e‧‧‧第二N型接面區
342a~342e‧‧‧第二N型接面區
343a~343e‧‧‧第二N型接面區
344a~344e‧‧‧第二N型接面區
351‧‧‧第一反熔絲絕緣圖案
352‧‧‧第二反熔絲絕緣圖案
353‧‧‧第三反熔絲絕緣圖案
354‧‧‧第四反熔絲絕緣圖案
355‧‧‧第五反熔絲絕緣圖案
356‧‧‧第六反熔絲絕緣圖案
357‧‧‧第七反熔絲絕緣圖案
358‧‧‧第八反熔絲絕緣圖案
361‧‧‧第一閘極電極
362‧‧‧第二閘極電極
363‧‧‧第三閘極電極
364‧‧‧第四閘極電極
365‧‧‧第五閘極電極
366‧‧‧第六閘極電極
367‧‧‧第七閘極電極
368‧‧‧第八閘極電極
371‧‧‧第一閘極間隔件
372‧‧‧第二閘極間隔件
373‧‧‧第三閘極間隔件
374‧‧‧第四閘極間隔件
375‧‧‧第五閘極間隔件
376‧‧‧第六閘極間隔件
377‧‧‧第七閘極間隔件
378‧‧‧第八閘極間隔件
391a~391d‧‧‧接觸部
392a~392d‧‧‧接觸部
393a~393d‧‧‧接觸部
394a~394d‧‧‧接觸部
411~418‧‧‧單位單元
421~428‧‧‧單位單元
431~438‧‧‧單位單元
441~448‧‧‧單位單元
441a‧‧‧第一通道區
441b‧‧‧第二通道區
441c‧‧‧第三通道區
441d‧‧‧第四通道區
441e‧‧‧第五通道區
441f‧‧‧第六通道區
441g‧‧‧第七通道區
441h‧‧‧第八通道區
鑒於附圖和所附具體描述，本發明的各種實施例將變得更加顯然，其中：圖1為圖示了根據一個實施例的反熔絲型NVM單元的剖視圖；圖2為圖示了圖1中所示的反熔絲型NVM單元的程式化方法的剖視圖；圖3為圖示了圖1中所示的反熔絲型NVM單元的讀取方法的剖視圖； 圖4為圖示了根據另一個實施例的反熔絲型NVM單元的剖視圖；圖5為圖示了根據一個實施例的反熔絲型NVM單元陣列的佈局圖；圖6為沿著圖5中的I-I'線截取的剖視圖；圖7為圖5中所示的反熔絲型NVM單元陣列的等效電路圖；圖8為圖示了圖5中所示的反熔絲型NVM單元陣列的程式化方法的等效電路圖；圖9為圖示了圖8中所示的反熔絲型NVM單元陣列中的選中記憶體單元的程式化操作和與圖8中的選中記憶體單元共用位元線的未選中記憶體單元的程式化禁止操作的剖視圖；圖10為圖示了與圖8中所示的反熔絲型NVM單元陣列的選中記憶體單元共用字線的未選中記憶體單元的程式化禁止操作的剖視圖；圖11為圖示了與圖8中所示的反熔絲型NVM單元陣列的選中記憶體單元不共用任何字線和任何位元線的未選中記憶體單元的程式化禁止操作的剖視圖；圖12為圖示了圖5中所示的反熔絲型NVM單元陣列的讀取方法的等效電路圖；圖13為圖示了圖12中所示的反熔絲型NVM單元陣列中的選中記憶體單元的讀取操作和與圖12中的選中記憶體單元共用位元線的未選中記憶體單元的讀取禁止操作的剖視圖；以及圖14為圖示了與圖12中所示的反熔絲型NVM單元陣列的選中記憶體單元共用字線的未選中記憶體單元的讀取禁止操作的剖視圖。
將理解的是，儘管術語第一、第二、第三等在本文中可以用於描述各種元件，但是這些元件不應當受限於這些術語。這些術語僅用於將一個元件與另一個元件區分開。因而，在不脫離本發明的教導的情況下，在一些實施例中的第一元件可以在其它的實施例中被稱為第二元件。
還將理解的是，當一個元件被稱為位於另一個元件“之下”、“下方”、“下面”、“下部”、“上”、“之上”、“上面”、“上部”、“側面”或者“旁邊”時，該元件可以直接接觸其它的元件，或者在它們之間還可以存在至少一個中間元件。因此，在本文中使用的諸如“之下”、“下方”、“下面”、“下部”、“上”、“之上”、“上面”、“上部”、“側面”、“旁邊”的術語僅出於描述特定實施例的目的，並非旨在限制本發明的範圍。用於描述元件或者層之間的關係的其它詞語應當以相似的方式來解釋，例如，“在…之間”與“直接在…之間”或者“與…相鄰”與“直接與…相鄰”。
還將理解的是，當一個元件被稱為與另一個元件“連接”或者“耦接”時，該元件可以與其它的元件直接連接或者耦接，或者可以存在中間元件。相反地，當一個元件被稱為與另一個元件“直接連接”或者“直接耦接”時，不存在中間元件。
圖1為圖示了根據一個實施例的反熔絲型非揮發性記憶體(NVM)單元100的剖視圖。
參見圖1，反熔絲型NVM單元100可以具有半金屬氧化物半導體(MOS)電晶體結構。具體地，溝槽隔離層115可以設置在具有第一導電類型(例如，P型)的半導體層110的第一上部內。在一些實施例中， 半導體層110可以為摻雜有P型雜質的半導體基板。可替選地，半導體層110可以為形成在半導體基板內的P型接面區，例如P型阱區。具有與第一導電類型相反的第二導電類型(例如，N型)的接面區130可以設置在P型半導體層110的第二上部區內。金屬矽化物層132可以設置在N型接面區130的上表面的一部分上。
在溝槽隔離層115與N型接面區130之間的P型半導體層110的上部可以限定為通道區120。N型接面區130可以僅包括輕摻雜汲極(LDD)結構區的N型深區，而不包括N型延伸區。
反熔絲絕緣圖案150和閘極電極160可以順序地層疊在通道區120上。在一些實施例中，反熔絲絕緣圖案150可以包括氧化物層。閘極電極160可以包括摻雜有N型雜質的多晶矽層。反熔絲絕緣圖案150和閘極電極160可以設置在通道區120的一部分上，並且可以延伸至溝槽隔離層115的一部分上。
閘極間隔件170可以設置在反熔絲絕緣圖案150和閘極電極160的側壁上。閘極間隔件170可以覆蓋與N型接面區130相鄰的通道區120。閘極間隔件170可以在用於形成N型接面區130的離子植入工藝期間用作離子植入遮罩。因而，N型接面區130的側壁可以與相鄰於N型接面區130的閘極間隔件170的外側壁對齊。
閘極電極160可以在水平方向上通過閘極間隔件170的寬度而與N型接面區130間隔開。在與N型接面區130相反的反熔絲絕緣圖案150和閘極電極160的側壁上的閘極間隔件170可以設置在溝槽隔離層115上。
矽化阻擋層180可以設置在金屬矽化物層132與閘極間隔件170之間的N型接面區130的上表面上、閘極間隔件170的外側壁上、閘極電極160的上表面上以及溝槽隔離層115的上表面的一部分上。在形成金屬矽化物層132時，矽化阻擋層180可以防止相鄰於通道區120的N型接面區130的一部分的矽化和閘極電極160的矽化。矽化阻擋層180可以具有包括順序層疊的多個絕緣層的多層結構。
閘極電極160可以與字線WL連接，而N型接面區130可以經由金屬矽化物層132與位元線BL連接。在P型半導體層110接地的情況下，根據經由位元線BL施加至N型接面區130的偏壓和經由字線WL施加至閘極電極160的偏壓，反熔絲型NVM單元100可以被程式化或者可以處於讀取狀態下。
如果反熔絲型NVM單元100被程式化，則反熔絲絕緣圖案160可以被擊穿，以提供對應於通道區120與閘極電極160之間的電線短路的電阻路徑。在這種情況下，如果閘極電極160具有N型導電性，並且在P型通道區120中不形成反型層，則N型閘極電極160、P型通道區120和N型接面區130可以組成雙極性接面電晶體(BJT)。
圖2為圖示了圖1中所示的反熔絲型NVM單元100的程式化方法的剖視圖。在圖2中，如圖1中所使用的相同的附圖標記表示相同的元件。
參見圖2，為了程式化反熔絲型NVM單元100，可以將P型半導體層110和位元線BL接地，並且可以將正程式化電壓(例如，+5伏)施加至字線WL。施加至字線WL的正程式化電壓(例如，+5V)可以 高於具有MOS結構的反熔絲型NVM單元100的閾值電壓和反熔絲絕緣圖案150的擊穿電壓。因而，如果將正程式化電壓(例如，+5V)施加至字線WL，則N型反型層122形成在通道區120內。如果忽略位元線BL與N型反型層122之間的壓降，則施加至位元線BL的接地電壓可以被傳輸至N型反型層122。
在以上偏壓條件下，穿過反熔絲絕緣圖案150可以產生正程式化電壓(例如，+5伏)與接地電壓之間的電壓差。由於該電壓差大於反熔絲圖案150的擊穿電壓，所以反熔絲絕緣圖案150可以被擊穿，以在N型閘極電極160與N型反型層122之間提供電阻路徑(圖3的155)。由於在閘極電極160與N型接面區130之間不存在垂直重疊區，所以電阻路徑155可以形成在閘極電極160與半導體層110之間的垂直重疊區內。
圖3為圖示了圖1中所示的反熔絲型NVM單元100的讀取方法的剖視圖。在圖3中，如圖1中所使用的相同的附圖標記表示相同的元件。
參見圖3，為了讀取存儲在反熔絲型NVM單元100內的資料，可以將P型半導體層110和位元線BL接地，並且可以將正讀取電壓(例如，+1伏)施加至字線WL。施加至字線WL的正讀取電壓(例如，+1V)可以高於具有MOS結構的反熔絲型NVM單元100的閾值電壓，並且可以低於反熔絲絕緣圖案150的擊穿電壓。因而，如果將正讀取電壓(例如，+1V)施加至字線WL，則N型反型層122形成在通道區120內。如果忽略位元線BL與N型反型層122之間的壓降，則施加至位元線BL的接地電壓可以被傳輸至N型反型層122。
在以上偏壓條件下，穿過反熔絲絕緣圖案150可以產生正讀取電壓(例如，+1伏)與接地電壓之間的電壓差。在這種情況下，從字線WL流向位元線BL的電流可以根據反熔絲絕緣圖案150中的電阻路徑155的存在或者不存在來確定。具體地，如果反熔絲型NVM單元100被程式化為在反熔絲絕緣圖案150內提供電阻路徑155，則電流可以如圖3的箭頭124所示從字線WL經由電阻路徑155流向位元線BL。相反地，如果反熔絲型NVM單元100未被程式化，則不提供電阻路徑155，並且沒有電流從字線WL流向位元線BL。因此，存儲在反熔絲型NVM單元100的資料可以通過感測流經位元線BL的電流來讀出。
圖4為圖示了根據另一個實施例的反熔絲型NVM單元200的剖視圖。
參見圖4，反熔絲型NVM單元200可以具有全MOS電晶體結構。具體地，第一N型接面區230和第二N型接面區240可以分別設置在P型半導體層210的第一上部和第二上部內。在一些實施例中，P型半導體層210可以為摻雜有P型雜質的半導體基板。可替選地，P型半導體層210可以為形成在半導體基板內的P型接面區，例如P型阱區。金屬矽化物層232可以設置在第一N型接面區230的上表面的一部分上。
在第一N型接面區230與第二N型接面區240之間的P型半導體層210的上部可以限定為通道區220。第一N型接面區230可以僅包括輕摻雜汲極(LDD)結構區的N型深區，而不包括N型延伸區。
反熔絲絕緣圖案250和閘極電極260可以順序地層疊在通道區220上。在一些實施例中，反熔絲絕緣圖案250可以包括氧化物層。閘極 電極260可以包括摻雜有N型雜質的多晶矽層。反熔絲絕緣圖案250和閘極電極260可以設置在通道區220的一部分上。
閘極間隔件270可以設置在反熔絲絕緣圖案250和閘極電極260的側壁上。閘極間隔件270可以設置成覆蓋與N型接面區230相鄰的通道區220。閘極間隔件270可以在用於形成N型接面區230的離子植入工藝期間用作離子植入遮罩。因而，第一N型接面區230的側壁可以與相鄰於第一N型接面區230的閘極間隔件270的外側壁對齊。因此，閘極電極260可以在水平方向上通過閘極間隔件270的寬度而與第一N型接面區230間隔開。
閘極間隔件270還可以設置成覆蓋與第二N型接面區240相鄰的通道區220。閘極間隔件270可以在用於形成第二N型接面區240的離子植入工藝期間用作離子植入遮罩。因而，第二N型接面區240的側壁可以與相鄰於第二N型接面區240的閘極間隔件270的外側壁對齊。因此，閘極電極260可以在水平方向上通過閘極間隔件270的寬度而與第二N型接面區240間隔開。
矽化阻擋層280可以設置在金屬矽化物層232與閘極間隔件270之間的第一N型接面區230的上表面上、閘極間隔件270的外側壁上、閘極電極260的上表面上以及第二N型接面區240的上表面上。在形成金屬矽化物層232時，矽化阻擋層280可以防止相鄰於通道區220的第一N型接面區230的一部分的矽化、閘極電極260的矽化以及第二N型接面區240的矽化。矽化阻擋層280可以具有包括順序層疊的多個絕緣層的多層結構。
閘極電極260可以與字線WL連接，而第一N型接面區230可以經由金屬矽化物層232與位元線BL連接。第二N型接面區240可以被浮接。在P型半導體層210接地的情況下，根據經由位元線BL施加至第一N型接面區230的偏壓和經由字線WL施加至閘極電極260的偏壓，反熔絲型NVM單元200可以被程式化或者可以在讀取狀態下。第二N型接面區240不會影響反熔絲型NVM單元200的程式化操作和讀取操作。
反熔絲型NVM單元200的程式化和讀取方法可以與參照圖2和圖3所描述的反熔絲型NVM單元100的程式化和讀取方法大體上相同。如果反熔絲型NVM單元200被程式化，則反熔絲絕緣圖案250可以被擊穿，以提供對應於通道區220與閘極電極260之間的電線短路的電阻路徑。在這種情況下，如果閘極電極260具有N型導電性，並且在P型通道區220內不形成反型層，則N型閘極電極260、P型通道區220和第一N型接面區230可以組成雙極性接面電晶體(BJT)。
圖5為圖示了根據一個實施例的反熔絲型NVM單元陣列300的佈局圖。反熔絲型NVM單元陣列300可以通過二維地排列圖4中所示的反熔絲型NVM單元200來配置。可替選地，反熔絲型NVM單元陣列300可以通過二維地排列圖1中所示的反熔絲型NVM單元100來配置。
參見圖5，反熔絲型NVM單元陣列300可以包括設置在P型阱區310內的第一主動區311至第四主動區314。第一主動區311至第四主動區314中的每個可以設置成具有在第一方向(例如，水平方向)上延伸的條形狀。第一主動區311至第四主動區314可以在第二方向(例如，與第一方向交叉的垂直方向)上彼此間隔開。
多個第一N型接面區331a至331d和多個第二N型接面區341a至341e可以設置在第一主動區311內。在一些實施例中，第二N型接面區341a至341e和第一N型接面區331a至331d可以在第一方向上從第一主動區311的一個端部向第一主動區311的另一個端部交替地排列。多個第一N型接面區332a至332d和多個第二N型接面區342a至342e可以設置在第二主動區312內。在一些實施例中，第二N型接面區342a至342e和第一N型接面區332a至332d可以在第一方向上從第二主動區312的一個端部向第二主動區312的另一個端部交替地排列。多個第一N型接面區333a至333d和多個第二N型接面區343a至343e可以設置在第三主動區313內。在一些實施例中，第二N型接面區343a至343e和第一N型接面區333a至333d可以在第一方向上從第三主動區313的一個端部向第三主動區313的另一個端部交替地排列。多個第一N型接面區334a至334d和多個第二N型接面區344a至344e可以設置在第四主動區314內。在一些實施例中，第二N型接面區344a至344e和第一N型接面區334a至334d可以在第一方向上從第四主動區314的一個端部向第四主動區314的另一個端部交替地排列。
第一閘極電極361至第八閘極電極368可以設置為穿過第一主動區311至第四主動區314。具體地，第一閘極電極361可以在第二方向上延伸，以重疊於第一N型接面區331a與第二N型接面區341a之間的第一主動區311、第一N型接面區332a與第二N型接面區342a之間的第二主動區312、第一N型接面區333a與第二N型接面區343a之間的第三主動區313以及第一N型接面區334a與第二N型接面區344a之間的第四主動區314。
第二閘極電極362可以在第二方向上延伸，以重疊於第一N型接面區331a與第二N型接面區341b之間的第一主動區311、第一N型接面區332a與第二N型接面區342b之間的第二主動區312、第一N型接面區333a與第二N型接面區343b之間的第三主動區313以及第一N型接面區334a與第二N型接面區344b之間的第四主動區314。
第三閘極電極363可以在第二方向上延伸，以重疊於第一N型接面區331b與第二N型接面區341b之間的第一主動區311、第一N型接面區332b與第二N型接面區342b之間的第二主動區312、第一N型接面區333b與第二N型接面區343b之間的第三主動區313以及第一N型接面區334b與第二N型接面區344b之間的第四主動區314。
第四閘極電極364可以在第二方向上延伸，以重疊於第一N型接面區331b與第二N型接面區341c之間的第一主動區311、第一N型接面區332b與第二N型接面區342c之間的第二主動區312、第一N型接面區333b與第二N型接面區343c之間的第三主動區313以及第一N型接面區334b與第二N型接面區344c之間的第四主動區314。
第五閘極電極365可以在第二方向上延伸，以重疊於第一N型接面區331c與第二N型接面區341c之間的第一主動區311、第一N型接面區332c與第二N型接面區342c之間的第二主動區312、第一N型接面區333c與第二N型接面區343c之間的第三主動區313以及第一N型接面區334c與第二N型接面區344c之間的第四主動區314。
第六閘極電極366可以在第二方向上延伸，以重疊於第一N型接面區331c與第二N型接面區341d之間的第一主動區311、第一N型接 面區332c與第二N型接面區342d之間的第二主動區312、第一N型接面區333c與第二N型接面區343d之間的第三主動區313以及第一N型接面區334c與第二N型接面區344d之間的第四主動區314。
第七閘極電極367可以在第二方向上延伸，以重疊於第一N型接面區331d與第二N型接面區341d之間的第一主動區311、第一N型接面區332d與第二N型接面區342d之間的第二主動區312、第一N型接面區333d與第二N型接面區343d之間的第三主動區313以及第一N型接面區334d與第二N型接面區344d之間的第四主動區314。
第八閘極電極368可以在第二方向延伸，以重疊於第一N型接面區331d與第二N型接面區341e之間的第一主動區311、第一N型接面區332d與第二N型接面區342e之間的第二主動區312、第一N型接面區333d與第二N型接面區343e之間的第三主動區313以及第一N型接面區334d與第二N型接面區344e之間的第四主動區314。
在一些實施例中，第一閘極電極361至第八閘極電極368中的每個可以以直角與第一主動區311至第四主動區314相交，以具有在第二方向上延伸的條形狀。第一閘極間隔件371至第八閘極間隔件378可以分別設置在第一閘極電極361至第八閘極電極368的側壁上。
儘管在圖5中未示出，但是反熔絲絕緣圖案可以設置在第一閘極電極361至第八閘極電極368與第一主動區311至第四主動區314之間。
第一閘極電極361和第一閘極間隔件371可以延伸，以與第一N型接面區331a至334a與第二N型接面區341a至344a之間的通道區重疊，而第二閘極電極362和第二閘極間隔件372可以延伸，以與第一N型 接面區331a至334a與第二N型接面區341b至344b之間的通道區重疊。
第三閘極電極363和第三閘極間隔件373可以延伸，以與第一N型接面區331b至334b與第二N型接面區341b至344b之間的通道區重疊，而第四閘極電極364和第四閘極間隔件374可以延伸，以與第一N型接面區331b至334b與第二N型接面區341c至344c之間的通道區重疊。
第五閘極電極365和第五閘極間隔件375可以延伸，以與第一N型接面區331c至334c與第二N型接面區341c至344c之間的通道區重疊，而第六閘極電極366和第六閘極間隔件376可以延伸，以與第一N型接面區331c至334c與第二N型接面區341d至344d之間的通道區重疊。
第七閘極電極367和第七閘極間隔件377可以延伸，以與第一N型接面區331d至334d與第二N型接面區341d至344d之間的通道區重疊，而第八閘極電極368和第八閘極間隔件378可以延伸，以與第一N型接面區331d至334d與第二N型接面區341e至344e之間的通道區重疊。
因而，當從平面圖觀察時，在第一閘極電極371至第八閘極電極378中的兩個相鄰的閘極電極可以彼此間隔開如下的距離：第一方向上的每個第一N型接面區的寬度與第一方向上的第一閘極間隔件371至第八閘極間隔件378中的每個的寬度的兩倍相加之和，或者第一方向上的每個第二N型接面區的寬度與第一方向上的第一閘極間隔件371至第八閘極間隔件378中的每個的寬度的兩倍相加之和。
第一閘極電極361至第八閘極電極368可以分別與第一字線WL1至第八字線WL8連接。第一主動區311中的第一N型接面區331a至331d可以分別經由接觸部391a至391d與第一位元線BL1連接。第二主動 區312中的第一N型接面區332a至332d可以分別經由接觸部392a至392d與第二位元線BL2連接。第三主動區313中的第一N型接面區333a至333d可以分別經由接觸部393a至393d與第三位元線BL3連接。第四主動區314中的第一N型接面區334a至334d可以分別經由接觸部394a至394d與第四位元線BL4連接。P型阱區310可以經由接觸部395與P阱偏壓線PWL連接。
圖6為沿著圖5中的線I-I'截取的剖視圖。
參見圖6，通道隔離層315可以設置在具有P型阱區310的基板301的上部內。第一主動區311可以通過溝槽隔離層315來限定。第一主動區311可以被P型阱區310所包圍。第二N型接面區341a至341e和第一N型接面區331a至331d可以交替地排列在限定在P型阱區310內的第一主動區311的上部內。
在第一N型接面區331a至331d與第二N型接面區341a至341e之間的P型阱區310的上部或者第一主動區311可以限定為通道區。例如，在第二N型接面區341a與第一N型接面區331a之間的P型阱區310的上部可以限定為第一通道區441a。在第一N型接面區331a與第二N型接面區341a之間的P型阱區310的上部可以限定為第二通道區441b。在第二N型接面區341b與第一N型接面區331b之間的P型阱區310的上部可以限定為第三通道區441c。在第一N型接面區331b與第二N型接面區341c之間的P型阱區310的上部可以限定為第四通道區441d。在第二N型接面區341c與第一N型接面區331c之間的P型阱區310的上部可以限定為第五通道區441e。在第一N型接面區331c與第二N型接面區341d之間的P型阱 區310的上部可以限定為第六通道區441f。在第二N型接面區341d與第一N型接面區331d之間的P型阱區310的上部可以限定為第七通道區441g。在第一N型接面區331d與第二N型接面區341e之間的P型阱區310的上部可以限定為第八通道區441h。
第一反熔絲絕緣圖案351至第八反熔絲絕緣圖案358可以分別設置在第一通道區441a至第八通道區441h上。第一閘極電極361至第八閘極電極368可以分別層疊在第一反熔絲絕緣圖案351至第八反熔絲絕緣圖案358上。第一閘極間隔件361至第八閘極間隔件368可以分別設置在第一閘極電極361至第八閘極電極368的側壁上。第一閘極間隔件361至第八閘極間隔件368可以分別延伸至第一反熔絲絕緣圖案351至第八反熔絲絕緣圖案358上。第一閘極電極361至第八閘極電極368可以分別與第一字線WL1至第八字線WL8連接。第一N型接面區331a至331d可以共同連接至第一位元線BL1。第二N型接面區341a至341e可以被浮接。
圖7為圖5中所示的反熔絲型NVM單元陣列300的等效電路圖。
參見圖7，反熔絲型NVM單元陣列300可以包括多個字線(例如，第一字線WL1至第八字線WL8)和多個位元線(例如，第一位元線BL1至第四位元線BL4)。字線的數目和位元線的數目不限於圖7中所示的示例。
第一字線WL1至第八字線WL8可以設置成與第一位元線BL1至第四位元線BL4相交。多個單位單元411至418、421至428、431至438以及441至448可以分別位於第一字線WL1至第八字線WL8與第一位 元線BL1至第四位元線BL4的交叉點處。
單位單元411至418可以設置在第一列中，並且可以彼此共用第一位元線BL1。單位單元421至428可以設置在第二列中，並且可以彼此共用第二位元線BL2。單位單元431至438可以設置在第三列中，並且可以彼此共用第三位元線BL3。單位單元441至448可以設置在第四列中，並且可以彼此共用第四位元線BL4。單位單元411、421、431和441可以設置在第一行中，並且可以彼此共用第一字線WL1。單位單元412、422、432和442可以設置在第二行中，並且可以彼此共用第二字線WL2。單位單元413、423、433和443可以設置在第三行中，並且可以彼此共用第三字線WL3。單位單元414、424、434和444可以設置在第四行中，並且可以彼此共用第四字線WL4。單位單元415、425、435和445可以設置在第五行中，並且可以彼此共用第五字線WL5。單位單元416、426、436和446可以設置在第六行中，並且可以彼此共用第六字線WL6。單位單元417、427、437和447可以設置在第七行中，並且可以彼此共用第七字線WL7。單位單元418、428、438和448可以設置在第八行中，並且可以彼此共用第八字線WL8。
單位單元411至418、421至428、431至438和441至448中的每個可以對應於參照圖1所述的反熔絲型記憶體單元100或者參照圖4所述的反熔絲型記憶體單元200。例如，位於第一列和第一行交叉點處的單位單元411可以具有：與第一位元線BL1連接的汲極D11、被浮接的源極S11以及與第一字線WL1連接的閘極電極G11。類似地，位於第一列和第二行的交叉點處的單位單元412可以具有：與第一位元線BL1連接的汲極 D12、被浮接的源極S12以及與第二字線WL2連接的閘極電極G12。在每個列中，連接至第i字線Wli的一個單位單元(其中，“i”表示奇數)可以與連接至第(i+1)字線WLi+1的另一個單位單元共用汲極。此外，在每個列中，連接至第i字線WLi的一個單位單元與連接至第(i-1)字線WLi-1的另一個單位單元共用源極。
圖8為圖5中所示的反熔絲型NVM單元陣列300的程式化操作的等效電路圖。反熔絲型NVM單元陣列300的程式化操作將結合一個示例來描述，其中，位於第二列和第三行的交叉點處的單位單元423(在下文中，被稱為選中單位單元)被選擇性地程式化。
如圖8中所示，為了程式化選中單位單元423，在將P型阱區310接地時，可以將正程式化電壓(例如，+5伏)施加至與選中單元423連接的第三字線WL3，並且可以將正字線電壓(例如，+2.5伏)施加至其餘的字線WL1、WL2以及WL4至WL8。正程式化電壓可以高於反熔絲絕緣圖案的擊穿電壓，而正字線電壓可以低於反熔絲絕緣圖案的擊穿電壓。另外，可以將接地電壓施加至與選中單位單元423連接的第二位元線BL2，並且可以將正位元線電壓(例如，+2.5伏)施加至其餘位元線BL1、BL3和BL4。正位元線電壓可以低於反熔絲絕緣圖案的擊穿電壓。在一些實施例中，正位元線電壓可以等於正字線電壓。
在以上程式化偏壓狀態下，選中單位單元423的反熔絲絕緣圖案可以被擊穿，以提供電阻路徑。因此，選中單位單元423可以被程式化。在選中單位單元423被程式化時，未選中單位單元(例如，與選中單位單元423共用第三字線WL3的、位於第一列和第三行的交叉點處的單位 單元413)的程式化操作可以被禁止。另外，在選中單位單元423被程式化時，其它的未選中單位單元(例如，與選中單位單元423共用第二位元線BL2的、位於第二列與第二行的交叉點處的單位單元422和位於第二列和第四行的交叉點處的單位單元424)的程式化操作也可以被禁止。此外，在選中單位單元423被程式化時，其餘的未選中單位單元(例如，不與選中單位單元423共用第三字線WL3和第二位元線BL2的、位於第一列和第二行的交叉點處的單位單元412)的程式化操作也可以被禁止。
圖9為圖示了圖8中所示的反熔絲型NVM單元陣列300中的選中記憶體單元423的程式化機制以及與圖8中的選中記憶體單元423共用第二位元線BL2的未選中記憶體單元422和424的程式化禁止機制的剖視圖。
參見圖9，由於將正程式化電壓(例如，+5伏)施加至第三字線WL3，反型層322c可以形成在選中記憶體單元423的通道區內。在這種情況下，施加至第二位元線BL2的接地電壓可以經由第一N型接面區332b傳輸至反型層322c。因而，穿過選中單位單元423的閘極電極363與反型層322c之間的反熔絲絕緣圖案353可以產生5伏的電壓差。該5伏的電壓差可以引起反熔絲絕緣圖案353的擊穿現象，以在反熔絲絕緣圖案353中形成電阻路徑523。
由於將正字線電壓(例如，+2.5伏)施加至第二字線WL2，所以反型層322b可以形成在位於第二列和第二行的交叉點處並且與選中單位單元423共用第二位元線BL2的未選中單位單元422的通道區內。在這種情況下，施加至第二位元線BL2的接地電壓可以經由第一N型接面區332a 傳輸至反型層322b。因而，穿過未選中單位單元422的閘極電極362與反型層322b之間的反熔絲絕緣圖案352可以產生2.5伏的電壓差。由於該2.5伏的電壓差小於反熔絲絕緣圖案352的擊穿電壓，所以未選中單位單元422可以不被程式化。
類似地，由於將正字線電壓(例如，+2.5伏)施加至第四字線WL4，所以反型層322d可以形成在位於第二列和第四行的交叉點處並且與選中單位單元423共用第二位元線BL2的未選中單位單元424的通道區內。在這種情況下，施加至第二位元線BL2的接地電壓可以經由第一N型接面區332b傳輸至反型層322d。因而，穿過未選中單位單元424的閘極電極364與反型層322d之間的反熔絲絕緣圖案354可以產生2.5伏的電壓差。由於該2.5伏的電壓差小於反熔絲絕緣圖案354的擊穿電壓，所以未選中單位單元424可以不被程式化。
當選中單位單元423被程式化時，第二N型接面區342b和342c可以被浮接。與選中單位單元423共用第二位元線BL2的其它的未選中單位單元的程式化操作還可以通過與上述相同的機制來禁止。
圖10為圖示了與圖8中的選中記憶體單元423共用第三字線WL3的未選中記憶體單元413的程式化禁止機制的剖視圖。
參見圖10，由於將正程式化電壓(例如，+5伏)施加至第三字線WL3，所以反型層321c可以形成在未選中記憶體單元413的通道區內，所述未選中記憶體單元413位於第一列與第三行的交叉點處，並且與選中記憶體單元423共用第三字線WL3。在這種情況下，施加至第一位元線BL1的正位元線電壓(例如，2.5伏)可以經由第一N型接面區331b而 傳輸至反型層321c。因而，穿過未選中單位單元413的閘極電極與反型層321c之間的反熔絲絕緣圖案可以產生2.5伏的電壓差。由於該2.5伏的電壓差小於未選中單位單元413的反熔絲絕緣圖案的擊穿電壓，所以未選中單位單元413可以不被程式化。
與選中單位單元423共用第三字線WL3的其它的未選中單位單元的程式化操作還可以通過與上述相同的機制來禁止。
圖11為圖示了不與圖8中的選中記憶體單元423共用任何字線和任何位元線的未選中記憶體單元412的程式化禁止機制的剖視圖。
參見圖11，由於將正字線電壓(例如，+2.5伏)施加至第二字線WL2，所以反型層321b可以形成在未選中記憶體單元412的通道區內，所述未選中記憶體單元412位於第一列和第二行的交叉點處，並且不與選中記憶體單元423共用任何字線和任何位元線。在這種情況下，施加至第一位元線BL1的正位元線電壓(例如，2.5伏)可以經由第一N型接面區331a而傳輸至反型層321b。因而，穿過未選中單位單元412的閘極電極與反型層321b之間的反熔絲絕緣圖案不產生電壓差。因此，未選中單位單元412可以不被程式化。
不與選中單位單元423共用任何字線和任何位元線的其它的未選中單位單元的程式化操作還可以通過與上述相同的機制來禁止。
圖12為圖示了圖5中所示的反熔絲型NVM單元陣列300的讀取操作的等效電路圖。反熔絲型NVM單元陣列300的讀取操作將結合一個示例來描述，其中，位於第二列和第三行的交叉點處的單位單元423內所存儲的資料被選擇性地讀出。具體地，假設選中單位單元423具有程 式化狀態，以在其中包括電阻路徑523。
如圖12中所示，為了讀取選中單位單元423，在P型阱區310被接地時，可以將正讀取電壓(例如，+1伏)施加至與選中單位單元423連接的第三字線WL3，並且可以將接地電壓施加至其餘的字線WL1、WL2以及WL4至WL8。正讀取電壓可以高於選中單位單元423的閾值電壓。另外，可以將接地電壓施加至與選中單位單元423連接的第二位元線BL2，並且可以將正位元線電壓(例如，+1伏)施加至其餘的位元線BL1、BL3和BL4。正位元線電壓可以等於正讀取電壓。
在以上讀取偏壓狀態下，由於電阻路徑523的存在，因而電流路徑可以形成在與選中單位單元423連接的第三字線WL3和第二位元線BL2之間。即，由於1伏的電壓差產生在第三字線WL3與第二位元線BL2之間，所以電流可以從第三字線WL3流向第二位元線BL2。在這種情況下，可以通過感測流經電阻路徑523和第二位元線BL2的電流而認為選中單位單元423被程式化。
在讀取選中單位單元423時，無論未選中單位單元是否被程式化，都可以不讀出存儲在未選中單位單元內的資料。例如，在存儲在選中單位單元423內的資料被讀出時，如下的未選中單位單元的讀取操作可以被禁止：例如位於第一列和第三行的交叉點處的、與選中單位單元423共用第三字線WL3的單位單元413；例如與選中單位單元423共用第二位元線BL2的、位於第二列和第二行的交叉點處的單位單元422和位於第二列和第四行的交叉點處的單位單元424；例如位於第一列和第二行的交叉點處的、不與選中單位單元423共用任何字線和任何位元線的單位單元412。
圖13為圖示了圖12中所示的反熔絲型NVM單元陣列300中的選中記憶體單元423的讀取操作和與圖12中的選中記憶體單元423共用第二位元線BL2的未選中記憶體單元422和424的讀取禁止操作的剖視圖。
參見圖13，由於將正讀取電壓(例如，+1伏)施加至第三字線WL3，所以反型層322c可以形成在選中記憶體單元423的通道區內。在這種情況下，施加至第二位元線BL2的接地電壓可以經由第一N型接面區332b傳輸至反型層322c。因而，穿過選中單位單元423的閘極電極363與反型層322c之間的反熔絲絕緣圖案353可以產生1伏的電壓差。該1伏的電壓差可以產生從第三字線WL經由閘極電極363、電阻路徑523、反型層322c和第一N型接面區332b流向第二位元線BL2的電流。
由於將接地電壓施加至第二字線WL2，所以在未選中單位單元422的通道區內可以不形成反型層，所述未選中單位單元422位於第二列和第二行的交叉點處，並且與選中單位單元423共用第二位元線BL2。因而，未選中單位單元422的閘極電極362可以與對應於未選中單位單元422的汲極區的第一N型接面區332a電絕緣。即使未選中單位單元422具有程式化狀態，以在其反熔絲絕緣圖案中包括電阻路徑，但是由於第二字線WL2和第二位元線BL2都接地，所以不會有電流從第二字線WL2流向第二位元線BL2。因此，選中單位單元423的讀取操作可以不受未選中單位單元422的影響。
另外，由於將接地電壓施加至第四字線WL4，所以在未選中單位單元424的通道區內可以不形成反型層，所述未選中單位單元424 位於第二列和第四行的交叉點處，並且與選中單位單元423共用第二位元線BL2。因而，未選中單位單元424的閘極電極364可以與對應於未選中單位單元424的汲極區的第一N型接面區332b電絕緣。即使未選中單位單元424具有程式化狀態，以在其反熔絲絕緣圖案中包括電阻路徑，但是由於第四字線WL4和第二位元線BL2都接地，所以不會有電流從第四字線WL4流向第二位元線BL2。因此，選中單位單元423的讀取操作可以不受未選中單位單元424的影響。此外，在執行選中單位單元423的讀取操作時，通過與如上所述相同的機制可以不讀出存儲在與選中單位單元423共用第二位元線BL2的其它未選中單位單元中的資料。
圖14為圖示了與如圖12中所示的反熔絲型NVM單元陣列300的選中記憶體單元423共用第三字線WL3的未選中記憶體單元413的讀取禁止機制和不與圖12的選中記憶體單元423共用任何字線和任何位元線的未選中記憶體單元412和414的讀取禁止機制的剖視圖。
參見圖14，由於將正讀取電壓(例如，+1伏)施加至第三字線WL3，所以反型層312c可以形成在與選中記憶體單元423共用第三字線WL3的未選中記憶體單元413的通道區內。在這種情況下，施加至第一位元線BL1的正位元線電壓(例如，+1伏)可以經由第一N型接面區332b而傳輸至反型層312c。因而，即使未選中單位單元413具有程式化狀態，以在其反熔絲絕緣圖案中包括電阻路徑513，但是由於在第三字線WL3與第一位元線BL之間未產生電壓差，所以不會有電流從第三字線WL3流向第一位元線BL1。因此，未選中單位單元413不會影響選中單位單元423的讀取操作。
由於將接地電壓施加至第二字線WL2，所以在未選中記憶體單元412的通道區內可以不形成反型層，所述未選中記憶體單元412位於第一列和第二行的交叉點處，並且與未選中單位單元413共用第一位元線BL1。另外，由於P型阱區310接地，並且將正位元線電壓(例如，+1伏)施加至第一N型接面區332a，所以可以將反相偏壓施加在P型阱區310與第一N型接面區332a之間。因而，即使未選中單位單元412具有程式化狀態，以在其反熔絲絕緣圖案352中包括電阻路徑，也不會有電流流經未選中單位單元412。
由於將接地電壓施加至第四字線WL4，所以在未選中記憶體單元414的通道區內可以不形成反型層，所述未選中記憶體單元414位於第一列和第四行的交叉點處，並且與未選中單位單元413共用第一位元線BL1。另外，由於P型阱區310接地，並且將正位元線電壓(例如，+1伏)施加至第一N型接面區332b，所以可以將反相偏壓施加在P型阱區310與第一N型接面區332b之間。因而，即使未選中單位單元414具有程式化狀態，以在其反熔絲絕緣圖案354中包括電阻路徑，也不會有電流流經未選中單位單元414。
如上所述，如果執行選中單位單元的讀取操作，則可以通過感測流經與選中單位單元連接的字線和位元線的電流而讀出存儲在選中單位單元中的資料。在這種情況下，無論未選中單位單元是否被程式化，未選中單位單元不會影響選中單位單元的讀取操作。即，在執行選中單位單元的讀取操作時，在未選中單位單元中不會產生潛行電流路徑，以防止反熔絲型NVM單元陣列發生故障。
以上出於說明性的目的公開了本發明的實施例。本領域的技術人員將理解的是，在不脫離所附申請專利範圍所公開的本發明的範圍和精神的情況下，各種修改、添加和替換是可能的。
100‧‧‧反熔絲型NVM單元
110‧‧‧半導體層
115‧‧‧溝槽隔離層
120‧‧‧通道區
130‧‧‧接面區
132‧‧‧金屬矽化物層
150‧‧‧反熔絲絕緣圖案
160‧‧‧閘極電極
170‧‧‧閘極間隔件
180‧‧‧矽化阻擋層

Claims (7)

  1. 一種反熔絲型非揮發性記憶體(NVM)單元，包括：半導體層，具有第一導電類型；接面區和溝槽隔離層，所述接面區具有第二導電類型，所述接面區和所述溝槽隔離層設置在所述半導體層的上部內、通過通道區彼此間隔開；反熔絲絕緣圖案，設置在所述通道區上；閘極電極，設置在所述反熔絲絕緣圖案上，所述閘極電極包括摻雜有具有所述第二導電類型的雜質的多晶矽材料；閘極間隔件，設置在所述反熔絲絕緣圖案和所述閘極電極的側壁上；字線，與所述閘極電極連接；以及位元線，與所述接面區連接，其中，當將第一偏置電壓和第二偏置電壓分別施加至所述字線和所述位元線時，所述反熔絲絕緣圖案被擊穿，並且當所述反熔絲絕緣圖案被擊穿時，所述閘極電極、所述半導體層和所述接面區組成雙極性接面電晶體。
  2. 根據申請專利範圍第1項所述的反熔絲型非揮發性記憶體單元，其中，所述第一導電類型為P型，而所述第二導電類型為N型。
  3. 根據申請專利範圍第1項所述的反熔絲型非揮發性記憶體單元，其中，所述閘極電極在水平方向上以與所述通道區的表面相鄰的所述閘極間隔件的下部寬度而與所述接面區間隔開。
  4. 根據申請專利範圍第3項所述的反熔絲型非揮發性記憶體單元，其中，所述閘極電極延伸至所述溝槽隔離層上。
  5. 根據申請專利範圍第3項所述的反熔絲型非揮發性記憶體單元，其 中，所述接面區與設置在與所述接面區相鄰的所述閘極電極的側壁上的所述閘極間隔件的外側壁對齊。
  6. 根據申請專利範圍第1項所述的反熔絲型非揮發性記憶體單元，還包括設置在所述接面區上的金屬矽化物層。
  7. 根據申請專利範圍第1項所述的反熔絲型非揮發性記憶體單元，其中，施加至所述字線的所述第一偏置電壓高於用於在所述通道區內形成反型層的閾值電壓和用於擊穿所述反熔絲絕緣圖案的擊穿電壓，以及其中，施加至所述位元線的所述第二偏置電壓為接地電壓。
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