KR102567072B1 - 수평형 바이폴라 접합 트랜지스터를 갖는 안티퓨즈 불휘발성 메모리 소자 - Google Patents

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Abstract

안티퓨즈 불휘발성 메모리 소자는, 안티퓨즈 불휘발성 메모리 소자는, 안티퓨즈 메모리 셀과, 바이폴라 접합 트랜지스터를 포함한다. 안티퓨즈 메모리 셀은, 제1 단자 및 제2 단자를 갖는다. 바이폴라 접합 트랜지스터는, 안티퓨즈 메모리 셀의 제2 단자에 결합되는 컬렉터와, 베이스와, 그리고 비트라인에 결합되는 에미터를 갖는다.

Description

수평형 바이폴라 접합 트랜지스터를 갖는 안티퓨즈 불휘발성 메모리 소자{Antifuse nonvolatile memory device having a lateral bipolar junction transistor}
본 개시의 여러 실시예들은 불휘발성 메모리 소자에 관한 것으로서, 특히 수평형 바이폴라 접합 트랜지스터를 갖는 안티퓨즈 불휘발성 메모리 소자에 관한 것이다.
불휘발성 메모리(non-volatile memory)는, 파워 공급이 중단되더라도 저장하고 있는 정보를 유지할 수 있는 형태의 메모리이다. 이 불휘발성 메모리는, 롬(ROM; Read Only Memory), 오티피(OTP; One-Time Programmable) 메모리, 및 재쓰기가 가능한 메모리(rewritable memory)로 분류될 수 있다. 최근에는 발전된 반도체 메모리 기술에 의해서 불휘발성 메모리를 상보형 모스(CMOS; Complementary MOS) 소자와 같은 공정으로 구현하고 있다.
오티피 메모리는 퓨즈형과 안티퓨즈형으로 구분될 수 있다. 퓨즈형 오티피 메모리는 프로그램되기 전에는 단락되고 프로그램된 후에는 개방된다. 반대로 안티퓨즈형 오티피 메모리는 프로그램되기 전에는 개방되고 프로그램된 후에는 단락된다. 시모스(CMOS) 제조공정에서의 모스(MOS; Metal-Oxide-Semiconductor) 소자의 특성을 고려할 때, 안티퓨즈 오티피 메모리가 시모스(CMOS) 제조공정으로 구현하는데 더 적합하다.
본 출원이 해결하고자 하는 과제는, 안티퓨즈 메모리 셀에 대한 선택 트랜지스터로 수평형 바이폴라 접합 트랜지스터를 이용하는 안티퓨즈 불휘발성 메모리 소자를 제공하는 것이다.
본 개시의 일 예에 따른 안티퓨즈 불휘발성 메모리 소자는, 안티퓨즈 메모리 셀과, 바이폴라 접합 트랜지스터를 포함한다. 안티퓨즈 메모리 셀은, 제1 단자 및 제2 단자를 갖는다. 바이폴라 접합 트랜지스터는, 안티퓨즈 메모리 셀의 제2 단자에 결합되는 컬렉터와, 베이스와, 그리고 비트라인에 결합되는 에미터를 갖는다.
본 개시의 다른 예에 따른 안티퓨즈 불휘발성 메모리 소자는, 베이스영역을 구성하는 제1 도전형의 웰영역과, 웰영역의 제1 상부영역 위에 배치되는 안티퓨즈 절연층 및 게이트와, 제1 상부영역과 일부 중첩되는 웰영역의 제2 상부영역에 배치되는 제2 도전형의 제1 컬렉터영역과, 그리고 제2 상부영역과 일정 간격 이격되는 웰영역의 제3 상부영역에 배치되는 제2 도전형의 에미터영역을 포함한다.
본 개시의 또 다른 예에 따른 안티퓨즈 불휘발성 메모리 소자는, 복수개의 행들 및 복수개의 열들의 교차점들 각각에 안티퓨즈 메모리 단위셀이 어레이 형태로 배치되어 구성된다. 안티퓨즈 메모리 단위셀은, 제1 단자 및 제2 단자를 갖는 안티퓨즈 메모리 셀과, 안티퓨즈 메모리 셀의 제2 단자에 결합되는 컬렉터와, 베이스와, 그리고 비트라인에 결합되는 에미터를 갖는 바이폴라 접합 트랜지스터를 포함한다.
본 개시의 또 다른 예에 따른 안티퓨즈 불휘발성 메모리 소자는, 제1 도전형의 웰영역과, 웰영역 내에 배치되는 복수개의 액티브영역들과, 액티브영역들과 교차되도록 배치되는 안티퓨즈 절연층들 및 게이트들과, 그리고 액티브영역 내에 배치되는 복수개의 수평형 바이폴라 접합 트랜지스터들을 포함한다. 수평형 바이폴라 접합 트랜지스터들 각각은, 웰영역 표면 부근에서 웰영역에 의해 상호 이격되도록 배치되는 제2 도전형의 컬렉터영역 및 에미터영역을 포함한다.
여러 실시예들에 따르면, 안티퓨즈 메모리 셀에 대한 선택 트랜지스터로서 수평형 바이폴라 접합 트랜지스터를 사용함으로써 프로그램 효율을 증대시킬 수 있고, 로직 프로세스에 부합되는 안티퓨즈 불휘발성 메모리 소자를 제공할 수 있다는 이점이 제공된다.
도 1은 본 개시의 일 예에 따른 안티퓨즈 불휘발성 메모리 소자를 나타내 보인 등가회로도이다.
도 2는 본 개시의 일 예에 따른 안티퓨즈 불휘발성 메모리 소자의 프로그램 동작을 설명하기 위해 나타내 보인 등가회로도이다.
도 3은 본 개시의 일 예에 따른 안티퓨즈 불휘발성 메모리 소자의 리드 동작을 설명하기 위해 나타내 보인 등가회로도이다.
도 4는 본 개시의 일 예에 따른 안티퓨즈 불휘발성 메모리 소자를 나타내 보인 레이아웃도이다.
도 5는 도 4의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다.
도 6은 도 4의 안티퓨즈 불휘발성 메모리 소자의 프로그램 동작을 설명하기 위해 나타내 보인 단면도이다.
도 7은 도 4의 안티퓨즈 불휘발성 메모리 소자의 프로그램 금지 동작의 일 예를 설명하기 위해 나타내 보인 단면도이다.
도 8은 도 4의 안티퓨즈 불휘발성 메모리 소자의 프로그램 금지 동작의 다른 예를 설명하기 위해 나타내 보인 단면도이다.
도 9는 도 4의 안티퓨즈 불휘발성 메모리 소자의 리드 동작을 설명하기 위해 나타내 보인 단면도이다.
도 10은 도 4의 안티퓨즈 불휘발성 메모리 소자의 리드 금지 동작의 일 예를 설명하기 위해 나타내 보인 단면도이다.
도 11은 도 4의 안티퓨즈 불휘발성 메모리 소자의 리드 금지 동작의 다른 예를 설명하기 위해 나타내 보인 단면도이다.
도 12는 본 개시의 일 예에 따른 어레이 형태의 안티퓨즈 불휘발성 메모리 소자를 나타내 보인 등가회로도이다.
도 13은 도 12의 안티퓨즈 불휘발성 메모리 단위셀에 대한 선택적인 프로그램 동작을 설명하기 위해 나타내 보인 등가회로도이다.
도 14는 도 12의 안티퓨즈 불휘발성 메모리 단위셀에 대한 선택적인 리드 동작을 설명하기 위해 나타내 보인 등가회로도이다.
도 15는 본 개시의 일 예에 따른 어레이 형태의 안티퓨즈 불휘발성 메모리 소자를 나타내 보인 레이아웃도이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 본 개시의 일 예에 따른 안티퓨즈 불휘발성 메모리 소자(100)를 나타내 보인 등가회로도이다. 도 1을 참조하면, 안티퓨즈 불휘발성 메모리 소자(100)는, 안티퓨즈 메모리 셀(110) 및 바이폴라 접합 트랜지스터(120)를 포함하여 구성된다. 일 예에서 안티퓨즈 메모리 셀(110)은, 제1 단자(111)를 구성하는 불순물이 도핑된 반도체영역과, 제2 단자(112)를 구성하는 게이트와, 그리고 반도체영역 및 게이트 사이의 안티퓨즈 절연층을 포함하는 모스 커패시터(MOS capacitor)일 수 있다. 바이폴라 접합 트랜지스터(120)는 기판 표면을 따라 전류 경로(current path)가 형성되는 수평형 구조의 NPN 바이폴라 접합 트랜지스터일 수 있다. 바이폴라 접합 트랜지스터(120)의 베이스단자(B) 및 에미터단자(E)는, 각각 웰바이어스라인(WBL) 및 비트라인(BL)에 전기적으로 결합된다. 바이폴라 접합 트랜지스터(120)의 컬렉터단자(C)는 안티퓨즈 메모리 셀(110)의 제1 단자(111)에 결합된다. 이에 따라 바이폴라 접합 트랜지스터(120)의 컬렉터단자(C)는 신호라인에 직접 결합되지 않는 플로팅 상태일 수 있다. 안티퓨즈 메모리 셀(110)의 제2 단자(112)는 워드라인(WL)에 결합된다.
도 2는 본 개시의 일 예에 따른 안티퓨즈 불휘발성 메모리 소자(100)의 프로그램 동작을 설명하기 위해 나타내 보인 등가회로도이다. 도 2에서 도 1과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 2를 참조하면, 워드라인(WL)에 포지티브 프로그램전압(+Vpp)을 인가하고, 웰바이어스라인(WBL)에 포지티브 프로그램 베이스전압(+Vpbb)을 인가한다. 비트라인(BL)에는 그라운드전압, 예컨대 0V를 인가한다. 포지티브 프로그램전압(+Vpp)은, 수평형 바이폴라 접합 트랜지스터(120)의 컬렉터 단자(C)에서의 전위 상승을 유발하여, 베이스-컬렉터(B-C) 접합이 역방향 바이어스되도록 하면서, 안티퓨즈 절연층이 브레이크다운되도록 하는 컬렉터 전류를 발생시킬 수 있는 정도의 크기를 갖는다. 일 예에서 포지티브 프로그램전압(+Vpp)은 대략 +6V일 수 있다. 포지티브 프로그램 베이스전압(+Vpbb)은, 바이폴라 접합 트랜지스터(120)의 베이스-에미터(B-E) 접합에 의해 구성되는 PN 다이오드가 턴 온 되도록 하는 크기를 갖는다. 수평형 바이폴라 접합 트랜지스터(120)가 실리콘(Si)으로 구성되는 경우, 포지티브 프로그램 베이스전압(+Vpbb)은 대략 +0.6V 내지 +0.7V보다 큰 값을 갖는다. 일 예에서 포지티브 프로그램 베이스전압(+Vpbb)은 대략 +1V일 수 있다.
바이폴라 접합 트랜지스터(120)의 베이스단자(B) 및 에미터단자(E)에 각각 포지티브 프로그램 베이스전압(+Vpbb) 및 0V가 인가됨에 따라, 베이스-에미터 접합은 순방향 바이어스된다. 워드라인(WL)을 통해 안티퓨즈 메모리 셀(100)의 제1 단자(111)에 인가되는 포지티브 프로그램전압(+Vpp)은, 바이폴라 접합 트랜지스터(120)의 컬렉터단자(C)에서의 전위를 상승시킨다. 컬렉터단자(C)에서의 전위가 일정 크기, 예컨대 포지티브 프로그램 베이스전압(+Vpbb) 이상이 되면, 바이폴라 접합 트랜지스터(120)의 베이스-컬렉터 접합은 역방향 바이어스된다. 바이폴라 접합 트랜지스터(120)의 베이스-에미터 접합이 순방향 바이어스되고, 베이스-컬렉터 접합이 역방향 바이어스되면, 바이폴라 접합 트랜지스터(120)는 액티브모드(active mode)로 진입하고, 이에 따라 바이폴라 접합 트랜지스터(120)에는 컬렉터전류가 흐른다. 컬렉터전류를 구성하는 전자들 중 일부는 안티퓨즈 메모리 셀(100)의 안티퓨즈 절연층을 터널링한다. 전자들의 터널링은 직접 터널링(direct tunneling) 메커니즘 또는 F-N(Fowler-Nordheim) 터널링 메커니즘에 의해 수행될 수 있다. 이 터널링하는 전자들에 의한 누설전류가 점점 증가하면, 안티퓨즈 절연층 내부에 많은 결함들(defects)을 생성시키고, 이 결함들이 누적됨으로써 안티퓨즈 메모리 셀(100)의 제1 단자(111) 및 제2 단자(112) 사이에는 도전성 브레이크다운 경로(conductive breakdown path)가 형성된다.
도 3은 본 개시의 일 예에 따른 안티퓨즈 불휘발성 메모리 소자(100)의 리드 동작을 설명하기 위해 나타내 보인 등가회로도이다. 도 3에서 도 1과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 3을 참조하면, 워드라인(WL)에 포지티브 리드전압(+Vrr)을 인가하고, 웰바이어스라인(WBL)에 포지티브 리드 베이스전압(+Vrbb)을 인가한다. 비트라인(BL)에는 그라운드전압, 예컨대 0V를 인가한다. 포지티브 리드 베이스전압(+Vrbb)은, 바이폴라 접합 트랜지스터(120)의 베이스-에미터(B-E) 접합에 의해 구성되는 PN 다이오드가 턴 온 되도록 하는 전압에 근접하는 크기를 갖는다. 일 예에서 수평형 바이폴라 접합 트랜지스터(120)가 실리콘(Si)으로 구성되는 경우, 포지티브 리드 베이스전압(+Vpbb)은 대략 +0.5V일 수 있다. 포지티브 리드전압(+Vrr)은, 프로그램 동작시 워드라인(WL)에 인가되는 포지티브 프로그램전압(+Vpp)의 대략 20-30%의 크기를 갖도록 하여, 리드 과정에서 안티퓨즈 메모리 셀(110)이 원하지 않게 프로그램되는 현상이 발생되지 않도록 한다. 또한 포지티브 리드전압(+Vrr)은, 포지티브 리드 베이스전압(+Vrbb)보다 큰 값을 갖는다. 구체적으로 포지티브 리드전압(+Vrr)은, 베이스 단자(B)로 흐르는 전류를 충분히 증가시켜서 베이스-에미터(B-E) 접합에 의해 구성되는 PN 다이오드가 턴 온 되도록 하는 크기를 갖는다. 일 예에서 포지티브 리드전압(+Vrr)은 대략 +1.5V일 수 있다.
워드라인(WL)을 통해 안티퓨즈 메모리 셀(100)의 제1 단자(111)에 인가되는 포지티브 리드전압(+Vrr)은, 바이폴라 접합 트랜지스터(120)의 컬렉터단자(C)에서의 전위를 상승시킨다. 컬렉터단자(C)에서의 전위가 일정 크기, 예컨대 포지티브 리드 베이스전압(+Vrbb) 이상이 되고, 바이폴라 접합 트랜지스터(120)의 베이스 전류를 증가시켜면, 바이폴라 접합 트랜지스터(120)의 베이스-에미터(B-E) 접합에 의해 구성되는 PN 다이오드는 턴 온 된다. 따라서 바이폴라 접합 트랜지스터(120)의 컬렉터 단자(C)와 에미터 단자(E) 사이에는 전류 이동 경로가 형성된다.
도면에 나타낸 바와 같이, 안티퓨즈 메모리 셀(110)이 프로그램된 상태(programmed status)인 경우, 안티퓨즈 메모리 셀(100)의 제1 단자(111) 및 제2 단자(112) 사이의 전류경로(113)의 존재로 인해, 워드라인(WL)으로부터 바이폴라 접합 트랜지스터(120)의 컬렉터단자(C)로 컬렉터전류(IC)가 흐르고, 바이폴라 접합 트랜지스터(120)의 에미터단자(E)로부터 비트라인(BL)으로 에미터 전류(IE)가 흐른다. 반면에 안티퓨즈 메모리 셀(110)이 프로그램되지 않은 상태, 즉 초기 상태(initial status)인 경우, 안티퓨즈 메모리 셀(110)의 안티퓨즈 절연층이 브레이크다운되지 않은 상태이므로, 컬렉터 전류(IC) 및 에미터 전류(IE)는 흐르지 않는다. 이와 같이 비트라인(BL)에서의 에미터 전류(IE)를 센싱함으로써 불휘발성 메모리 셀(110)의 상태를 판독할 수 있다.
도 4는 본 개시의 일 예에 따른 안티퓨즈 불휘발성 메모리 소자를 나타내 보인 레이아웃도이다. 그리고 도 5는 도 4의 선 I-I'를 따라 절단하여 나타내 보인 단면도이다. 도 4에서 도 5의 트랜치 소자분리층(208)의 도시는 생략되었다. 도 4 및 도 5를 참조하면, 본 예에 따른 안티퓨즈 불휘발성 메모리 소자(200)는, 기판(202) 위에 배치되는 N형 딥웰영역(204) 내에 배치될 수 있다. N형 딥웰영역(204) 상부에 P형 웰영역(206)이 배치된다. P형 웰영역(206) 상부에는 트랜치 소자분리층(208)에 의해 한정되는 제1 액티브영역(211) 및 제2 액티브영역(212)이 배치된다. 제1 액티브영역(211) 및 제2 액티브영역(212)은 제1 방향을 따라 상호 이격된다. 일 예에서 제1 액티브영역(211)은 제1 방향을 따라 연장되는 스트라이프 형태의 평면 구조를 가질 수 있으며, 제2 액티브영역(212)은 박스 형태의 평면 구조를 가질 수 있다. P형 웰영역(206)의 상부영역은, 제1 상부영역(206A), 제2 상부영역(206B), 및 제3 상부영역(206C)을 포함한다. 제1 방향을 따라 제2 상부영역(206B)은 제1 상부영역(206A) 및 제3 상부영역(206C) 사이에 배치된다. 제2 상부영역(206B)의 일 단부는 제1 상부영역(206A)의 일 단부와 수평 방향을 따라 중첩된다. 제3 상부영역(206C)은, 제1 방향을 따라 제2 상부영역(206B)과 상호 이격된다.
P형 웰영역(206)의 제2 상부영역(206B)의 제1 액티브영역(211) 내에는 N-형 제1 컬렉터영역(221)이 배치된다. N-형 제1 컬렉터영역(221)의 상부 일정 영역에는 N+형 제2 컬렉터영역(222)이 배치된다. 제2 상부영역(206B)의 일 단부가 제1 상부영역(206A)의 일 단부와 중첩됨에 따라, N-형 제1 컬렉터영역(221)의 일 단부 또한 제1 상부영역(206A) 내에 위치한다. 반면 N+형 제2 컬렉터영역(222)은 제2 상부영역(206B) 내에만 위치한다. N-형 제1 컬렉터영역(221)은, N+형 제2 컬렉터영역(222)보다 낮은 불순물농도 및 깊은 접합깊이를 갖는다. N-형 제1 컬렉터영역(221) 및 N+형 제2 컬렉터영역(222)은 신호라인에 직접 결합되지 않는 플로팅 상태로 배치된다. P형 웰영역(206)의 제3 상부영역(206C)의 제1 액티브영역(211) 내에는 N+형 에미터영역(223)이 배치된다. 일 예에서 N+형 에미터영역(223)은 N+형 제2 컬렉터영역(222)과 실질적으로 동일한 불순물농도 및 접합깊이를 가질 수 있다. N+형 에미터영역(223)은 비트라인(BL)과 전기적으로 결합된다. P형 웰영역(206) 상부의 제2 액티브영역(212) 내에는 P+형 컨택영역(224)이 배치된다. P형 웰영역(206)은 P+형 컨택영역(224)을 통해 웰바이어스라인(WBL)과 전기적으로 결합된다. N-형 제1 컬렉터영역(221), P형 웰영역(206), 및 N+형 에미터영역(223)은 수평형 NPN 바이폴라 접합 트랜지스터(120)를 구성한다. 이 경우 N-형 제1 컬렉터영역(221)과 N+형 에미터영역(223) 사이의 P형 웰영역(206)은 베이스영역으로 기능한다.
P형 웰영역(206)의 제1 상부영역(206A) 위에는 안티퓨즈 절연층(231)이 배치된다. 일 예에서 안티퓨즈 절연층(231)은 옥사이드(oxide) 계열의 절연물질로 구성될 수 있다. 안티퓨즈 절연층(231) 위에는 게이트(232)가 배치된다. 일 예에서 게이트(232)는 불순물이온이 도핑된 폴리실리콘 및/또는 금속물질로 구성될 수 있다. 게이트(232)는 워드라인(WL)과 전기적으로 결합된다. 안티퓨즈 절연층(231) 및 게이트(232)와 수직방향으로 중첩되는 P형 웰영역(206)의 상부영역은 채널영역(225)으로 정의될 수 있다. 안티퓨즈 절연층(231) 및 게이트(232)는의 양 측면들에는 각각 절연성스페이서층(240)이 배치된다. 제1 상부영역(206A)의 일 단부가 제2 상부영역(206B)의 일 단부와 중첩됨에 따라, 안티퓨즈 절연층(231) 및 게이트(232)의 일 측면부는 제2 상부영역(206B)과 수직방향으로 중첩된다. 따라서 안티퓨즈 절연층(231) 및 게이트(232)의 일 측면부는 N-형 제1 컬렉터영역(221)의 일 측면부와 수직방향으로 중첩된다. N-형 제1 컬렉터영역(221), 안티퓨즈 절연층(231), 및 게이트(232)의 수직방향으로의 적층 구조는 모스 커패시터 구조의 안티퓨즈 메모리 셀(110)을 구성한다. N-형 제1 컬렉터영역(221) 및 게이트(232)는, 각각 안티퓨즈 메모리 셀(110)의 제1 단자 및 제2 단자를 구성할 수 있다.
본 예에 따른 안티퓨즈 불휘발성 메모리 소자(200)의 프로그램 동작 및 리드 동작은, N-형 제1 컬렉터영역(221), P형 웰영역(206), 및 N+형 에미터영역(223)으로 구성되는 NPN 수평형 바이폴라 접합 트랜지스터(120)의 선택 동작에 의해 선택적으로 이루어질 수 있다. 즉 NPN 수평형 바이폴라 접합 트랜지스터(120)가 턴 온 되면 안티퓨즈 메모리 셀(110)에 대한 프로그램 동작 및 리드 동작이 이루어진다. 반면에 NPN 수평형 바이폴라 접합 트랜지스터(120)가 턴 오프 상태인 경우, 안티퓨즈 메모리 셀(110)에 대한 프로그램 동작 및 리드 동작은 이루어지지 않는다. 이와 같은 NPN 수평형 바이폴라 접합 트랜지스터(120)의 상태 제어는 비트라인(BL)을 통해 N+형 에미터영역(223)에 인가되는 에미터전압의 크기와, 워드라인(WL)에 인가되는 전압의 크기를 조절함으로써 수행될 수 있다.
도 6은 본 개시의 일 예에 따른 안티퓨즈 불휘발성 메모리 셀의 프로그램 동작의 일 예를 나타내 보인 단면도이다. 도 6에서 도 5와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 6을 참조하면, 안티퓨즈 메모리 셀(110)에 대한 프로그램 동작을 위해, 워드라인(WL) 및 웰바이어스라인(WBL)에 각각 +6V 및 +1V를 인가한다. 비트라인(BL)에는 그라운드전압, 예컨대 0V를 인가한다. 도면에 나타내지는 않았지만, N형 딥웰영역(204)에는, 웰바이어스라인(WBL)에 인가되는 전압과 같은 크기의 전압, 즉 +1V가 인가될 수 있다. 워드라인(WL)에 +6V가 인가됨에 따라, 도면에 나타내지는 않았지만, 채널영역(225)에는 N형 반전층(inversion layer)이 형성될 수 있다. 이 과정에서 N-형 제1 컬렉터영역(221) 및 N+형 제2 컬렉터영역(222)에서의 전위는 상승한다. N-형 제1 컬렉터영역(221) 및 N+형 제2 컬렉터영역(222)에서의 전위가 웰바이어스라인(WBL)을 통해 인가되는 +1V보다 커지면, NPN 수평형 바이폴라 접합 트랜지스터(120)의 베이스(B)-컬렉터(C) 접합은 역방향 바이어스되고, 베이스(B)-에미터(E) 접합은 순방향 바이어스된다. 이 바이어스 조건에서 NPN 수평형 바이폴라 접합 트랜지스터(120)는 액티브 모드로 진입하고, 그에 따라 컬렉터 전류가 흐른다. 컬렉터 전류를 구성하는 전자들은 안티퓨즈 절연층(231)을 터널링하며, 이 과정에서 안티퓨즈 절연층(231)은 브레이크다운 되어 N-형 제1 컬렉터영역과 게이트(232) 사이의 전류 경로를 형성한다.
도 7은 본 개시의 일 예에 따른 안티퓨즈 불휘발성 메모리 셀의 프로그램 금지 동작의 일 예를 나타내 보인 단면도이다. 도 7에서 도 5와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 7을 참조하면, 안티퓨즈 메모리 셀(110)에 대한 프로그램 금지 동작을 위해, 워드라인(WL)에 +6V를 인가하고, 웰바이어스라인(WBL) 및 비트라인(BL)에 동일한 크기의 전압, 예컨대 각각 +1V를 인가한다. 도면에 나타내지는 않았지만, N형 딥웰영역(204)에는, 웰바이어스라인(WBL)에 인가되는 전압과 같은 크기의 전압, 즉 +1V가 인가될 수 있다. 워드라인(WL)에 +6V가 인가됨에 따라, 도면에 나타내지는 않았지만, 채널영역(225)에는 N형 반전층이 형성될 수 있다. 이 과정에서 N-형 제1 컬렉터영역(221) 및 N+형 제2 컬렉터영역(222)에서의 전위는 상승한다. N-형 제1 컬렉터영역(221) 및 N+형 제2 컬렉터영역(222)에서의 전위가 웰바이어스라인(WBL)을 통해 인가되는 +1V보다 커지면, NPN 수평형 바이폴라 접합 트랜지스터(120)의 베이스(B)-컬렉터(C) 접합은 역방향 바이어스된다. 그러나 비트라인(BL)을 통해 N+형 에미터영역(223)에 +1V가 인가되고, 웰바이어스라인(WBL)을 통해 P형 웰영역(206)에 동일한 크기의 +1V가 인가됨에 따라, NPN 수평형 바이폴라 접합 트랜지스터(120)의 베이스(B)-에미터(E) 접합 사이에는 전위차가 발생되지 않는다. 따라서 NPN 수평형 바이폴라 접합 트랜지스터(120)는 액티브 모드로 진입하지 못하며, 컬렉터 전류는 흐르지 않는다. 안티퓨즈 절연층(231)을 브레이크다운 시킬 컬렉터 전류가 흐르지 않으므로, 안티퓨즈 메모리 셀(110)은 프로그램되지 않는다.
도 8은 본 개시의 일 예에 따른 안티퓨즈 불휘발성 메모리 셀의 프로그램 금지 동작의 다른 예를 나타내 보인 단면도이다. 도 8에서 도 5와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 8을 참조하면, 안티퓨즈 메모리 셀(110)에 대한 프로그램 금지 동작을 위해, 웰바이어스라인(WBL) 및 비트라인(BL)에 각각 +1V 및 0V를 인가한다. 워드라인(WL)에는 웰바이어스라인(WBL)에 인가되는 전압과 같은 크기의 전압, 즉 +1V를 인가한다. 도면에 나타내지는 않았지만, N형 딥웰영역(204)에는, 웰바이어스라인(WBL)에 인가되는 전압과 같은 크기의 전압, 즉 +1V가 인가될 수 있다. 이와 같은 바이어스 조건에서 NPN 수평형 바이폴라 접합 트랜지스터(120)의 베이스(B)-에미터(E) 접합은 순방향 바이어스되지만, 워드라인(WL)에 인가되는 +1V에 의해, N-형 제1 컬렉터영역(221) 및 N+형 제2 컬렉터영역(222)에서의 전위는 컬렉터 전류를 발생시킬 수 있는 정도의 전위보다 낮아진다. 따라서 NPN 수평형 바이폴라 접합 트랜지스터(120)는 턴 온 되지 못하며, 컬렉터 전류 또한 흐르지 않는다. 안티퓨즈 절연층(231)을 브레이크다운 시킬 컬렉터 전류가 흐르지 않으므로, 안티퓨즈 메모리 셀(110)은 프로그램되지 않는다.
도 9는 본 개시의 일 예에 따른 안티퓨즈 불휘발성 메모리 셀의 리드 동작의 일 예를 나타내 보인 단면도이다. 도 9에서 도 5와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 9를 참조하면, 안티퓨즈 메모리 셀(110)에 대한 리드 동작을 위해, 워드라인(WL) 및 웰바이어스라인(WBL)에 각각 +1.5V 및 +0.5V를 인가한다. 비트라인(BL)에는 그라운드전압, 예컨대 0V를 인가한다. 도면에 나타내지는 않았지만, N형 딥웰영역(204)에는, 웰바이어스라인(WBL)에 인가되는 전압과 같은 크기의 전압, 즉 +0.5V가 인가될 수 있다. 워드라인(WL)에 +1.5V가 인가됨에 따라, 도면에 나타내지는 않았지만, 채널영역(225)에는 N형 반전층이 형성될 수 있다. 이 과정에서 N-형 제1 컬렉터영역(221) 및 N+형 제2 컬렉터영역(222)에서의 전위는 상승한다. N-형 제1 컬렉터영역(221) 및 N+형 제2 컬렉터영역(222)에서의 전위가 웰바이어스라인(WBL)을 통해 인가되는 +0.5V보다 커지면, NPN 수평형 바이폴라 접합 트랜지스터(120)의 베이스(B)-컬렉터(C) 접합은 역방향 바이어스된다. 이에 따라 NPN 수평형 바이폴라 접합 트랜지스터(120)의 베이스 전류를 증가시키고, 그 결과 베이스(B)-에미터(E)에 의해 구성되는 PN 다이오드가 턴 온 되어 N-형 제1 컬렉터영역(221) 및 N+형 제2 컬렉터영역(222)에는 컬렉터 전류가 흐를 수 있게 된다.
도면에 나타낸 바와 같이, 안티퓨즈 메모리 셀이 프로그램되어 N-형 제1 컬렉터영역(221)과 게이트(232) 사이에 전류경로(313)가 존재하는 경우, 이 전류경로(313)를 통해 컬렉터전류가 흐른다. 즉 워드라인(WL)으로부터 NPN 수평형 바이폴라 접합 트랜지스터(120)의 컬렉터단자(C)로 컬렉터전류가 흐르고, 바이폴라 접합 트랜지스터(120)의 에미터단자(E)로부터 비트라인(BL)으로 에미터 전류가 흐르게 된다. 따라서 비트라인(BL)에서의 에미터 전류를 센싱함으로써 안티퓨즈 불휘발성 메모리 소자의 프로그램된 상태를 판독할 수 있다. 비록 도면에 나타내지는 않았지만, 안티퓨즈 메모리 셀이 프로그램되지 않은 상태, 즉 초기 상태(initial status)인 경우, N-형 제1 컬렉터영역(221)과 게이트(232) 사이에 전류경로(313)가 형성되지 않은 상태이므로, 컬렉터 전류는 흐르지 않으며, 에미터 전류 또한 흐르지 않는다.
도 10은 도 4의 안티퓨즈 불휘발성 메모리 소자의 리드 금지 동작의 일 예를 설명하기 위해 나타내 보인 단면도이다. 도 10에서 도 5와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 10을 참조하면, 리드 금지 동작을 위해, 워드라인(WL)에 +1.5V를 인가하고, 웰바이어스라인(WBL) 및 비트라인(BL)에 동일한 크기의 전압, 예컨대 각각 +0.5V를 인가한다. 도면에 나타내지는 않았지만, N형 딥웰영역(204)에는, 웰바이어스라인(WBL)에 인가되는 전압과 같은 크기의 전압, 즉 +0.5V가 인가될 수 있다. 워드라인(WL)에 +1.5V가 인가됨에 따라, 도면에 나타내지는 않았지만, 채널영역(225)에는 N형 반전층이 형성될 수 있다. 이 과정에서 N-형 제1 컬렉터영역(221) 및 N+형 제2 컬렉터영역(222)에서의 전위는 상승한다. N-형 제1 컬렉터영역(221) 및 N+형 제2 컬렉터영역(222)에서의 전위가 웰바이어스라인(WBL)을 통해 인가되는 +0.5V보다 커지면, NPN 수평형 바이폴라 접합 트랜지스터(120)의 베이스(B)-컬렉터(C) 접합은 역방향 바이어스된다. 그러나 P형 웰영역(206) 및 N+형 에미터영역(223)에 동일한 크기의 +0.5V가 인가됨에 따라, NPN 수평형 바이폴라 접합 트랜지스터(120)의 베이스(B)-에미터(E) 접합 사이에는 전위차가 발생되지 않는다. 따라서 NPN 수평형 바이폴라 접합 트랜지스터(120)는 턴 온 되지 못하며, 컬렉터 전류는 흐르지 않는다. 따라서 N-형 제1 컬렉터영역(221)과 게이트(232) 사이에 전류경로(313)가 존재하는지의 여부와 관계없이 비트라인(BL)으로 에미터 전류가 흐르지 않는다.
도 11은 도 4의 안티퓨즈 불휘발성 메모리 소자의 리드 금지 동작의 다른 예를 설명하기 위해 나타내 보인 단면도이다. 도 11에서 도 5와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 11을 참조하면, 리드 금지 동작을 위해, 웰바이어스라인(WBL) 및 비트라인(BL)에 각각 +0.5V 및 0V를 인가한다. 워드라인(WL)에는 웰바이어스라인(WBL)에 인가되는 전압과 같은 크기의 전압, 즉 +0.5V를 인가한다. 도면에 나타내지는 않았지만, N형 딥웰영역(204)에는, 웰바이어스라인(WBL)에 인가되는 전압과 같은 크기의 전압, 즉 +0.5V가 인가될 수 있다. 워드라인(WL)에 인가되는 +0.5V는, NPN 수평형 바이폴라 접합 트랜지스터(120)의 베이스(B)-에미터(E) 접합에 의해 구성되는 PN 다이오드를 턴 온 시키지 못하며, 따라서 NPN 수평형 바이폴라 접합 트랜지스터(120)의 컬렉터 전류는 흐르지 않는다. 그 결과 N-형 제1 컬렉터영역(221)과 게이트(232) 사이에 전류경로(313)가 존재하는지의 여부와 관계없이 비트라인(BL)으로 에미터 전류가 흐르지 않는다.
도 12는 본 개시의 일 예에 따른 어레이 형태의 안티퓨즈 불휘발성 메모리 소자(400)를 나타내 보인 등가회로도이다. 도 12를 참조하면, 안티퓨즈 불휘발성 메모리 소자(400)는, 워드라인들(WL1-WL4)과 비트라인들(BL1-BL4)이 각각 행들 및 열들을 구성하는 매트릭스 형태의 어레이 형태를 갖는다. 행과 열은 임의로 설정될 수 있으며, 따라서 워드라인들(WL1-WL4)과 비트라인들(BL1-BL4)이 각각 열들과 행들을 구성할 수도 있다. 본 예에서는 4개의 행들 및 4개의 열들을 예로 들었지만, 보다 많거나 적은 행들 및 열들로 구성될 수도 있다. 행들과 열들의 교차점들 각각에는 안티퓨즈 메모리 단위셀이 배치된다. 안티퓨즈 메모리 단위셀들(400-11, …, 400-14, 400-21, …, 400-24, 400-31, …, 400-34, 400-41, …, 400-44) 각각은, 도 1을 참조하여 설명한 안티퓨즈 메모리 소자(100)와 동일한 구성을 갖는다. 예컨대 제1 행 및 제1 열의 안티퓨즈 메모리 단위셀(400-11)은, 안티퓨즈 메모리 셀(410-11) 및 바이폴라 접합 트랜지스터(420-11)가 직렬로 결합되는 구성을 갖는다.
제1 워드라인(WL1)은, 제1 열을 구성하는 안티퓨즈 메모리 단위셀들(400-11, 400-21, 400-31, 400-41) 각각의 안티퓨즈 메모리 셀(410-11, 410-21, 410-31, 410-41)의 제1 단자에 공통으로 결합된다. 제2 워드라인(WL2)은, 제2 열을 구성하는 안티퓨즈 메모리 단위셀들(400-12, 400-22, 400-32, 400-42) 각각의 안티퓨즈 메모리 셀(410-12, 410-22, 410-32, 410-42)의 제1 단자에 공통으로 결합된다. 제3 워드라인(WL3)은, 제3 열을 구성하는 안티퓨즈 메모리 단위셀들(400-13, 400-23, 400-33, 400-43) 각각의 안티퓨즈 메모리 셀(410-13, 410-23, 410-33, 410-43)의 제1 단자에 공통으로 결합된다. 제4 워드라인(WL4)은, 제4 열을 구성하는 안티퓨즈 메모리 단위셀들(400-14, 400-24, 400-34, 400-44) 각각의 안티퓨즈 메모리 셀(410-14, 410-24, 410-34, 410-44)의 제1 단자에 공통으로 결합된다.
제1 비트라인(BL1)은, 제1 행을 구성하는 안티퓨즈 메모리 단위셀들(400-11, 400-12, 400-13, 400-14) 각각의 바이폴라 접합 트랜지스터(420-11, 420-12, 420-13, 420-14)의 에미터 단자에 공통으로 결합된다. 제2 비트라인(BL2)은, 제2 행을 구성하는 안티퓨즈 메모리 단위셀들(400-21, 400-22, 400-23, 400-24) 각각의 바이폴라 접합 트랜지스터(420-21, 420-22, 420-23, 420-24)의 에미터 단자에 공통으로 결합된다. 제3 비트라인(BL3)은, 제3 행을 구성하는 안티퓨즈 메모리 단위셀들(400-31, 400-32, 400-33, 400-34) 각각의 바이폴라 접합 트랜지스터(420-31, 420-32, 420-33, 420-34)의 에미터 단자에 공통으로 결합된다. 제4 비트라인(BL4)은, 제4 행을 구성하는 안티퓨즈 메모리 단위셀들(400-41, 400-42, 400-43, 400-44) 각각의 바이폴라 접합 트랜지스터(420-41, 420-42, 420-43, 420-44)의 에미터 단자에 공통으로 결합된다.
웰바이어스라인(WBL)은, 모든 안티퓨즈 메모리 단위셀들(400-11, …, 400-14, 400-21, …, 400-24, 400-31, …, 400-34, 400-41, …, 400-44) 각각의 바이폴라 접합 트랜지스터(420-11, …, 420-14, 420-21, …, 420-24, 420-31, …, 420-34, 420-41, …, 420-44)의 베이스단자에 공통으로 결합된다.
도 13은 도 12의 안티퓨즈 불휘발성 메모리 단위셀에 대한 선택적인 프로그램 동작을 설명하기 위해 나타내 보인 등가회로도이다. 도 13에서 도 12와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 13을 참조하면, 제1 행 및 제1 열의 안티퓨즈 메모리 단위셀(이하 선택 단위셀)(400-11)을 선택적으로 프로그램하는 경우를 예로 들기로 한다. 선택 단위셀(400-11)에 결합되는 제1 워드라인(WL1) 및 제1 비트라인(BL1)에 각각 포지티브 프로그램전압, 예컨대 +6V와 그라운드전압, 예컨대 0V를 인가한다. 웰바이어스라인(WBL)에는 포지티브 프로그램 베이스전압, 예컨대 +1V를 인가한다. 나머지 워드라인들(WL2, WL3, WL4) 각각에는 포지티브 프로그램 베이스전압과 실질적으로 동일한 크기의 전압, 즉 +1V를 인가한다. 나머지 비트라인들(BL2, BL3, BL4) 각각에도 포지티브 프로그램 베이스전압과 실질적으로 동일한 크기의 전압, 즉 +1V를 인가한다. 선택 단위셀(400-11)은, 도 6을 참조하여 설명한 바와 같이, 바이폴라 접합 트랜지스터(420-11)의 베이스-에미터 접합 및 베이스-컬렉터 접합이 각각 순방향 및 역방향 바이어스된다. 따라서 바이폴라 접합 트랜지스터(420-11)는 액티브 모드로 동작하며 선택 단위셀(400-11)은 프로그램된다.
선택 단위셀(400-11)과 제1 워드라인(WL1)을 공유하는 나머지 안티퓨즈 메모리 단위셀들(400-21, 400-31, 400-41) 각각은, 도 7을 참조하여 설명한 바와 같이, 바이폴라 접합 트랜지스터들(420-21, 420-31, 420-41) 각각의 베이스-에미터 접합에 전위차가 발생되지 않는다. 따라서 바이폴라 접합 트랜지스터들(420-21, 420-31, 420-41) 각각의 베이스-컬렉터 접합이 역방향 바이어스되더라도, 바이폴라 접합 트랜지스터들(420-21, 420-31, 420-41)은 턴 온 되지 않으며, 안티퓨즈 메모리 단위셀들(400-21, 400-31, 400-41)은 모두 프로그램 금지된다.
선택 단위셀(400-11)과 제1 비트라인(BL1)을 공유하는 나머지 안티퓨즈 메모리 단위셀들(400-12, 400-13, 400-14) 각각은, 도 8을 참조하여 설명한 바와 같이, 바이폴라 접합 트랜지스터들(420-12, 420-13, 420-14) 각각에 결합되어 있는 워드라인들(WL2, WL3, WL4) 각각에 인가되는 +1V에 의해, 바이폴라 접합 트랜지스터들(420-12, 420-13, 420-14) 각각의 컬렉터 전류가 흐르지 않으며, 이에 따라 안티퓨즈 메모리 단위셀들(400-12, 400-13, 400-14)은 모두 프로그램 금지된다.
선택 단위셀(400-11)과 제1 워드라인(WL1) 및 제1 비트라인(BL1)을 모두 공유하지 않는 안티퓨즈 메모리 단위셀들(400-22, 400-23, 400-24, 400-32, 400-33, 400-34, 400-42, 400-43, 400-44) 각각은, 바이폴라 접합 트랜지스터들(420-22, 420-23, 420-24, 420-32, 420-33, 420-34, 420-42, 420-43, 420-44) 각각은 베이스-에미터 접합에 전위차가 없으므로 턴 오프되며, 따라서 모두 프로그램 금지된다.
도 14는 도 12의 안티퓨즈 불휘발성 메모리 단위셀에 대한 선택적인 리드 동작을 설명하기 위해 나타내 보인 등가회로도이다. 도 14에서 도 12와 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 14를 참조하면, 제1 행 및 제1 열의 안티퓨즈 메모리 단위셀(이하 선택 단위셀)(400-11)을 선택적으로 리드하는 경우를 예로 들기로 한다. 선택 단위셀(400-11)에 결합되는 제1 워드라인(WL1) 및 제1 비트라인(BL1)에 각각 포지티브 리드전압, 예컨대 +1.5V와 그라운드전압, 예컨대 0V를 인가한다. 웰바이어스라인(WBL)에는 포지티브 리드 베이스전압, 예컨대 +0.5V를 인가한다. 나머지 워드라인들(WL2, WL3, WL4) 각각에는 포지티브 리드 베이스전압과 실질적으로 동일한 크기의 전압, 즉 +0.5V를 인가한다. 나머지 비트라인들(BL2, BL3, BL4) 각각에도 포지티브 리드 베이스전압과 실질적으로 동일한 크기의 전압, 즉 +0.5V를 인가한다. 선택 단위셀(400-11)은, 도 9를 참조하여 설명한 바와 같이, 바이폴라 접합 트랜지스터(420-11)의 제1 워드라인(WL1)에 +1.5V가 인가됨에 따라, 바이폴라 접합 트랜지스터(420-11)의 베이스-컬렉터 접합은 역방향 바이어스된다. 그리고 바이폴라 접합 트랜지스터(120)의 베이스 전류가 증가되어, 바이폴라 접합 트랜지스터(120)의 베이스-에미터 접합에 의해 구성되는 PN 다이오드가 턴 온 되고, 그 결과 바이폴라 접합 트랜지스터(120)가 턴 온 된다.
바이폴라 접합 트랜지스터(120)가 턴 온됨에 따라, 선택 단위셀(400-11)에 결합되는 제1 비트라인(BL1)으로 바이폴라 접합 트랜지스터(420-11)의 에미터 전류가 흐르는지의 여부는 선택 단위셀(400-11)이 프로그램된 상태인지 초기 상태인지의 여부에 따라 결정된다. 선택 단위셀(400-11)이 프로그램된 상태인 경우, 제1 워드라인(WL1)과 바이폴라 접합 트랜지스터(420-11)의 컬렉터 사이에 컬렉터 전류가 흐르므로, 제1 비트라인(BL1)과 바이폴라 접합 트랜지스터(420-11)의 에미터 사이에는 에미터 전류가 흐른다. 반면에 선택 단위셀(400-11)이 프로그램되지 않은 초기 상태인 경우, 제1 워드라인(WL1)과 바이폴라 접합 트랜지스터(420-11)의 컬렉터 사이에 컬렉터 전류가 흐르지 않으므로, 제1 비트라인(BL1)과 바이폴라 접합 트랜지스터(420-11)의 에미터 사이에도 에미터 전류가 흐르지 않는다. 즉 제1 비트라인(BL1)에 에미터 전류가 센싱되는 경우, 선택 단위셀(400-11)은 프로그램된 상태이고, 제1 비트라인(BL1)에 에미터 전류가 센싱되지 않는 경우 선택 단위셀(400-11)은 초기 상태인 것으로 판독할 수 있다.
선택 단위셀(400-11)과 제1 워드라인(WL1)을 공유하는 나머지 안티퓨즈 메모리 단위셀들(400-21, 400-31, 400-41) 각각은, 도 10을 참조하여 설명한 바와 같이, 바이폴라 접합 트랜지스터들(420-21, 420-31, 420-41) 각각의 베이스-에미터 접합에 전위차가 발생되지 않는다. 따라서 바이폴라 접합 트랜지스터들(420-21, 420-31, 420-41) 각각의 베이스-컬렉터 접합이 역방향 바이어스되더라도, 바이폴라 접합 트랜지스터들(420-21, 420-31, 420-41)은 액티브 모드로 동작하지 않는다. 따라서 안티퓨즈 메모리 단위셀들(400-21, 400-31, 400-41) 각각의 프로그램 여부와 관계 없이, 선택 단위셀(400-11)에 대한 리드 동작에 영향을 주지 않는다.
선택 단위셀(400-11)과 제1 비트라인(BL1)을 공유하는 나머지 안티퓨즈 메모리 단위셀들(400-12, 400-13, 400-14) 각각은, 도 11을 참조하여 설명한 바와 같이, 바이폴라 접합 트랜지스터들(420-12, 420-13, 420-14) 각각의 베이스-에미터 전압이 +0.5V의 전위차를 나타내고, 워드라인들(WL2, WL3, WL4) 각각에 +0.5V가 인가됨에 따라 바이폴라 접합 트랜지스터들(420-12, 420-13, 420-14) 각각은 턴 온 되지 않으며, 그 결과 안티퓨즈 메모리 단위셀들(400-12, 400-13, 400-14)은 모두 프로그램 금지된다.
선택 단위셀(400-11)과 제1 워드라인(WL1) 및 제1 비트라인(BL1)을 모두 공유하지 않는 안티퓨즈 메모리 단위셀들(400-22, 400-23, 400-24, 400-32, 400-33, 400-34, 400-42, 400-43, 400-44) 각각은, 바이폴라 접합 트랜지스터들(420-22, 420-23, 420-24, 420-32, 420-33, 420-34, 420-42, 420-43, 420-44)이 모두 턴 오프되며, 따라서 모두 프로그램 금지된다.
도 15는 본 개시의 일 예에 따른 어레이 형태의 안티퓨즈 불휘발성 메모리 소자를 나타내 보인 레이아웃도이다. 도 15를 참조하면, 안티퓨즈 불휘발성 메모리 소자(400)는, P형 웰영역(406) 내에 배치되는 제1 내지 제4 액티브영역(411-1, 411-2, 411-3, 411-4)이 배치된다. 제1 내지 제4 액티브영역(411-1, 411-2, 411-3, 411-4)은 제1 방향을 따라 길게 연장된다. 제1 내지 제4 액티브영역(411-1, 411-2, 411-3, 411-4)은 제1 방향과 교차하는 제2 방향을 따라 상호 이격되도록 배치된다. 도면에 나타내지는 않았지만, 제1 내지 제4 액티브영역(411-1, 411-2, 411-3, 411-4)은 트랜치 소자분리층에 의해 한정될 수 있다. P형 웰영역(406) 내에는 제5 액티브영역(412)이 배치된다. 제5 액티브영역(412) 내에는 P+형 컨택영역(424)이 배치된다. P+형 컨택영역(424)은 웰바이어스라인(WBL)에 결합된다.
제1 내지 제4 게이트(432-1, 432-2, 432-3, 432-4)가 제1 내지 제4 액티브영역(411-1, 411-2, 411-3, 411-4)과 교차하도록 배치된다. 즉 제1 내지 제4 게이트(432-1, 432-2, 432-3, 432-4)는 제2 방향을 따라 길게 연장된다. 제1 내지 제4 게이트(432-1, 432-2, 432-3, 432-4)는 제1 방향을 따라 상호 이격되도록 배치된다. 도면에 나타내지는 않았지만, 제1 내지 제4 게이트(432-1, 432-2, 432-3, 432-4) 하부에는 제1 내지 제4 안티퓨즈 절연층이 배치된다. 제1 내지 제4 게이트(432-1, 432-2, 432-3, 432-4)의 양 측면에는 제1 내지 제4 절연성스페이서층(240-1, 240-2, 240-3, 240-4)이 배치된다. 제1 내지 제4 게이트(432-1, 432-2, 432-3, 432-4)는 제1 내지 제4 워드라인(WL1, WL2, WL3, WL4)에 각각 결합된다. 제1 게이트(432-1) 및 제2 게이트(432-2)는 상호 인접하게 배치된다. 제3 게이트(432-2) 및 제4 게이트(432-4)는 상호 인접하게 배치된다.
제1 내지 제4 액티브영역(411-1, 411-2, 411-3, 411-4) 내에는 N-형 제1 컬렉터영역(421)들과, N+형 제2 컬렉터영역(422)들과, 그리고 N+형 에미터영역(423)들이 배치된다. 도 4 및 도 5를 참조하여 설명한 바와 같이, N-형 제1 컬렉터영역(421)들 각각은 제1 내지 제4 게이트(432-1, 432-2, 432-3, 432-4) 각각의 일 측면에 중첩되도록 배치된다. N+형 제2 컬렉터영역(422)은 N-형 제1 컬렉터영역(421) 내에 배치된다. N+형 에미터영역(423)은, P형 웰영역(406)에 의해 N-형 제1 컬렉터영역(421)과 이격되도록 배치된다. N-형 제1 컬렉터영역(421) 및 N+형 제2 컬렉터영역(422)은 NPN 수평형 바이폴라 접합 트랜지스터의 컬렉터영역을 구성한다. N+형 에미터영역(423)은 NPN 수평형 바이폴라 접합 트랜지스터의 에미터영역을 구성한다. N-형 제1 컬렉터영역(421)과 N+형 에미터영역(423) 사이의 P형 웰영역(406)은 NPN 수평형 바이폴라 접합 트랜지스터의 베이스영역을 구성한다.
본 예에 따른 어레이 형태의 안티퓨즈 불휘발성 메모리 소자(400)는 안티퓨즈 메모리 단위셀(500)이 반복적으로 배치되는 구성을 갖는다. 안티퓨즈 메모리 단위셀(500)은 도 4를 참조하여 설명한 안티퓨즈 불휘발성 메모리소자(200)와 동일하게 구성될 수 있다. 제1 액티브영역(411-1) 내에 배치되는 N+형 에미터영역(423)들은 제1 비트라인(BL1)에 공통으로 결합된다. 제2 액티브영역(411-2) 내에 배치되는 N+형 에미터영역(423)들은 제2 비트라인(BL2)에 공통으로 결합된다. 제3 액티브영역(411-3 내에 배치되는 N+형 에미터영역(423)들은 제3 비트라인(BL3)에 공통으로 결합된다. 그리고 제4 액티브영역(411-4) 내에 배치되는 N+형 에미터영역(423)들은 제4 비트라인(BL4)에 공통으로 결합된다. N-형 제1 컬렉터영역(421) 및 N+형 제2 컬렉터영역(422)은 어떤 신호라인에도 직접 결합되지 않는 플로팅 상태로 배치된다. 도면에 나타내지는 않았지만, N-형 제1 컬렉터영역(421) 및 N+형 제2 컬렉터영역(422) 위에는 실리사이드 방지층패턴이 배치될 수도 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
100, 200...안티퓨즈 불휘발성 메모리 소자
110...안티퓨즈 메모리 셀 120...바이폴라 접합 트랜지스터
206...P형 웰영역 211...제1 액티브영역
212...제2 액티브영역 221...N-형 제1 컬렉터영역
222...N+형 제2 컬렉터영역 223...N+형 에미터영역
224...P+형 컨택영역 232...게이트
240...절연성스페이서층

Claims (23)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 베이스영역을 구성하는 제1 도전형의 웰영역;
    상기 웰영역의 제1 상부영역 위에 배치되는 안티퓨즈 절연층 및 게이트;
    상기 제1 상부영역과 일부 중첩되는 상기 웰영역의 제2 상부영역에 배치되는 제2 도전형의 제1 컬렉터영역;
    상기 제2 상부영역과 일정 간격 이격되는 상기 웰영역의 제3 상부영역에 배치되는 제2 도전형의 에미터영역; 및
    상기 제1 도전형의 웰영역에 배치되는 제1 도전형의 컨택영역을 포함하되,
    상기 게이트는 워드라인에 결합되고, 상기 제1 도전형의 컨택영역은 웰바이어스라인에 결합되며, 그리고 상기 제2 도전형의 에미터영역은 비트라인에 결합되고,
    상기 제2 도전형의 제1 컬렉터영역은, 신호라인에 직접 결합되지 않는 플로팅 상태로 배치되며, 그리고
    상기 웰바이어스라인에는 포지티브 전압이 인가되는 안티퓨즈 불휘발성 메모리 소자.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 제1 도전형의 P형이고, 상기 제2 도전형은 N형인 안티퓨즈 불휘발성 메모리 소자.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 제2 도전형의 제1 컬렉터영역은, 일부가 상기 안티퓨즈 절연층 및 게이트의 일부와 수직 방향으로 중첩되는 안티퓨즈 불휘발성 메모리 소자.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 제2 도전형의 제1 컬렉터영역 및 에미터영역은 상기 제1 도전형의 웰영역의 표면 부근에서 수평 방향을 따라 상기 베이스영역에 의해 상호 이격되도록 배치되는 안티퓨즈 불휘발성 메모리 소자.
  10. 삭제
  11. 삭제
  12. 삭제
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 제2 도전형의 제1 컬렉터영역 내에 배치되는 제2 도전형의 제2 컬렉터영역을 더 포함하는 안티퓨즈 불휘발성 메모리 소자.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 제2 컬렉터영역의 불순물농도는 상기 제1 컬렉터영역의 불순물농도보다 높은 안티퓨즈 불휘발성 메모리 소자.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 제1 도전형의 웰영역;
    상기 웰영역 내에 배치되는 복수개의 액티브영역들;
    상기 웰영역 내에서 상기 복수개의 액티브영역들과 이격되도록 배치되는 제1 도전형의 컨택영역;
    상기 액티브영역들과 교차되도록 배치되는 안티퓨즈 절연층들 및 게이트들; 및
    상기 액티브영역 내에 배치되는 복수개의 수평형 바이폴라 접합 트랜지스터들을 포함하되,
    상기 수평형 바이폴라 접합 트랜지스터들 각각은, 상기 복수개의 액티브영역들의 각각에 배치되는 제2 도전형의 제1 컬렉터영역들 및 제2 도전형의 에미터영역들을 포함하되,
    상기 제2 도전형의 제1 컬렉터영역들의 각각은, 상기 안티퓨즈 절연층들 및 게이트들 각각의 일 측면에 중첩되도록 배치되고,
    상기 제2 도전형의 에미터영역들의 각각은, 상기 제1 도전형의 웰영역에 의해 상기 제2 도전형의 제1 컬렉터영역들의 각각과 이격되도록 배치되며,
    상기 게이트들의 각각은 워드라인에 결합되고, 상기 제1 도전형의 컨택영역은 웰바이어스라인에 결합되며, 그리고 상기 제2 도전형의 에미터영역들의 각각은 비트라인에 결합되고, 그리고
    상기 제2 도전형의 제1 컬렉터영역은, 신호라인에 직접 결합되지 않는 플로팅 상태로 배치되며, 그리고
    상기 웰바이어스라인에는 포지티브 전압이 인가되는 안티퓨즈 불휘발성 메모리 소자.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 제1 도전형은 P형이고, 상기 제2 도전형은 N형인 안티퓨즈 불휘발성 메모리 소자.
  23. 삭제
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102422839B1 (ko) * 2018-02-23 2022-07-19 에스케이하이닉스 시스템아이씨 주식회사 수평 커플링 구조 및 단일층 게이트를 갖는 불휘발성 메모리 소자
US10827143B2 (en) * 2018-02-23 2020-11-03 Omnivision Technologies, Inc. CMOS image sensor clamping method with divided bit lines
US11121083B2 (en) * 2019-06-06 2021-09-14 Nanya Technology Corporation Semiconductor device with fuse-detecting structure
CN113496989B (zh) * 2020-04-08 2024-02-09 长鑫存储技术有限公司 反熔丝单元及反熔丝阵列
US11783905B2 (en) 2020-12-18 2023-10-10 Ememory Technology Inc. Anti-fuse memory device, memory array, and programming method of an anti-fuse memory device for preventing leakage current and program disturbance

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060046354A1 (en) * 2004-09-02 2006-03-02 Dwayne Kreipl Recessed gate dielectric antifuse

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5859562A (en) * 1996-12-24 1999-01-12 Actel Corporation Programming circuit for antifuses using bipolar and SCR devices
TW428287B (en) 1998-12-21 2001-04-01 United Microelectronics Corp Manufacturing method for flash memory and the operation method for its erasure
US7157782B1 (en) * 2004-02-17 2007-01-02 Altera Corporation Electrically-programmable transistor antifuses
JP5109235B2 (ja) * 2005-04-27 2012-12-26 株式会社日立製作所 半導体装置
DE102005023460A1 (de) * 2005-05-20 2006-11-30 Infineon Technologies Ag Verfahren zum Betreiben eines MOSFET als Antifuse
US20070210415A1 (en) * 2006-03-07 2007-09-13 Ping-Chang Wu Anti-fuse and programming method of the same
WO2008156694A1 (en) * 2007-06-15 2008-12-24 Sandik 3D Llc Polycrystalline thin film bipolar transistors and methods of making the same
US20090026576A1 (en) * 2007-07-24 2009-01-29 United Microelectronics Corp. Anti-fuse
KR20090103613A (ko) * 2008-03-28 2009-10-01 삼성전자주식회사 안티퓨즈 및 그 동작방법
KR101438148B1 (ko) * 2008-04-11 2014-09-17 삼성전자주식회사 안티퓨즈와 그 동작 및 제조방법
KR101481401B1 (ko) * 2008-05-19 2015-01-14 삼성전자주식회사 비휘발성 기억 장치
KR101699230B1 (ko) * 2010-08-30 2017-01-25 삼성전자주식회사 안티퓨즈 메모리 셀, 이의 제조 방법, 이를 포함하는 비휘발성 메모리 장치 및 리페어 기능을 갖는 메모리 장치
US9761595B2 (en) * 2013-02-21 2017-09-12 Infineon Technologies Ag One-time programming device and a semiconductor device
US9281074B2 (en) * 2013-05-16 2016-03-08 Ememory Technology Inc. One time programmable memory cell capable of reducing leakage current and preventing slow bit response
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
US9496270B2 (en) * 2014-05-30 2016-11-15 Qualcomm Incorporated High density single-transistor antifuse memory cell

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060046354A1 (en) * 2004-09-02 2006-03-02 Dwayne Kreipl Recessed gate dielectric antifuse

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