CN107221353B - 采用横向双极结型晶体管的反熔丝非易失性存储器件 - Google Patents

采用横向双极结型晶体管的反熔丝非易失性存储器件 Download PDF

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Abstract

一种反熔丝非易失性存储器件包括反熔丝存储单元和双极结型晶体管。反熔丝存储单元具有第一端子和第二端子。第二端子耦接到字线。双极结型晶体管具有耦接到反熔丝存储单元的第一端子的集电极端子、基极端子以及耦接到位线的发射极端子。

Description

采用横向双极结型晶体管的反熔丝非易失性存储器件
相关申请的交叉引用
本申请要求2016年3月21日提交的申请号为10-2016-0033104的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
本公开的各种实施例涉及非易失性存储器件，更具体地，涉及采用横向双极结型晶体管作为选择晶体管的反熔丝非易失性存储器件。
背景技术
非易失性存储器件即使在其电源中断时也保留其储存的数据。非易失性存储器件可以包括只读存储(ROM)器件、一次性可编程(OTP)存储器件和可重写存储器件。近来，已经通过使用先进的半导体存储器技术(例如，互补金属氧化物半导体(CMOS)兼容工艺)实现了非易失性存储器件。
OTP存储器件可以被分类为熔丝型OTP存储器件或反熔丝型OTP存储器件。包括在熔丝型OTP存储器件中的每个存储单元可以在其被编程之前提供短路，而在其被编程之后提供开路。相反，包括在反熔丝型OTP存储器件中的每个存储单元可以在其被编程之前提供开路，而在其被编程之后提供短路。考虑到MOS晶体管的特性，CMOS工艺可以适用于反熔丝型OTP存储器件的制造。
发明内容
各种实施例针对采用横向双极结型晶体管作为选择晶体管的反熔丝非易失性存储器件。
根据一个实施例，反熔丝非易失性存储器件包括反熔丝存储单元和双极结型晶体管。反熔丝存储单元具有第一端子和第二端子。第二端子耦接到字线。双极结型晶体管具有耦接到反熔丝存储单元的第一端子的集电极端子、基极端子以及耦接到位线的发射极端子。
根据另一个实施例，提供一种反熔丝非易失性存储器件，所述反熔丝非易失性存储器件包括分别位于多个行和多个列的交叉点处的多个反熔丝存储单元单位。每个反熔丝存储单元单位包括反熔丝存储单元和双极结型晶体管。反熔丝存储单元具有第一端子和第二端子。第二端子耦接到字线。双极结型晶体管具有耦接到反熔丝存储单元的第一端子的集电极端子、基极端子以及耦接到位线的发射极端子。
根据另一个实施例，反熔丝非易失性存储器件包括第一导电类型的阱区、设置在阱区中的多个有源区、设置为与所述多个有源区交叉的多个栅极、设置在所述多个栅极和所述多个有源区之间的反熔丝绝缘层以及设置在有源区中的多个横向双极结型晶体管。多个横向双极结型晶体管中的每个包括第二导电类型的集电极区和第二导电类型的发射极区，第二导电类型的集电极区和第二导电类型的发射极区与阱区的表面相邻并且通过阱区的一部分彼此间隔开。
附图说明
根据附图和所附详细描述，本发明构思的各种实施例将变得更加明显，其中：
图1是图示根据本公开的一个实施例的反熔丝非易失性存储器件的等效电路图；
图2是图示根据本公开的一个实施例的反熔丝非易失性存储器件的编程操作的等效电路图；
图3是图示根据本公开的一个实施例的反熔丝非易失性存储器件的读取操作的等效电路图；
图4是图示根据本公开的一个实施例的反熔丝非易失性存储器件的布置图；
图5是沿图4的I′-I′线截取的截面图；
图6是图示图4中所示的反熔丝非易失性存储器件的编程操作的截面图；
图7是图示图4中所示的反熔丝非易失性存储器件的编程禁止操作的截面图；
图8是图示图4中所示的反熔丝非易失性存储器件的另一个编程禁止操作的截面图；
图9是图示图4中所示的反熔丝非易失性存储器件的读取操作的截面图；
图10是图示图4中所示的反熔丝非易失性存储器件的读取禁止操作的截面图；
图11是图示图4中所示的反熔丝非易失性存储器件的另一个读取禁止操作的截面图；
图12是图示根据本公开的一个实施例的反熔丝非易失性存储器件的存储单元阵列的等效电路图；
图13是图示图12中所示的反熔丝非易失性存储单元阵列中的选中存储单元的编程操作的等效电路图；
图14是图示图12中所示的反熔丝非易失性存储单元阵列中的选中存储单元的读取操作的等效电路图；以及
图15是图示根据本公开的一个实施例的反熔丝非易失性存储器件的存储单元阵列的布置图。
具体实施方式
在实施例的以下描述中，将理解，术语“第一”和“第二”意在识别元件，而不用于限定元件本身或意指特定顺序。另外，当元件被称为位于另一元件“上”、“之上”、“上方”、“之下”或“下面”时，其意在表示相对位置关系，而不用于对该元件直接接触另一元件或者其间存在至少一个中间元件的某些情况进行限制。因此，本文所使用的诸如“上”、“之上”、“上方”、“之下”、“下面”、“下方”等术语仅用于描述特定实施例的目的，而非意在限制本公开的范围。此外，当元件被称为“连接”或“耦接”到另一元件时，该元件可以直接电连接或耦接或者直接机械连接或耦接到另一元件，或者可以通过替换其间的另一元件而形成连接关系或耦接关系。
本文中所用的术语仅用于描述特定实施例的目的，而非意在限制本发明。如本文中所用，除非上下文另外清楚地指出，否则单数形式意在也包括复数形式。
还将理解的是，术语“包含”、“包含有”、“包括”和“包括有”在本说明书中使用时表示存在所述元件，但不排除一个或更多个其它元件的存在或添加。
如本文中所用，术语“和/或”包括相关联的列出项中的一个或更多个的任意组合和所有组合。
除非另外定义，否则本文中所使用的所有术语(包括技术术语和科学术语)具有与本发明所属领域的技术人员通常理解的意思相同的意思。还将理解的是，诸如通用词典中定义的术语的术语应当被解释为具有与其在本公开和相关领域的背景中的意思一致的意思，而不以理想化或过度形式化的意义来解释，除非本文中明确如此定义。
在下面的描述中，阐述了大量具体细节以提供对本发明的透彻理解。可以在无这些具体细节中的一些或全部的情况下实施本发明。在其它情况下，未详细描述公知的工艺结构和/或工艺，以免不必要地混淆本发明。
还应注意，在一些情况下，对于相关领域的技术人员明显的是，关于一个实施例描述的特征或元件可以单独使用或者与其它实施例的其它特征或元件组合使用，除非另外具体指出。
现在参考图1，根据本公开的一个实施例提供反熔丝非易失性存储器件100的等效电路图。因此，反熔丝非易失性存储器件100可以被配置为包括反熔丝存储单元110和双极结型晶体管(BJT)120。在一个实施例中，反熔丝存储单元110可以是金属氧化物半导体(MOS)电容器，其包括掺杂有杂质以构成第一端子111的半导体区域、用作第二端子112的栅极以及设置在半导体区域(即，第一端子111)与栅极(即，第二端子112)之间的反熔丝绝缘层。BJT 120可以是具有沿着衬底的表面提供的电流路径的横向NPN BJT。BJT 120的基极端子B和发射极端子E可以分别电耦接到阱偏置线WBL和位线BL。BJT 120的集电极端子C可以电耦接到反熔丝存储单元110的第一端子111。BJT 120的集电极端子C可以不直接耦接到任何信号线以具有浮置状态。反熔丝存储单元110的第二端子112可以耦接到字线WL。
图2是图示根据本公开的一个实施例的反熔丝非易失性存储器件100的编程操作的等效电路图。在图2中，与图1中所用的相同的附图标记或标志符表示相同的元件。参考图2，为了编程反熔丝非易失性存储器件100，可以将正编程电压+Vpp施加到字线WL，以及可以将正编程基极电压+Vpbb施加到阱偏置线WBL。此外，接地电压0V可以被施加到位线BL。即，位线BL可以接地。正编程电压+Vpp可以引起横向BJT 120的集电极端子C的电压电平的增加，以在横向BJT 120的基极端子B和集电极端子C之间产生反向偏置，以及以产生导致反熔丝绝缘层击穿的集电极电流。在一个实施例中，正编程电压+Vpp可以是大约+6伏。正编程基极电压+Vpbb可以具有能够导通由横向BJT 120的基极-发射极(B-E)结组成的PN二极管的电压电平。如果横向BJT 120使用硅材料来实现，则正编程基极电压+Vpbb可以具有高于大约+0.6伏的电压电平。在一个实施例中，正编程基极电压+Vpbb可以具有大约+1伏的电压电平。
由于正编程基极电压+Vpbb被施加到横向BJT 120的基极端子B并且BJT 120的发射极端子E接地，因此横向BJT 120的基极-发射极(B-E)结可以正向偏置。通过字线WL施加到反熔丝存储单元110的第二端子112的正编程电压+Vpp可以提升横向BJT120的集电极端子C的电压电平。如果横向BJT 120的集电极端子C的电压电平被提升为变得高于正编程基极电压+Vpbb，则横向BJT 120的基极-集电极(B-C)结可以反向偏置。如果横向BJT 120的基极-发射极(B-E)结正向偏置，而横向BJT 120的基极-集电极(B-C)结反向偏置，则横向BJT120可以进入激活模式以产生集电极电流。引起集电极电流的电子中的一些可以由于隧穿机制(例如，直接隧穿机制或Fowler-Nordheim(F-N)隧穿机制)而穿透反熔丝绝缘层。如果由于隧穿电子而导致的泄漏电流的量增加，则反熔丝绝缘层中产生的缺陷的数量也会增加，以形成设置在反熔丝存储单元110的第一端子111和第二端子112之间的导电击穿路径。
图3是图示根据本公开的一个实施例的反熔丝非易失性存储器件100的读取操作的等效电路图。在图3中，与图1中所用的相同的附图标记或标志符表示相同的元件。参考图3，为了读出储存在反熔丝非易失性存储器件100中的信息，可以将正读取电压+Vrr施加到字线WL，以及可以将正读取基极电压+Vrbb施加到阱偏置线WBL。此外，接地电压0V可以被施加到位线BL。即，位线BL可以接地。正读取基极电压+Vrbb可以具有接近由横向BJT 120的基极-发射极(B-E)结组成的PN二极管的导通电压的电压电平。在一个实施例中，如果横向BJT120使用硅材料来实现，则正读取基极电压+Vrbb可以是大约+0.5伏。正读取电压+Vrr可以具有在编程操作期间被施加到字线WL的正编程电压+Vpp的约20％至约30％的范围内的电压电平，以阻止反熔丝存储单元110在读取操作期间被编程。此外，正读取电压+Vrr可以高于正读取基极电压+Vrbb。具体地，正读取电压+Vrr可以具有能够充分增加横向BJT 120的基极电流的电压电平，使得由横向BJT 120的基极-发射极(B-E)结组成的PN二极管被导通。在一个实施例中，正读取电压+Vrr可以是大约+1.5伏。
通过字线WL施加到反熔丝存储单元110的第二端子112的正读取电压+Vrr可以提升横向BJT 120的集电极端子C的电压电平。如果集电极端子C的电压电平被提升为变得高于某一电平(例如，正读取基极电压+Vrbb的电压电平)，以增加横向BJT 120的基极电流，则由横向BJT 120的基极-发射极(B-E)结组成的PN二极管可以被导通。在这种情况下，可以在横向BJT 120的集电极端子C和发射极端子E之间提供电流路径。
在图3所示的读取偏置条件下，如果反熔丝存储单元110被编程以在反熔丝存储单元110的第一端子111和第二端子112之间具有电流路径113，则集电极电流IC可以由于电流路径113的存在而从字线WL流向横向BJT 120的集电极端子C，且发射极电流IE可以从发射极端子E流向位线BL。相反，在反熔丝存储单元110未被编程以具有没有电流路径113的初始状态的情况下，即使反熔丝非易失性存储器件100处于读取偏置条件下，也没有电流从字线WL流向位线BL。因此，可以通过感测流经位线BL的发射极电流IE来读出反熔丝存储单元110的状态。
图4是图示根据本公开的一个实施例的反熔丝非易失性存储器件200的布置图。图5是沿图4的I′-I′线截取的截面图。在图4中，图5的隔离层208未被示出。参考图4和图5，反熔丝非易失性存储器件200可以被实现为包括设置在衬底202上的N型深阱区204。P型阱区206可以设置在N型深阱区204上。隔离层208可以限定设置在P型阱区206的上部中的第一有源区211和第二有源区212。第一有源区211和第二有源区212可以在第一方向上彼此间隔开。在一个实施例中，第一有源区211可以具有在第一方向上延伸的条带形状，而第二有源区212可以具有箱形状。第一有源区211中的P型阱区206的上部可以包括在第一方向上排列的第一上部206A、第二上部206B和第三上部206C。第二上部206B可以设置在第一上部206A与第三上部206C之间。第二上部206B的一端可以与第一上部206A的一端重叠。第三上部206C可以在第一方向上与第二上部206B间隔开。
第一N型集电极区221可以设置在P型阱区206的位于第一有源区211中的第二上部206B中。第二N型集电极区222可以设置在第一N型集电极区221的上部中。由于第二上部206B的一端与第一上部206A的一端重叠，因此第一N型集电极区221的一端也可以位于第一上部206A中。相反，第二N型集电极区222可以仅设置在第二上部206B中。第一N型集电极区221可以具有比第二N型集电极区222的杂质浓度低的杂质浓度。此外，第一N型集电极区221可以具有比第二N型集电极区222的结深度大的结深度。第一N型集电极区221和第二N型集电极区222可以不直接耦接到任何信号线以具有浮置状态。N型发射极区223可以设置在P型阱区206的位于第一有源区211中的第三上部206C中。在一个实施例中，N型发射极区223可以与第二N型集电极区222具有基本上相同的杂质浓度。此外，N型发射极区223可以与第二N型集电极区222具有基本上相同的结深度。N型发射极区223可以电耦接到位线BL。P型接触区224可以设置在P型阱区206的位于第二有源区212中的上部中。P型阱区206可以通过P型接触区224来电耦接到阱偏置线WBL。第一N型集电极区221、P型阱区206和N型发射极区223可以构成横向NPN BJT(图1至图3的120)。在这种情况下，第一N型集电极区221与N型发射极区223之间的P型阱区206可以用作NPN BJT的基极区。
反熔丝绝缘层231可以设置在P型阱区206的第一上部206A上。在一个实施例中，反熔丝绝缘层231可以由氧化物型绝缘材料组成。栅极232可以设置在反熔丝绝缘层231上。在一个实施例中，栅极232可以由掺杂有杂质的多晶硅材料和金属材料中的至少一种组成。栅极232可以电耦接到字线WL。P型阱区206的与反熔丝绝缘层231和栅极232垂直重叠的上部可以被定义为沟道区225。绝缘间隔件240可以设置在反熔丝绝缘层231和栅极232的侧壁上。由于第一上部206A的一端与第二上部206B的一端重叠，因此反熔丝绝缘层231的侧壁和栅极232的侧壁可以与第二上部206B的端部垂直地对准。因此，反熔丝绝缘层231的端部和栅极232的端部可以与第一N型集电极区221的端部垂直地重叠。包括第一N型集电极区221、熔丝绝缘层231和栅极232的层叠结构可以对应于具有MOS电容器结构的反熔丝存储单元(图1至图3的110)。第一N型集电极区221和栅极232可以分别用作反熔丝存储单元110的第一端子(图1至图3的111)和第二端子(图1至图3的112)。
反熔丝非易失性存储器件200的编程操作和读取操作可以通过横向NPN BJT 120的选择性操作来实现，横向NPN BJT 120由第一N型集电极区221、P型阱区206和N型发射极区223组成。即，如果横向NPN BJT 120被导通，则反熔丝非易失性存储器件200的编程操作或读取操作可以被执行。相反，如果横向NPN BJT 120被关断，则反熔丝非易失性存储器件200的编程操作和读取操作可以不被执行。横向NPN BJT 120可以根据字线WL与位线BL之间的基极-发射极电压来导通或关断。
图6是图示根据一个实施例的包括在反熔丝非易失性存储器件100中的反熔丝非易失性存储单元110的编程操作的截面图。在图6中，与图5中所使用的相同的附图标记或标志符表示相同的元件。参考图6，为了编程反熔丝非易失性存储单元110，可以将+6伏的正编程电压+Vpp施加到字线WL，以及可以将+1伏的正编程基极电压+Vpbb施加到阱偏置线WBL。此外，接地电压可以被施加到位线BL。即，位线BL可以接地。尽管在图6中未示出，但是与正编程基极电压+Vpbb相同的电压，例如，+1伏，可以被施加到N型深阱区204。尽管在图6中未示出，但是由于+6伏的正编程电压+Vpp被施加到字线WL，因此可以在沟道区225中形成N型反型层。当+6伏的正编程电压+Vpp被施加到字线WL时，第一N型集电极区221和第二N型集电极区222的电压电平可以被提升。如果第一N型集电极区221和第二N型集电极区222的电压电平被提升为变得高于施加到阱偏置线WBL的正编程基极电压+Vpbb(例如，+1伏)，则横向NPN BJT 120的基极-集电极(B-C)结可以反向偏置，而横向NPN BJT 120的基极-发射极(B-E)结可以正向偏置。在上述偏置条件下，横向NPN BJT 120可以在激活模式下操作以产生集电极电流。引起集电极电流的电子可以由于隧穿机制而穿透反熔丝绝缘层231。当引起集电极电流的电子穿透反熔丝绝缘层231时，反熔丝绝缘层231可以被破坏以提供设置在第一N型集电极区221和栅极232之间的电流路径。
图7是图示根据一个实施例的包括在反熔丝非易失性存储器件中的反熔丝非易失性存储单元110的编程禁止操作的示例的截面图。在图7中，与图5中所使用的相同的附图标记或标志符表示相同的元件。参考图7，为了阻止反熔丝非易失性存储单元110被编程，可以将+6伏的正编程电压+Vpp施加到字线WL，以及可以将+1伏的正编程基极电压+Vpbb施加到阱偏置线WBL和位线BL两者。尽管在图7中未示出，但是与正编程基极电压+Vpbb相同的电压，例如，+1伏，可以被施加到N型深阱区204。尽管在图7中未示出，但是由于+6伏的正编程电压+Vpp被施加到字线WL，因此可以在沟道区225中形成N型反型层。当+6伏的正编程电压+Vpp被施加到字线WL时，第一N型集电极区221和第二N型集电极区222的电压电平可以被提升。如果第一N型集电极区221和第二N型集电极区222的电压电平被提升为变得高于施加到阱偏置线WBL的正编程基极电压+Vpbb(例如，+1伏)，则横向NPN BJT 120的基极-集电极(B-C)结可以反向偏置。然而，由于+1伏的正编程基极电压+Vpbb通过阱偏置线WBL和位线BL被施加到P型阱区206和N型发射极区223两者，因此在P型阱区域206(即基极区B)与N型发射极区223之间没有电压差。因此，由于横向NPN BJT 120不在激活模式下操作，因此没有集电极电流可以流动。结果，反熔丝绝缘层231未被破坏，从而阻止反熔丝非易失性存储单元110被编程。
图8是图示包括在反熔丝非易失性存储器件中的反熔丝非易失性存储单元110的编程禁止操作的另一个示例的截面图。在图8中，与图5中所使用的相同的附图标记或标志符表示相同的元件。参考图8，为了阻止反熔丝非易失性存储单元110被编程，可以将+1伏的电压施加到阱偏置线WBL，以及可以将接地电压施加到位线BL。与施加到阱偏置线WBL的电压相同的电压(即，1伏)可以被施加到字线WL。尽管在图8中未示出，但是与施加到阱偏置线WBL的电压相同的电压(即，1伏)可以被施加到N型深阱区204。在上述偏置条件下，横向NPNBJT 120的基极-发射极(B-E)结可以正向偏置，但是在第一N型集电极区221和第二N型集电极区222处由施加到字线WL的电压(即，+1V)引起的电压可以低于能够产生集电极电流的电压。因此，横向NPN BJT 120未被导通，且没有集电极电流可以流动。结果，反熔丝绝缘层231未被破坏，且阻止了反熔丝非易失性存储单元110被编程。
图9是图示根据一个实施例的包括在反熔丝非易失性存储器件中的反熔丝非易失性存储单元110的读取操作的截面图。在图9中，与图5中所使用的相同的附图标记或标志符表示相同的元件。参考图9，为了读出储存在反熔丝非易失性存储单元110中的信息，可以将+1.5伏的正读取电压+Vrr施加到字线WL，以及可以将+0.5伏的正读取基极电压+Vrbb施加到阱偏置线WBL。此外，接地电压0V可以被施加到位线BL。即，位线BL可以接地。尽管在图9中未示出，但是与施加到阱偏置线WBL的电压相同的电压(即，0.5伏)也可以被施加到N型深阱区204。尽管在图9中未示出，但是由于+1.5伏的正电压被施加到字线WL，所以可以在沟道区225中形成N型反型层。当+1.5伏的正电压被施加到字线WL时，第一N型集电极区221和第二N型集电极区222的电压电平可以被提升。如果第一N型集电极区221和第二N型集电极区222的电压电平被提升为变得高于施加到阱偏置线WBL的正电压(即，+0.5伏)，则横向NPN BJT120的基极-集电极(B-C)结可以反向偏置。在这种情况下，横向NPN BJT 120的基极电流可以增加，且由用作基极区B的P型阱区206和N型发射极区223组成的PN二极管可以被导通以允许集电极电流流动。
在上述图9中所示的读取偏置条件下，如果反熔丝存储单元110被编程以在第一N型集电极区域221与栅极232之间具有电流路径313，则集电极电流可以通过电流路径313流动。即，集电极电流可以从字线WL流向集电极端子C，而发射极电流可以从发射极端子E流向位线BL。因此，可以通过感测流经位线BL的发射极电流来读出反熔丝存储单元110的编程状态。尽管在图9中未示出，但是在反熔丝存储单元110未被编程以具有没有电流路径313的初始状态的情况下，即使反熔丝非易失性存储单元110处于读取偏置条件下，也没有电流从字线WL流向位线BL。
图10是图示图4和图5中所示的反熔丝非易失性存储器件200的读取禁止操作的示例的截面图。在图10中，与图4和图5中所使用的相同的附图标记或标志符表示相同的元件。参考图10，为了阻止储存在反熔丝非易失性存储器件200中的信息被读出，可以将+1.5伏的电压施加到字线WL，以及可以将+0.5伏的电压施加到阱偏置线WBL和位线BL两者。尽管在图10中未示出，但是与施加到阱偏置线WBL的电压相同的电压(即，+0.5伏)也可以被施加到N型深阱区204。尽管在图10中未示出，但是由于+1.5伏的正电压被施加到字线WL，因此可以在沟道区225中形成N型反型层。当+1.5伏的正电压被施加到字线WL时，第一N型集电极区域221和第二N型集电极区域222的电压电平可以被提升。如果第一N型集电极区域221和第二N型集电极区域222的电压电平被提升为变得高于施加到阱偏置线WBL的电压(即，+0.5伏)，则横向NPN BJT 120的基极-集电极(B-C)结可以反向偏置。然而，由于相同电压通过阱偏置线WBL和位线BL被施加到P型阱区206和N型发射极区223两者，因此在P型阱区206(即基极区B)与N型发射极区223之间没有电压差。因此，由于横向NPN BJT 120未被导通，因此没有集电极电流可以流动。因此，不管在第一N型集电极区221与栅极232之间的反熔丝绝缘层231中是否存在电流路径313，都没有发射极电流可以流经位线BL。
图11是图示图4和图5中所示的反熔丝非易失性存储器件200的读取禁止操作的另一个示例的截面图。在图11中，与图4和图5中所使用的相同的附图标记或标志符表示相同的元件。参考图11，为了阻止储存在反熔丝非易失性存储器件200中的信息被读出，可以将+0.5伏的电压施加到阱偏置线WBL，以及可以将接地电压0V施加到位线BL。此外，与施加到阱偏置线WBL的电压相同的电压(即，+0.5伏)也可以被施加到字线WL。尽管在图11中未示出，但是与施加到阱偏置线WBL的电压相同的电压(即，+0.5伏)可以被施加到N型深阱区204。在上述偏置条件下，由于施加到字线WL的+0.5伏的电压低，因此由用作基极区B的P型阱区206和N型发射极区223组成的PN二极管未被导通。因此，没有横向NPN BJT 120的集电极电流可以流动。结果，不管在第一N型集电极区221与栅极232之间的反熔丝绝缘层231中是否存在电流路径313，都没有发射极电流可以流经位线BL。
图12是图示根据本公开的一个实施例的反熔丝非易失性存储器件400的存储单元阵列的等效电路图。参考图12，反熔丝非易失性存储器件400可以包括分别布置在四行中的多个字线WL1～WL4和分别布置在四列中的多个位线BL1～BL4。行和列可以任意设置。例如，在一些实施例中，字线WL1～WL4可以分别布置在四列中，而位线BL1～BL4可以分别布置在四行中。尽管图12图示了其中字线的数量为四且位线的数量为四的示例，但是本公开不限于此。即，在一些实施例中，字线的数量可以小于或大于四，以及位线的数量也可以小于或大于四。多个反熔丝存储单元单位400-11……400-14、400-21……400-24、400-31……400-34、400-41……400-44可以分别位于行(例如，位线BL1～BL4)和列(例如，字线WL1～WL4)的交叉点。反熔丝存储单元单位400-11……400-14、400-21……400-24、400-31……400-34、400-41……400-44中的每个可以具有与参考图1描述的反熔丝非易失性存储器件100的配置相同的配置。例如，位于第一行和第一列的交叉点处的反熔丝存储单位单元400-11可以被配置为包括串联耦接的反熔丝存储单元410-11和BJT 420-11。
第一字线WL1可以耦接到反熔丝存储单元410-11、410-21、410-31和410-41的第二端子，反熔丝存储单元410-11、410-21、410-31和410-41包括在布置在第一列中的相应反熔丝存储单元单位400-11、400-21、400-31和400-41中。第二字线WL2可以耦接到反熔丝存储单元410-12、410-22、410-32和410-42的第二端子，反熔丝存储单元410-12、410-22、410-32和410-42包括在布置在第二列中的相应反熔丝存储单元单位400-12、400-22、400-32和400-42中。第三字线WL3可以耦接到反熔丝存储单元410-13、410-23、410-33和410-43的第二端子，反熔丝存储单元410-13、410-23、410-33和410-43包括在布置在第三列中的相应反熔丝存储单元单位400-13、400-23、400-33和400-43中。第四字线WL4可以耦接到反熔丝存储单元410-14、410-24、410-34和410-44的第二端子，反熔丝存储单元410-14、410-24、410-34和410-44包括在布置在第四列中的相应反熔丝存储单元单位400-14、400-24、400-34和400-44中。
第一位线BL1可以耦接到BJT 420-11、420-12、420-13和420-14的发射极端子，BJT420-11、420-12、420-13和420-14包括在布置在第一行中的相应反熔丝存储单元单位400-11、400-12、400-13和400-14中。第二位线BL2可以耦接到BJT 420-21、420-22、420-23和420-24的发射极端子，BJT 420-21、420-22、420-23和420-24包括在布置在第二行中的相应反熔丝存储单元单位400-21、400-22、400-23和400-24中。第三位线BL3可以耦接到BJT420-31、420-32、420-33和420-34的发射极端子，BJT 420-31、420-32、420-33和420-34包括在布置在第三行中的相应反熔丝存储单元单位400-31、400-32、400-33和400-34中。第四位线BL4可以耦接到BJT 420-41、420-42、420-43和420-44的发射极端子，BJT 420-41、420-42、420-43和420-44包括在布置在第四行中的相应反熔丝存储单元单位400-41、400-42、400-43和400-44中。
阱偏置线WBL可以耦接到包括在相应反熔丝存储单元单位400-11……400-14、400-21……400-24、400-31……400-34、400-41……400-44中的所有BJT 420-11……420-14、420-21……420-24、420-31……420-34、420-41……420-44的基极端子。
图13是图示图12中所示的反熔丝非易失性存储器件400中的选中存储单元的编程操作的等效电路图。在图13中，与图12中所使用的相同的附图标记或标志符表示相同的元件。图13图示了位于第一行和第一列的交叉点处的反熔丝存储单位单元400-11(在下文中，称为选中单位单元)被选择性编程的示例。为了编程选中单位单元400-11，可以将+6伏的正编程电压施加到耦接到选中单位单元400-11的第一字线WL1，以及可以将接地电压0V施加到耦接到选中单位单元400-11的第一位线BL1。此外，+1伏的正编程基极电压可以被施加到阱偏置线WBL，以及与正编程基极电压基本上相同的电压(即，+1伏)也可以施加到其余字线WL2、WL3和WL4。此外，与正编程基极电压基本上相同的电压(即，+1伏)可以被施加到剩余位线BL2、BL3和BL4。在上述偏置条件下，选中单位单元400-11的BJT 420-11可以具有正向偏置的基极-发射极(B-E)结和反向偏置的基极-集电极(B-C)结，如参考图6所描述的。因此，BJT 420-11可以在激活模式下操作，以及选中单位单元400-11可以被编程。
当选中单位单元400-11被编程时，在包括在反熔丝存储单元单位400-21、400-31和400-41中的BJT 420-21、420-31和420-41中的每个的基极端子和发射极端子之间没有电压差，反熔丝存储单元单位400-21、400-31和400-41与选中单位单元400-11共享第一字线WL1，如参考图7所描述的。因此，即使BJT 420-21、420-31和420-41的基极-集电极(B-C)结反向偏置，BJT 420-21、420-31和420-41也未被导通，且阻止反熔丝存储单元单位400-21、400-31和400-41被编程。
此外，当选中单位单元400-11被编程时，由于+1伏被施加到分别耦接到反熔丝存储单元单位400-12、400-13和400-14(与选中单位单元400-11共享第一位线BL1)的字线WL2、WL3和WL4，因此在BJT 420-12、420-13和420-14的每个中没有集电极电流可以流动，如参考图8所描述的。因此，反熔丝存储单元单位400-12、400-13和400-14可以不被编程。
此外，在BJT 420-22、420-23、420-24、420-32、420-33、420-34、420-42、420-43和420-44中的每个的基极端子和发射极端子之间没有电压差。因此，所有的BJT 420-22、420-23、420-24、420-32、420-33、420-34、420-42、420-43和420-44都被关断。因此，未与选中单位单元400-11共享第一字线WL1和第一位线BL1中的任何一个的反熔丝存储单元单位400-22、400-23、400-24、400-32、400-33、400-34、400-42、400-43和400-44未被编程。
图14是图示图12中所示的反熔丝非易失性存储器件400中的选中存储单元的读取操作的等效电路图。在图14中，与图12中所使用的相同的附图标记或标志符表示相同的元件。图14图示了储存在位于第一行和第一列的交叉点处的反熔丝存储单位单元400-11(在下文中，称为选中单位单元)中的信息被选择性读出的示例。为了读取选中单位单元400-11，可以将+1.5伏的正读取电压施加到耦接到选中单位单元400-11的第一字线WL1，以及可以将接地电压施加到耦接到选中单位单元400-11的第一位线BL1。另外，+0.5伏的正读取基极电压可以被施加到阱偏置线WBL，以及与正读取基极电压基本上相同的电压(即，+0.5伏)也可以被施加到其余的字线WL2、WL3和WL4。此外，与正读取基极电压基本上相同的电压(即，+0.5伏)可以被施加到其余的位线BL2、BL3和BL4。在上述偏置条件下，因为+1.5伏的正读取电压被施加到耦接到选中单位单元400-11的第一字线WL1，因此选中单位单元400-11的BJT 420-11可以具有反向偏置的基极-集电极(B-C)结，如参考图9所描述的。在这种情况下，BJT 420-11的基极电流的量可以增加，以导通由BJT 420-11的基极-发射极(B-E)结组成的PN二极管。结果，BJT 420-11可以被导通。
当BJT 420-11被导通时，流经耦接到选中单位单元400-11的第一位线BL1的BJT420-11的发射极电流可以根据反熔丝存储单元410-11是具有编程状态还是具有初始状态来判断。如果反熔丝存储单元410-11具有编程状态，则集电极电流可以流经耦接在第一字线WL1与BJT 420-11的集电极端子之间的反熔丝存储单元410-11。结果，发射极电流可以从BJT 420-11的发射极端子流向第一位线BL1。相反，如果反熔丝存储单元410-11未被编程，即，如果反熔丝存储单元410-11具有初始状态，则没有集电极电流可以流经第一字线WL1和BJT 420-11。结果，当反熔丝存储单元410-11具有初始状态时，没有发射极电流可以从BJT 420-11的发射极端子流向第一位线BL1。即，如果感测到流经第一位线BL1的发射极电流，则选中单位单元400-11可以被视为编程单元，而如果没有感测到发射极电流，则选中单位单元400-11可以被视为非编程单元。
在上述读取偏置条件下，在包括在反熔丝存储单元单位400-21、400-31和400-41中的BJT 420-21、420-31和420-41中的每个的基极端子和发射极端子之间没有电压差，反熔丝存储单元单位400-21、400-31和400-41与选中单位单元400-11共享第一字线WL1，如参考图10所描述的。因此，即使BJT 420-21、420-31和420-41的基极-集电极(B-C)结反向偏置，BJT 420-21、420-31和420-41也可以不在激活模式下操作。因此，不管反熔丝存储单元410-21、410-31和410-41是否具有编程状态，选中单位单元400-11的读取操作也可以被成功地执行。
此外，如参考图11所述，0.5伏的电压差可以被施加在包括在反熔丝存储单元单位400-12、400-13和400-14中的BJT 420-12、420-13和420-14中的每个的基极端子和发射极端子之间，反熔丝存储单元单位400-12、400-13和400-14与选中单位单元400-11共享第一位线BL1，以及+0.5伏的正电压可以被施加到字线WL2、WL3和WL4。因此，BJT 420-12、420-13和420-14未被导通，且阻止反熔丝存储单元410-12、410-13和410-14被编程。
此外，在包括在反熔丝存储单元单位400-22、400-23、400-24、400-32、400-33、400-34、400-42、400-43和400-44中的BJT 420-22、420-23、420-24、420-32、420-33、420-34、420-42、420-43和420-44中的每个的基极端子和发射极端子之间没有电压差，反熔丝存储单元单位400-22、400-23、400-24、400-32、400-33、400-34、400-42、400-43和400-44未与选中单位单元400-11共享第一字线WL1和第一位线BL1中的任何一个。因此，所有的BJT420-22、420-23、420-24、420-32、420-33、420-34、420-42、420-43和420-44可以被关断，以阻止所有的反熔丝存储单元410-22、410-23、410-24、410-32、410-33、410-34、410-42、410-43、410-44被编程。
图15是图示根据本公开的一个实施例的反熔丝非易失性存储器件400的存储单元阵列的布置图。参考图15，反熔丝非易失性存储器件400可以包括设置在P型阱区406中的第一有源区到第四有源区411-1、411-2、411-3和411-4。第一有源区到第四有源区411-1、411-2、411-3和411-4可以在第一方向上延伸。第一有源区到第四有源区411-1、411-2、411-3和411-4可以在与第一方向交叉的第二方向上彼此间隔开。在所示的实施例中，第二方向基本上垂直于第一方向，然而，本发明不限于此。尽管在图15中未示出，第一有源区到第四有源区411-1、411-2、411-3和411-4可以由沟槽隔离层来限定。第五有源区412可以设置在P型阱区406中。P型接触区424可以设置在第五有源区412中。P型接触区424可以耦接到阱偏置线WBL。
第一栅极到第四栅极432-1、432-2、432-3和432-4可以与第一有源区到第四有源区411-1、411-2、411-3和411-4交叉。即，第一栅极到第四栅极432-1、432-2、432-3和432-4可以在第二方向上延伸。第一栅极到第四栅极432-1、432-2、432-3和432-4可以在第一方向上彼此间隔开。尽管在图15中未示出，第一栅极432-1可以通过第一反熔丝绝缘层而与第一有源区到第四有源区411-1、411-2、411-3和411-4绝缘，而第二栅极432-2可以通过第二反熔丝绝缘层而与第一有源区到第四有源区411-1、411-2、411-3和411-4绝缘。类似地，第三栅极432-3可以通过第三反熔丝绝缘层而与第一有源区到第四有源区411-1、411-2、411-3和411-4绝缘，而第四栅极432-4可以通过第四反熔丝绝缘层而与第一有源区到第四有源区411-1、411-2、411-3和411-4绝缘。即，第一反熔丝绝缘层可以设置在第一栅极432-1与第一有源区到第四有源区411-1、411-2、411-3和411-4之间，第二反熔丝绝缘层可以设置在第二栅极432-2与第一有源区到第四有源区411-1、411-2、411-3和411-4之间，第三反熔丝绝缘层可以设置在第三栅极432-3与第一有源区到第四有源区411-1、411-2、411-3和411-4之间，以及第四反熔丝绝缘层可以设置在第四栅极432-4与第一有源区到第四有源区411-1、411-2、411-3和411-4之间。第一间隔件440-1可以设置在第一栅极432-1的侧壁上。同样，第二间隔件440-2可以设置在第二栅极432-2的侧壁上，第三间隔件440-3可以设置在第三栅极432-3的侧壁上，以及第四间隔件440-4可以设置在第四栅极432-4的侧壁上。第一栅极到第四栅极432-1、432-2、432-3和432-4可以分别耦接到第一字线到第四字线WL1、WL2、WL3和WL4。第一栅极432-1和第二栅极432-2可以彼此相邻，以及第三栅极432-3和第四栅极432-4可以彼此相邻。
第一N型集电极区421、第二N型集电极区422和N型发射极区423可以设置在第一有源区到第四有源区411-1、411-2、411-3和411-4的每个中。如参考图4和5所述，第一N型集电极区421的每个可以与第一栅极到第四栅极432-1、432-2、432-3和432-4中任意一个的侧壁对准。第一N型集电极区421的每个可以设置在第二N型集电极区422的任意一个中。在第一有源区到第四有源区411-1、411-2、411-3和411-4的一个中设置为彼此相邻的N型发射极区423和第一N型集电极区421可以通过P型阱区406来彼此分离。第一N型集电极区421和设置在第一N型集电极区421中的第二N型集电极区422可以构成横向NPN BJT的集电极区。N型发射极区423可以用作横向NPN BJT的发射极区。第一N型集电极区421与N型发射极区423之间的P型阱区406可以用作横向NPN BJT的基极区。
反熔丝非易失性存储器件400可以包括在第一方向和第二方向上重复布置的多个反熔丝存储单元单位500。每个反熔丝存储单元单位500可以具有与图4所示的反熔丝非易失性存储器件200相同的配置。设置在第一有源区411-1中的N型发射极区423可以耦接到第一位线BL1。设置在第二有源区411-2中的N型发射极区423可以耦接到第二位线BL2。设置在第三有源区411-3中的N型发射极区域423可以耦接到第三位线BL3。设置在第四有源区411-4中的N型发射极区423可以耦接到第四位线BL4。第一N型集电极区421和第二N型集电极区422可以不直接耦接到任何信号线以具有浮置状态。尽管在附图中未示出，但是硅化阻挡图案可以设置在第一N型集电极区421和第二N型集电极区422上。
根据上述各种实施例，通过采用横向BJT作为反熔丝存储单元单位的选择晶体管可以增强反熔丝非易失性存储器件的编程效率。另外，反熔丝非易失性存储器件可以使用逻辑处理来实现。
为了说明的目的，上面已经公开了本公开的实施例。本领域技术人员将理解，在不脱离如所附权利要求中公开的本公开的范围和精神的情况下，各种修改、添加和替换是可能的。

Claims (4)

1.一种反熔丝非易失性存储器件，包括：
反熔丝存储单元；以及
选择晶体管，其具有双极结型晶体管的结构，
其中，所述双极结型晶体管的结构包括：
第一导电类型的阱区，所述阱区用作基极区，所述阱区具有彼此间隔开的第一有源区和第二有源区，所述第一有源区包括第一上部、第二上部和第三上部；
第二导电类型的第一集电极区，所述第一集电极区设置在阱区的第二上部中，其中阱区的第二上部的端部在第一方向上与阱区的第一上部的端部重叠；
第二导电类型的发射极区，所述发射极区设置在阱区的第三上部中；以及
第一导电类型的接触区，所述接触区设置在阱区的第二有源区中，
其中，所述反熔丝存储单元包括在阱区的第一上部上的反熔丝绝缘层和层叠在所述反熔丝绝缘层上的栅极；
其中，所述栅极耦接到字线，所述接触区直接耦接到阱偏置线，所述发射极区耦接到位线，以及所述第一集电极区被电浮置，以及
其中，第一导电类型是P型，而第二导电类型是N型。
2.如权利要求1所述的反熔丝非易失性存储器件，其中，第一集电极区的一部分与反熔丝绝缘层的一部分以及栅极的一部分垂直地重叠。
3.如权利要求1所述的反熔丝非易失性存储器件，其中，第一集电极区和发射极区沿着阱区的表面在第一方向上彼此间隔开。
4.如权利要求1所述的反熔丝非易失性存储器件，还包括第二导电类型的第二集电极区，所述第二集电极区设置在第一集电极区中，其中第二集电极区的杂质浓度高于第一集电极区的杂质浓度。
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