JP2018201002A - メモリアレイをプログラミング及び読み出すための不揮発性メモリ及び方法並びに不揮発性メモリを有するメモリアレイ - Google Patents

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陳　信銘
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信銘 陳
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Abstract

【課題】ＯＴＰメモリセルの実効レイアウト面積を大きくする。
【解決手段】不揮発性メモリ（ＮＶＭ）１００は、フィン構造、第１ＦｉｎＦＥＴ２１０、第２ＦｉｎＦＥＴ２２０、アンチヒューズ構造３００、第３ＦｉｎＦＥＴ２３０及び第４ＦｉｎＦＥＴ２４０を含む。アンチヒューズ構造３００は、フィン構造上に形成され、共有ゲートＧＡ、単一拡散ブレーク（ＳＤＢ）分離構造１３４、第１ソース／ドレイン領域ＳＡ及び第２ソース／ドレイン領域ＳＢを有する。ＳＤＢ分離構造１３４は、第１ソース／ドレイン領域ＳＡと第２ソース／ドレイン領域ＳＢとを分離する。第１ＦｉｎＦＥＴ、第２ＦｉｎＦＥＴ及び第１アンチヒューズ素子は第１ＯＴＰメモリセルを構成し、第３ＦｉｎＦＥＴ、第４ＦｉｎＦＥＴ及び第２アンチヒューズ素子は第２ＯＴＰメモリセルを構成する。第１ＯＴＰメモリセルと第２ＯＴＰメモリセルはアンチヒューズ構造３００を共有する。
【選択図】図３

Description

本発明は、不揮発性メモリ（ＮＶＭ）に関し、より詳細には、ワンタイムプログラマブル（ＯＴＰ）メモリセルを有する不揮発性メモリに関する。
周知のように、不揮発性メモリは、供給電力が中断された後もデータを継続的に保持することができる。一般に、不揮発性メモリは工場を離れた後は、ユーザが不揮発性メモリにデータを記録するために不揮発性メモリをプログラムすることができる。
プログラミング回数の制限に応じて、不揮発性メモリは、マルチタイムプログラマブル（ＭＴＰ）メモリ、ワンタイムプログラマブル（ＯＴＰ）及びマスク読み出し専用メモリ（マスクＲＯＭ）に分類され得る。一般に、ＭＴＰメモリは何回もプログラムされることができ、ＭＴＰメモリの記憶データは何回も修正され得る。反対に、ＯＴＰメモリは一回だけプログラムされる。ＯＴＰメモリがプログラムされた後は、記憶データは修正されない。さらに、マスクＲＯＭは工場を離れた後は、すべての記憶データがそこに記録されている。ユーザは、マスクＲＯＭから記憶データを読むことしかできず、マスクＲＯＭをプログラムすることができない。
また、特性によって、ＯＴＰメモリには、２つのタイプ、すなわち、ヒューズ型のＯＴＰメモリとアンチヒューズ型のＯＴＰメモリに分類され得る。ヒューズ型のＯＴＰメモリのメモリセルがプログラムされる前は、そのメモリセルは低抵抗の記憶状態を有する。ヒューズ型のＯＴＰメモリのメモリセルがプログラムされた後は、そのメモリセルは高抵抗の記憶状態を有する。一方、アンチヒューズ型のＯＴＰメモリのメモリセルはプログラムされる前は高抵抗の記憶状態を有し、アンチヒューズ型のＯＴＰメモリのメモリセルはプログラムされた後は低抵抗の記憶状態を有する。
一般的に、ＯＴＰメモリは、複数のＯＴＰメモリセルを含み、シャロートレンチ分離（ＳＴＩ）構造は、２つの隣接するＯＴＰメモリセルを分離するために使用され得る。しかし、ＯＴＰメモリは、ＯＴＰメモリのレイアウト領域を占めるＳＴＩ構造が多すぎる可能性がある。したがって、ＯＴＰメモリセルの実効レイアウト面積が小さくなることがある。
例示的な実施形態によれば、不揮発性メモリ（ＮＶＭ）が開示される。ＮＶＭは、フィン構造、第１フィン電界効果トランジスタ（ＦｉｎＦＥＴ）、第２ＦｉｎＦＥＴ、アンチヒューズ構造、第３ＦｉｎＦＥＴ及び第４ＦｉｎＦＥＴを含む。第１ＦｉｎＦＥＴは、フィン構造上に形成され、第１ゲート、第１ソース領域及び第１ドレイン領域を有する。第２ＦｉｎＦＥＴは、フィン構造上に形成され、第２ゲート、第２ドレイン領域及び第１ドレイン領域に結合された第２ソース領域を有する。アンチヒューズ構造は、フィン構造上に形成され、共有ゲート、単一拡散ブレーク（ＳＤＢ）分離構造、第１ソース／ドレイン領域及び第２ソース／ドレイン領域を有する。ＳＤＢ分離構造は、第１ソース／ドレイン領域と第２ソース／ドレイン領域との間に形成されている。ＳＤＢ分離構造の上面は共有ゲートによって覆われている。第１ソース／ドレイン領域は第２ドレイン領域に結合されている。第３ＦｉｎＦＥＴは、フィン構造上に形成され、第３ゲート、第３ソース領域及び第２ソース／ドレイン領域に結合された第３ドレイン領域を有する。第４ＦｉｎＦＥＴは、フィン構造上に形成され、第４ゲート、第４ソース領域及び第３ソース領域に結合された第４ドレイン領域を有する。
本発明のこれらの目的及び他の目的は、様々な図表及び図面に図示される、次の発明の実施するための好ましい形態を読むことにより、当業者には疑いなく明らかとなるだろう。
図１は、本発明の第１実施形態による不揮発性メモリの等価回路を示す図である。 図２は、図１に示す不揮発性メモリのゲート、共有ゲート及びフィン構造のレイアウトを示す図である。 図３は、図１に示す不揮発性メモリの構造を示す立体図である。 図４は、図１に示す不揮発性メモリの構成要素の断面図である。 図５は、図１に示す不揮発性メモリの共有ゲートＧＡ及び単一拡散ブレーク（ＳＤＢ）分離構造の構成要素の断面図である。 図６は、本発明のＯＴＰメモリセルを含むメモリアレイをプログラミングするための方法を示す図である。 図７は、図６に示すメモリアレイをプログラミングするための関連電圧を列挙した表を示す図である。
図１を参照されたい。図１は、本発明の第１実施形態による不揮発性メモリ（ＮＶＭ）１００の等価回路を示す図である。ＮＶＭ１００は、第１フィン電界効果トランジスタ（ＦｉｎＦＥＴ）２１０、第２ＦｉｎＦＥＴ２２０、アンチヒューズ構造３００、第３ＦｉｎＦＥＴ２３０及び第４ＦｉｎＦＥＴ２４０を含む。第１ＦｉｎＦＥＴ２１０の第１ゲートＧ１は第１ワードラインＷＬ１に結合されており、第２ＦｉｎＦＥＴ２２０の第２ゲートＧ２及び第３ＦｉｎＦＥＴ２３０の第３ゲートＧ３はフォローイングラインＦＬに結合されており、第４ＦｉｎＦＥＴ２４０の第４ゲートＧ４は第２ワードラインＷＬ２に結合されており、アンチヒューズ構造３００の共有ゲートＧＡはアンチヒューズラインＡＦに結合されている。第１ＦｉｎＦＥＴ２１０及び第４ＦｉｎＦＥＴ２４０は、ビットラインＢＬに結合されている。アンチヒューズ構造３００は、第１ワンタイムプログラマブル（ＯＴＰ）メモリセル１１０の第１アンチヒューズ素子３１０及び第２ＯＴＰメモリセル１２０の第２アンチヒューズ素子３２０を形成することができる。この実施形態では、第１ＯＴＰメモリセル１１０は、第１ＦｉｎＦＥＴ２１０、第２ＦｉｎＦＥＴ２２０及び第１アンチヒューズ素子３１０を含み、第２ＯＴＰメモリセル１２０は、第３ＦｉｎＦＥＴ２３０、第４ＦｉｎＦＥＴ２４０及び第２アンチヒューズ素子３２０を含む。第１アンチヒューズ素子３１０及び第２アンチヒューズ素子３２０の各々は、バラクタ（varactor）、キャパシタ又はハーフトランジスタ（half transistor）とすることができる。
第１ＯＴＰメモリセル１１０をプログラムするときは、第１アンチヒューズ素子３１０が破壊されて（ruptured）、抵抗として振る舞うことで、論理「０」のデータが第１ＯＴＰメモリセル１１０に書き込まれることになる。同様に、第２ＯＴＰメモリセル１２０をプログラムするとき、第２アンチヒューズ素子３２０が破壊されて、抵抗として振る舞うことで、論理「０」のデータが第２ＯＴＰメモリセル１２０に書き込まれることになる。
図２を参照されたい。図２は、図１に示す不揮発性メモリ１００のゲートＧ１〜Ｇ４、共有ゲートＧＡ及びフィン構造１４０のレイアウトを示す図である。ゲートＧ１〜Ｇ４及び共有ゲートＧＡは、フィン構造１４０上に形成されている。
図３及び図４を参照されたい。図３は、図１に示す不揮発性メモリ１００の構造を示す立体図である。図４は、図１に示す不揮発性メモリ１００の構成要素の断面図である。図３及び図４は、Ｘ軸、Ｙ軸及びＺ軸を有するデカルト座標系を使用して示している。第１ＦｉｎＦＥＴ２１０、第２ＦｉｎＦＥＴ２２０、アンチヒューズ構造３００、第３ＦｉｎＦＥＴ２３０及び第４ＦｉｎＦＥＴ２４０は、フィン構造上に形成されている。第１ＦｉｎＦＥＴ２１０は、さらに、第１ソース領域Ｓ１及び第１ドレイン領域Ｄ１を有する。第１ソース領域Ｓ１はビットラインＢＬに結合されている。第２ＦｉｎＦＥＴは、さらに、第２ドレイン領域Ｄ２と、第１ドレイン領域Ｄ１に結合された第２ソース領域Ｓ２とを有する。アンチヒューズ構造３００は、さらに、単一拡散ブレーク（ＳＤＢ）分離構造１３４と、第２ドレイン領域Ｄ２に結合された第１ソース／ドレイン領域ＳＡと、第２ソース／ドレイン領域ＳＢとを有する。ＳＤＢ分離構造１３４は、第１ソース／ドレイン領域ＳＡと第２ソース／ドレイン領域ＳＢとの間に形成され、第１ソース／ドレイン領域ＳＡと第２ソース／ドレイン領域ＳＢとを分離する。ＳＤＢ分離構造１３４は、シリコン酸化物（silicon oxide）で形成されることができる。第３ＦｉｎＦＥＴ２３０は、さらに、第３ソース領域Ｓ３と、第２ソース／ドレイン領域ＳＢに結合された第３ドレイン領域Ｄ３とを有する。第４ＦｉｎＦＥＴ２４０は、さらに、ビットラインＢＬに結合された第４ソース領域Ｓ４と、第３ソース領域Ｓ３に結合された第４ドレイン領域Ｄ４とを有する。フィン構造１４０は、シリコン基板上のＰウェルとすることができ、ソース領域Ｓ１〜Ｓ４、ドレイン領域Ｄ１〜Ｄ４及びソース／ドレイン領域ＳＡ、ＳＢは、エピタキシャルシリコンリン（ＳｉＰ：silicon phosphorous）又はシリコンカーバイド（ＳｉＣ：silicon carbide）プロセスによって、フィン構造１４０上に隆起し（elevated）、形成されることができる。
また、第１ゲートＧ１は、金属層Ｍ１と、金属層Ｍ１とフィン構造１４０との間に形成されたゲート酸化物層Ｏｘ１とを有する。第２ゲートＧ２は、金属層Ｍ２と、金属層Ｍ２とフィン構造１４０との間に形成されたゲート酸化物層Ｏｘ２とを有する。共有ゲートＧＡは、ＦｉｎＦＥＴプロセス（すなわち、不揮発性メモリ１００の製造プロセス）を実行することにより形成されたポリオーバー拡散エッジ（ＰＯＤＥ）であることができ、アンチヒューズのゲートとして使用されることができる。共有ゲートＧＡは、金属層ＭＡと、金属層ＭＡとフィン構造１４０との間に形成されたゲート酸化物層ＯｘＡとを有する。第３ゲートＧ３は、金属層Ｍ３と、金属層Ｍ３とフィン構造１４０との間に形成されたゲート酸化物層Ｏｘ３とを有する。第４ゲートＧ４は、金属層Ｍ４と、金属層Ｍ４とフィン構造１４０との間に形成されたゲート酸化物層Ｏｘ４とを有する。金属層Ｍ１、Ｍ２、Ｍ３、Ｍ４及びＭＡの厚さは同一にすることができ、ゲート酸化物層Ｏｘ１、Ｏｘ２、Ｏｘ３、Ｏｘ４及びＯｘＡの厚さは同一にすることができる。
図４を参照しつつ、図１を参照されたい。ＯＴＰメモリセル１１０がプログラムされるとき、ゲート酸化物層ＯｘＡの部分Ｐ１が破壊される（すなわち、第１アンチヒューズ素子３１０が破壊される）。ＯＴＰメモリセル１２０がプログラムされるとき、ゲート酸化物層ＯｘＡの部分Ｐ２が破壊される（すなわち、第２アンチヒューズ素子３２０が破壊される）。
図３及び図４を参照しつつ、図５を参照されたい。図５は、図１に示す不揮発性メモリ１００の共有ゲートＧＡと単一拡散ブレーク（ＳＤＢ）分離構造１３４の構成要素の断面図である。共有ゲートＧＡは、ＳＤＢ分離構造１３４の３つの側面に重なるＵ字形状を有する。このため、ＳＤＢ分離構造１３４の上面１３５は、共有ゲートＧＡによって覆われている。同様に、第１ゲートＧ１、第２ゲートＧ２、第３ゲートＧ３及び第４ゲートＧ４は、フィン構造１４０の３つの側面に重なるＵ字形を有する。
再度、図３及び図４を参照されたい。本発明の別の実施形態では、第１ＦｉｎＦＥＴ２１０は、さらに、第１ソース／ドレイン拡張領域Ｅ１及び第２ソース／ドレイン拡張領域Ｅ２を有することができる。第１ソース／ドレイン拡張領域Ｅ１は、第１ソース領域Ｓ１に結合され、第１ゲートＧ１によって部分的に覆われている。第２ソース／ドレイン拡張領域Ｅ２は、第１ドレイン領域Ｄ１に結合され、第１ゲートＧ１によって部分的に覆われている。第２ＦｉｎＦＥＴ２２０は、さらに、第３ソース／ドレイン拡張領域Ｅ３及び第４ソース／ドレイン拡張領域Ｅ４を有することができる。第３ソース／ドレイン拡張領域Ｅ３は、第２ソース領域Ｓ２に結合され、第２ゲートＧ２によって部分的に覆われている。第４ソース／ドレイン拡張領域Ｅ４は、第２ドレイン領域Ｄ２に結合され、第２ゲートＧ２によって部分的に覆われている。アンチヒューズ構造３００は、さらに、第５ソース／ドレイン拡張領域Ｅ５及び第６ソース／ドレイン拡張領域Ｅ６を有することができる。第５ソース／ドレイン拡張領域Ｅ５は、第１ソース／ドレイン領域ＳＡに結合され、共有ゲートＧＡによって部分的に覆われている。第６ソース／ドレイン拡張領域Ｅ６は、第２ソース／ドレイン領域ＳＢに結合され、共有ゲートＧＡによって部分的に覆われている。第３ＦｉｎＦＥＴ２３０は、さらに、第７ソース／ドレイン拡張領域Ｅ７及び第８ソース／ドレイン拡張領域Ｅ８を有することができる。第７ソース／ドレイン拡張領域Ｅ７は、第３ドレイン領域Ｄ３に結合され、第３ゲートＧ３によって部分的に覆われている。第８ソース／ドレイン拡張領域Ｅ８は、第３ソース領域Ｓ３に結合され、第３ゲートＧ３によって部分的に覆われている。第４ＦｉｎＦＥＴ２４０は、さらに、第９ソース／ドレイン拡張領域Ｅ９及び第１０ソース／ドレイン拡張領域Ｅ１０を有することができる。第９ソース／ドレイン拡張領域Ｅ９は、第４ドレイン領域Ｄ４に結合され、第４ゲートＧ４によって部分的に覆われている。第１０ソース／ドレイン拡張領域Ｅ１０は、第４ソース領域Ｓ４に結合され、第４ゲートＧ４によって部分的に覆われている。本発明の別の実施形態では、第３ソース／ドレイン拡張領域Ｅ３、第４ソース／ドレイン拡張領域Ｅ４、第７ソース／ドレイン拡張領域Ｅ７及び第８ソース／ドレイン拡張領域Ｅ８は省略されることができる。
上記構成によれば、アンチヒューズ構造３００が第１ＯＴＰメモリセル１１０の第１アンチヒューズ素子３１０及び第２ＯＴＰメモリセル１２０の第２アンチヒューズ素子３２０を形成するので、２つのＯＴＰメモリセル１１０及び１２０がアンチヒューズ構造３００を共有する。このため、２つのＯＴＰメモリセル１１０及び１２０の間のシャロートレンチ分離（ＳＴＩ）構造は省略されることができる。その結果、ＯＴＰメモリセルの実効レイアウト面積を大きくすることができる。
図６及び図７を参照されたい。図６は、本発明のＯＴＰメモリセルを含むメモリアレイ６００をプログラムするための方法を示す図である。図７は、図６に示すメモリアレイをプログラムするための関連電圧を列挙した表を示す図である。簡略化のために、２つの不揮発性メモリ（ＮＶＭ）１００のみが図６に示されている。しかし、メモリアレイ６００は、複数の行及び複数の列を有するマトリクス状に配置された複数のＮＶＭ１００を含み、ＮＶＭ１００の各ＯＴＰメモリセルは対応する行及び対応する列に位置される。各ＮＶＭ１００は、２つのＯＴＰメモリセルを有する。例えば、図６に示すように、左側のＮＶＭ１００は２つのＯＴＰメモリセル１１０及び１２０を有し、右側のＮＶＭ１００は２つのＯＴＰメモリセル１１０´及び１２０´を有する。本実施形態では、左上のＯＴＰメモリセル１１０がプログラムされるように選択されると仮定する。選択されたＯＴＰメモリセル１１０をプログラムするとき、第１ワードラインＷＬ１を介して、選択された行にある第１ゲートＧ１に第１電圧Ｖ１（例えば０．８Ｖ）が供給され、フォローイングラインＦＬを介して、メモリアレイ６００の全ての第２ゲートＧ２及び全ての第３ゲートＧ３に第２電圧Ｖ２（例えば１．８Ｖ）が供給され、アンチヒューズラインＡＦを介して、メモリアレイ６００の全ての共有ゲートＧＡに第３電圧Ｖ３（例えば４．５Ｖ）が供給される。また、ビットラインＢＬを介して、選択された列にあるＮＶＭ１００の第１ソース領域Ｓ１及び第４ソース領域Ｓ４に接地電圧Ｖｇ（例えば、０Ｖ）が与えられる。第３電圧Ｖ３は第１電圧Ｖ１及び第２電圧Ｖ２よりも大きく、第１電圧Ｖ１及び第２電圧Ｖ２は接地電圧Ｖｇより大きい。第１電圧Ｖ１は０．６ボルトから１．４ボルトの範囲であり、第２電圧Ｖ２は１．２ボルトから２．２ボルトの範囲であり、第３電圧Ｖ３は３．６ボルトから５．５ボルトの範囲である。
上記のプログラミング動作によれば、選択されたＯＴＰメモリセル１１０の第１アンチヒューズ素子３１０は、第３電圧Ｖ３によって、抵抗となるように破壊されるので、論理「０」のデータが、選択された行及び選択された列にある選択されたＯＴＰメモリに書き込まれる。一方、選択された行及び列にある選択されたＯＴＰメモリセル１１０に論理「１」のデータを書き込むためには、共有ゲートＧＡでの電圧レベルは０Ｖに設定されることができる。
さらに、選択されていない行にある、選択されていないＴＰメモリセル１２０及び１２０´に対しては、選択されていないＯＴＰメモリセル１２０及び１２０´の第４ゲートＧ４に接地電圧Ｖｇが供給される。選択されていない列にある、選択されていないＯＴＰメモリセル１１０´及び１２０´に対しては、ビットラインＢＬ１を介して、選択されていないＯＴＰメモリセル１１０´の第１ソース領域Ｓ１及び選択されていないＯＴＰメモリセル１２０´の第４ソース領域Ｓ４に第１電圧Ｖ１が供給される。このため、選択されていないＯＴＰメモリセル１１０´、１２０及び１２０´は、プログラム禁止状態に設定されることができる。
選択されたメモリセルのデータを読み出すときは、ビットラインＢＬは接地電圧Ｖｇにあり、第１ゲートＧ１及び第２ゲートＧ２には、第１ワードラインＷＬ１及びフォローイングラインＦＬを介してデバイス電圧ＶＤＤが供給される。共有ゲートＧＡには、アンチヒューズラインＡＦを介して第２電圧Ｖ２又はデバイス電圧ＶＤＤが供給される。さらに、任意のＯＴＰメモリセル１１０、１１０´、１２０又は１２０´が読み出し禁止状態にある場合、メモリセルに結合された対応するワードラインＷＬ１又はＷＬ２には、接地電圧Ｖｇが印加されることができる。
前述の実施形態では、第１ＦｉｎＦＥＴ２１０の第１ゲートＧ１及び第４ＦｉｎＦＥＴ２４０の第４ゲートＧ４は、２つの異なるワードラインＷＬ１及びＷＬ２に結合されている。但し、本発明はこれに限定されるものではない。本発明の別の実施形態では、第１ＦｉｎＦＥＴ２１０の第１ゲートＧ１及び第４ＦｉｎＦＥＴ２４０の第４ゲートＧ４は、同じワードラインに結合されることができ、各ＮＶＭ１００の２つのＯＴＰメモリセルが、ＮＶＭ１００がプログラムされると（after）、単一のビットのみを記録する。例えば、単一のＮＶＭ１００の第１ゲートＧ１と第４ゲートＧ４の両方が第１ワードラインＷＬ１に結合されることができ、単一のＮＶＭ１００の２つのＯＴＰメモリセルが、単一のＮＶＭ１００がプログラムされると（after）、１ビットを記録する。
当業者であれば、本装置及び本方法の多様な修正物及び代替物が、発明の教示を保持しつつなされることができることに容易に気づくだろう。したがって、上記の開示は、添付の特許請求の範囲の境界によってのみ制限されるものとして解釈されるべきである。

Claims (19)

  1. フィン構造と、
    前記フィン構造上に形成され、第１ゲート、第１ソース領域及び第１ドレイン領域を有する第１フィン電界効果トランジスタ（ＦｉｎＦＥＴ）と、
    前記フィン構造上に形成され、第２ゲート、第２ドレイン領域及び前記第１ドレイン領域に結合された第２ソース領域を有する第２ＦｉｎＦＥＴと、
    前記フィン構造上に形成され、共有ゲート、単一拡散ブレーク（ＳＤＢ）分離構造、第１ソース／ドレイン領域及び第２ソース／ドレイン領域を有するアンチヒューズ構造であって、該ＳＤＢ分離構造は、該第１ソース／ドレイン領域と該第２ソース／ドレイン領域との間に形成されており、該ＳＤＢ分離構造の上面は該共有ゲートによって覆われ、該第１ソース／ドレイン領域は前記第２ドレイン領域に結合されている、アンチヒューズ構造と、
    前記フィン構造上に形成され、第３ゲート、第３ソース領域及び前記第２ソース／ドレイン領域に結合された第３ドレイン領域を有する第３ＦｉｎＦＥＴと、
    前記フィン構造上に形成され、第４ゲート、第４ソース領域及び前記第３ソース領域に結合された第４ドレイン領域を有する第４ＦｉｎＦＥＴと、を含む不揮発性メモリ。
  2. 前記アンチヒューズ構造は、第１アンチヒューズ素子及び第２アンチヒューズ素子を形成する、請求項１に記載の不揮発性メモリ。
  3. 前記第１ＦｉｎＦＥＴ、前記第２ＦｉｎＦＥＴ及び前記第１アンチヒューズ素子は、第１ワンタイムプログラマブル（ＯＴＰ）メモリセルを構成し、前記第３ＦｉｎＦＥＴ、前記第４ＦｉｎＦＥＴ及び前記第２アンチヒューズ素子は、第２ＯＴＰメモリセルを構成する、請求項２に記載の不揮発性メモリ。
  4. 前記ＳＤＢ分離構造は、前記第１ソース／ドレイン領域と前記第２ソース／ドレイン領域とを分離する、請求項１に記載の不揮発性メモリ。
  5. 前記第１ＦｉｎＦＥＴは、さらに、
    前記第１ソース領域に結合され、前記第１ゲートによって部分的に覆われている第１ソース／ドレイン拡張領域、及び
    前記第１ドレイン領域に結合され、前記第１ゲートによって部分的に覆われている第２ソース／ドレイン拡張領域、を含み、
    前記アンチヒューズ構造は、さらに
    前記第１ソース／ドレイン領域に結合され、前記共有ゲートによって部分的に覆われている第５ソース／ドレイン拡張領域、及び
    前記第２ソース／ドレイン領域に結合され、前記共有ゲートによって部分的に覆われている第６ソース／ドレイン拡張領域、を含み、
    前記第４ＦｉｎＦＥＴは、さらに
    前記第４ドレイン領域に結合され、前記第４ゲートによって部分的に覆われている第９ソース／ドレイン拡張領域、及び
    前記第４ソース領域に結合され、前記第４ゲートによって部分的に覆われている第１０ソース／ドレイン拡張領域、を含む、請求項１に記載の不揮発性メモリ。
  6. 前記第２ＦｉｎＦＥＴは、さらに、
    前記第２ソース領域に結合され、前記第２ゲートによって部分的に覆われている第３ソース／ドレイン拡張領域、及び
    前記第２ドレイン領域に結合され、前記第２ゲートによって部分的に覆われている第４ソース／ドレイン拡張領域、を含み、
    前記第３ＦｉｎＦＥＴは、さらに
    前記第３ドレイン領域に結合され、前記第３ゲートによって部分的に覆われている第７ソース／ドレイン拡張領域、及び
    前記第３ソース領域に結合され、前記第３ゲートによって部分的に覆われている第８ソース／ドレイン拡張領域、を含む、請求項５に記載の不揮発性メモリ。
  7. 前記第２ゲートは前記第３ゲートに結合されている、請求項１に記載の不揮発性メモリ。
  8. 前記第１ソース領域は前記第４ソース領域に結合されている、請求項１に記載の不揮発性メモリ。
  9. 前記第１ゲートは前記第４ゲートに結合されている、請求項１に記載の不揮発性メモリ。
  10. 前記フィン構造は、シリコン基板上のＰウェルであり、全てのソース領域、全てのドレイン領域及び全てのソース／ドレイン領域は、エピタキシャルシリコンリン（ＳｉＰ）又はシリコンカーバイド（ＳｉＣ）プロセスで形成されている、請求項１に記載の不揮発性メモリ。
  11. 前記ＳＤＢ分離構造はシリコン酸化物で形成されている、請求項１に記載の不揮発性メモリ。
  12. 前記第１ゲート、前記第２ゲート、前記第３ゲート及び前記第４ゲートの各々は、前記フィン構造の３つの側面に重なるＵ字形状を有する、請求項１に記載の不揮発性メモリ。
  13. 前記共有ゲートは、前記ＳＤＢ分離構造の３つの側面に重なるＵ字形状を有する、請求項１に記載の不揮発性メモリ。
  14. 前記第１ゲート、前記第２ゲート、前記第３ゲート、前記第４ゲート及び前記共有ゲートの各々は、金属層と、該金属層と前記フィン構造との間に形成されたゲート酸化物層とを有する、請求項１に記載の不揮発性メモリ。
  15. 前記第１ゲート、前記第２ゲート、前記第３ゲート、前記第４ゲート及び前記共有ゲートの金属層の厚さは同一であり、前記第１ゲート、前記第２ゲート、前記第３ゲート、前記第４ゲート及び前記共有ゲートのゲート酸化物層の厚さは、同一である、請求項１４に記載の不揮発性メモリ。
  16. 前記共有ゲートは、前記不揮発性メモリのポリオーバー拡散エッジ（ＰＯＤＥ）である、請求項１に記載の不揮発性メモリ。
  17. メモリアレイをプログラムする方法であって、
    各々が請求項１に記載の不揮発性メモリである複数の不揮発性メモリを含むメモリアレイを提供するステップと、
    前記メモリアレイの選択された行にある不揮発性メモリの第１ゲート又は第４ゲートに０．６ボルトから１．４ボルトの範囲にある第１電圧を供給するステップと、
    前記メモリアレイの複数の不揮発性メモリの第２ゲート及び第３ゲートに１．２ボルトから２．２ボルトの範囲にある第２電圧を供給するステップと、
    前記メモリアレイの複数の不揮発性メモリの共有ゲートに、３．６ボルトから５．５ボルトの範囲にある第３電圧を供給するステップと、
    前記メモリアレイの選択された列にある不揮発性メモリの第１ソース領域に接地電圧を供給するステップと、を含み、
    前記第３電圧は前記第１電圧及び前記第２電圧より大きく、前記第１電圧及び第２電圧は前記接地電圧より大きい、方法。
  18. 前記メモリアレイの選択されていない列にある不揮発性メモリの第１ソース領域に第１電圧を供給するステップをさらに含む、請求項１７に記載の方法。
  19. 前記メモリアレイの選択されていない行にある不揮発性メモリの第１ゲート及び第４ゲートに接地電圧を供給するステップをさらに含む、請求項１７に記載の方法。
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