JP6373943B2 - 単層ポリシリコン不揮発性メモリのアレイ構造体 - Google Patents

単層ポリシリコン不揮発性メモリのアレイ構造体 Download PDF

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Description

本発明は不揮発性メモリに関し、より詳細には単層ポリシリコン不揮発性メモリのアレイ構造体に関する。
図１は従来のプログラム可能二層ポリシリコン不揮発性メモリのメモリセルを示す概略断面図である。メモリセルはフローティングゲートトランジスタを備える。図１に示すように、このフローティングゲートトランジスタは積重され分離された２つのゲートを備える。上側のゲートは制御ゲート１２であり、制御線Ｃに接続されている。下側のゲートはフローティングゲート１４である。さらに、ｎ型にドープされたソース領域及びｎ型にドープされたドレイン領域がＰ型基板内に構築される。ｎ型にドープされたソース領域はソース線Ｓに接続されている。ｎ型にドープされたドレイン領域はドレイン線Ｄに接続されている。
例えば、不揮発性メモリがプログラム状態にある場合、高電圧（例えば＋１６Ｖ）がドレイン線Ｄによって供給され、接地電圧がソース線Ｓによって供給され、制御電圧（例えば＋２５Ｖ）が制御線Ｃによって供給される。結果として、ソース線Ｓからドレイン線Ｄへｎチャネル領域を通って電子を送る過程の間、ホットキャリア（例えばホットエレクトロン）が制御ゲート１２の制御電圧によって引き寄せられ、フローティングゲート１４に注入される。この状況下で、多くのキャリアがフローティングゲート１４に蓄積される。結果として、このプログラム状態は第１の記憶状態（例えば「０」状態）とみなすことができる。
不揮発性メモリが非プログラム状態にある場合、キャリアはフローティングゲート１４に注入されない。したがってこの非プログラム状態は第２の記憶状態（例えば「１」状態）とみなすことができる。
換言すれば、第１の記憶状態におけるドレイン電流（Ｉｄ）及びゲート−ソース間電圧（Ｖｇｓ）の特性曲線（すなわちＩｄ−Ｖｇｓ特性曲線）と第２の記憶状態におけるＩｄ−Ｖｇｓ特性曲線とは識別される。結果として、フローティングゲートトランジスタの記憶状態はＩｄ−Ｖｇｓ特性曲線の変動に従って実現することができる。
しかしながら、二層ポリシリコン不揮発性メモリのフローティングゲート１４及び制御ゲート１２は別々に製造されるべきであるので、二層ポリシリコン不揮発性メモリの製造プロセスは標準的なＣＭＯＳ製造プロセスより多くの工程が必要であり、標準的なＣＭＯＳ製造プロセスには適合しない。
さらに、特許文献１はプログラム可能単層ポリシリコン不揮発性メモリを開示している。図２Ａは特許文献１において開示されている従来のプログラム可能単層ポリシリコン不揮発性メモリのメモリセルを示す概略断面図である。図２Ｂは図２Ａの従来のプログラム可能単層ポリシリコン不揮発性メモリのメモリセルを示す概略上面図である。図２Ｃは図２Ａの従来のプログラム可能単層ポリシリコン不揮発性メモリのメモリセルを示す概略回路図である。
図２Ａ〜図２Ｃを参照されたい。従来のプログラム可能単層ポリシリコン不揮発性メモリのメモリセルは、直列接続された２つのｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタを備える。第１のＰＭＯＳトランジスタは選択トランジスタとして用いられていて、第１のＰＭＯＳトランジスタの選択ゲート２４は選択ゲート電圧ＶＳＧに接続されている。ｐ型にドープされたソース領域２１はソース線電圧ＶＳＬに接続されている。さらに、ｐ型にドープされたドレイン領域２２は、第１のＰＭＯＳトランジスタのｐ型にドープされたドレイン領域と第２のＰＭＯＳトランジスタの第１のｐ型にドープされた領域との結合体とみなすことができる。フローティングゲート２６は第２のＰＭＯＳトランジスタの上方に配置されている。第２のＰＭＯＳトランジスタの第２のｐ型にドープされた領域２３はビット線電圧ＶＢＬに接続されている。さらに、これらのＰＭＯＳトランジスタはＮウェル領域（ＮＷ）に構築されている。Ｎウェル領域はＮウェル電圧ＶＮＷに接続されている。
選択ゲート電圧ＶＳＧと、ソース線電圧ＶＳＬと、ビット線電圧ＶＢＬと、Ｎウェル電圧ＶＮＷとを適切に制御することによって、従来のプログラム可能単層ポリシリコン不揮発性メモリをプログラム状態又は読出し状態で動作させることができる。
従来のプログラム可能単層ポリシリコン不揮発性メモリのメモリセルの２つのＰＭＯＳトランジスタはそれぞれゲート２４及びゲート２６を有しているので、従来のプログラム可能単層ポリシリコン不揮発性メモリの製造プロセスは標準的なＣＭＯＳ製造プロセスに適合する。
図１及び図２に記載されているように、不揮発性メモリのメモリセルは単にプログラム可能であるだけである。不揮発性メモリの電気的特性は多くのホットキャリアをフローティングゲートに注入するのに利用されるにすぎない。一方、この電気的特性はフローティングゲートからキャリアを取り除くことに利用することはできない。すなわち、データ消去機能を達成するためには、紫外線（ＵＶ）光を不揮発性メモリに曝露することによって、フローティングゲートに蓄えられたキャリアをフローティングゲートから取り除かなければならない。結果として、この不揮発性メモリのメモリセルはワンタイムプログラム（ＯＴＰ）セルと呼ばれる。
米国特許第６６７８１９０号明細書
したがって、プログラム可能単層ポリシリコン不揮発性メモリのメモリセルを改善するために、マルチタイムプログラム（ＭＴＰ）セル、ワンタイムプログラム（ＯＴＰ）セル及び／又はマスクリードオンリーメモリ（ＲＯＭ）セルのアレイ構造体を提供する必要がある。
本発明は単層ポリシリコン不揮発性メモリのアレイ構造体を提供する。このアレイ構造体はＭＴＰセル、ＯＴＰセル及び／又はＲＯＭセルを混在モードで備える。
本発明の一実施形態は単層ポリシリコン不揮発性メモリのアレイ構造体を提供する。このアレイ構造体は第１のワード線と、第１のソース線と、第１の消去線と、第１のビット線と、第２のビット線と、第１のメモリセルと、第２のメモリセルとを備える。第１のメモリセルは第１のＰＭＯＳトランジスタと、第２のＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタとを備える。第１のＰＭＯＳトランジスタのソース端子は第１のソース線に接続される。第１のＰＭＯＳトランジスタのゲート端子は第１のワード線に接続される。第１のＰＭＯＳトランジスタのドレイン端子は第２のＰＭＯＳトランジスタのソース端子に接続される。第２のＰＭＯＳトランジスタのドレイン端子は第１のビット線に接続される。第２のＰＭＯＳトランジスタのゲート端子は第１のＮＭＯＳトランジスタのゲート端子に接続される。第１のＮＭＯＳトランジスタのドレイン端子とソース端子とは第１の消去線に接続される。第２のメモリセルは第３のＰＭＯＳトランジスタと、第４のＰＭＯＳトランジスタと、第２のＮＭＯＳトランジスタとを備える。第３のＰＭＯＳトランジスタのソース端子は第１のソース線に接続される。第３のＰＭＯＳトランジスタのゲート端子は第１のワード線に接続される。第３のＰＭＯＳトランジスタのドレイン端子は第４のＰＭＯＳトランジスタのソース端子に接続される。第４のＰＭＯＳトランジスタのドレイン端子は第２のビット線に接続される。第４のＰＭＯＳトランジスタのゲート端子は第２のＮＭＯＳトランジスタのゲート端子に接続される。第２のＮＭＯＳトランジスタのドレイン端子とソース端子とは第１の消去線に接続される。第２のＰＭＯＳトランジスタのゲート端子と第１のＮＭＯＳトランジスタのゲート端子とは第１のフローティングゲートに接続される。第４のＰＭＯＳトランジスタのゲート端子と第２のＮＭＯＳトランジスタのゲート端子とは第２のフローティングゲートに接続される。
本発明の一実施形態は単層ポリシリコン不揮発性メモリのアレイ構造体を提供する。このアレイ構造体は、第１のワード線と第１のソース線と第１の消去線と複数のビット線とに接続されるＭＴＰセルの第１の行を備える第１のＭＴＰセクションと、第２のワード線と第２のソース線とに接続されるＭＴＰセルの第２の行を備える第２のＭＴＰセクションであって、該第２のＭＴＰセクションは前記第１の消去線と前記複数のビット線とを前記第１のＭＴＰセクションと共有する、第２のＭＴＰセクションと、第３のワード線に接続される第１のＯＴＰセルの第３の行を備える第１のＯＴＰセクションであって、該第１のＯＴＰセクションは前記第１のソース線と前記複数のビット線とを前記第１のＭＴＰセクションと共有する、第１のＯＴＰセクションと、を備える。
本発明の一実施形態は単層ポリシリコン不揮発性メモリのアレイ構造体を提供する。このアレイ構造体は、第１のワード線と第１のソース線と第１の消去線と複数のビット線とに接続されるＭＴＰセルの第１の行を備える、第１のＭＴＰセクションと、第２のワード線と第２のソース線とに接続されるＭＴＰセルの第２の行を備える第２のＭＴＰセクションであって、該第２のＭＴＰセクションは前記第１の消去線と前記複数のビット線とを前記第１のＭＴＰセクションと共有する、第２のＭＴＰセクションと、第３のワード線に接続されたＲＯＭセルの第３の行を備える第１のＲＯＭセクションであって、該第１のＲＯＭセクションは前記第１のソース線と前記複数のビット線とを前記第１のＭＴＰセクションと共有する、第１のＲＯＭセクションと、第４のワード線と第３のソース線とに接続されるＲＯＭセルの第４の行を備える第２のＲＯＭセクションであって、該第２のＲＯＭセクションは前記複数のビット線を前記第１のＭＴＰセクションと共有する、第２のＲＯＭセクションと、を備える。
本発明の数々の目的、特徴及び利点は、添付の図面を併用して以下の本発明の実施形態の詳細な説明を読めば直ちに明白になるであろう。しかしながら、本明細書において採用されている図面は説明目的のものであり、限定するためのものとみなされるべきではない。
本発明の上記の目的及び利点は、以下の詳細な説明及び添付の図面を参照すれば、当業者には直ちにより明白になるであろう。
（従来技術）従来のプログラム可能二層ポリシリコン不揮発性メモリのメモリセルを示す概略断面図である。 （従来技術）特許文献１において開示されている、従来のプログラム可能単層ポリシリコン不揮発性メモリのメモリセルを示す概略断面図である。 （従来技術）図２Ａの、従来のプログラム可能単層ポリシリコン不揮発性メモリのメモリセルを示す概略上面図である。 （従来技術）図２Ａの、従来のプログラム可能単層ポリシリコン不揮発性メモリのメモリセルを示す概略回路図である。 本発明の第１の実施形態に係る単層ポリシリコン不揮発性メモリのメモリセルを概略的に示す図である。 本発明の第１の実施形態に係る単層ポリシリコン不揮発性メモリのメモリセルを概略的に示す図である。 本発明の第１の実施形態に係る単層ポリシリコン不揮発性メモリのメモリセルを概略的に示す図である。 本発明の第１の実施形態に係る単層ポリシリコン不揮発性メモリのメモリセルを概略的に示す図である。 本発明の第１の実施形態に係るメモリセルのプログラム状態におけるバイアス電圧を概略的に示す図である。 本発明の第１の実施形態に係るメモリセルの消去状態におけるバイアス電圧を概略的に示す図である。 本発明の第１の実施形態に係るメモリセルの読出し状態におけるバイアス電圧を概略的に示す図である。 本発明の第２の実施形態に係る単層ポリシリコン不揮発性メモリのメモリセルを概略的に示す図である。 本発明の第２の実施形態に係る単層ポリシリコン不揮発性メモリのメモリセルを概略的に示す図である。 本発明の第２の実施形態に係る単層ポリシリコン不揮発性メモリのメモリセルを概略的に示す図である。 単層ポリシリコン不揮発性メモリの複数のＭＴＰセルのアレイ構造体を示す概略回路図である。 単層ポリシリコン不揮発性メモリの複数のＯＴＰセルと複数のＭＴＰセルとの混在モードのアレイ構造体を示す概略回路図である。 単層ポリシリコン不揮発性メモリの複数のＯＴＰセルと複数のＭＴＰセルとの混在モードの別のアレイ構造体を示す概略回路図である。 単層ポリシリコン不揮発性メモリの複数のＲＯＭセルと複数のＭＴＰセルとの混在モードのアレイ構造体を示す概略回路図である。 単層ポリシリコン不揮発性メモリの複数のＲＯＭセルと、複数のＯＴＰセルと、複数のＭＴＰセルとの混在モードのアレイ構造体及び複数のＭＴＰセルのアレイ構造体を示す概略回路図である。
図３Ａ〜図３Ｄは本発明の第１の実施形態に係る単層ポリシリコン不揮発性メモリのメモリセルを概略的に示している。図３Ａは本発明の第１の実施形態に係る単層ポリシリコン不揮発性メモリのメモリセルを示す概略上面図である。図３Ｂは図３Ａの単層ポリシリコン不揮発性メモリのメモリセルを、第１の方向（ａ１−ａ２）に沿って示す概略断面図である。図３Ｃは図３Ａの単層ポリシリコン不揮発性メモリのメモリセルを、第２の方向（ｂ１−ｂ２）に沿って示す概略断面図である。図３Ｄは本発明の第１の実施形態に係る単層ポリシリコン不揮発性メモリのメモリセルの等価回路図である。
図３Ａ及び図３Ｂに示すように、第１の実施形態のメモリセルは直列接続された２つのｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタを備える。これら２つのＰＭＯＳトランジスタはＮウェル領域（ＮＷ）内に構築される。ｐ型にドープされた３つの領域３１、３２及び３３はＮウェル領域（ＮＷ）内に形成される。加えて、２つのポリシリコンゲート３４及び３６はｐ型にドープされた３つの領域３１、３２及び３３の間のエリアの上方に架けわたされている。
第１のＰＭＯＳトランジスタは選択トランジスタとして用いられ、第１のＰＭＯＳトランジスタのポリシリコンゲート３４（選択ゲートとも呼ばれる）は選択ゲート電圧ＶＳＧに接続されている。ｐ型にドープされた領域３１はｐ型にドープされたソース領域であり、ソース線電圧ＶＳＬに接続されている。ｐ型にドープされた領域３２はｐ型ドープされたドレイン領域であり、この領域は第１のＰＭＯＳトランジスタのｐ型にドープされたドレイン領域と第２のＰＭＯＳトランジスタの第１のｐ型にドープされた領域との結合体とみなすことができる。ポリシリコンゲート３６（フローティングゲートとも呼ばれる）は第２のＰＭＯＳトランジスタの上方に配置されている。ｐ型にドープされた領域３３は第２のＰＭＯＳトランジスタの第２のｐ型にドープされた領域であり、ビット線電圧ＶＢＬに接続されている。さらに、Ｎウェル領域（ＮＷ）はＮウェル電圧ＶＮＷに接続されている。概して、第１のＰＭＯＳトランジスタの選択ゲート３４はワード線に接続され、選択ゲート電圧ＶＳＧはワード線制御電圧である。さらに、ｐ型にドープされたソース領域３１はソース線に接続され、ソース線電圧ＶＳＬはソース線制御電圧である。
ｐ型にドープされた領域３１、３２及び３３を形成するイオン注入プロセス中、フローティングゲート３６及び選択ゲート３４はこのイオン注入のマスク層として用いられる。結果として、Ｎウェル領域（ＮＷ）の上方のフローティングゲート３６及び選択ゲート３４はｐ型のゲートである。
図３Ａ及び図３Ｃに示すように、第１の実施形態のメモリセルはｎ型の金属酸化物半導体（ＮＭＯＳ）トランジスタ、すなわちフローティングゲート３６と消去ゲート領域３５との結合体を更に備える。ＮＭＯＳトランジスタはＰウェル領域（ＰＷ）内に構築される。ｎ型にドープされた領域３８がＰウェル領域（ＰＷ）内に形成される。換言すれば、消去ゲート領域３５はＰウェル領域（ＰＷ）とｎ型にドープされた領域３８とを含む。この実施形態において、第１のＰＭＯＳトランジスタ、第２のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタは、協働してマルチタイムプログラム（ＭＴＰ）セルとして規定される。
図３Ａに示すように、フローティングゲート３６は消去ゲート領域３５まで伸び、消去ゲート領域３５の近傍に配置される。結果として、フローティングゲート３６はＮＭＯＳトランジスタのゲートとみなすことができ、ｎ型にドープされた領域３８は、ＮＭＯＳトランジスタのｎ型にドープされたソース領域とｎ型にドープされたドレイン領域との結合体とみなすことができる。ｎ型にドープされた領域３８は消去線電圧ＶＥＬに接続されている。加えて、Ｐウェル領域（ＰＷ）はＰウェル電圧ＶＰＷに接続されている。図３Ｃに示すように、分離構造体３９はＰウェル領域（ＰＷ）とＮウェル領域（ＮＷ）との間に形成される。例えば、分離構造体３９はシャロートレンチ分離（ＳＴＩ）構造体である。
ｎ型にドープされた領域３８を形成するイオン注入プロセス中、フローティングゲート３６はこのイオン注入のマスク層として用いられる。結果として、消去ゲート領域３５の上方のフローティングゲート３６はｎ型のゲートである。
図４Ａ〜図４Ｃは、本発明の第１の実施形態に係る、プログラム状態、消去状態及び読出し状態のメモリセルのバイアス電圧をそれぞれ概略的に示す。
図４Ａを参照されたい。プログラム状態において、ビット線電圧ＶＢＬ、消去線電圧ＶＥＬ及びＰウェル電圧ＶＰＷのそれぞれは接地電圧（０Ｖ）に等しい。一方で、Ｎウェル電圧ＶＮＷ及びソース線電圧ＶＳＬのそれぞれは第１の正電圧Ｖｐｐに等しい。第１の正電圧Ｖｐｐは＋３．０Ｖ〜＋９．５Ｖの範囲内にある。結果として、ホットキャリア（例えば電子）がフローティングゲート３６に対応するチャネル領域を通って送られる場合、ホットキャリアはフローティングゲート３６に注入される。本発明によれば、従来の不揮発性メモリにおいて、フローティングゲートへのホットキャリアの注入を制御するのに用いられる制御ゲートを省くことができることは明らかである。加えて、プログラム状態における本発明の不揮発性メモリの動作原理は、従来の不揮発性メモリ（特許文献１を参照）の動作原理と同様であり、本明細書においては冗長には記載しない。
図４Ｂを参照されたい。消去状態において、ビット線電圧ＶＢＬ、ソース線電圧ＶＳＬ、Ｎウェル電圧ＶＮＷ及びＰウェル電圧ＶＰＷのそれぞれは接地電圧（０Ｖ）に等しい。一方で、消去線電圧ＶＥＬは第２の正電圧ＶＥＥに等しい。第２の正電圧ＶＥＥは＋６．５Ｖ〜＋１８Ｖの範囲内にある。図４Ｂに示すように、消去線電圧ＶＥＬが第２の正電圧ＶＥＥに等しい場合、蓄積キャリア（例えば電子）はフローティングゲート３６から取り除かれ、ｎ型にドープされた領域３８を通って放電される。結果として、消去状態の後、キャリアはフローティングゲート３６内に蓄積されていない。
図４Ｃを参照されたい。読出し状態において、ビット線電圧ＶＢＬは接地電圧（０Ｖ）に等しく、ソース線電圧ＶＳＬは１．８Ｖに等しく、Ｎウェル電圧ＶＮＷは１．８Ｖに等しく、消去線電圧ＶＥＬは接地電圧（０Ｖ）に等しく、Ｐウェル電圧ＶＰＷは接地電圧（０Ｖ）に等しい。ホットキャリアがフローティングゲート３６内に蓄積されているかどうかに依拠して、読出し電流ＩＲの異なる大きさが得られる。すなわち、読出し状態において、メモリセルの記憶状態は読出し電流ＩＲに従って実現することができる。例えば、第１の記憶状態（例えば「０」状態）では、読出し電流ＩＲは５μＡより大きい。第２の記憶状態（例えば「１」状態）では、読出し電流ＩＲは０．１μＡより小さい。さらに、上述のバイアス電圧はこれらの固定電圧値に限定されない。例えば、ビット線電圧ＶＢＬは０Ｖ〜０．５Ｖの範囲内にあることができ、ソース線電圧ＶＳＬ及びＮウェル電圧ＶＮＷはＶＤＤ〜ＶＤＤ２の範囲内にあることができ、消去線電圧ＶＥＬは０Ｖ〜ＶＤＤ２の範囲内にあることができる。ここで、ＶＤＤは不揮発性メモリのコアデバイス電圧であり、ＶＤＤ２は不揮発性メモリのＩＯデバイス電圧である。
もう一度図３Ａ〜図３Ｄを参照されたい。第１の実施形態のメモリセルでは、消去ゲート領域は消去線に接続され、適切な高さの消去線電圧ＶＥＬを供給することによって蓄積された電荷はフローティングゲート３６から取り除かれる。換言すれば、第１の実施形態のメモリセルが消去線に接続されていない、またはＶＥＬのコンタクトホールを取り除いてあった場合、消去動作を行うことはできない。この状況下では、第１の実施形態のメモリセルはワンタイムプログラム（ＯＴＰ）セルと呼ばれる。
図５Ａ〜図５Ｃは本発明の第２の実施形態に係る単層ポリシリコン不揮発性メモリのメモリセルを概略的に示している。図５Ａは本発明の第２の実施形態に係る単層ポリシリコン不揮発性メモリのメモリセルを示す概略上面図である。図５Ｂは図５Ａの単層ポリシリコン不揮発性メモリのメモリセルを、第１の方向（ａ１−ａ２）に沿って示す概略断面図である。図５Ｃは本発明の第２の実施形態に係る単層ポリシリコン不揮発性メモリのメモリセルの概略等価回路図である。
第１の実施形態との比較において、この実施形態のメモリセルはフローティングゲートを装備していない。すなわち、第１の実施形態のメモリセルのフローティングゲートを形成する手順が省かれる場合において、第２の実施形態のメモリセルは製造される。図５Ａ及び図５Ｂに示すように、この実施形態のメモリセルはフローティングゲートを装備していないので、１つのＰＭＯＳトランジスタがＮウェル領域（ＮＷ）内に構築される。２つのｐ型にドープされた領域５１及び５２はＮウェル領域（ＮＷ）内に形成される。加えて、ポリシリコンゲート５４は２つのｐ型にドープされた領域５１及び５２の間のエリアの上方に架けわたされている。
概して、ＰＭＯＳトランジスタは選択トランジスタとして用いられ、ＰＭＯＳトランジスタのポリシリコンゲート５４は選択ゲート電圧ＶＳＧに接続されている。ｐ型にドープされた領域５１はｐ型にドープされたソース領域であり、ソース線電圧ＶＳＬに接続されている。ｐ型にドープされた領域５２はｐ型にドープされたドレイン領域であり、ビット線電圧ＶＢＬに接続されている。さらに、Ｎウェル領域（ＮＷ）はＮウェル電圧ＶＮＷに接続されている。概して、ＰＭＯＳトランジスタの選択ゲート５４はワード線に接続され、選択ゲート電圧ＶＳＧはワード線制御電圧である。さらに、ｐ型にドープされた領域５１はソース線に接続され、ソース線電圧ＶＳＬはソース線制御電圧である。
この実施形態のメモリセルはフローティングゲートを装備していないので、消去ゲート領域５５内のｎ型にドープされた領域５８は、ＮＭＯＳトランジスタとして形成することはできない。加えて、消去ゲート領域５５及びＰＭＯＳトランジスタは互いに接続されていない。
一般に、マスクリードオンリーメモリの全てのメモリセルの記憶状態は、そのメモリの製造プロセス中に直接定義される。すなわち、マスクリードオンリーメモリ（ＲＯＭ）が製造工場を離れた後には、対応する記憶状態についてのデータが全てのＲＯＭセル内に記録されている。ユーザーは単にＲＯＭセルから記憶状態を読み出すことができるに過ぎず、ＲＯＭセルをプログラムすることはできない。すなわち、マスクリードオンリーメモリが製造される前に、ユーザーは最初にＭＴＰセルを用いてカスタマーコード（customer's code）を試験することができ、その後、ＲＯＭセルの最終的な記憶状態のコードをマスクリードオンリーメモリの製造者に提供することができる。マスクリードオンリーメモリが製造された後には、全ての記憶状態はマスクリードオンリーメモリのＲＯＭセル内で固定されており、再びプログラム又は消去することができない。
本発明によれば、係る第１の実施形態のメモリセル及び第２の実施形態のメモリセルは、「０」状態及び「１」状態を定義する２つのＲＯＭセルとして用いることができる。
例えば、第１の実施形態のメモリセル及び第２の実施形態のメモリセルの読出し状態において、ビット線電圧ＶＢＬは接地電圧（０Ｖ）に等しく、ソース線電圧ＶＳＬは１．８Ｖに等しく、Ｎウェル電圧ＶＮＷは１．８Ｖに等しく、Ｐウェル電圧ＶＰＷは接地電圧（０Ｖ）に等しい。選択ゲート電圧ＶＳＧを提供することによって、第２の実施形態のメモリセルはより大きな読出し電流を発生させ、第１の記憶状態（例えば「０」状態）を有するとみなされ、第１の実施形態のメモリセルはより小さな読出し電流を発生させ、第２の記憶状態（例えば「１」状態）を有するとみなされる。
図６は単層ポリシリコン不揮発性メモリの複数のＭＴＰセルのアレイ構造体を示す概略回路図である。図６に示すように、アレイ構造体６００のメモリセルは全てＭＴＰセルである。このＭＴＰセルの構成は第１の実施形態のＭＴＰセルと同一である。さらに、ＭＴＰセルのそれぞれは、第１のＰＭＯＳトランジスタｐ１と、第２のＰＭＯＳトランジスタｐ２と、第１のＮＭＯＳトランジスタｎ１とを備える。
第１のＰＭＯＳトランジスタｐ１のゲート端子はワード線に接続され、第１のＰＭＯＳトランジスタｐ１のソース端子はソース線に接続されている。第２のＰＭＯＳトランジスタｐ２のドレイン端子はビット線に接続され、第２のＰＭＯＳトランジスタｐ２のソース線は第１のＰＭＯＳトランジスタｐ１のドレイン端子に接続されている。第１のＮＭＯＳトランジスタｎ１のゲート端子は第２のＰＭＯＳトランジスタｐ２のゲート端子に接続され、第１のＮＭＯＳトランジスタｎ１のドレイン端子とソース端子とは消去線に接続されている。さらに、第２のＰＭＯＳトランジスタｐ２のゲートと第１のＮＭＯＳトランジスタｎ１のゲートとは同一のフローティングゲートである。加えて、第１のＮＭＯＳトランジスタｎ１のドレイン端子とソース端子とは消去ゲート領域内に形成される。第１の実施形態と同じく、２つのＰＭＯＳトランジスタｐ１及びｐ２はＮウェル領域（ＮＷ）内に構築されるものであり、このＮウェル領域（ＮＷ）はＮウェル電圧ＶＮＷ（図６内には図示せず）に接続され、Ｎウェル電圧ＶＮＷはソース線電圧ＶＳＬに等しくすることができる。
明確に及び簡潔にするために、図６ではアレイ構造体６００のメモリセルが４列及び４行で示されている。例えば、ＭＴＰ０セクションはメモリセルＣ００〜Ｃ０３を備え、ＭＴＰ１セクションはメモリセルＣ１０〜Ｃ１３を備え、ＭＴＰ２セクションはメモリセルＣ２０〜Ｃ２３を備え、ＭＴＰ３セクションはメモリセルＣ３０〜Ｃ３３を備える。ＭＴＰ０セクションのメモリセルＣ００〜Ｃ０３は全てワード線ＷＬ０、ソース線ＳＬ０及び消去線ＥＬ０に接続されている。メモリセルＣ００はビット線ＢＬ０に接続され、メモリセルＣ０１はビット線ＢＬ１に接続され、メモリセルＣ０２はビット線ＢＬ２に接続され、メモリセルＣ０３はビット線ＢＬ３に接続されている。ＭＴＰ１セクション、ＭＴＰ２セクション及びＭＴＰ３セクションのメモリセルＣ１０〜Ｃ１３、メモリセルＣ２０〜Ｃ２３及びメモリセルＣ３０〜Ｃ３３の接続関係はＭＴＰ０セクションのメモリセルＣ００〜Ｃ０３の接続関係と同様であり、ここでは冗長に説明することはしない。
図６のアレイ構造体６００によれば、ＭＴＰ０セクションはＣ００〜Ｃ０３ＭＴＰセルの行を備え、これらのセルはワード線ＷＬ０、ソース線ＳＬ０、消去線ＥＬ０及びビット線ＢＬ０〜ＢＬ３を通じて制御回路（図示せず）によってプログラムされるか、読み出されるか、又は消去され得る。同様に、アレイ構造体６００の他のメモリセルは対応する信号線を通じて制御回路によってプログラムされるか、読み出されるか、又は消去され得る。
さらに、第１の実施形態のメモリセルが消去線に接続されていない場合、メモリセルは
ワンタイムプログラム（ＯＴＰ）セルとみなすことができる。さらにまた、本発明は複数のＯＴＰセルと複数のＭＴＰセルとの混在モードのアレイ構造体を提供することができる。
図７Ａは単層ポリシリコン不揮発性メモリの複数のＯＴＰセルと複数のＭＴＰセルとの混在モードのアレイ構造体を示す概略回路図である。図７Ａに示すように、アレイ構造体７００は複数のＯＴＰセルと複数のＭＴＰセルとを備える。各ＭＴＰセルは第１のＰＭＯＳトランジスタｐ１と、第２のＰＭＯＳトランジスタｐ２と、第１のＮＭＯＳトランジスタｎ１とを備える。ＯＴＰセルのそれぞれは第３のＰＭＯＳトランジスタｐ３と、第４のＰＭＯＳトランジスタｐ４と、第２のＮＭＯＳトランジスタｎ２とを備える。
第１のＰＭＯＳトランジスタｐ１のゲート端子はワード線に接続され、第１のＰＭＯＳトランジスタｐ１のソース端子はソース線に接続されている。第２のＰＭＯＳトランジスタｐ２のドレイン端子はビット線に接続され、第２のＰＭＯＳトランジスタｐ２のソース端子は第１のＰＭＯＳトランジスタｐ１のドレイン端子に接続されている。第１のＮＭＯＳトランジスタｎ１のゲート端子は第２のＰＭＯＳトランジスタｐ２のゲート端子に接続され、第１のＮＭＯＳトランジスタｎ１のドレイン端子とソース端子とは消去線に接続されている。さらに、第２のＰＭＯＳトランジスタｐ２のゲート及び第１のＮＭＯＳトランジスタｎ１のゲートは同一のフローティングゲートである。加えて、第１のＮＭＯＳトランジスタｎ１のドレイン端子とソース端子とは消去ゲート領域内に形成される。同様に、ＰＭＯＳトランジスタｐ１、ｐ２、ｐ３及びｐ４はＮウェル領域（ＮＷ）内に構築されるべきであり、このＮウェル領域（ＮＷ）はＮウェル電圧ＶＮＷ（図７Ａ内には示さず）に接続され、Ｎウェル電圧ＶＮＷはソース線電圧ＶＳＬに等しくすることができる。
明確に及び簡潔にするために、図７ではアレイ構造体７００のメモリセルが４列及び４行で示されていて、アレイ構造体７００は２つのＭＴＰセクション及び２つのＯＴＰセクションに分割されている。例えば、ＯＴＰ０セクションはメモリセルＣ００〜Ｃ０３を備え、ＯＴＰ１セクションはメモリセルＣ１０〜Ｃ１３を備え、ＭＴＰ０セクションはメモリセルＣ２０〜Ｃ２３を備え、ＭＴＰ１セクションはメモリセルＣ３０〜Ｃ３３を備える。
ＭＴＰ０セクションのメモリセルＣ２０〜Ｃ２３は全てワード線ＷＬ２、ソース線ＳＬ１及び消去線ＥＬ０に接続されている。メモリセルＣ２０はビット線ＢＬ０に接続され、メモリセルＣ２１はビット線ＢＬ１に接続され、メモリセルＣ２２はビット線ＢＬ２に接続され、メモリセルＣ２３はビット線ＢＬ３に接続されている。ＭＴＰ１セクションのメモリセルＣ３０〜Ｃ３３の接続関係はＭＴＰ０セクションのメモリセルＣ２０〜Ｃ２３の接続関係と同様であり、ここでは冗長に説明することはしない。
第３のＰＭＯＳトランジスタｐ３のゲート端子はワード線に接続され、第３のＰＭＯＳトランジスタｐ３のソース端子はソース線に接続されている。第４のＰＭＯＳトランジスタｐ４のドレイン端子はビット線に接続され、第４のＰＭＯＳトランジスタｐ４のソース端子は第３のＰＭＯＳトランジスタｐ３のドレイン端子に接続されている。第２のＮＭＯＳトランジスタｎ２のゲート端子は第４のＰＭＯＳトランジスタｐ４のゲート端子に接続され、第２のＮＭＯＳトランジスタｎ２のドレイン端子とソース端子とはフローティング状態にある。さらに、第４のＰＭＯＳトランジスタｐ４のゲート及び第２のＮＭＯＳトランジスタｎ２のゲートは同一のフローティングゲートである。加えて、第２のＮＭＯＳトランジスタｎ２のドレイン端子とソース端子とは消去ゲート領域内に形成される。
ＯＴＰ０セクションのメモリセルＣ００〜Ｃ０３は全てワード線ＷＬ０と、ソース線ＳＬ０とに接続されている。メモリセルＣ００はビット線ＢＬ０に接続され、メモリセルＣ０１はビット線ＢＬ１に接続され、メモリセルＣ０２はビット線ＢＬ２に接続され、メモリセルＣ０３はビット線ＢＬ３に接続されている。ＯＴＰ１セクションのメモリセルＣ１０〜Ｃ１３の接続関係はＯＴＰ０セクションのメモリセルＣ００〜Ｃ０３の接続関係と同様であり、ここでは冗長に説明することはしない。
図７Ａのアレイ構造体７００によれば、ＭＴＰ０セクションはＣ２０〜Ｃ２３ＭＴＰセルの行を備え、これらのセルはワード線ＷＬ２、ソース線ＳＬ１、消去線ＥＬ０及びビット線ＢＬ０〜ＢＬ３を通じて制御回路（図示せず）によってプログラムされるか、読み出されるか、又は消去され得る。同様に、アレイ構造体７００のＭＴＰ１セクションのメモリセルＣ３０〜Ｃ３３は対応する信号線を通じて制御回路によってプログラムされるか、読み出されるか、又は消去され得る。
さらに、ＯＴＰ０セクションはＣ００〜Ｃ０３ＯＴＰセルの行を備え、ＯＴＰ１セクションはＣ１０〜Ｃ１３ＯＴＰセルの行を備える。全てのＯＴＰセルは消去線に接続されていない。結果として、ＯＴＰ０セクションのメモリセルＣ００〜Ｃ０３はワード線ＷＬ０、ソース線ＳＬ０及びビット線ＢＬ０〜ＢＬ３を通じて制御回路（図示せず）によって一度プログラムされるか、又は読み出され得る。同様に、アレイ構造体７００のＯＴＰ１セクションのメモリセルＣ１０〜Ｃ１３は対応する信号線を通じて制御回路によって一度プログラムされるか、又は読み出され得る。
上記の説明から、単層ポリシリコン不揮発性メモリのアレイ構造体の製造プロセス中に幾つかのメモリセルが消去線に接続されない場合、複数のＯＴＰセルと複数のＭＴＰセルとの混在モードのアレイ構造体を製造することができる。
さらに、ＯＴＰセルは消去線に接続されていないので、消去ゲート領域を形成する手順を省くことができる。さらに、アレイ構造体のＯＴＰ０セクション及びＯＴＰ１セクションを混在モードで形成する手順の間、消去ゲート領域は省かれ、したがって、ＮＭＯＳトランジスタは作られない。この状況下で、アレイ構造体の全体的なサイズを更に削減することができる。
図７Ｂは単層ポリシリコン不揮発性メモリの複数のＯＴＰセルと複数のＭＴＰセルとの混在モードの別のアレイ構造体を示す概略回路図である。図７Ｂに示すように、アレイ構造体７１０は複数のＯＴＰセルと複数のＭＴＰセルとを備える。各ＭＴＰセルは第１のＰＭＯＳトランジスタｐ１と、第２のＰＭＯＳトランジスタｐ２と、第１のＮＭＯＳトランジスタｎ１とを備える。ＯＴＰセルのそれぞれは第３のＰＭＯＳトランジスタｐ３と、第４のＰＭＯＳトランジスタｐ４とを備える。ＯＴＰセルは第２のＮＭＯＳトランジスタを装備していないので、アレイ構造体の全体的なサイズを効果的に削減することができる。ＭＴＰ０セクションのメモリセルＣ２０〜Ｃ２３と、ＭＴＰ１セクションのメモリセルＣ３０〜Ｃ３３との接続関係は図７Ａの接続関係と同様であり、ここでは冗長に説明することはしない。さらに、ＰＭＯＳトランジスタｐ１、ｐ２、ｐ３及びｐ４はＮウェル領域（ＮＷ）内に構築されるべきであり、このＮウェル領域（ＮＷ）はＮウェル電圧ＶＮＷ（図７Ｂ内には示さず）に接続され、Ｎウェル電圧ＶＮＷはソース線電圧ＶＳＬに等しくすることができる。
第３のＰＭＯＳトランジスタｐ３のゲート端子はワード線に接続され、第３のＰＭＯＳトランジスタｐ３のソース端子はソース線に接続されている。第４のＰＭＯＳトランジスタｐ４のドレイン端子はビット線に接続され、第４のＰＭＯＳトランジスタｐ４のソース端子は第３のＰＭＯＳトランジスタｐ３のドレイン端子に接続されている。第４のＰＭＯＳトランジスタｐ４のゲート端子はフローティング状態にある。すなわち、第４のＰＭＯＳトランジスタｐ４のゲートはフローティングゲートである。
ＯＴＰ０’セクションのメモリセルＣ００〜Ｃ０３は全てワード線ＷＬ０と、ソース線ＳＬ０とに接続されている。メモリセルＣ００はビット線ＢＬ０に接続され、メモリセルＣ０１はビット線ＢＬ１に接続され、メモリセルＣ０２はビット線ＢＬ２に接続され、メモリセルＣ０３はビット線ＢＬ３に接続されている。ＯＴＰ１’セクションのメモリセルＣ１０〜Ｃ１３の接続関係はＯＴＰ０’セクションのメモリセルＣ００〜Ｃ０３の接続関係と同様であり、ここでは冗長に説明することはしない。
図７Ｂのアレイ構造体７１０によれば、ＭＴＰ０セクションはＣ２０〜Ｃ２３ＭＴＰセルの行を備え、ＭＴＰ１セクションはＣ３０〜Ｃ３３ＭＴＰセルの行を備える。全てのＭＴＰセルは対応する信号線を通じて制御回路（図示せず）によってプログラムされるか、読み出されるか、又は消去され得る。さらに、ＯＴＰ０’セクションはＣ００〜Ｃ０３ＯＴＰセルを備え、ＯＴＰ１’セクションはＣ１０〜Ｃ１３ＯＴＰセルを備える。全てのＯＴＰセルは対応する信号線を通じて制御回路（図示せず）によって一度プログラムされるか、又は読み出され得る。
さらに、ＯＴＰ０’セクションのメモリセルＣ００〜Ｃ０３及びＯＴＰ１’セクションのメモリセルＣ１０〜Ｃ１３の消去ゲート領域は、ＭＴＰ０セクション及びＭＴＰ１セクションのメモリセルＣ２０〜Ｃ３３と比較して取り除かれている。結果として、ＯＴＰ０’セクションのメモリセルＣ００〜Ｃ０３はワード線ＷＬ０、ソース線ＳＬ０及びビット線ＢＬ０〜ＢＬ３を通じて制御回路（図示せず）によって一度プログラムされるか、又は読み出され得る。同様に、アレイ構造体７１０のＯＴＰ１’セクションのメモリセルＣ１０〜Ｃ１３は対応する信号線を通じて制御回路によって一度プログラムされるか、又は読み出され得る。
上述したように、第１の実施形態のメモリセルと比較すると、第２の実施形態のメモリセルはフローティングゲートを装備していない。さらに、本発明は複数のＲＯＭセルと複数のＭＴＰセルとの混在モードのアレイ構造体を提供することができる。
図８は単層ポリシリコン不揮発性メモリの複数のＲＯＭセルと複数のＭＴＰセルとの混在モードのアレイ構造体を示す概略回路図である。図８に示すように、アレイ構造体８００は複数のＲＯＭセルと複数のＭＴＰセルとを備える。明確に及び簡潔にするために、図８ではアレイ構造体８００のメモリセルが４列及び４行で示されている。例えば、ＲＯＭ０セクションはメモリセルＣ００〜Ｃ０３を備え、ＲＯＭ１セクションはメモリセルＣ１０〜Ｃ１３を備え、ＭＴＰ０セクションはメモリセルＣ２０〜Ｃ２３を備え、ＭＴＰ１セクションはメモリセルＣ３０〜Ｃ３３を備える。
ＭＴＰ０セクション及びＭＴＰ１セクションのメモリセルのそれぞれは、第１のＰＭＯＳトランジスタｐ１と、第２のＰＭＯＳトランジスタｐ２と、第１のＮＭＯＳトランジスタｎ１とを備える。ＲＯＭ０セクション及びＲＯＭ１セクションにおいて、第１の記憶状態のメモリセルは第１のＰＭＯＳトランジスタｐ１と消去ゲート領域ｅ１とを備え、第２の記憶状態のメモリセルは第１のＰＭＯＳトランジスタｐ１と、第２のＰＭＯＳトランジスタｐ２と、第１のＮＭＯＳトランジスタｎ１とを備える。ＭＴＰ０セクションのメモリセルＣ２０〜Ｃ２３と、ＭＴＰ１セクションのメモリセルＣ３０〜Ｃ３３との接続関係は図７Ａの接続関係と同様であり、ここでは冗長に説明することはしない。さらに、ＰＭＯＳトランジスタｐ１及びｐ２は、Ｎウェル領域（ＮＷ）内に構築されるものであり、このＮウェル領域（ＮＷ）はＮウェル電圧ＶＮＷ（図８には示さない）に接続され、Ｎウェル電圧ＶＮＷはソース線電圧ＶＳＬと等しくすることができる。
ＲＯＭ０セクションにおいて、メモリセルＣ００は第１の記憶状態（例えば「０」状態）にあり、メモリセルＣ０１は第２の記憶状態（例えば「１」状態）にあり、メモリセルＣ０２は第２の記憶状態（例えば「１」状態）にあり、メモリセルＣ０３は第１の記憶状態（例えば「０」状態）にある。結果として、アレイ構造体８００を製造するプロセス中に、メモリセルＣ００及びＣ０３のフローティングゲートを形成する手順は省かれる。すなわち、メモリセルＣ００及びＣ０３は、第２の実施形態のメモリセルであり、メモリセルＣ０１及びＣ０２は第１の実施形態のメモリセルである。ＲＯＭ１セクションのメモリセルの記憶状態はＲＯＭ０セクションの記憶状態と同様であり、ここでは冗長に説明することはしない。
さらに、ＲＯＭ０セクションのメモリセルＣ００〜Ｃ０３は全てワード線ＷＬ０及びソース線ＳＬ０に接続されている。メモリセルＣ００及びＣ０３の第１のＰＭＯＳトランジスタｐ１のドレイン端子はそれぞれビット線ＢＬ０及びＢＬ３に接続されている。メモリセルＣ０１及びＣ０２の第２のＰＭＯＳトランジスタｐ２のドレイン端子は、それぞれビット線ＢＬ１及びＢＬ２に接続されている。さらに、メモリセルＣ０１及びＣ０２の第１のＮＭＯＳトランジスタｎ１のドレイン端子とソース端子とはフローティング状態にあり、メモリセルＣ００及びＣ０３の消去ゲート領域ｅ１もフローティング状態にある。代替的に、別の実施形態では、ＲＯＭ０セクション及びＲＯＭ１セクションのメモリセルの消去ゲート領域ｅ１及び第１のＮＭＯＳトランジスタｎ１を形成する手順を省くことができる。結果として、アレイ構造体の全体的なサイズが削減される。
図８のアレイ構造体８００によれば、ＭＴＰ０セクションはＣ２０〜Ｃ２３ＭＴＰセルの行を備え、これらのセルはワード線ＷＬ２、ソース線ＳＬ１、消去線ＥＬ０及びビット線ＢＬ０〜ＢＬ３を通じて制御回路（図示せず）によってプログラムされるか、読み出されるか、又は消去され得る。同様に、アレイ構造体８００のＭＴＰ１セクションのメモリセルＣ３０〜Ｃ３３は対応する信号線を通じて制御回路によってプログラムされるか、読み出されるか、又は消去され得る。
さらに、ＲＯＭ０セクションはＣ００〜Ｃ０３セルの行を備え、Ｃ００〜Ｃ０３セルはワード線ＷＬ０、ソース線ＳＬ０及びビット線ＢＬ０〜ＢＬ３を通じて制御回路（図示せず）によって読み出され得る。結果として、制御回路はメモリセルＣ００が第１の記憶状態にあり、メモリセルＣ０１が第２の記憶状態にあり、メモリセルＣ０２が第２の記憶状態にあり、メモリセルＣ０３が第１の記憶状態にあることを実現する。同様に、アレイ構造体８００のＲＯＭ１セクションのメモリセルＣ１０〜Ｃ１３は対応する信号線を通じて制御回路によって読み出され得る。
上記の説明から、単層ポリシリコン不揮発性メモリのアレイ構造体の製造プロセス中に幾つかのメモリセルがフローティングゲートを装備していない場合、複数のＲＯＭセルと複数のＭＴＰセルとの混在モードのアレイ構造体を製造することができる。
さらに、図７Ａ及び図８の概念は、単層ポリシリコン不揮発性メモリの複数のＲＯＭセルと複数のＯＴＰセルと複数のＭＴＰセルとの混在モードのアレイ構造体を製造することに拡張することができる。
図９は単層ポリシリコン不揮発性メモリの複数のＲＯＭセルと、複数のＯＴＰセルと、複数のＭＴＰセルとの混在モードのアレイ構造体を示す概略回路図である。図９に示すように、アレイ構造体９００はＲＯＭ０セクションと、ＯＴＰ０セクションと、ＭＴＰ０セクションと、ＭＴＰ１セクションとに分割されている。ＭＴＰ０セクション及びＭＴＰ１セクションのメモリセルは制御回路（図示せず）によってプログラムされるか、読み出されるか、又は消去され得る。ＯＴＰ０セクションのメモリセルは制御回路によってプログラムされるか、読み出され得る。ＲＯＭ０のメモリセルは制御回路によって読み出され得る。メモリセルの接続関係は、ここでは冗長に説明しないことにする。同様に、ＰＭＯＳトランジスタｐ１、ｐ２、ｐ３及びｐ４はＮウェル領域（ＮＷ）内に構築されるべきであり、このＮウェル領域（ＮＷ）はＮウェル電圧ＶＮＷ（図９内には示さず）に接続され、Ｎウェル電圧ＶＮＷはソース線電圧ＶＳＬに等しくすることができる。
さらに、ＭＴＰセクション、ＯＴＰセクション及びＲＯＭセクションに対応する信号線の動作電圧を以下の表に列挙する。
Figure 0006373943
例えば、電圧ＶＤＤは１．８Ｖであり、電圧Ｖｐｐは３．０Ｖ〜＋９．５Ｖの範囲内にあり、電圧ＶＥＥは＋６．５Ｖ〜＋１８Ｖの範囲内にある。上記動作電圧は例示及び説明のみの目的で本明細書に提示されたものであることに留意されたい。
上記の説明から、本発明は単層ポリシリコン不揮発性メモリのアレイ構造体を提供する。このメモリセルの製造手順は、標準的なＣＭＯＳ製造プロセスに適合するものである。結果として、本アレイ構造体は混在モードを有するように設計することができ、本アレイ構造体はアレイ内に複数のＭＴＰセルを備えることができる。
現在のところ最も実際的で好ましい実施形態であると考えられる観点から本発明を説明してきたが、本発明は開示された実施形態に限定される必要がないことを理解されたい。逆に、様々な変形形態及び同様の構成を、最も広い解釈に一致する添付の特許請求の趣旨及び範囲内に含まれるように包含し、それにより、そのような変形形態及び同様の構成の全てを網羅することを意図している。

Claims (14)

  1. 第１のワード線に接続されるＭＴＰセルの第１の行と第１のソース線と第１の消去線と複数のビット線とを備える第１のＭＴＰセクションと、
    第２のワード線に接続されるＭＴＰセルの第２の行と第２のソース線とを備える第２のＭＴＰセクションであって、該第２のＭＴＰセクションは前記第１の消去線と前記複数のビット線とを前記第１のＭＴＰセクションと共有する、第２のＭＴＰセクションと、
    第３のワード線に接続されるＯＴＰセルの第３の行を備える第１のＯＴＰセクションであって、該第１のＯＴＰセクションは前記第１のソース線と前記複数のビット線とを前記第１のＭＴＰセクションと共有する、第１のＯＴＰセクションと、を備える、単層ポリシリコン不揮発性メモリのアレイ構造体。
  2. 前記複数のビット線は第１のビット線と第２のビット線とを備え、前記第１のＭＴＰセクションは第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとを備える第１のメモリセルを備え、
    前記第１のＰＭＯＳトランジスタのソース端子は前記第１のソース線に接続され、前記第１のＰＭＯＳトランジスタのゲート端子は前記第１のワード線に接続され、前記第１のＰＭＯＳトランジスタのドレイン端子は前記第２のＰＭＯＳトランジスタのソース端子に接続され、前記第２のＰＭＯＳトランジスタのドレイン端子は前記第１のビット線に接続され、前記第２のＰＭＯＳトランジスタのゲート端子は前記第１のＮＭＯＳトランジスタのゲート端子に接続され、前記第１のＮＭＯＳトランジスタのドレイン端子とソース端子とは前記第１の消去線に接続され、前記第１のＭＴＰセクションは第３のＰＭＯＳトランジスタと第４のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタとを備える第２のメモリセルを備え、
    前記第３のＰＭＯＳトランジスタのソース端子は前記第１のソース線に接続され、前記第３のＰＭＯＳトランジスタのゲート端子は前記第１のワード線に接続され、前記第３のＰＭＯＳトランジスタのドレイン端子は前記第４のＰＭＯＳトランジスタのソース端子に接続され、前記第４のＰＭＯＳトランジスタのドレイン端子は前記第２のビット線に接続され、前記第４のＰＭＯＳトランジスタのゲート端子は前記第２のＮＭＯＳトランジスタのゲート端子に接続され、前記第２のＮＭＯＳトランジスタのドレイン端子とソース端子とは前記第１の消去線に接続される、請求項１に記載のアレイ構造体。
  3. 前記第２のＭＴＰセクションは第５のＰＭＯＳトランジスタと第６のＰＭＯＳトランジスタと第３のＮＭＯＳトランジスタとを備える第３のメモリセルを備え、
    前記第５のＰＭＯＳトランジスタのソース端子は前記第２のソース線に接続され、前記第５のＰＭＯＳトランジスタのゲート端子は前記第２のワード線に接続され、前記第５のＰＭＯＳトランジスタのドレイン端子は前記第６のＰＭＯＳトランジスタのソース端子に接続され、前記第６のＰＭＯＳトランジスタのドレイン端子は前記第１のビット線に接続され、前記第６のＰＭＯＳトランジスタのゲート端子は前記第３のＮＭＯＳトランジスタのゲート端子に接続され、前記第３のＮＭＯＳトランジスタのドレイン端子とソース端子とは前記第１の消去線に接続され、前記第２のＭＴＰセクションは第７のＰＭＯＳトランジスタと第８のＰＭＯＳトランジスタと第４のＮＭＯＳトランジスタとを備える第４のメモリセルを備え、
    前記第７のＰＭＯＳトランジスタのソース端子は前記第２のソース線に接続され、前記第７のＰＭＯＳトランジスタのゲート端子は前記第２のワード線に接続され、前記第７のＰＭＯＳトランジスタのドレイン端子は前記第８のＰＭＯＳトランジスタのソース端子に接続され、前記第８のＰＭＯＳトランジスタのドレイン端子は前記第２のビット線に接続され、前記第８のＰＭＯＳトランジスタのゲート端子は前記第４のＮＭＯＳトランジスタのゲート端子に接続され、前記第４のＮＭＯＳトランジスタのドレイン端子とソース端子とは前記第１の消去線に接続される、請求項２に記載のアレイ構造体。
  4. 前記第１のＯＴＰセクションは第５のＰＭＯＳトランジスタと第６のＰＭＯＳトランジスタと第３のＮＭＯＳトランジスタとを備える第３のメモリセルを備え、
    前記第５のＰＭＯＳトランジスタのソース端子は前記第１のソース線に接続され、前記第５のＰＭＯＳトランジスタのゲート端子は前記第３のワード線に接続され、前記第５のＰＭＯＳトランジスタのドレイン端子は前記第６のＰＭＯＳトランジスタのソース端子に接続され、前記第６のＰＭＯＳトランジスタのドレイン端子は前記第１のビット線に接続され、前記第６のＰＭＯＳトランジスタのゲート端子は前記第３のＮＭＯＳトランジスタのゲート端子に接続され、前記第３のＮＭＯＳトランジスタのドレイン端子とソース端子とはフローティング状態にあり、前記第１のＯＴＰセクションは第７のＰＭＯＳトランジスタと第８のＰＭＯＳトランジスタと第４のＮＭＯＳトランジスタとを備える第４のメモリセルを備え、
    前記第７のＰＭＯＳトランジスタのソース端子は前記第１のソース線に接続され、前記第７のＰＭＯＳトランジスタのゲート端子は前記第３のワード線に接続され、前記第７のＰＭＯＳトランジスタのドレイン端子は前記第８のＰＭＯＳトランジスタのソース端子に接続され、前記第８のＰＭＯＳトランジスタのドレイン端子は前記第２のビット線に接続され、前記第８のＰＭＯＳトランジスタのゲート端子は前記第４のＮＭＯＳトランジスタのゲート端子に接続され、前記第４のＮＭＯＳトランジスタのドレイン端子とソース端子とはフローティング状態にある、請求項２に記載のアレイ構造体。
  5. 前記第１のＯＴＰセクションは第５のＰＭＯＳトランジスタと第６のＰＭＯＳトランジスタとを備える第３のメモリセルを備え、
    前記第５のＰＭＯＳトランジスタのソース端子は前記第１のソース線に接続され、前記第５のＰＭＯＳトランジスタのゲート端子は前記第３のワード線に接続され、前記第５のＰＭＯＳトランジスタのドレイン端子は前記第６のＰＭＯＳトランジスタのソース端子に接続され、前記第６のＰＭＯＳトランジスタのドレイン端子は前記第１のビット線に接続され、前記第６のＰＭＯＳトランジスタのゲート端子はフローティング状態にあり、前記第１のＯＴＰセクションは第７のＰＭＯＳトランジスタと第８のＰＭＯＳトランジスタとを備える第４のメモリセルを備え、
    前記第７のＰＭＯＳトランジスタのソース端子は前記第１のソース線に接続され、前記第７のＰＭＯＳトランジスタのゲート端子は前記第３のワード線に接続され、前記第７のＰＭＯＳトランジスタのドレイン端子は前記第８のＰＭＯＳトランジスタのソース端子に接続され、前記第８のＰＭＯＳトランジスタのドレイン端子は前記第２のビット線に接続され、前記第８のＰＭＯＳトランジスタのゲート端子はフローティング状態にある、請求項２に記載のアレイ構造体。
  6. 第４のワード線と第３のソース線とに接続されるＯＴＰセルの第４の行を備える第２のＯＴＰセクションを更に備え、前記第２のＯＴＰセクションは前記複数のビット線を前記第１のＭＴＰセクションと前記第２のＭＴＰセクションと前記第１のＯＴＰセクションとで共有する、請求項２に記載のアレイ構造体。
  7. 前記第２のＯＴＰセクションは第５のＰＭＯＳトランジスタと第６のＰＭＯＳトランジスタと第３のＮＭＯＳトランジスタとを備える第３のメモリセルを備え、
    前記第５のＰＭＯＳトランジスタのソース端子は前記第３のソース線に接続され、前記第５のＰＭＯＳトランジスタのゲート端子は前記第４のワード線に接続され、前記第５のＰＭＯＳトランジスタのドレイン端子は前記第６のＰＭＯＳトランジスタのソース端子に接続され、前記第６のＰＭＯＳトランジスタのドレイン端子は前記第１のビット線に接続され、前記第６のＰＭＯＳトランジスタのゲート端子は前記第３のＮＭＯＳトランジスタのゲート端子に接続され、前記第３のＮＭＯＳトランジスタのドレイン端子とソース端子とはフローティング状態にあり、前記第２のＯＴＰセクションは第７のＰＭＯＳトランジスタと第８のＰＭＯＳトランジスタと第４のＮＭＯＳトランジスタとを備える第４のメモリセルを備え、
    前記第７のＰＭＯＳトランジスタのソース端子は前記第３のソース線に接続され、前記第７のＰＭＯＳトランジスタのゲート端子は前記第４のワード線に接続され、前記第７のＰＭＯＳトランジスタのドレイン端子は前記第８のＰＭＯＳトランジスタのソース端子に接続され、前記第８のＰＭＯＳトランジスタのドレイン端子は前記第２のビット線に接続され、前記第８のＰＭＯＳトランジスタのゲート端子は前記第４のＮＭＯＳトランジスタのゲート端子に接続され、前記第４のＮＭＯＳトランジスタのドレイン端子とソース端子とはフローティング状態にある、請求項６に記載のアレイ構造体。
  8. 前記第２のＯＴＰセクションは第５のＰＭＯＳトランジスタと第６のＰＭＯＳトランジスタとを備える第３のメモリセルを備え、
    前記第５のＰＭＯＳトランジスタのソース端子は前記第３のソース線に接続され、前記第５のＰＭＯＳトランジスタのゲート端子は前記第４のワード線に接続され、前記第５のＰＭＯＳトランジスタのドレイン端子は前記第６のＰＭＯＳトランジスタのソース端子に接続され、前記第６のＰＭＯＳトランジスタのドレイン端子は前記第１のビット線に接続され、前記第６のＰＭＯＳトランジスタのゲート端子はフローティング状態にあり、前記第２のＯＴＰセクションは第７のＰＭＯＳトランジスタと第８のＰＭＯＳトランジスタとを備える第４のメモリセルを備え、
    前記第７のＰＭＯＳトランジスタのソース端子は前記第３のソース線に接続され、前記第７のＰＭＯＳトランジスタのゲート端子は前記第４のワード線に接続され、前記第７のＰＭＯＳトランジスタのドレイン端子は前記第８のＰＭＯＳトランジスタのソース端子に接続され、前記第８のＰＭＯＳトランジスタのドレイン端子は前記第２のビット線に接続され、前記第８のＰＭＯＳトランジスタのゲート端子はフローティング状態にある、請求項６に記載のアレイ構造体。
  9. 第４のワード線と第３のソース線とに接続されるＲＯＭセルの第４の行を備える第１のＲＯＭセクションを更に備え、前記第１のＲＯＭセクションは前記複数のビット線を前記第１のＭＴＰセクションと前記第２のＭＴＰセクションと前記第１のＯＴＰセクションとで共有する、請求項２に記載のアレイ構造体。
  10. 前記第１のＲＯＭセクションは第５のＰＭＯＳトランジスタと第６のＰＭＯＳトランジスタとを備える第３のメモリセルを備え、
    前記第５のＰＭＯＳトランジスタのソース端子は前記第３のソース線に接続され、前記第５のＰＭＯＳトランジスタのゲート端子は前記第４のワード線に接続され、前記第５のＰＭＯＳトランジスタのドレイン端子は前記第６のＰＭＯＳトランジスタのソース端子に接続され、前記第６のＰＭＯＳトランジスタのドレイン端子は前記第２のビット線に接続され、前記第１のＲＯＭセクションは第７のＰＭＯＳトランジスタを備える第４のメモリセルを備え、
    前記第７のＰＭＯＳトランジスタのソース端子は前記第３のソース線に接続され、前記第７のＰＭＯＳトランジスタのゲート端子は前記第４のワード線に接続され、前記第７のＰＭＯＳトランジスタのドレイン端子は前記第１のビット線に接続される、請求項９に記載のアレイ構造体。
  11. 第１のワード線と第１のソース線と第１の消去線と複数のビット線とに接続されるＭＴＰセルの第１の行を備える、第１のＭＴＰセクションと、
    第２のワード線と第２のソース線とに接続されるＭＴＰセルの第２の行を備える第２のＭＴＰセクションであって、該第２のＭＴＰセクションは前記第１の消去線と前記複数のビット線とを前記第１のＭＴＰセクションと共有する、第２のＭＴＰセクションと、
    第３のワード線に接続されるＲＯＭセルの第３の行を備える第１のＲＯＭセクションであって、該第１のＲＯＭセクションは前記第１のソース線と前記複数のビット線とを前記第１のＭＴＰセクションと共有する、第１のＲＯＭセクションと、
    第４のワード線と第３のソース線とに接続されるＲＯＭセルの第４の行を備える第２のＲＯＭセクションであって、該第２のＲＯＭセクションは前記複数のビット線を前記第１のＭＴＰセクションと共有する、第２のＲＯＭセクションと、を備える、単層ポリシリコン不揮発性メモリのアレイ構造体。
  12. 前記複数のビット線は第１のビット線と第２のビット線とを備え、前記第１のＭＴＰセクションは第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとを備える第１のメモリセルを備え、
    前記第１のＰＭＯＳトランジスタのソース端子は前記第１のソース線に接続され、前記第１のＰＭＯＳトランジスタのゲート端子は前記第１のワード線に接続され、前記第１のＰＭＯＳトランジスタのドレイン端子は前記第２のＰＭＯＳトランジスタのソース端子に接続され、前記第２のＰＭＯＳトランジスタのドレイン端子は前記第１のビット線に接続され、前記第２のＰＭＯＳトランジスタのゲート端子は前記第１のＮＭＯＳトランジスタのゲート端子に接続され、前記第１のＮＭＯＳトランジスタのドレイン端子とソース端子とは前記第１の消去線に接続され、前記第１のＭＴＰセクションは第３のＰＭＯＳトランジスタと第４のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタとを備える第２のメモリセルを備え、
    前記第３のＰＭＯＳトランジスタのソース端子は前記第１のソース線に接続され、前記第３のＰＭＯＳトランジスタのゲート端子は前記第１のワード線に接続され、前記第３のＰＭＯＳトランジスタのドレイン端子は前記第４のＰＭＯＳトランジスタのソース端子に接続され、前記第４のＰＭＯＳトランジスタのドレイン端子は前記第２のビット線に接続され、前記第４のＰＭＯＳトランジスタのゲート端子は前記第２のＮＭＯＳトランジスタのゲート端子に接続され、前記第２のＮＭＯＳトランジスタのドレイン端子とソース端子とは前記第１の消去線に接続される、請求項１１に記載のアレイ構造体。
  13. 前記第２のＭＴＰセクションは第５のＰＭＯＳトランジスタと第６のＰＭＯＳトランジスタと第３のＮＭＯＳトランジスタとを備える第３のメモリセルを備え、
    前記第５のＰＭＯＳトランジスタのソース端子は前記第２のソース線に接続され、前記第５のＰＭＯＳトランジスタのゲート端子は前記第２のワード線に接続され、前記第５のＰＭＯＳトランジスタのドレイン端子は前記第６のＰＭＯＳトランジスタのソース端子に接続され、前記第６のＰＭＯＳトランジスタのドレイン端子は前記第１のビット線に接続され、前記第６のＰＭＯＳトランジスタのゲート端子は前記第３のＮＭＯＳトランジスタのゲート端子に接続され、前記第３のＮＭＯＳトランジスタのドレイン端子とソース端子とは前記第１の消去線に接続され、前記第２のＭＴＰセクションは第７のＰＭＯＳトランジスタと第８のＰＭＯＳトランジスタと第４のＮＭＯＳトランジスタとを備える第４のメモリセルを備え、
    前記第７のＰＭＯＳトランジスタのソース端子は前記第２のソース線に接続され、前記第７のＰＭＯＳトランジスタのゲート端子は前記第２のワード線に接続され、前記第７のＰＭＯＳトランジスタのドレイン端子は前記第８のＰＭＯＳトランジスタのソース端子に接続され、前記第８のＰＭＯＳトランジスタのドレイン端子は前記第２のビット線に接続され、前記第８のＰＭＯＳトランジスタのゲート端子は前記第４のＮＭＯＳトランジスタのゲート端子に接続され、前記第４のＮＭＯＳトランジスタのドレイン端子とソース端子とは前記第１の消去線に接続される、請求項１２に記載のアレイ構造体。
  14. 前記第１のＲＯＭセクションは第５のＰＭＯＳトランジスタと第６のＰＭＯＳトランジスタとを備える第３のメモリセルを備え、
    前記第５のＰＭＯＳトランジスタのソース端子は前記第１のソース線に接続され、前記第５のＰＭＯＳトランジスタのゲート端子は前記第３のワード線に接続され、前記第５のＰＭＯＳトランジスタのドレイン端子は前記第６のＰＭＯＳトランジスタのソース端子に接続され、前記第６のＰＭＯＳトランジスタのドレイン端子は前記第１のビット線に接続され、前記第１のＲＯＭセクションは第７のＰＭＯＳトランジスタを備える第４のメモリセルを備え、
    前記第７のＰＭＯＳトランジスタのソース端子は前記第１のソース線に接続され、前記第７のＰＭＯＳトランジスタのゲート端子は前記第３のワード線に接続され、前記第７のＰＭＯＳトランジスタのドレイン端子は前記第２のビット線に接続される、請求項１２に記載のアレイ構造体。
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Families Citing this family (74)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
TWI555213B (zh) * 2014-09-04 2016-10-21 力晶科技股份有限公司 快閃記憶體閘極結構及其製作方法
FR3025649B1 (fr) * 2014-09-09 2016-12-09 Stmicroelectronics Rousset Procede de polarisation d’un plan de source enterre d’une memoire non volatile a grilles de selection verticales
US9412667B2 (en) * 2014-11-25 2016-08-09 International Business Machines Corporation Asymmetric high-k dielectric for reducing gate induced drain leakage
TWI546903B (zh) * 2015-01-15 2016-08-21 聯笙電子股份有限公司 非揮發性記憶體單元
US9620176B2 (en) * 2015-09-10 2017-04-11 Ememory Technology Inc. One-time programmable memory array having small chip area
US9870167B2 (en) 2015-10-12 2018-01-16 Sandisk Technologies Llc Systems and methods of storing data
US10032783B2 (en) * 2015-10-30 2018-07-24 Globalfoundries Singapore Pte. Ltd. Integrated circuits having an anti-fuse device and methods of forming the same
US9847133B2 (en) * 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
JP6200983B2 (ja) * 2016-01-25 2017-09-20 力旺電子股▲ふん▼有限公司ｅＭｅｍｏｒｙ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃ． ワンタイムプログラマブルメモリセル、該メモリセルを含むメモリアレイのプログラム方法及び読み込み方法
KR102463920B1 (ko) * 2016-02-12 2022-11-07 에스케이하이닉스 주식회사 싱글 폴리 불휘발성 메모리 셀 및 메모리 셀 어레이, 동작 방법
KR102359372B1 (ko) * 2016-02-17 2022-02-09 에스케이하이닉스 주식회사 싱글-폴리 불휘발성 메모리 셀
US9673210B1 (en) * 2016-02-25 2017-06-06 Globalfoundries Inc. Semiconductor structure including a nonvolatile memory cell having a charge trapping layer and method for the formation thereof
JP6608312B2 (ja) * 2016-03-08 2019-11-20 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102567072B1 (ko) * 2016-03-21 2023-08-17 에스케이하이닉스 주식회사 수평형 바이폴라 접합 트랜지스터를 갖는 안티퓨즈 불휘발성 메모리 소자
US10115682B2 (en) 2016-04-13 2018-10-30 Ememory Technology Inc. Erasable programmable non-volatile memory
US20180137927A1 (en) * 2016-04-16 2018-05-17 Chengdu Haicun Ip Technology Llc Three-Dimensional Vertical One-Time-Programmable Memory Comprising No Separate Diode Layer
US10074438B2 (en) * 2016-06-10 2018-09-11 Cypress Semiconductor Corporation Methods and devices for reducing program disturb in non-volatile memory cell arrays
TWI570892B (zh) * 2016-06-30 2017-02-11 世界先進積體電路股份有限公司 記憶體裝置及其製造方法
US9633734B1 (en) * 2016-07-14 2017-04-25 Ememory Technology Inc. Driving circuit for non-volatile memory
KR102178025B1 (ko) * 2016-08-09 2020-11-13 매그나칩 반도체 유한회사 감소된 레이아웃 면적을 갖는 otp 셀
US9589971B1 (en) * 2016-09-12 2017-03-07 Vanguard International Semiconductor Corporation Anti-fuse one-time programmable memory cell and anti-fuse one-time programmable memory array
CN107887389B (zh) * 2016-09-30 2020-08-04 财团法人交大思源基金会 集成电路记忆体及其操作方法
US10395745B2 (en) 2016-10-21 2019-08-27 Synposys, Inc. One-time programmable bitcell with native anti-fuse
US9997253B1 (en) 2016-12-08 2018-06-12 Cypress Semiconductor Corporation Non-volatile memory array with memory gate line and source line scrambling
US9882566B1 (en) * 2017-01-10 2018-01-30 Ememory Technology Inc. Driving circuit for non-volatile memory
US10446562B1 (en) * 2017-01-10 2019-10-15 Synopsys, Inc. One-time programmable bitcell with partially native select device
KR102682003B1 (ko) * 2017-01-17 2024-07-08 삼성전자주식회사 반도체 메모리 장치
US10096602B1 (en) * 2017-03-15 2018-10-09 Globalfoundries Singapore Pte. Ltd. MTP memory for SOI process
TWI630623B (zh) * 2017-04-07 2018-07-21 力旺電子股份有限公司 可編程可抹除的非揮發性記憶體
CN108735266B (zh) * 2017-04-24 2021-06-22 物联记忆体科技股份有限公司 具有字元抹除与减少写入干扰的非易失性存储器装置
US10090309B1 (en) * 2017-04-27 2018-10-02 Ememory Technology Inc. Nonvolatile memory cell capable of improving program performance
US10163520B1 (en) * 2017-10-16 2018-12-25 Synopsys, Inc. OTP cell with improved programmability
US10879256B2 (en) * 2017-11-22 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded memory using SOI structures and methods
US11367731B2 (en) 2017-11-24 2022-06-21 Taiwan Semiconductor Manufacturing Company Ltd. Memory device and method of manufacturing the same
US11063772B2 (en) * 2017-11-24 2021-07-13 Ememory Technology Inc. Multi-cell per bit nonvolatile memory unit
US10615166B2 (en) 2017-12-19 2020-04-07 International Business Machines Corporation Programmable device compatible with vertical transistor flow
CN109979943B (zh) * 2017-12-28 2022-06-21 联华电子股份有限公司 半导体元件及其制造方法
US10505521B2 (en) * 2018-01-10 2019-12-10 Ememory Technology Inc. High voltage driver capable of preventing high voltage stress on transistors
US10797063B2 (en) * 2018-01-10 2020-10-06 Ememory Technology Inc. Single-poly nonvolatile memory unit
US11011533B2 (en) 2018-01-10 2021-05-18 Ememory Technology Inc. Memory structure and programing and reading methods thereof
CN110047813B (zh) * 2018-01-15 2021-04-06 联华电子股份有限公司 半导体元件
KR102385951B1 (ko) * 2018-02-23 2022-04-14 에스케이하이닉스 시스템아이씨 주식회사 프로그램 효율이 증대되는 원 타임 프로그래머블 메모리 및 그 제조방법
KR102422839B1 (ko) * 2018-02-23 2022-07-19 에스케이하이닉스 시스템아이씨 주식회사 수평 커플링 구조 및 단일층 게이트를 갖는 불휘발성 메모리 소자
CN110416213B (zh) * 2018-04-28 2021-07-20 无锡华润上华科技有限公司 Otp存储器件及其制作方法、电子装置
TWI698003B (zh) * 2018-06-15 2020-07-01 卡比科技有限公司 非揮發性記憶體裝置
US11282844B2 (en) * 2018-06-27 2022-03-22 Ememory Technology Inc. Erasable programmable non-volatile memory including two floating gate transistors with the same floating gate
CN108831885B (zh) * 2018-06-29 2022-08-16 上海华虹宏力半导体制造有限公司 改善pmos otp性能的方法
US10685727B2 (en) * 2018-08-10 2020-06-16 Ememory Technology Inc. Level shifter
US10818592B1 (en) * 2019-04-29 2020-10-27 Nanya Technology Corporation Semiconductor memory device including decoupling capacitor array arranged overlying one-time programmable device
US11508719B2 (en) * 2019-05-13 2022-11-22 Ememory Technology Inc. Electrostatic discharge circuit
CN112086115B (zh) * 2019-06-14 2023-03-28 力旺电子股份有限公司 存储器系统
US11031779B2 (en) 2019-06-14 2021-06-08 Ememory Technology Inc. Memory system with a random bit block
CN112397516B (zh) * 2019-08-13 2024-07-23 长鑫存储技术有限公司 反熔丝存储单元及其制作方法
CN112786602B (zh) * 2019-11-06 2022-08-26 成都锐成芯微科技股份有限公司 单层多晶硅非易失性存储单元及其存储器
US11296096B2 (en) * 2019-11-08 2022-04-05 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structure with hybrid junctions
CN112802523B (zh) * 2019-11-14 2024-07-19 力旺电子股份有限公司 只读式存储单元及其相关的存储单元阵列
CN111129017B (zh) * 2019-12-26 2022-06-07 华虹半导体(无锡)有限公司 Otp存储器及其制造方法
US11217595B2 (en) * 2020-01-15 2022-01-04 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structure with hybrid device and hybrid junction for select transistor
US11158641B2 (en) * 2020-02-12 2021-10-26 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structures with hybrid devices and hybrid junctions
US11189356B2 (en) * 2020-02-27 2021-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. One-time-programmable memory
US11018143B1 (en) * 2020-03-12 2021-05-25 Zhuhai Chuangfeixin Technology Co., Ltd. Antifuse OTP structures with hybrid low-voltage devices
US11139006B1 (en) * 2020-03-12 2021-10-05 Ememory Technology Inc. Self-biased sense amplification circuit
CN113496986B (zh) * 2020-04-07 2023-12-12 长鑫存储技术有限公司 反熔丝单元结构及反熔丝阵列
CN113496987B (zh) * 2020-04-08 2024-03-29 长鑫存储技术有限公司 反熔丝器件及反熔丝单元
CN113496988B (zh) * 2020-04-08 2023-12-12 长鑫存储技术有限公司 反熔丝单元及反熔丝阵列
US11742024B2 (en) * 2020-05-27 2023-08-29 Taiwan Semiconductor Manufacturing Company Limited Memory device comprising source line coupled to multiple memory cells and method of operation
US11877456B2 (en) * 2020-09-15 2024-01-16 Ememory Technology Inc. Memory cell of non-volatile memory
TWI739598B (zh) 2020-09-15 2021-09-11 力旺電子股份有限公司 運用於多階型記憶胞陣列之編程與驗證方法
TWI747528B (zh) * 2020-09-28 2021-11-21 億而得微電子股份有限公司 小面積低電壓反熔絲元件與陣列
TWI819457B (zh) * 2021-02-18 2023-10-21 力旺電子股份有限公司 多次編程非揮發性記憶體的記憶胞陣列
US11980029B2 (en) 2021-11-15 2024-05-07 Ememory Technology Inc. Erasable programmable single-ploy non-volatile memory cell and associated array structure
WO2023206152A1 (zh) * 2022-04-27 2023-11-02 华为技术有限公司 一种反熔丝存储器及电子设备
CN117355137A (zh) * 2022-06-23 2024-01-05 成都锐成芯微科技股份有限公司 一次性编程存储单元及其存储器

Family Cites Families (83)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5163180A (en) * 1991-01-18 1992-11-10 Actel Corporation Low voltage programming antifuse and transistor breakdown method for making same
US5241496A (en) * 1991-08-19 1993-08-31 Micron Technology, Inc. Array of read-only memory cells, eacch of which has a one-time, voltage-programmable antifuse element constructed within a trench shared by a pair of cells
US5912842A (en) * 1995-11-14 1999-06-15 Programmable Microelectronics Corp. Nonvolatile PMOS two transistor memory cell and array
US5966329A (en) * 1997-10-09 1999-10-12 Programmable Microelectronics Corporation Apparatus and method for programming PMOS memory cells
US6326663B1 (en) * 1999-03-26 2001-12-04 Vantis Corporation Avalanche injection EEPROM memory cell with P-type control gate
US6191980B1 (en) * 2000-03-07 2001-02-20 Lucent Technologies, Inc. Single-poly non-volatile memory cell having low-capacitance erase gate
TW546840B (en) * 2001-07-27 2003-08-11 Hitachi Ltd Non-volatile semiconductor memory device
US6798693B2 (en) 2001-09-18 2004-09-28 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
WO2003025944A1 (en) 2001-09-18 2003-03-27 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
JP3954368B2 (ja) * 2001-11-26 2007-08-08 力旺電子股▲フン▼有限公司 消去型プログラマブルリードオンリーメモリ
US6693819B2 (en) * 2002-01-08 2004-02-17 Broadcom Corporation High voltage switch circuitry
US6882574B2 (en) * 2002-01-25 2005-04-19 Ememory Technology Inc. Single poly UV-erasable programmable read only memory
US6678190B2 (en) 2002-01-25 2004-01-13 Ememory Technology Inc. Single poly embedded eprom
US6667510B2 (en) * 2002-02-19 2003-12-23 Silicon Based Technology Corp. Self-aligned split-gate flash memory cell and its contactless memory array
TW536818B (en) * 2002-05-03 2003-06-11 Ememory Technology Inc Single-poly EEPROM
US20050030827A1 (en) * 2002-09-16 2005-02-10 Impinj, Inc., A Delaware Corporation PMOS memory cell
US7212446B2 (en) * 2002-09-16 2007-05-01 Impinj, Inc. Counteracting overtunneling in nonvolatile memory cells using charge extraction control
JP3941943B2 (ja) * 2003-03-12 2007-07-11 力旺電子股▲ふん▼有限公司 Ｒｏｍ
JP4093359B2 (ja) * 2003-03-19 2008-06-04 力旺電子股▲ふん▼有限公司 電気的に消去可能なプログラマブルロジックデバイス
US6914825B2 (en) * 2003-04-03 2005-07-05 Ememory Technology Inc. Semiconductor memory device having improved data retention
JP4314085B2 (ja) * 2003-09-08 2009-08-12 パナソニック株式会社 不揮発性半導体記憶装置
KR100546391B1 (ko) 2003-10-30 2006-01-26 삼성전자주식회사 소노스 소자 및 그 제조 방법
US7164177B2 (en) * 2004-01-02 2007-01-16 Powerchip Semiconductor Corp. Multi-level memory cell
JP2005235836A (ja) * 2004-02-17 2005-09-02 Nippon Precision Circuits Inc 半導体記憶装置
US7078761B2 (en) 2004-03-05 2006-07-18 Chingis Technology Corporation Nonvolatile memory solution using single-poly pFlash technology
US7015537B2 (en) * 2004-04-12 2006-03-21 Silicon Storage Technology, Inc. Isolation-less, contact-less array of nonvolatile memory cells each having a floating gate for storage of charges, and methods of manufacturing, and operating therefor
TWI227501B (en) * 2004-04-14 2005-02-01 Novatek Microelectronics Corp Apparatus and method for reprogramming by using one-time programming element
US7307534B2 (en) * 2004-04-21 2007-12-11 Impinj, Inc. RFID tag using hybrid non-volatile memory
US7283390B2 (en) 2004-04-21 2007-10-16 Impinj, Inc. Hybrid non-volatile memory
JP4753413B2 (ja) * 2005-03-02 2011-08-24 三洋電機株式会社 不揮発性半導体記憶装置及びその製造方法
US20060203591A1 (en) 2005-03-11 2006-09-14 Lee Dong K One time programmable read-only memory comprised of fuse and two selection transistors
US7253496B2 (en) * 2005-06-28 2007-08-07 Cypress Semiconductor Corporation Antifuse circuit with current regulator for controlling programming current
US7277347B2 (en) 2005-06-28 2007-10-02 Cypress Semiconductor Corporation Antifuse capacitor for configuring integrated circuits
US20070030026A1 (en) * 2005-08-02 2007-02-08 Shih-Pin Hsu Multiple-time programming apparatus and method using one-time programming element
JP4940144B2 (ja) * 2005-10-17 2012-05-30 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP5181423B2 (ja) * 2006-03-20 2013-04-10 ソニー株式会社 半導体メモリデバイスとその動作方法
US20070247915A1 (en) * 2006-04-21 2007-10-25 Intersil Americas Inc. Multiple time programmable (MTP) PMOS floating gate-based non-volatile memory device for a general-purpose CMOS technology with thick gate oxide
US8122307B1 (en) * 2006-08-15 2012-02-21 Synopsys, Inc. One time programmable memory test structures and methods
US7474568B2 (en) * 2006-08-24 2009-01-06 Virage Logic Corporation Non-volatile memory with programming through band-to-band tunneling and impact ionization gate current
JP4427534B2 (ja) * 2006-09-29 2010-03-10 株式会社東芝 Ｍｏｓキャパシタ、チャージポンプ回路、及び半導体記憶回路
US7436710B2 (en) * 2007-03-12 2008-10-14 Maxim Integrated Products, Inc. EEPROM memory device with cell having NMOS in a P pocket as a control gate, PMOS program/erase transistor, and PMOS access transistor in a common well
US7869279B1 (en) * 2007-04-03 2011-01-11 Maxim Integrated Products, Inc. EEPROM memory device and method of programming memory cell having N erase pocket and program and access transistors
US7688627B2 (en) * 2007-04-24 2010-03-30 Intersil Americas Inc. Flash memory array of floating gate-based non-volatile memory cells
US7903465B2 (en) * 2007-04-24 2011-03-08 Intersil Americas Inc. Memory array of floating gate-based non-volatile memory cells
US8933492B2 (en) 2008-04-04 2015-01-13 Sidense Corp. Low VT antifuse device
US8344443B2 (en) * 2008-04-25 2013-01-01 Freescale Semiconductor, Inc. Single poly NVM devices and arrays
US7795091B2 (en) * 2008-04-30 2010-09-14 Winstead Brian A Method of forming a split gate memory device and apparatus
JP5239548B2 (ja) * 2008-06-25 2013-07-17 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
US7983081B2 (en) * 2008-12-14 2011-07-19 Chip.Memory Technology, Inc. Non-volatile memory apparatus and method with deep N-well
US8395923B2 (en) * 2008-12-30 2013-03-12 Intel Corporation Antifuse programmable memory array
JP5328020B2 (ja) 2009-01-15 2013-10-30 セイコーインスツル株式会社 メモリ装置及びメモリアクセス方法
EP2267724A1 (fr) * 2009-06-26 2010-12-29 STMicroelectronics Rousset SAS Architecture de mémoire EEPROM optimisée pour les mémoires embarquées
US8344445B2 (en) * 2009-07-30 2013-01-01 Ememory Technology Inc. Non-volatile semiconductor memory cell with dual functions
US8174063B2 (en) * 2009-07-30 2012-05-08 Ememory Technology Inc. Non-volatile semiconductor memory device with intrinsic charge trapping layer
JP2011119640A (ja) 2009-11-06 2011-06-16 Renesas Electronics Corp 半導体装置およびその製造方法
US20110108926A1 (en) * 2009-11-12 2011-05-12 National Semiconductor Corporation Gated anti-fuse in CMOS process
US8937357B2 (en) 2010-03-01 2015-01-20 Broadcom Corporation One-time programmable semiconductor device
US8259518B2 (en) * 2010-06-08 2012-09-04 Sichuan Kiloway Electronics Inc. Low voltage and low power memory cell based on nano current voltage divider controlled low voltage sense MOSFET
US8797820B2 (en) * 2010-06-08 2014-08-05 Chengdu Kiloway Electronics Inc. Soft breakdown mode, low voltage, low power antifuse-based non-volatile memory cell
US8355282B2 (en) * 2010-06-17 2013-01-15 Ememory Technology Inc. Logic-based multiple time programming memory cell
US8908412B2 (en) * 2010-07-20 2014-12-09 Texas Instruments Incorporated Array architecture for reduced voltage, low power, single poly EEPROM
JP2012039044A (ja) * 2010-08-11 2012-02-23 Toshiba Corp 半導体装置及びその製造方法
US9818478B2 (en) * 2012-12-07 2017-11-14 Attopsemi Technology Co., Ltd Programmable resistive device and memory using diode as selector
JP5619807B2 (ja) * 2011-06-29 2014-11-05 力旺電子股▲ふん▼有限公司 デュアル機能を有する不揮発性半導体メモリセル
TWI490982B (zh) 2011-08-16 2015-07-01 Maxchip Electronics Corp 半導體結構及其製造方法
JP2013187534A (ja) * 2012-03-08 2013-09-19 Ememory Technology Inc 消去可能プログラマブル単一ポリ不揮発性メモリ
US8592886B2 (en) * 2012-03-08 2013-11-26 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
US8941167B2 (en) * 2012-03-08 2015-01-27 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
JP5842717B2 (ja) * 2012-04-05 2016-01-13 株式会社ソシオネクスト 半導体記憶装置
TWI467745B (zh) 2012-05-07 2015-01-01 Ememory Technology Inc 非揮發性記憶體及其製作方法
US8921175B2 (en) * 2012-07-20 2014-12-30 Semiconductor Components Industries, Llc Process of forming an electronic device including a nonvolatile memory cell
US9356158B2 (en) * 2012-07-20 2016-05-31 Semiconductor Components Industries, Llc Electronic device including a tunnel structure
KR101883010B1 (ko) 2012-08-06 2018-07-30 매그나칩 반도체 유한회사 반도체 소자 및 그 소자의 제조 방법
US8681528B2 (en) * 2012-08-21 2014-03-25 Ememory Technology Inc. One-bit memory cell for nonvolatile memory and associated controlling method
US9018691B2 (en) * 2012-12-27 2015-04-28 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
US9281074B2 (en) 2013-05-16 2016-03-08 Ememory Technology Inc. One time programmable memory cell capable of reducing leakage current and preventing slow bit response
US9041089B2 (en) * 2013-06-07 2015-05-26 Ememory Technology Inc. Nonvolatile memory structure
US9236453B2 (en) * 2013-09-27 2016-01-12 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
US9171856B2 (en) * 2013-10-01 2015-10-27 Ememory Technology Inc. Bias generator for flash memory and control method thereof
US9384815B2 (en) * 2013-10-08 2016-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for preventing leakage currents in memory cells
US9342229B2 (en) * 2014-03-28 2016-05-17 Acast AB Method for associating media files with additional content
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
US9431111B2 (en) * 2014-07-08 2016-08-30 Ememory Technology Inc. One time programming memory cell, array structure and operating method thereof

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