CN112802523A - 只读式存储单元及其相关的存储单元阵列 - Google Patents

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Abstract

本发明公开一种只读式存储单元的存储单元阵列，包括一第一存储状态存储单元与一第二存储状态存储单元。该第一存储状态存储单元包括：一第一晶体管与一第二晶体管。该第一晶体管连接至一源极线与一字符线。该第二晶体管连接至该第一晶体管与一第一位线。该第二存储状态存储单元包括：一第三晶体管与一第四晶体管。该第三晶体管连接至该源极线与该字符线。该第四晶体管连接至该第三晶体管与一第二位线，该第四晶体管的栅极端连接至该第三晶体管的栅极端。

Description

只读式存储单元及其相关的存储单元阵列
技术领域
本发明涉及一种非挥发性存储单元及其相关的存储单元阵列，且特别是涉及一种只读式存储单元及其相关的存储单元阵列。
背景技术
众所周知，非挥发性存储器在断电之后仍旧可以保存其数据内容。一般来说，当非挥发性存储器制造完成并出厂后，使用者即可以编程(program)非挥发性存储器中的存储单元，进而将数据记录在非挥发性存储器的存储单元。
而根据编程的次数，非挥发性存储器的存储单元可进一步区分为：多次编程的存储单元(multi-time programmable memory cell，简称MTP存储单元)、一次编程的存储单元(one time programmable memory cell，简称OTP存储单元)或者只读式存储单元(read-only memory cell，简称ROM存储单元)。
基本上，使用者可以对MTP存储单元进行多次的编程，用以多次修改其存储状态。而使用者仅可以编程一次OTP存储单元，一旦OTP存储器编程完成之后，其存储状态将无法修改。而ROM存储单元于出厂之后，所有的存储状态已经被编程在其中，使用者仅能够读取ROM存储单元中的存储状态，而无法进行编程。
再者，非挥发性存储器的存储单元至少可被编程为二种存储状态。举例来说，第一存储状态可产生较小的存储单元电流(cell current)，第二存储状态可产生较大的存储单元电流。而在读取动作(read action)时，感测电路(sensing circuit)即可根据存储单元电流的大小来判断存储单元的存储状态。基本上，第一存储状态可称为抹除状态(erasedstate)，第二存储状态可称为编程状态(programmed state)。
美国专利US6,678,190揭露一种具可编程的单一多晶硅层非挥发性存储器。请参照图1A，其所绘示为现有具可编程的单一多晶硅层非挥发性存储器的存储单元示意图；图1B所绘示为现有具可编程的单一多晶硅层非挥发性存储器的存储单元的上视图；图1C所绘示为现有具可编程的单一多晶硅层非挥发性存储器的存储单元的等效电路图。
如图1A至图1C所示，现有具可编程的单一多晶硅层非挥发性存储器的存储单元包括二个串接(serially connected)的p型晶体管。第一p型晶体管作为选择晶体管(selecttransistor)，第二p型晶体管作为浮动栅晶体管(floating gate transistor)。第一p型晶体管的栅极(select gate)24连接至一选择栅极电压(select gate voltage，VSG)，p型源极掺杂区域(p type source doped region)21连接至源极线电压(source line voltage，VSL)。再者，p型漏极掺杂区域22可视为第一p型晶体管的p型漏极掺杂区域(p type draindoped region)与第二p型晶体管的p型第一掺杂区域相互连接。第二p型晶体管上方包括一浮动栅极26，其p型第二掺杂区域23连接至位线电压(bit line voltage，VBL)。再者，该二p型晶体管制作于一N型阱区(N-well，NW)其连接至一N型阱区电压(N-well voltage，VNW)。
再者，经由适当地控制选择栅极电压(VSG)、源极线电压(VSL)、位线电压(VBL)、以及N型阱区电压(VNW)即可以使现有具可编程的单一多晶硅层非挥发性存储器进行编程动作(program action)与读取动作(read action)。在编程动作(program action)时，控制热载流子(例如电子)注入浮动栅极26，或者控制热载流子未注入浮动栅极26，使得非挥发性存储器的存储单元呈现第一存储状态或者第二存储状态。
图1A至图1C的非挥发性存储器的存储单元仅可进行编程动作与读取动作，无法进行抹除动作。换言之，非挥发性存储器的存储单元仅可利用电气特性将电子注入于浮动栅极26中，并无法利用电气的特性来将浮动栅极26中的存储载流子移除，仅可利用紫外光(ultravilote light)照射方式来清除于浮动栅极26中的电子，进而达成数据抹除的功能。因此，这类非挥发性存储器的存储单元被称为具一次编程的存储单元(one timeprogramming cell，简称OTP存储单元)。
美国专利US8,592,886揭露另一种具可编程的单一多晶硅层非挥发性存储器。请参照图2A～图2D，其所绘示为另一种具可编程的单一多晶硅层非挥发性存储器的存储单元。其中，图2A为存储单元的上视图；图2B为存储单元的第一方向(a1 a2方向)剖视图；图2C为存储单元的第二方向(b1 b2方向)剖视图；以及，图2D为存储单元的等效电路图。
由图2A与图2B可知，存储单元中包括二个串接的p型晶体管制作于一N型阱区(NW)。在N型阱区NW中包括三个p型掺杂区域31、32、33，在三个p型掺杂区域31、32、33之间的表面上方包括二个由多晶硅(polysilicon)所组成的栅极34、36。
第一p型晶体管作为选择晶体管，第二p型晶体管作为浮动栅晶体管。第一p型晶体管的栅极34连接至一选择栅极电压(VSG)，p型源极掺杂区域31连接至源极线电压(VSL)。再者，p型漏极掺杂区域32可视为第一p型晶体管的p型漏极掺杂区域与第二p型晶体管的p型第一掺杂区域相互连接。第二p型晶体管上方包括一浮动栅极36，其p型第二掺杂区域33连接至位线电压(VBL)。而N型阱区(NW)连接至一N型阱区电压(VNW)。基本上，第一p型晶体管的栅极34连接至字符线(word line)，而选择栅极电压(VSG)即为字符线控制电压；p型源极掺杂区域31连接至源极线(source line)，而源极线电压(VSL)即为源极线控制电压。
由图2A与图2C可知，存储单元中还包括一个n型晶体管，或者可说包括一浮动栅极36以及一个抹除栅区域(erase gate region)35所组合而成的元件。n型晶体管制作于一P型阱区(PW)。在P型阱区(PW)中包括一个n型掺杂区域38。换言之，抹除栅区域35包括P型阱区(PW)以及n型掺杂区域38，而上述第一p型晶体管、第二p型晶体管与n型晶体管即形成为一个多次编程的存储单元(MTP存储单元)。
如图2A所示，浮动栅极36向外延伸并相邻于抹除栅区域35。因此，浮动栅极36可视为n型晶体管的栅极，而n型掺杂区域38可视为n型源极掺杂区域与n型漏极掺杂区域相互连接。再者，n型掺杂区域38连接至抹除线电压(erase line voltage，VEL)。而P型阱区(PW)连接至一P型阱区电压(VPW)。再者，由图2C可知，抹除栅区域35与N型阱区(NW)之间可以被隔离结构(isolating structure)39所区隔，此隔离结构39例如为浅沟槽隔离(shallowtrench isolation，STI)。
图3A至图3C为分别绘示多次编程存储单元在编程动作、抹除动作(erasedaction)、读取动作的偏压电压示意图。
如图3A所示，在编程动作时，位线电压(VBL)、抹除线电压(VEL)、与P型阱区电压(VPW)都为一接地电压(0V)；N型阱区电压(VNW)与源极线电压(VSL)都为一第一正电压(Vpp)，第一正电压(Vpp)范围可在+3.0V至+9.5V之间。因此，当热载流子(例如电子)经过浮动栅极36对应的通道区域(channel region)时，即可注入浮动栅极36中，使得存储单元成为第二存储状态。当然，在编程动作时，如果热载流子没有注入浮动栅极36，则存储单元成为第一存储状态。
如图3B所示，在抹除动作时，位线电压(VBL)、源极线电压(VSL)、N型阱区电压(VNW)、以及P型阱区电压(VPW)都为一接地电压(0V)；而抹除线电压(VEL)为一第二正电压(VEE)，其范围可在+6.5V至+19V之间。如图3B所示，当抹除线电压(VEL)为第二正电压(VEE)时，存储在浮动栅极36的存储载流子将由浮动栅极36被拉出，并经由n型掺杂区域38离开非挥发性存储器。因此，在抹除动作后，浮动栅极36内将不会有存储载流子。
如图3C所示，在读取动作时，位线电压(VBL)为接地电压(0V)、源极线电压(VSL)为1.8V、N型阱区电压(VNW)为1.8V、抹除线电压(VEL)与P型阱区电压(VPW)都为一接地电压(0V)。而根据浮动栅极36上是否有存储电子，将会获得不同的读取电流(read current，IR)。换句话说，在读取动作时根据读取电流(IR)即可得知非挥发性存储器的存储状态。一般来说，在第一存储状态时，读取电流(IR)小于0.1μA。在第二存储状态时，读取电流(IR)大于5μA。而感测电路即可根据存储单元电流的大小来判断存储单元的存储状态。
一般来说，只读存储器是在制造过程中，直接定义每个存储单元的存储状态。因此，当只读存储器出厂后，所有的只读式存储单元(ROM cell)已经记录了对应的存储状态。并且，使用者仅能够读取只读式存储单元中的存储状态，而无法编程存储状态。换句话说，使用者可提供特定的二进位码(binary code)给只读式存储单元的制造商。当存储器的制造商制造完成的只读存储器并送到使用者的手中时，特定的二进位码已经记录在其中并且无法再进行编程与抹除动作。
美国专利US6,822,286揭露一种只读式存储单元，此只读式存储单元是根据图1A具一次编程的存储单元(OTP存储单元)的结构来修改而成为只读式存储单元(ROM存储单元)。
请参照图4A与图4B，其所绘示为现有只读式存储单元阵列以及等效电路图。如图4A所示，存储单元阵列400制作于N型阱区(NW)。在存储单元阵列400包括第一存储状态存储单元411与第二存储状态存储单元410。
第一存储状态存储单元411中包括二个串接的p型晶体管制作于N型阱区(NW)。在N型阱区NW中包括三个p型掺杂区域421、422、423，在三个p型掺杂区域421、422、423之间的表面上方包括二个由多晶硅(polysilicon)所组成的栅极430、426。其中，栅极430为选择栅极(select gate)，栅极426为浮动栅极(floating gate)。再者，栅极430与二p型掺杂区域421、422形成第一p型晶体管，栅极426与二p型掺杂区域422、423形成第二p型晶体管。第一p型晶体管作为选择晶体管，第二p型晶体管作为浮动栅晶体管。
在第一存储状态存储单元411中，第一p型晶体管的栅极430连接至一字符线WL，p型源极掺杂区域421连接至源极线SL。再者，p型漏极掺杂区域422可视为第一p型晶体管的p型漏极掺杂区域与第二p型晶体管的p型第一掺杂区域相互连接。第二p型晶体管上方包括一浮动栅极426，其p型第二掺杂区域423连接至位线BL1。
另外，相较于第一存储状态存储单元411，第二存储状态存储单元410上未制作浮动栅极。因此，第二存储状态存储单元410中仅有一个p型晶体管制作于N型阱区(NW)。由于第二存储状态存储单元410中未制作浮动栅极，所以进行离子注入后仅形成二个p型掺杂区域441、442，在二个p型掺杂区域441、442之间的表面上方包括一栅极430。因此，栅极430与二p型掺杂区域441、442形成第三p型晶体管。另外，p型掺杂区域442可视为一个电阻，其电阻值大约为50～150欧姆每平方(ohm/sq)。
在第二存储状态存储单元410中，第三p型晶体管作为选择晶体管，其栅极430连接至一字符线WL，p型源极掺杂区域441连接至源极线SL，p型漏极掺杂区域442连接至位线BL2。
如图4B的等效电路，第一存储状态存储单元411中包括一第一p型晶体管与一第二p型晶体管。第一p型晶体管的源极端连接至源极线SL，第一p型晶体管的栅极端连接至字符线WL，第一p型晶体管的漏极端连接至第二p型晶体管的第一端，第二p型晶体管的第二端连接至位线BL1。另外，第二存储状态存储单元410中包括一第三p型晶体管与一电阻。第三p型晶体管的源极端连接至源极线SL，第三p型晶体管的栅极端连接至字符线WL，第三p型晶体管的漏极端连接至电阻的第一端，电阻的第二端连接至位线BL2。
再者，如图4B所示，在读取动作时，字符线WL接收选择栅极电压(VSG)用以开启(turn on)第一p型晶体管与第三p型晶体管，位线BL1、BL2接收位线电压(VBL1、VBL2)为接地电压(0V)、源极线电压(VSL)为1.8V。
在第一存储状态存储单元411中，当第一p型晶体管开启后，由于第二p型晶体管(浮动栅晶体管)的浮动栅极426未存储电子，所以第二p型晶体管关闭(turn off)，第一存储状态存储单元411产生较小的读取电流Ir1流向位线BL1。其中，读取电流Ir1很小几乎为零。
另外，在第二存储状态存储单元410中，当第三p型晶体管开启后，由于电阻的电阻值很小，第二存储状态存储单元410产生较大的读取电流Ir2流向位线BL2。
由以上的说明可知，在读取动作时根据位线BL1、BL2上的读取电流大小即可得知只读式存储单元的存储状态。
然而，图4B中的只读式存储单元存在着一些缺陷。举例来说，将图1C的OTP存储单元编成为第二存储状态时，由于p型晶体管的通道电阻值约在25K欧姆每平方(ohm/sq)。二个串接的p型晶体管的总通道电阻值约为50K欧姆每平方(ohm/sq)。在读取动作时，第二存储状态的OTP存储单元大约会产生20～50μA的读取电流。另外，在图4B中，由于第二存储状态存储单元410中的电阻值很小，所以在读取动作时会产生很大的读取电流Ir2，大约会为40～100μA的读取电流Ir2，此读取电流Ir2可能会超出规范。
另外，当第一存储状态存储单元411制作完成后，第二p型晶体管(浮动栅晶体管)的浮动栅极426可能会残留电子，造成第二p型晶体管无法完全关闭，所以在读取动作时也会产生较大的读取电流Ir1。
发明内容
本发明目的在于修改现有具多次编程的存储单元(MTP存储单元)以及具一次编程的存储单元(OTP存储单元)的结构，使之成为只读式存储单元(ROM存储单元)。
本发明是有关于一种只读式存储单元的存储单元阵列，该存储单元阵列中包括一第一存储状态存储单元与一第二存储状态存储单元。该第一存储状态存储单元包括：一第一晶体管，该第一晶体管的一第一端连接至一源极线，该第一晶体管的一栅极端连接至一字符线；以及一第二晶体管，该第二晶体管的一第一端连接至该第一晶体管的一第二端，该第二晶体管的一第二端连接至一第一位线，其中该第二晶体管为一浮动栅晶体管。该第二存储状态存储单元包括：一第三晶体管，该第三晶体管的一第一端连接至该源极线，该第三晶体管的一栅极端连接至该字符线；以及一第四晶体管，该第四晶体管的一第一端连接至该第三晶体管的一第二端，该第四晶体管的一第二端连接至一第二位线，该第四晶体管的一栅极端连接至该第三晶体管的该栅极端。
本发明是有关于一种只读式存储单元的存储单元阵列，该存储单元阵列中包括一第一存储状态存储单元与一第二存储状态存储单元。该第一存储状态存储单元包括：一第一晶体管，该第一晶体管的一第一端连接至一源极线，该第一晶体管的一栅极端连接至一字符线；以及一第一电容器，该第一电容器的一第一端连接至该第一晶体管的一第二端，该第一电容器的一第二端连接至一第一位线。该第二存储状态存储单元包括：一第二晶体管，该第二晶体管的一第一端连接至该源极线，该第二晶体管的一栅极端连接至该字符线；以及一第三晶体管，该第三晶体管的一第一端连接至该第二晶体管的一第二端，该第三晶体管的一第二端连接至一第二位线，该第三晶体管的一栅极端连接至该第二晶体管的该栅极端。
为了对本发明的上述及其他方面有更佳的了解，下文特举优选实施例，并配合所附的附图，作详细说明如下:
附图说明
图1A至图1C为现有具可编程的单一多晶硅层非挥发性存储器的存储单元、上视图与等效电路图；
图2A至图2D为现有另一可编程的单一多晶硅层非挥发性存储器的存储单元、上视图与等效电路图；
图3A至图3C为多次编程存储单元在编程动作、抹除动作、读取动作的偏压电压示意图；
图4A与图4B为现有只读式存储单元阵列以及等效电路图；
图5A至图5D为本发明只读式存储单元的存储单元阵列的第一实施例的示意图；
图6A至图6C为本发明只读式存储单元的存储单元阵列的第二实施例的示意图；
图7A至图7D为本发明只读式存储单元的存储单元阵列的第三实施例的示意图；
图8A至图8D为本发明只读式存储单元的存储单元阵列的第四实施例的示意图；以及
图9A至图9D为本发明只读式存储单元的存储单元阵列的第五实施例的示意图。
符号说明
21,22,23,31,32,33,421,422,423,441,442,521,522,523:p型掺杂区域
24,26,34,36,426,430,526,530,556,726,730:栅极
35:抹除栅区域
38:n型掺杂区域
39,732:隔离结构
400,500,550,600,700,750:存储单元阵列
410,411,510,511,550,551,651,710,711,751:存储单元
541,542,543,622,721,722,723,741,742,743,752:p型掺杂区域
656,756:多晶硅层
具体实施方式
基本上，本发明是修改具多次编程的存储单元(MTP存储单元)以及具一次编程的存储单元(OTP存储单元)的结构，使之成为只读式存储单元(ROM存储单元)。
请参照图5A至图5D，其所绘示为本发明只读式存储单元的存储单元阵列的第一实施例。其中，图5A为存储单元阵列的上视图；图5B为第一存储状态存储单元的C-C'方向剖视图；图5C为第二存储状态存储单元的D-D'方向剖视图；以及，图5D为存储单元阵列的等效电路图。
如图5A所示，存储单元阵列500制作于N型阱区(NW)。在存储单元阵列500包括第一存储状态存储单元511与第二存储状态存储单元510。
如图5B所示，第一存储状态存储单元511中包括二个串接的p型晶体管制作于N型阱区(NW)。在N型阱区NW中包括三个p型掺杂区域521、522、523，在三个p型掺杂区域521、522、523之间的表面上方包括二个由多晶硅(polysilicon)所组成的栅极530、526。其中，栅极530与二个p型掺杂区域521、522形成第一p型晶体管，栅极526与二个p型掺杂区域522、523形成第二p型晶体管。再者，栅极530为选择栅极(select gate)，栅极526为浮动栅极(floating gate)。
第一p型晶体管作为选择晶体管，第二p型晶体管作为浮动栅晶体管。第一p型晶体管的栅极530连接至一字符线WL，p型源极掺杂区域521连接至源极线SL。再者，p型漏极掺杂区域522可视为第一p型晶体管的p型漏极掺杂区域与第二p型晶体管的p型第一掺杂区域相互连接。第二p型晶体管上方包括一浮动栅极526，其p型第二掺杂区域523连接至位线BL1。
另外，第二存储状态存储单元510中包括第三p型晶体管与第四p型晶体管。相较于第一存储状态存储单元511，第二存储状态存储单元510上未制作浮动栅极，而是直接将第三p型晶体管的栅极530延伸至第四p型晶体管，并成为第四p型晶体管的栅极。换言之，第二存储状态存储单元510中的第四p型晶体管并不是浮动栅晶体管。
如图5C所示，第二存储状态存储单元510中有二个p型晶体管制作于N型阱区(NW)。第三p型晶体管的栅极530连接至一字符线WL，p型源极掺杂区域541连接至源极线SL。再者，p型漏极掺杂区域542可视为第三p型晶体管的p型漏极掺杂区域与第四p型晶体管的p型第一掺杂区域相互连接。第四p型晶体管的p型第二掺杂区域543连接至位线BL2。再者，第四p型晶体管的栅极530与第三p型晶体管的栅极530相互连接。
如图5D的等效电路，第一存储状态存储单元511中包括二个p型晶体管，第一p型晶体管为选择晶体管，第二p型晶体管为浮动栅晶体管。第一p型晶体管的第一端(源极端)连接至源极线SL，第一p型晶体管的栅极端连接至字符线WL，第一p型晶体管的第二端(漏极端)连接至第二p型晶体管的第一端，第二p型晶体管的第二端连接至位线BL1。
另外，第二存储状态存储单元510中包括二个p型晶体管，第三p型晶体管为选择晶体管。第三p型晶体管的第一端(源极端)连接至源极线SL，第三p型晶体管的栅极端连接至字符线WL，第三p型晶体管的第二端(漏极端)连接至第四p型晶体管的第一端，第四p型晶体管的第二端连接至位线BL2。再者，第四p型晶体管的栅极端连接至第三p型晶体管的栅极端。
如图5D所示，在读取动作时，字符线WL接收选择栅极电压(VSG)用以开启(turnon)第一p型晶体管与第三p型晶体管，位线BL1、BL2接收位线电压(VBL1、VBL2)为接地电压(0V)、源极线电压(VSL)为1.8V。其中，1.8V的源极线电压(VSL)为读取电压。
在第一存储状态存储单元511中，当第一p型晶体管开启后，由于第二p型晶体管的浮动栅极526未存储电子，所以第二p型晶体管关闭(turn off)，第一存储状态存储单元511产生较小的读取电流Ir1流向位线BL1。其中，读取电流Ir1很小几乎为零。
另外，在第二存储状态存储单元510中，由于第三p型晶体管与第四p型晶体管的栅极端相互连接，所以第三p型晶体管与第四p型晶体管会同时开启。因此，第二存储状态存储单元510产生较大的读取电流Ir2流向位线BL2。
由以上的说明可知，在读取动作时根据位线BL1、BL2上的读取电流大小即可得知只读式存储单元的存储状态。再者，在本发明的第一实施例中，由于第二存储状态存储单元510中包括二个串接的p型晶体管，所以读取电流Ir2不会过大而超出规范。
请参照图6A至图6C，其所绘示为本发明只读式存储单元的存储单元阵列的第二实施例。其中，图6A为存储单元阵列的上视图；图6B为第一存储状态存储单元的E-E'方向剖视图；图6C为第二存储状态存储单元的D-D'方向剖视图。
其中，第一实施例的存储单元阵列500与第二实施例的存储单元阵列550有相同的等效电路。再者，第一实施例的存储单元阵列500与第二实施例的存储单元阵列550的差异在于存储单元阵列550中第一存储状态存储单元551内第二p型晶体管的栅极结构，而第二存储状态存储单元510的结构相同于第一实施例。
第一存储状态存储单元551中包括二个串接的p型晶体管制作于N型阱区(NW)。在N型阱区NW中包括三个p型掺杂区域521、522、523，在三个p型掺杂区域521、522、523之间的表面上方包括二个由多晶硅(polysilicon)所组成的栅极530、556。其中，栅极530与二个p型掺杂区域521、522形成第一p型晶体管，栅极556与二个p型掺杂区域522、523形成第二p型晶体管。再者，栅极530为选择栅极，栅极556为浮动栅极。
根据本发明的第二实施例，如图6B与图6C所示，第一存储状态存储单元551中第二p型晶体管的栅极556长度大于第二存储状态存储单元510中第四p型晶体管的栅极530长度。因此，第一存储状态存储单元551中第二p型晶体管的通道长度(channel length)会大于第二存储状态存储单元510中第四p型晶体管的通道长度。
由于第一存储状态存储单元551中第二p型晶体管的通道长度较长，临限电压(threshold)较大，所以较不容易被开启。因此，在制作过程时，就算第二p型晶体管的浮动栅极有残留载流子(例如电子)，第二p型晶体管于读取动作时仍无法被开启，所以可以确认第一存储状态存储单元551产生的读取电流会很小，几乎为零。
请参照图7A至图7D，其所绘示为本发明只读式存储单元的存储单元阵列的第三实施例。其中，图7A为存储单元阵列的上视图；图7B为第一存储状态存储单元的F-F'方向剖视图；图7C为第二存储状态存储单元的D-D'方向剖视图；以及，图7D为存储单元阵列的等效电路图。
其中，第一实施例的存储单元阵列500与第三实施例的存储单元阵列600的差异在于存储单元阵列600中第一存储状态存储单元651的结构，而图7C所示的第二存储状态存储单元510的结构相同于第一实施例图5C所示的第二存储状态存储单元510。
第一存储状态存储单元651中包括一个p型晶体管与一电容器制作于N型阱区(NW)。在N型阱区NW中包括二个p型掺杂区域521、622，在二个p型掺杂区域521、622之间的表面上方包括一个由多晶硅(polysilicon)所组成的栅极530。其中，栅极530与二个p型掺杂区域521、622形成第一p型晶体管。另外，在p型掺杂区域622的另一侧覆盖一多晶硅层656，使得p型掺杂区域622与多晶硅层656形成一电容器。再者，多晶硅层656连接至位线BL1。
根据本发明的第三实施例，如图7B所示，第一存储状态存储单元651中，第一p型晶体管作为选择晶体管。第一p型晶体管的栅极530连接至一字符线WL，p型源极掺杂区域521连接至源极线SL。再者，p型漏极掺杂区域622可视为第一p型晶体管的p型漏极掺杂区域连接至电容器的一端，而电容器的另一端连接至位线BL1。
如图7D的等效电路，第一存储状态存储单元651中，第一p型晶体管的第一端(源极端)连接至源极线SL，第一p型晶体管的栅极端连接至字符线WL，第一p型晶体管的第二端(漏极端)连接至电容器的一端，位线BL1连接至电容器的另一端。
另外，第二存储状态存储单元510中，第二p型晶体管的第一端(源极端)连接至源极线SL，第二p型晶体管的栅极端连接至字符线WL，第二p型晶体管的第二端(漏极端)连接至第三p型晶体管的第一端，第三p型晶体管的第二端连接至位线BL2。再者，第二p型晶体管的栅极端连接至第三p型晶体管的栅极端。
如图7D所示，在读取动作时，字符线WL接收选择栅极电压(VSG)用以开启(turnon)第一p型晶体管与第二p型晶体管，位线BL1、BL2接收位线电压(VBL1、VBL2)为接地电压(0V)、源极线电压(VSL)为1.8V。其中，1.8V的源极线电压(VSL)为读取电压。
在第一存储状态存储单元651中，当第一p型晶体管开启后，由于电容器隔离第一p型晶体管的第二端与位线BL1，所以第一存储状态存储单元651产生较小的读取电流Ir1流向位线BL1。其中，读取电流Ir1很小几乎为零。
另外，在第二存储状态存储单元510中，由于第二p型晶体管与第三p型晶体管的栅极端相互连接，所以第二p型晶体管与第三p型晶体管也同时开启。因此，第二存储状态存储单元510产生较大的读取电流Ir2流向位线BL2。
由以上的说明可知，在读取动作时根据位线BL1、BL2上的读取电流大小即可得知只读式存储单元的存储状态。
请参照图8A至图8D，其所绘示为本发明只读式存储单元的存储单元阵列的第四实施例。其中，图8A为存储单元阵列的上视图；图8B为第一存储状态存储单元的G-G'方向剖视图；图8C为第二存储状态存储单元的H-H'方向剖视图；以及，图8D为存储单元阵列的等效电路图。其中，在存储单元阵列700包括第一存储状态存储单元711与第二存储状态存储单元710。
第一存储状态存储单元711中包括二个串接的p型晶体管制作于N型阱区(NW)。在N型阱区NW中包括三个p型掺杂区域721、722、723，在三个p型掺杂区域721、722、723之间的表面上方包括二个由多晶硅(polysilicon)所组成的栅极730、726。其中，栅极730为选择栅极(select gate)，栅极726为浮动栅极(floating gate)。再者，栅极730与二p型掺杂区域721、722形成第一p型晶体管，栅极726与二p型掺杂区域722、723形成第二p型晶体管。第一p型晶体管作为选择晶体管，第二p型晶体管作为浮动栅晶体管。
再者，N型阱区NW与P型阱区(PW)之间被隔离结构732所区隔，此隔离结构732例如为浅沟槽隔离。栅极726还延伸经由隔离结构732至P型阱区(PW)上方，使得栅极726与P型阱区(PW)形成一电容器。另外，P型阱区(PW)连接至一抹除线(erase line)EL。
如图8B所示，在第一存储状态存储单元711中，第一p型晶体管的栅极730连接至一字符线WL，p型源极掺杂区域721连接至源极线SL。再者，p型漏极掺杂区域722可视为第一p型晶体管的p型漏极掺杂区域与第二p型晶体管的p型第一掺杂区域相互连接。第二p型晶体管上方包括一栅极726，p型第二掺杂区域723连接至位线BL1。再者，栅极726与抹除线EL之间连接一电容器。
如图8A与图8C所示，第二存储状态存储单元710中包括第三p型晶体管与第四p型晶体管。相较于第一存储状态存储单元711，第二存储状态存储单元710上未制作浮动栅极，而是直接将栅极730延伸至第四p型晶体管，并成为第四p型晶体管的栅极。换言之，第二存储状态存储单元710中的第四p型晶体管并不是浮动栅晶体管。另外，栅极730仅延伸至隔离结构732上方，所以栅极730与P型阱区(PW)并未形成一电容器。
第二存储状态存储单元710中有二个p型晶体管制作于N型阱区(NW)。第三p型晶体管作为选择晶体管，其栅极730连接至一字符线WL，p型源极掺杂区域741连接至源极线SL。再者，p型漏极掺杂区域742可视为第三p型晶体管的p型漏极掺杂区域与第四p型晶体管的p型第一掺杂区域相互连接。第四p型晶体管的p型第二掺杂区域743连接至位线BL2。再者，第四p型晶体管的栅极730与第三p型晶体管的栅极730相互连接。
如图8D的等效电路，第一存储状态存储单元711中包括第一p型晶体管、第二p型晶体管与一电容器。第一p型晶体管的第一端(源极端)连接至源极线SL，第一p型晶体管的栅极端连接至字符线WL，第一p型晶体管的第二端(漏极端)连接至第二p型晶体管的第一端，第二p型晶体管的第二端连接至位线BL1，第二p型晶体管的栅极连接至电容器的一端，电容器的另一端连接至抹除线EL。
另外，第二存储状态存储单元710中包括一第三p型晶体管与一第四p型晶体管。第三p型晶体管的第一端(源极端)连接至源极线SL，第三p型晶体管的栅极端连接至字符线WL，第三p型晶体管的第二端(漏极端)连接至第四p型晶体管的第一端，第四p型晶体管的第二端连接至位线BL2，第四p型晶体管的栅极与第三p型晶体管的栅极相互连接。
再者，如图8D所示，在读取动作时，字符线WL接收选择栅极电压(VSG)用以开启(turn on)第一p型晶体管与第三p型晶体管，位线BL1、BL2接收位线电压(VBL1、VBL2)为接地电压(0V)、源极线SL接收的源极线电压(VSL)为1.8V、抹除线EL接收的抹除线电压(VEL)为接地电压(0V)，1.8V的源极线电压(VSL)为读取电压。
在第一存储状态存储单元711中，当第一p型晶体管开启后，由于第二p型晶体管的浮动栅极未存储电子，所以第二p型晶体管关闭(turn off)，第一存储状态存储单元711产生较小的读取电流Ir1流向位线BL1。其中，读取电流Ir1很小几乎为零。
另外，在第二存储状态存储单元710中，由于第三p型晶体管与第四p型晶体管的栅极端相互连接，所以第三p型晶体管与第四p型晶体管会同时开启。因此，第二存储状态存储单元710产生较大的读取电流Ir2流向位线BL2。
由以上的说明可知，在读取动作时根据位线BL1、BL2上的读取电流大小即可得知只读式存储单元的存储状态。
当然，在此领域的技术人员也可以再进一步修改第四实施例的存储单元阵列700结构。举例来说，在另外的实施例中，将第二存储状态存储单元710的栅极730还延伸至P型阱区(PW)上方，使得栅极730与P型阱区(PW)形成一电容器。或者，修改第一存储状态存储单元711的栅极726，使得栅极726仅延伸至隔离结构732上方，让栅极726与P型阱区(PW)之间未形成电容器。或者，将第一存储状态存储单元711的栅极726的长度加长，使得第一存储状态存储单元711中第二p型晶体管的通道长度(channel length)会大于第二存储状态存储单元710中第四p型晶体管的通道长度。
请参照图9A至图9D，其所绘示为本发明只读式存储单元的存储单元阵列的第五实施例。其中，图9A为存储单元阵列的上视图；图9B为第一存储状态存储单元的I-I'方向剖视图；图9C为第二存储状态存储单元的H-H'方向剖视图；以及，图9D为存储单元阵列的等效电路图。
其中，第四实施例的存储单元阵列700与第五实施例的存储单元阵列750的差异在于存储单元阵列750中第一存储状态存储单元751的结构，而图9C所示的第二存储状态存储单元710的结构相同于第四实施例图8C所示的第二存储状态存储单元710。
第一存储状态存储单元751中包括一个p型晶体管与二电容器制作于N型阱区(NW)。在N型阱区NW中包括二个p型掺杂区域721、752，在二个p型掺杂区域721、752之间的表面上方包括一个由多晶硅(polysilicon)所组成的栅极730。其中，栅极730与二个p型掺杂区域721、752形成第一p型晶体管。另外，在p型掺杂区域752的另一侧覆盖一多晶硅层756，使得p型掺杂区域721与多晶硅层756形成一电容器。再者，多晶硅层756连接至位于线BL1。另外，由于多晶硅层756还延伸经由隔离结构732至P型阱区(PW)上方，使得多晶硅层756与P型阱区(PW)形成另一电容器。另外，P型阱区(PW)连接至抹除线EL。
根据本发明的第五实施例，如图9B所示，第一存储状态存储单元751中，第一p型晶体管作为选择晶体管。第一p型晶体管的栅极730连接至一字符线WL，p型源极掺杂区域721连接至源极线SL。再者，p型漏极掺杂区域752可视为第一p型晶体管的p型漏极掺杂区域连接至电容器的一端，而电容器的另一端连接至位线BL1。再者，位线BL1与抹除线EL之间还连接另一电容器。
如图9D的等效电路，第一存储状态存储单元751中，第一p型晶体管的第一端(源极端)连接至源极线SL，第一p型晶体管的栅极端连接至字符线WL，第一p型晶体管的第二端(漏极端)连接至电容器的一端，位线BL1连接至电容器的另一端。另外，位线BL1与抹除线EL之间还连接另一电容器。
另外，第二存储状态存储单元710中，第二p型晶体管的第一端(源极端)连接至源极线SL，第二p型晶体管的栅极端连接至字符线WL，第二p型晶体管的漏极端连接至第三p型晶体管的第一端，第三p型晶体管的第二端连接至位线BL2。再者，第三p型晶体管的栅极端连接至第二p型晶体管的栅极端。
如图9D所示，在读取动作时，字符线WL接收选择栅极电压(VSG)用以开启(turnon)第一p型晶体管与第二p型晶体管，位线BL1、BL2接收位线电压(VBL1、VBL2)为接地电压(0V)，抹除线EL接收抹除线电压(VEL)为接地电压(0V)、源极线电压(VSL)为1.8V。其中，1.8V的源极线电压(VSL)为读取电压。
在第一存储状态存储单元751中，当第一p型晶体管开启后，由于电容器隔离第一p型晶体管的漏极端与位线BL1，所以第一存储状态存储单元751产生较小的读取电流Ir1流向位线BL1。其中，读取电流Ir1很小几乎为零。
另外，在第二存储状态存储单元710中，由于第二p型晶体管与第三p型晶体管的栅极端相互连接，所以第二p型晶体管与第三p型晶体管也同时开启。因此，第二存储状态存储单元710产生较大的读取电流Ir2流向位线BL2。
由以上的说明可知，在读取动作时根据位线BL1、BL2上的读取电流大小即可得知只读式存储单元的存储状态。
由以上的说明可知，本发明提出一种只读式存储单元及其相关的存储单元阵列。当存储单元阵列制造完成时，存储单元阵列中已经形成第一存储状态存储单元与第二存储状态存储单元。由于第一存储状态存储单元与第二存储状态存储单元的结构差异，使得二存储单元在读取动作中产生不同的读取电流，用以判断二存储单元的存储状态。
另外，上述的说明中都是以p型晶体管为范例来说明本发明的只读式存储单元。当然，本发明并不限定于此。在此领域的技术人员也可以利用n型晶体管来实现本发明。再者，本发明也不限定读取动作时所提供的偏压，在此领域的技术人员也可以在读取动作时，根据实际的需求来提供其他的偏压至存储单元阵列，并产生读取电流。
综上所述，虽然结合以上优选实施例公开了本发明，然而其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作各种的更动与润饰。因此，本发明的保护范围应当以附上的权利要求所界定的为准。

Claims (13)

1.一种只读式存储单元的存储单元阵列，其特征在于，该存储单元阵列中包括第一存储状态存储单元与第二存储状态存储单元，其中该第一存储状态存储单元包括：
第一晶体管，该第一晶体管的第一端连接至源极线，该第一晶体管的栅极端连接至字符线；以及
第二晶体管，该第二晶体管的第一端连接至该第一晶体管的第二端，该第二晶体管的第二端连接至第一位线，其中该第二晶体管为浮动栅晶体管；
其中，该第二存储状态存储单元包括：
第三晶体管，该第三晶体管的第一端连接至该源极线，该第三晶体管的栅极端连接至该字符线；以及
第四晶体管，该第四晶体管的第一端连接至该第三晶体管的第二端，该第四晶体管的第二端连接至第二位线，该第四晶体管的栅极端连接至该第三晶体管的该栅极端。
2.如权利要求1所述的只读式存储单元的存储单元阵列，其中该第二晶体管的通道长度大于该第四晶体管的通道长度。
3.如权利要求1所述的只读式存储单元的存储单元阵列，其中该存储单元阵列包括：
N型阱区；
第一p型掺杂区域、第二p型掺杂区域、第三p型掺杂区域、第四p型掺杂区域、第五p型掺杂区域、第六p型掺杂区域，形成于该N型阱区中，其中该第一p型掺杂区域连接至该源极线，该第三p型掺杂区域连接至该第一位线，该第四p型掺杂区域连接至该源极线，该第六p型掺杂区域连接至该第二位线；
第一多晶硅栅极，其中该第一多晶硅栅极位于该第一p型掺杂区域与该第二p型掺杂区域之间的表面上方，该第一多晶硅栅极位于该第四p型掺杂区域与该第五p型掺杂区域之间的表面上方，该第一多晶硅栅极位于该第五p型掺杂区域与该第六p型掺杂区域之间的表面上方，且该第一多晶硅栅极连接至该字符线；以及
第二多晶硅栅极，位于该第二p型掺杂区域与该第三p型掺杂区域之间的表面上方；
其中，该第一多晶硅栅极、该第一p型掺杂区域与该第二p型掺杂区域形成该第一晶体管，该第二多晶硅栅极、该第二p型掺杂区域与该第三p型掺杂区域形成该第二晶体管，该第一多晶硅栅极、该第四p型掺杂区域与该第五p型掺杂区域形成该第三晶体管，该第一多晶硅栅极、该第五p型掺杂区域与该第六p型掺杂区域形成该第四晶体管。
4.如权利要求3所述的只读式存储单元的存储单元阵列，其中该第一存储状态存储单元还包括第一电容器，该第一电容器连接于该第二晶体管的浮动栅极与抹除线之间。
5.如权利要求4所述的只读式存储单元的存储单元阵列，其中该存储单元阵列还包括：P型阱区连接至该抹除线，其中该第二多晶硅栅极延伸至该P型阱区，使得该第二多晶硅栅极与该P型阱区形成该第一电容器。
6.如权利要求3所述的只读式存储单元的存储单元阵列，其中该第二存储状态存储单元还包括第二电容器，该第二电容器连接于该第四晶体管的该栅极与该抹除线之间。
7.如权利要求6所述的只读式存储单元的存储单元阵列，其中该存储单元阵列还包括：P型阱区连接至该抹除线，其中该第一多晶硅栅极延伸至该P型阱区，使得该第一多晶硅栅极与该P型阱区形成该第二电容器。
8.一种只读式存储单元的存储单元阵列，其特征在于，该存储单元阵列中包括第一存储状态存储单元与第二存储状态存储单元，其中该第一存储状态存储单元包括：
第一晶体管，该第一晶体管的第一端连接至源极线，该第一晶体管的栅极端连接至字符线；以及
第一电容器，该第一电容器的第一端连接至该第一晶体管的一第二端，该第一电容器的第二端连接至第一位线；
其中，该第二存储状态存储单元包括：
第二晶体管，该第二晶体管的第一端连接至该源极线，该第二晶体管的栅极端连接至该字符线；以及
第三晶体管，该第三晶体管的第一端连接至该第二晶体管的第二端，该第三晶体管的第二端连接至第二位线，该第三晶体管的栅极端连接至该第二晶体管的该栅极端。
9.如权利要求8所述的只读式存储单元的存储单元阵列，其中该存储单元阵列包括：
N型阱区；
第一p型掺杂区域、第二p型掺杂区域、第三p型掺杂区域、第四p型掺杂区域、第五p型掺杂区域，形成于该N型阱区中，其中该第一p型掺杂区域连接至该源极线，该第三p型掺杂区域连接至该源极线，该第五p型掺杂区域连接至该第二位线；
多晶硅栅极，其中该多晶硅栅极位于该第一p型掺杂区域与该第二p型掺杂区域之间的表面上方，该多晶硅栅极位于该第三p型掺杂区域与该第四p型掺杂区域之间的表面上方，该多晶硅栅极位于该第四p型掺杂区域与该第五p型掺杂区域之间的表面上方，且该多晶硅栅极连接至该字符线；以及
多晶硅层，位于该第二p型掺杂区域的一侧，该多晶硅层连接至该第一位线，且该多晶硅层与该第二p掺杂区域形成该第一电容器；
其中，该多晶硅栅极、该第一p型掺杂区域与该第二p型掺杂区域形成该第一晶体管，该多晶硅栅极、该第三p型掺杂区域与该第四p型掺杂区域形成该第二晶体管，该多晶硅栅极、该第四p型掺杂区域与该第五p型掺杂区域形成该第三晶体管。
10.如权利要求9所述的只读式存储单元的存储单元阵列，其中该第一存储状态存储单元还包括第二电容器，该第二电容器连接于该第一位线与抹除线之间。
11.如权利要求10所述的只读式存储单元的存储单元阵列，其中该存储单元阵列还包括：P型阱区连接至该抹除线，其中该多晶硅层延伸至该P型阱区，使得该多晶硅层与该P型阱区形成该第二电容器。
12.如权利要求9所述的只读式存储单元的存储单元阵列，其中该第二存储状态存储单元还包括第二电容器，该第二电容器连接于该第三晶体管的该栅极与抹除线之间。
13.如权利要求12所述的只读式存储单元的存储单元阵列，其中该存储单元阵列还包括：P型阱区连接至该抹除线，其中该多晶硅栅极伸至该P型阱区，使得该多晶硅栅极与该P型阱区形成该第二电容器。
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