TWI742880B - 唯讀式記憶胞及其相關的記憶胞陣列 - Google Patents

唯讀式記憶胞及其相關的記憶胞陣列 Download PDF

Info

Publication number
TWI742880B
TWI742880B TW109135708A TW109135708A TWI742880B TW I742880 B TWI742880 B TW I742880B TW 109135708 A TW109135708 A TW 109135708A TW 109135708 A TW109135708 A TW 109135708A TW I742880 B TWI742880 B TW I742880B
Authority
TW
Taiwan
Prior art keywords
memory cell
transistor
doped region
type
type doped
Prior art date
Application number
TW109135708A
Other languages
English (en)
Other versions
TW202119558A (zh
Inventor
孫文堂
Original Assignee
力旺電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 力旺電子股份有限公司 filed Critical 力旺電子股份有限公司
Publication of TW202119558A publication Critical patent/TW202119558A/zh
Application granted granted Critical
Publication of TWI742880B publication Critical patent/TWI742880B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
    • G06F7/58—Random or pseudo-random number generators
    • G06F7/588—Random number generators, i.e. based on natural stochastic processes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0059—Security or protection circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/84—Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Security & Cryptography (AREA)
  • Pure & Applied Mathematics (AREA)
  • Mathematical Optimization (AREA)
  • Mathematical Analysis (AREA)
  • General Engineering & Computer Science (AREA)
  • Computational Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Stereo-Broadcasting Methods (AREA)
  • Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

一種唯讀式記憶胞的記憶胞陣列，包括一第一儲存狀態記憶胞與一第二儲存狀態記憶胞。該第一儲存狀態記憶胞包括： 一第一電晶體與一第二電晶體。該第一電晶體連接至一源極線與一字元線。該第二電晶體連接至該第一電晶體與一第一位元線。該第二儲存狀態記憶胞包括：一第三電晶體與一第四電晶體。該第三電晶體連接至該源極線與該字元線。該第四電晶體連接至該第三電晶體與一第二位元線，該第四電晶體的閘極端連接至該第三電晶體的閘極端。

Description

唯讀式記憶胞及其相關的記憶胞陣列
本發明是有關於一種非揮發性記憶胞及其相關的記憶胞陣列，且特別是有關於一種唯讀式記憶胞及其相關的記憶胞陣列。
眾所周知，非揮發性記憶體在斷電之後仍舊可以保存其資料內容。一般來說，當非揮發性記憶體製造完成並出廠後，使用者即可以編程(program)非揮發性記憶體中的記憶胞，進而將資料記錄在非揮發性記憶體的記憶胞。
而根據編程的次數，非揮發性記憶體的記憶胞可進一步區分為：多次編程的記憶胞(multi-time programmable memory cell，簡稱MTP記憶胞)、一次編程的記憶胞(one time programmable memory cell，簡稱OTP記憶胞)或者唯讀式記憶胞(read-only memory cell，簡稱ROM記憶胞)。
基本上，使用者可以對MTP記憶胞進行多次的編程，用以多次修改其儲存狀態。而使用者僅可以編程一次OTP記憶胞，一旦OTP記憶體編程完成之後，其儲存狀態將無法修改。而ROM記憶胞於出廠之後，所有的儲存狀態已經被編程在其中，使用者僅能夠讀取ROM記憶胞中的儲存狀態，而無法進行編程。
再者，非揮發性記憶體的記憶胞至少可被編程為二種儲存狀態。舉例來說，第一儲存狀態可產生較小的記憶胞電流(cell current)，第二儲存狀態可產生較大的記憶胞電流。而在讀取動作(read action)時，感測電路(sensing circuit)即可根據記憶胞電流的大小來判斷記憶胞之儲存狀態。基本上，第一儲存狀態可稱為抹除狀態(erased state)，第二儲存狀態可稱為編程狀態(programmed state)。
美國專利US6,678,190揭露一種具可編程的單一多晶矽層非揮發性記憶體。請參照第1A圖，其所繪示為習知具可編程的單一多晶矽層非揮發性記憶體之記憶胞示意圖；第1B圖所繪示為習知具可編程的單一多晶矽層非揮發性記憶體之記憶胞的上視圖；第1C圖所繪示為習知具可編程的單一多晶矽層非揮發性記憶體之記憶胞的等效電路圖。
如第1A圖至第1C圖所示，習知具可編程的單一多晶矽層非揮發性記憶體之記憶胞係包括二個串接(serially connected)的p型電晶體。第一p型電晶體係作為選擇電晶體(select transistor)，第二p型電晶體係作為浮動閘電晶體(floating gate transistor)。第一p型電晶體的閘極(select gate)24連接至一選擇閘極電壓(select gate voltage，VSG )，p型源極摻雜區域(p type source doped region)21連接至源極線電壓(source line voltage，VSL )。再者，p型汲極摻雜區域22可視為第一p型電晶體的p型汲極摻雜區域(p type drain doped region)與第二p型電晶體的p型第一摻雜區域相互連接。第二p型電晶體上方包括一浮動閘極26，其p型第二摻雜區域23連接至位元線電壓(bit line voltage，VBL )。再者，該二p型電晶體係製作於一N型井區(N-well，NW)其連接至一N型井區電壓(N-well voltage，VNW )。
再者，經由適當地控制選擇閘極電壓(VSG )、源極線電壓(VSL )、位元線電壓(VBL )、以及N型井區電壓(VNW )即可以使習知具可編程的單一多晶矽層非揮發性記憶體進行編程動作(program action)與讀取動作(read action)。於編程動作(program action)，控制熱載子(例如電子)注入浮動閘極26，或者控制熱載子未注入浮動閘極26，使得非揮發性記憶體之記憶胞呈現第一儲存狀態或者第二儲存狀態。
第1A圖至第1C圖的非揮發性記憶體之記憶胞僅可進行編程動作與讀取動作，無法進行抹除動作。換言之，非揮發性記憶體之記憶胞僅可利用電氣特性將電子注入於浮動閘極26中，並無法利用電氣的特性來將浮動閘極26中的儲存載子移除，僅可利用紫外光(ultravilote light)照射方式來清除於浮動閘極26中的電子，進而達成資料抹除的功能。因此，這類非揮發性記憶體的記憶胞係被稱為具一次編程的記憶胞(one time programming cell，簡稱OTP記憶胞)。
美國專利US8,592,886揭露另一種具可編程的單一多晶矽層非揮發性記憶體。請參照第2A圖~第2D圖，其所繪示為另一種具可編程的單一多晶矽層非揮發性記憶體的記憶胞。其中，第2A圖為記憶胞的上視圖；第2B圖為記憶胞的第一方向(a1 a2方向)剖面圖；第2C圖為記憶胞的第二方向(b1 b2方向)剖面圖；以及，第2D為記憶胞的等效電路圖。
由第2A圖與第2B圖可知，記憶胞中包括二個串接的p型電晶體製作於一N型井區(NW)。在N型井區NW中包括三個p型摻雜區域31、32、33，在三個p型摻雜區域31、32、33之間的表面上方包括二個由多晶矽(polysilicon)所組成的閘極34、36。
第一p型電晶體係作為選擇電晶體，第二p型電晶體係作為浮動閘電晶體。第一p型電晶體的閘極34連接至一選擇閘極電壓(VSG )，p型源極摻雜區域31連接至源極線電壓(VSL )。再者，p型汲極摻雜區域32可視為第一p型電晶體的p型汲極摻雜區域與第二p型電晶體的p型第一摻雜區域相互連接。第二p型電晶體上方包括一浮動閘極36，其p型第二摻雜區域33連接至位元線電壓(VBL )。而N型井區(NW)係連接至一N型井區電壓(VNW )。基本上，第一p型電晶體的閘極34連接至字元線(word line)，而選擇閘極電壓(VSG )即為字元線控制電壓；p型源極摻雜區域31連接至源極線(source line)，而源極線電壓(VSL )即為源極線控制電壓。
由第2A圖與第2C圖可知，記憶胞中更包括一個n型電晶體，或者可說包括一浮動閘極36以及一個抹除閘區域(erase gate region)35所組合而成的元件。n型電晶體製作於一P型井區(PW)。在P型井區(PW)中包括一個n型摻雜區域38。換言之，抹除閘區域35係包括P型井區(PW)以及n型摻雜區域38，而上述第一p型電晶體、第二p型電晶體與n型電晶體即形成為一個多次編程的記憶胞(MTP記憶胞)。
如第2A圖所示，浮動閘極36係向外延伸並相鄰於抹除閘區域35。因此，浮動閘極36可視為n型電晶體的閘極，而n型摻雜區域38可視為n型源極摻雜區域與n型汲極摻雜區域相互連接。再者，n型摻雜區域38連接至抹除線電壓(erase line voltage，VEL )。而P型井區(PW)係連接至一P型井區電壓(VPW )。再者，由第2C圖可知，抹除閘區域35與N型井區(NW)之間可以被隔離結構(isolating structure)39所區隔，此隔離結構39例如為淺溝槽隔離(shallow trench isolation，STI)。
第3A圖至第3C圖係分別繪示多次編程記憶胞在編程動作、抹除動作(erased action)、讀取動作的偏壓電壓示意圖。
如第3A圖所示，於編程動作時，位元線電壓(VBL )、抹除線電壓(VEL )、與P型井區電壓(VPW )皆為一接地電壓(0V)；N型井區電壓(VNW )與源極線電壓(VSL )皆為一第一正電壓(Vpp)，第一正電壓(Vpp)範圍可在+3.0V至+9.5V之間。因此，當熱載子(例如電子)經過浮動閘極36對應的通道區域(channel region)時，即可注入浮動閘極36中，使得記憶胞成為第二儲存狀態。當然，於編程動作時，如果熱載子沒有注入浮動閘極36，則記憶胞成為第一儲存狀態。
如第3B圖所示，於抹除動作時，位元線電壓(VBL )、源極線電壓(VSL )、N型井區電壓(VNW )、以及P型井區電壓(VPW )皆為一接地電壓(0V)；而抹除線電壓(VEL )為一第二正電壓(VEE )，其範圍可在+6.5V至+19V之間。如第3B圖所示，當抹除線電壓(VEL )為第二正電壓(VEE )時，儲存在浮動閘極36的儲存載子將由浮動閘極36被拉出，並經由n型摻雜區域38離開非揮發性記憶體。因此，於抹除動作後，浮動閘極36內將不會有儲存載子。
如第3C圖所示，於讀取動作時，位元線電壓(VBL )為接地電壓(0V)、源極線電壓(VSL )為1.8V、N型井區電壓(VNW )為1.8V、抹除線電壓(VEL )與P型井區電壓(VPW )皆為一接地電壓(0V)。而根據浮動閘極36上是否有儲存電子，將會獲得不同的讀取電流(read current，IR )。換句話說，於讀取動作時根據讀取電流(IR )即可得知非揮發性記憶體的儲存狀態。一般來說，於第一儲存狀態時，讀取電流(IR )小於0.1μA。於第二儲存狀態時，讀取電流(IR )大於5μA。而感測電路即可根據記憶胞電流的大小來判斷記憶胞之儲存狀態。
一般來說，唯讀記憶體是在製造過程中，直接定義每個記憶胞的儲存狀態。因此，當唯讀記憶體出廠後，所有的唯讀式記憶胞(ROM cell)已經記錄了對應的儲存狀態。並且，使用者僅能夠讀取唯讀式記憶胞中的儲存狀態，而無法編程儲存狀態。換句話說，使用者可提供特定的二進位碼(binary code)給唯讀式記憶胞的製造商。當記憶體的製造商製造完成的唯讀記憶體並送到使用者的手中時，特定的二進位碼已經記錄在其中並且無法再進行編程與抹除動作。
美國專利US6,822,286揭露一種唯讀式記憶胞，此唯讀式記憶胞是根據第1A圖具一次編程的記憶胞(OTP 記憶胞)的結構來修改而成為唯讀式記憶胞(ROM記憶胞)。
請參照第4A圖與第4B圖，其所繪示為習知唯讀式記憶胞陣列以及等效電路圖。如第4A圖所示，記憶胞陣列400製作於N型井區(NW)。在記憶胞陣列400包括第一儲存狀態記憶胞411與第二儲存狀態記憶胞410。
第一儲存狀態記憶胞411中包括二個串接的p型電晶體製作於N型井區(NW)。在N型井區NW中包括三個p型摻雜區域421、422、423，在三個p型摻雜區域421、422、423之間的表面上方包括二個由多晶矽(polysilicon)所組成的閘極430、426。其中，閘極430為選擇閘極(select gate)，閘極426為浮動閘極(floating gate)。再者，閘極430與二p型摻雜區域421、422形成第一p型電晶體，閘極426與二p型摻雜區域422、423形成第二p型電晶體。第一p型電晶體係作為選擇電晶體，第二p型電晶體係作為浮動閘電晶體。
在第一儲存狀態記憶胞411中，第一p型電晶體的閘極430連接至一字元線WL，p型源極摻雜區域421連接至源極線SL。再者，p型汲極摻雜區域422可視為第一p型電晶體的p型汲極摻雜區域與第二p型電晶體的p型第一摻雜區域相互連接。第二p型電晶體上方包括一浮動閘極426，其p型第二摻雜區域423連接至位元線BL1。
另外，相較於第一儲存狀態記憶胞411，第二儲存狀態記憶胞410上未製作浮動閘極。因此，第二儲存狀態記憶胞410中僅有一個p型電晶體製作於N型井區(NW)。由於第二儲存狀態記憶胞410中未製作浮動閘極，所以進行離子佈植後僅形成二個p型摻雜區域441、442，在二個p型摻雜區域441、442之間的表面上方包括一閘極430。因此，閘極430與二p型摻雜區域441、442形成第三p型電晶體。另外，p型摻雜區域442可視為一個電阻，其電阻值大約為50~150歐姆每平方(ohm/sq)。
在第二儲存狀態記憶胞410中，第三p型電晶體係作為選擇電晶體，其閘極430連接至一字元線WL，p型源極摻雜區域441連接至源極線SL，p型汲極摻雜區域442連接至連接至位元線BL2。
如第4B圖之等效電路，第一儲存狀態記憶胞411中包括一第一p型電晶體與一第二p型電晶體。第一p型電晶體的源極端連接至源極線SL，第一p型電晶體的閘極端連接至字元線WL，第一p型電晶體的汲極端連接至第二p型電晶體的第一端，第二p型電晶體的第二端連接至位元線BL1。另外，第二儲存狀態記憶胞410中包括一第三p型電晶體與一電阻。第三p型電晶體的源極端連接至源極線SL，第三p型電晶體的閘極端連接至字元線WL，第三p型電晶體的汲極端連接至電阻的第一端，電阻的第二端連接至位元線BL2。
再者，如第4B圖所示，於讀取動作時，字元線WL接收選擇閘極電壓(VSG )用以開啟(turn on)第一p型電晶體與第三p型電晶體，位元線BL1、BL2接收位元線電壓(VBL1 、VBL2 )為接地電壓(0V)、源極線電壓(VSL )為1.8V。
於第一儲存狀態記憶胞411中，當第一p型電晶體開啟後，由於第二p型電晶體(浮動閘電晶體)的浮動閘極426未儲存電子，所以第二p型電晶體電晶體關閉(turn off)，第一儲存狀態記憶胞411產生較小的讀取電流Ir1流向位元線BL1。其中，讀取電流Ir1很小幾乎為零。
另外，在第二儲存狀態記憶胞410中，當第三p型電晶體開啟後，由於電阻的電阻值很小，第二儲存狀態記憶胞410產生較大的讀取電流Ir2流向位元線BL2。
由以上的說明可知，於讀取動作時根據位元線BL1、BL2上的讀取電流大小即可得知唯讀式記憶胞的儲存狀態。
然而，第4B圖中的唯讀式記憶胞存在著一些缺陷。舉例來說，將第1C圖的OTP記憶胞編成為第二儲存狀態時，由於p型電晶體的通道電阻值約在25K歐姆每平方(ohm/sq)。二個串接的p型電晶體的總通道電阻值約為50K歐姆每平方(ohm/sq)。於讀取動作時，第二儲存狀態的OTP記憶胞大約會產生20~50μA的讀取電流。另外，在第4B圖中，由於第二儲存狀態記憶胞410中的電阻值很小，所以在讀取動作時會產生很大的讀取電流Ir2，大約會為40~100μA的讀取電流Ir2，此讀取電流Ir2可能會超出規範。
另外，當第一儲存狀態記憶胞411製作完成後，第二p型電晶體(浮動閘電晶體)的浮動閘極426可能會殘留電子，造成第二p型電晶體無法完全關閉，所以在讀取動作時也會產生較大的讀取電流Ir1。
本發明目的在於修改習知具多次編程的記憶胞(MTP記憶胞)以及具一次編程的記憶胞(OTP記憶胞)的結構，使之成為唯讀式記憶胞(ROM記憶胞)。
本發明係有關於一種唯讀式記憶胞的記憶胞陣列，該記憶胞陣列中包括一第一儲存狀態記憶胞與一第二儲存狀態記憶胞。該第一儲存狀態記憶胞包括：一第一電晶體，該第一電晶體的一第一端連接至一源極線，該第一電晶體的一閘極端連接至一字元線；以及一第二電晶體，該第二電晶體的一第一端連接至該第一電晶體的一第二端，該第二電晶體的一第二端連接至一第一位元線，其中該第二電晶體為一浮動閘電晶體。該第二儲存狀態記憶胞包括：一第三電晶體，該第三電晶體的一第一端連接至該源極線，該第三電晶體的一閘極端連接至該字元線；以及一第四電晶體，該第四電晶體的一第一端連接至該第三電晶體的一第二端，該第四電晶體的一第二端連接至一第二位元線，該第四電晶體的一閘極端連接至該第三電晶體的該閘極端。
本發明係有關於一種唯讀式記憶胞的記憶胞陣列，該記憶胞陣列中包括一第一儲存狀態記憶胞與一第二儲存狀態記憶胞。該第一儲存狀態記憶胞包括：一第一電晶體，該第一電晶體的一第一端連接至一源極線，該第一電晶體的一閘極端連接至一字元線；以及一第一電容器，該第一電容器的一第一端連接至該第一電晶體的一第二端，該第一電容器的一第二端連接至一第一位元線。該第二儲存狀態記憶胞包括： 一第二電晶體，該第二電晶體的一第一端連接至該源極線，該第二電晶體的一閘極端連接至該字元線；以及一第三電晶體，該第三電晶體的一第一端連接至該第二電晶體的一第二端，該第三電晶體的一第二端連接至一第二位元線，該第三電晶體的一閘極端連接至該第二電晶體的該閘極端。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下:
基本上，本發明係修改具多次編程的記憶胞(MTP記憶胞)以及具一次編程的記憶胞(OTP記憶胞)的結構，使之成為唯讀式記憶胞(ROM記憶胞)。
請參照第5A圖至第5D圖，其所繪示為本發明唯讀式記憶胞的記憶胞陣列的第一實施例。其中，第5A圖為記憶胞陣列的上視圖；第5B圖為第一儲存狀態記憶胞的C-C'方向剖面圖；第5C圖為第二儲存狀態記憶胞的D-D'方向剖面圖；以及，第5D為記憶胞陣列的等效電路圖。
如第5A圖所示，記憶胞陣列500製作於N型井區(NW)。在記憶胞陣列500包括第一儲存狀態記憶胞511與第二儲存狀態記憶胞510。
如第5B圖所示，第一儲存狀態記憶胞511中包括二個串接的p型電晶體製作於N型井區(NW)。在N型井區NW中包括三個p型摻雜區域521、522、523，在三個p型摻雜區域521、522、523之間的表面上方包括二個由多晶矽(polysilicon)所組成的閘極530、526。其中，閘極530與二個p型摻雜區域521、522形成第一p型電晶體，閘極526與二個p型摻雜區域522、523形成第二p型電晶體。再者，閘極530為選擇閘極(select gate)，閘極526為浮動閘極(floating gate)。
第一p型電晶體係作為選擇電晶體，第二p型電晶體係作為浮動閘電晶體。第一p型電晶體的閘極530連接至一字元線WL，p型源極摻雜區域521連接至源極線SL。再者，p型汲極摻雜區域522可視為第一p型電晶體的p型汲極摻雜區域與第二p型電晶體的p型第一摻雜區域相互連接。第二p型電晶體上方包括一浮動閘極526，其p型第二摻雜區域523連接至位元線BL1。
另外，第二儲存狀態記憶胞510中包括第三p型電晶體與第四p型電晶體。相較於第一儲存狀態記憶胞511，第二儲存狀態記憶胞510上未製作浮動閘極，而是直接將第三p型電晶體的閘極530延伸至第四p型電晶體，並成為第四p型電晶體的閘極。換言之，第二儲存狀態記憶胞510中的第四p型電晶體並不是浮動閘電晶體。
如第5C圖所示，第二儲存狀態記憶胞510中有二個p型電晶體製作於N型井區(NW)。第三p型電晶體的閘極530連接至一字元線WL，p型源極摻雜區域541連接至源極線SL。再者，p型汲極摻雜區域542可視為第三p型電晶體的p型汲極摻雜區域與第四p型電晶體的p型第一摻雜區域相互連接。第四p型電晶體的p型第二摻雜區域543連接至位元線BL2。再者，第四p型電晶體的閘極530與第三p型電晶體的閘極530相互連接。
如第5D圖之等效電路，第一儲存狀態記憶胞511中包括二個p型電晶體，第一p型電晶體為選擇電晶體，第二p型電晶體為浮動閘電晶體。第一p型電晶體的第一端(源極端)連接至源極線SL，第一p型電晶體的閘極端連接至字元線WL，第一p型電晶體的第二端(汲極端)連接至第二p型電晶體的第一端，第二p型電晶體的第二端連接至位元線BL1。
另外，第二儲存狀態記憶胞510中包括二個p型電晶體，第三p型電晶體為選擇電晶體。第三p型電晶體的第一端(源極端)連接至源極線SL，第三p型電晶體的閘極端連接至字元線WL，第三p型電晶體的第二端(汲極端)連接至第四p型電晶體的第一端，第四p型電晶體的第二端連接至位元線BL2。再者，第四p型電晶體的閘極端連接至第三p型電晶體的閘極端。
如第5D圖所示，於讀取動作時，字元線WL接收選擇閘極電壓(VSG )用以開啟(turn on)第一p型電晶體與第三p型電晶體，位元線BL1、BL2接收位元線電壓(VBL1 、VBL2 )為接地電壓(0V)、源極線電壓(VSL )為1.8V。其中，1.8V的源極線電壓(VSL )為讀取電壓。
於第一儲存狀態記憶胞511中，當第一p型電晶體開啟後，由於第二p型電晶體的浮動閘極526未儲存電子，所以第二p型電晶體關閉(turn off)，第一儲存狀態記憶胞511產生較小的讀取電流Ir1流向位元線BL1。其中，讀取電流Ir1很小幾乎為零。
另外，在第二儲存狀態記憶胞510中，由於第三p型電晶體與第四p型電晶體的閘極端相互連接，所以第三p型電晶體與第四p型電晶體會同時開啟。因此，第二儲存狀態記憶胞510產生較大的讀取電流Ir2流向位元線BL2。
由以上的說明可知，於讀取動作時根據位元線BL1、BL2上的讀取電流大小即可得知唯讀式記憶胞的儲存狀態。再者，在本發明的第一實施例中，由於第二儲存狀態記憶胞510中包括二個串接的p型電晶體，所以讀取電流Ir2不會過大而超出規範。
請參照第6A圖至第6C圖，其所繪示為本發明唯讀式記憶胞的記憶胞陣列的第二實施例。其中，第6A圖為記憶胞陣列的上視圖；第6B圖為第一儲存狀態記憶胞的E-E'方向剖面圖；第6C圖為第二儲存狀態記憶胞的D-D'方向剖面圖。
其中，第一實施例的記憶胞陣列500與第二實施例的記憶胞陣列550有相同的等效電路。再者，第一實施例的記憶胞陣列500與第二實施例的記憶胞陣列550之差異在於記憶胞陣列550中第一儲存狀態記憶胞551內第二p型電晶體的閘極結構，而第二儲存狀態記憶胞510的結構相同於第一實施例。
第一儲存狀態記憶胞551中包括二個串接的p型電晶體製作於N型井區(NW)。在N型井區NW中包括三個p型摻雜區域521、522、523，在三個p型摻雜區域521、522、523之間的表面上方包括二個由多晶矽(polysilicon)所組成的閘極530、556。其中，閘極530與二個p型摻雜區域521、522形成第一p型電晶體，閘極556與二個p型摻雜區域522、523形成第二p型電晶體。再者，閘極530為選擇閘極，閘極556為浮動閘極。
根據本發明的第二實施例，如第6B圖與第6C圖所示，第一儲存狀態記憶胞551中第二p型電晶體的閘極556長度大於第二儲存狀態記憶胞510中第四p型電晶體的閘極530長度。因此，第一儲存狀態記憶胞551中第二p型電晶體的通道長度(channel length)會大於第二儲存狀態記憶胞510中第四p型電晶體的通道長度。
由於第一儲存狀態記憶胞551中第二p型電晶體的通道長度較長，臨限電壓(threshold)較大，所以較不容易被開啟。因此，於製作過程時，就算第二p型電晶體的浮動閘極有殘留載子(例如電子)，第二p型電晶體於讀取動作時仍無法被開啟，所以可以確認第一儲存狀態記憶胞551產生的讀取電流會很小，幾乎為零。
請參照第7A圖至第7D圖，其所繪示為本發明唯讀式記憶胞的記憶胞陣列的第三實施例。其中，第7A圖為記憶胞陣列的上視圖；第7B圖為第一儲存狀態記憶胞的F-F'方向剖面圖；第7C圖為第二儲存狀態記憶胞的D-D'方向剖面圖；以及，第7D為記憶胞陣列的等效電路圖。
其中，第一實施例的記憶胞陣列500與第三實施例的記憶胞陣列600之差異在於記憶胞陣列600中第一儲存狀態記憶胞651的結構，而第7C圖所示之第二儲存狀態記憶胞510的結構相同於第一實施例第5C圖所示之第二儲存狀態記憶胞510。
第一儲存狀態記憶胞651中包括一個p型電晶體與一電容器製作於N型井區(NW)。在N型井區NW中包括二個p型摻雜區域521、622，在二個p型摻雜區域521、622之間的表面上方包括一個由多晶矽(polysilicon)所組成的閘極530。其中，閘極530與二個p型摻雜區域521、622形成第一p型電晶體。另外，在p型摻雜區域622的另一側覆蓋一多晶矽層656，使得p型摻雜區域622與多晶矽層656形成一電容器。再者，多晶矽層656連接至位於線BL1。
根據本發明的第三實施例，如第7B圖所示，第一儲存狀態記憶胞651中，第一p型電晶體係作為選擇電晶體。第一p型電晶體的閘極530連接至一字元線WL，p型源極摻雜區域521連接至源極線SL。再者，p型汲極摻雜區域622可視為第一p型電晶體的p型汲極摻雜區域連接至電容器的一端，而電容器的另一端連接至位元線BL1。
如第7D圖之等效電路，第一儲存狀態記憶胞651中，第一p型電晶體的第一端(源極端)連接至源極線SL，第一p型電晶體的閘極端連接至字元線WL，第一p型電晶體的第二端(汲極端)連接至電容器的一端，位元線BL1連接至電容器的另一端。
另外，第二儲存狀態記憶胞510中，第二p型電晶體的第一端(源極端)連接至源極線SL，第二p型電晶體的閘極端連接至字元線WL，第二p型電晶體的第二端(汲極端)連接至第三p型電晶體的第一端，第三p型電晶體的第二端連接至位元線BL2。再者，第二p型電晶體的閘極端連接至第三p型電晶體的閘極端。
如第7D圖所示，於讀取動作時，字元線WL接收選擇閘極電壓(VSG )用以開啟(turn on)第一p型電晶體與第二p型電晶體，位元線BL1、BL2接收位元線電壓(VBL1 、VBL2 )為接地電壓(0V)、源極線電壓(VSL )為1.8V。其中，1.8V的源極線電壓(VSL )為讀取電壓。
於第一儲存狀態記憶胞651中，當第一p型電晶體開啟後，由於電容器隔離第一p型電晶體的第二端與位元線BL1，所以第一儲存狀態記憶胞651產生較小的讀取電流Ir1流向位元線BL1。其中，讀取電流Ir1很小幾乎為零。
另外，在第二儲存狀態記憶胞510中，由於第二p型電晶體與第三p型電晶體的閘極端相互連接，所以第二p型電晶體與第三p型電晶體也同時開啟。因此，第二儲存狀態記憶胞510產生較大的讀取電流Ir2流向位元線BL2。
由以上的說明可知，於讀取動作時根據位元線BL1、BL2上的讀取電流大小即可得知唯讀式記憶胞的儲存狀態。
請參照第8A圖至第8D圖，其所繪示為本發明唯讀式記憶胞的記憶胞陣列的第四實施例。其中，第8A圖為記憶胞陣列的上視圖；第8B圖為第一儲存狀態記憶胞的G-G'方向剖面圖；第8C圖為第二儲存狀態記憶胞的H-H'方向剖面圖；以及，第8D為記憶胞陣列的等效電路圖。其中，在記憶胞陣列700包括第一儲存狀態記憶胞711與第二儲存狀態記憶胞710。
第一儲存狀態記憶胞711中包括二個串接的p型電晶體製作於N型井區(NW)。在N型井區NW中包括三個p型摻雜區域721、722、723，在三個p型摻雜區域721、722、723之間的表面上方包括二個由多晶矽(polysilicon)所組成的閘極730、726。其中，閘極730為選擇閘極(select gate)，閘極726為浮動閘極(floating gate)。再者，閘極730與二p型摻雜區域721、722形成第一p型電晶體，閘極726與二p型摻雜區域722、723形成第二p型電晶體。第一p型電晶體係作為選擇電晶體，第二p型電晶體係作為浮動閘電晶體。
再者，N型井區NW與P型井區(PW)之間被隔離結構732所區隔，此隔離結構732例如為淺溝槽隔離。閘極726更延伸經由隔離結構732至P型井區(PW)上方，使得閘極726與P型井區(PW)形成一電容器。另外，P型井區(PW)連接至一抹除線(erase line)EL。
如第8B圖所示，在第一儲存狀態記憶胞711中，第一p型電晶體的閘極730連接至一字元線WL，p型源極摻雜區域721連接至源極線SL。再者，p型汲極摻雜區域722可視為第一p型電晶體的p型汲極摻雜區域與第二p型電晶體的p型第一摻雜區域相互連接。第二p型電晶體上方包括一閘極726，p型第二摻雜區域723連接至位元線BL1。再者，閘極726與抹除線EL之間連接一電容器。
如第8A圖與第8C圖所示，第二儲存狀態記憶胞710中包括第三p型電晶體與第四p型電晶體。相較於第一儲存狀態記憶胞711，第二儲存狀態記憶胞710上未製作浮動閘極，而是直接將閘極730延伸至第四p型電晶體，並成為第四p型電晶體的閘極。換言之，第二儲存狀態記憶胞710中的第四p型電晶體並不是浮動閘電晶體。另外，閘極730僅延伸至隔離結構732上方，所以閘極730與P型井區(PW)並未形成一電容器。
第二儲存狀態記憶胞710中有二個p型電晶體製作於N型井區(NW)。第三p型電晶體係作為選擇電晶體，其閘極730連接至一字元線WL，p型源極摻雜區域741連接至源極線SL。再者，p型汲極摻雜區域742可視為第三p型電晶體的p型汲極摻雜區域與第四p型電晶體的p型第一摻雜區域相互連接。第四p型電晶體的p型第二摻雜區域743連接至位元線BL2。再者，第四p型電晶體的閘極730與第三p型電晶體的閘極730相互連接。
如第8D圖之等效電路，第一儲存狀態記憶胞711中包括第一p型電晶體、第二p型電晶體與一電容器。第一p型電晶體的第一端(源極端)連接至源極線SL，第一p型電晶體的閘極端連接至字元線WL，第一p型電晶體的第二端(汲極端)連接至第二p型電晶體的第一端，第二p型電晶體的第二端連接至位元線BL1，第二p型電晶體的閘極連接至電容器的一端，電容器的另一端連接至抹除線EL。
另外，第二儲存狀態記憶胞710中包括一第三p型電晶體與一第四p型電晶體。第三p型電晶體的第一端(源極端)連接至源極線SL，第三p型電晶體的閘極端連接至字元線WL，第三p型電晶體的第二端(汲極端)連接至第四p型電晶體的第一端，第四p型電晶體的第二端連接至位元線BL2，第四p型電晶體的閘極與第三p型電晶體的閘極相互連接。
再者，如第8D圖所示，於讀取動作時，字元線WL接收選擇閘極電壓(VSG )用以開啟(turn on)第一p型電晶體與第三p型電晶體，位元線BL1、BL2接收位元線電壓(VBL1 、VBL2 )為接地電壓(0V)、源極線SL接收的源極線電壓(VSL )為1.8V、抹除線EL接收的抹除線電壓(VEL )為接地電壓(0V)，1.8V的源極線電壓(VSL )為讀取電壓。
於第一儲存狀態記憶胞711中，當第一p型電晶體開啟後，由於第二p型電晶體的浮動閘極未儲存電子，所以第二p型電晶體關閉(turn off)，第一儲存狀態記憶胞711產生較小的讀取電流Ir1流向位元線BL1。其中，讀取電流Ir1很小幾乎為零。
另外，在第二儲存狀態記憶胞710中，由於第三p型電晶體與第四p型電晶體的閘極端相互連接，所以第三p型電晶體與第四p型電晶體會同時開啟。因此，第二儲存狀態記憶胞710產生較大的讀取電流Ir2流向位元線BL2。
由以上的說明可知，於讀取動作時根據位元線BL1、BL2上的讀取電流大小即可得知唯讀式記憶胞的儲存狀態。
當然，在此領域的技術人員也可以再進一步修改第四實施例的記憶胞陣列700結構。舉例來說，在另外的實施例中，將第二儲存狀態記憶胞710的閘極730更延伸至P型井區(PW)上方，使得閘極730與P型井區(PW)形成一電容器。或者，修改第一儲存狀態記憶胞711的閘極726，使得閘極726僅延伸至隔離結構732上方，讓閘極726與P型井區(PW)之間未形成電容器。或者，將第一儲存狀態記憶胞711的閘極726的長度加長，使得第一儲存狀態記憶胞711中第二p型電晶體的通道長度(channel length)會大於第二儲存狀態記憶胞710中第四p型電晶體的通道長度。
請參照第9A圖至第9D圖，其所繪示為本發明唯讀式記憶胞的記憶胞陣列的第五實施例。其中，第9A圖為記憶胞陣列的上視圖；第9B圖為第一儲存狀態記憶胞的I-I'方向剖面圖；第9C圖為第二儲存狀態記憶胞的H-H'方向剖面圖；以及，第9D為記憶胞陣列的等效電路圖。
其中，第四實施例的記憶胞陣列700與第五實施例的記憶胞陣列750之差異在於記憶胞陣列750中第一儲存狀態記憶胞751的結構，而第9C圖所示之第二儲存狀態記憶胞710的結構相同於第四實施例第8C圖所示之第二儲存狀態記憶胞710。
第一儲存狀態記憶胞751中包括一個p型電晶體與二電容器製作於N型井區(NW)。在N型井區NW中包括二個p型摻雜區域721、752，在二個p型摻雜區域721、752之間的表面上方包括一個由多晶矽(polysilicon)所組成的閘極730。其中，閘極730與二個p型摻雜區域721、752形成第一p型電晶體。另外，在p型摻雜區域752的另一側覆蓋一多晶矽層756，使得p型摻雜區域721與多晶矽層756形成一電容器。再者，多晶矽層756連接至位於線BL1。另外，由於多晶矽層756更延伸經由隔離結構732至P型井區(PW)上方，使得多晶矽層756與P型井區(PW)形成另一電容器。另外，P型井區(PW)連接至抹除線EL。
根據本發明的第五實施例，如第9B圖所示，第一儲存狀態記憶胞751中，第一p型電晶體係作為選擇電晶體。第一p型電晶體的閘極730連接至一字元線WL，p型源極摻雜區域721連接至源極線SL。再者，p型汲極摻雜區域752可視為第一p型電晶體的p型汲極摻雜區域連接至電容器的一端，而電容器的另一端連接至位元線BL1。再者，位元線BL1與抹除線EL之間更連接另一電容器。
如第9D圖之等效電路，第一儲存狀態記憶胞751中，第一p型電晶體的第一端(源極端)連接至源極線SL，第一p型電晶體的閘極端連接至字元線WL，第一p型電晶體的第二端(汲極端)連接至電容器的一端，位元線BL1連接至電容器的另一端。另外，位元線BL1與抹除線EL之間更連接另一電容器。
另外，第二儲存狀態記憶胞710中，第二p型電晶體的第一端(源極端)連接至源極線SL，第二p型電晶體的閘極端連接至字元線WL，第二p型電晶體的汲極端連接至第三p型電晶體的第一端，第三p型電晶體的第二端連接至位元線BL2。再者，第三p型電晶體的閘極端連接至第二p型電晶體的閘極端。
如第9D圖所示，於讀取動作時，字元線WL接收選擇閘極電壓(VSG )用以開啟(turn on)第一p型電晶體與第二p型電晶體，位元線BL1、BL2接收位元線電壓(VBL1 、VBL2 )為接地電壓(0V)，抹除線EL接收抹除線電壓(VEL )為接地電壓(0V)、源極線電壓(VSL )為1.8V。其中，1.8V的源極線電壓(VSL )為讀取電壓。
於第一儲存狀態記憶胞751中，當第一p型電晶體開啟後，由於電容器隔離第一p型電晶體的汲極端與位元線BL1，所以第一儲存狀態記憶胞751產生較小的讀取電流Ir1流向位元線BL1。其中，讀取電流Ir1很小幾乎為零。
另外，在第二儲存狀態記憶胞710中，由於第二p型電晶體與第三p型電晶體的閘極端相互連接，所以第二p型電晶體與第三p型電晶體也同時開啟。因此，第二儲存狀態記憶胞710產生較大的讀取電流Ir2流向位元線BL2。
由以上的說明可知，於讀取動作時根據位元線BL1、BL2上的讀取電流大小即可得知唯讀式記憶胞的儲存狀態。
由以上的說明可知，本發明提出一種唯讀式記憶胞及其相關的記憶胞陣列。當記憶胞陣列製造完成時，記憶胞陣列中已經形成第一儲存狀態記憶胞與第二儲存狀態記憶胞。由於第一儲存狀態記憶胞與第二儲存狀態記憶胞的結構差異，使得二記憶胞在讀取動作中產生不同的讀取電流，用以判斷二記憶胞的儲存狀態。
另外，上述的說明中皆是以p型電晶體為範例來說明本發明的唯讀式記憶胞。當然，本發明並不限定於此。在此領域的技術人員也可以利用n型電晶體來實現本發明。再者，本發明也不限定讀取動作時所提供的偏壓，在此領域的技術人員也可以在讀取動作時，根據實際的需求來提供其他的偏壓至記憶胞陣列，並產生讀取電流。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
21,22,23,31,32,33,421,422,423,441,442,521,522,523:p型摻雜區域 24,26,34,36,426,430,526,530,556,726,730:閘極 35:抹除閘區域 38:n型摻雜區域 39,732:隔離結構 400,500,550,600,700,750:記憶胞陣列 410,411,510,511,550,551,651,710,711,751:記憶胞 541,542,543,622,721,722,723,741,742,743,752:p型摻雜區域 656,756:多晶矽層
第1A圖至第1C圖為習知具可編程的單一多晶矽層非揮發性記憶體之記憶胞、上視圖與等效電路圖； 第2A圖至第2D圖為習知另一可編程的單一多晶矽層非揮發性記憶體之記憶胞、上視圖與等效電路圖； 第3A圖至第3C圖係為多次編程記憶胞在編程動作、抹除動作、讀取動作的偏壓電壓示意圖； 第4A圖與第4B圖為習知唯讀式記憶胞陣列以及等效電路圖； 第5A圖至第5D圖為本發明唯讀式記憶胞的記憶胞陣列的第一實施例； 第6A圖至第6C圖為本發明唯讀式記憶胞的記憶胞陣列的第二實施例； 第7A圖至第7D圖為本發明唯讀式記憶胞的記憶胞陣列的第三實施例； 第8A圖至第8D圖為本發明唯讀式記憶胞的記憶胞陣列的第四實施例；以及 第9A圖至第9D圖為本發明唯讀式記憶胞的記憶胞陣列的第五實施例。
500:記憶胞陣列
510,511:記憶胞
521,522,523,541,542,543:p型摻雜區域
526,530:閘極

Claims (11)

  1. 一種唯讀式記憶胞的記憶胞陣列，該記憶胞陣列中包括一第一儲存狀態記憶胞與一第二儲存狀態記憶胞，其中該第一儲存狀態記憶胞包括：一第一電晶體，該第一電晶體的一第一端連接至一源極線，該第一電晶體的一閘極端連接至一字元線；以及一第二電晶體，該第二電晶體的一第一端連接至該第一電晶體的一第二端，該第二電晶體的一第二端連接至一第一位元線，其中該第二電晶體為一浮動閘電晶體；其中，該第二儲存狀態記憶胞包括：一第三電晶體，該第三電晶體的一第一端連接至該源極線，該第三電晶體的一閘極端連接至該字元線；以及一第四電晶體，該第四電晶體的一第一端連接至該第三電晶體的一第二端，該第四電晶體的一第二端連接至一第二位元線，該第四電晶體的一閘極端連接至該第三電晶體的該閘極端。
  2. 如請求項1所述之唯讀式記憶胞的記憶胞陣列，其中該第二電晶體的一通道長度大於該第四電晶體的一通道長度。
  3. 如請求項1所述之唯讀式記憶胞的記憶胞陣列，其中該記憶胞陣列包括：一N型井區；一第一p型摻雜區域、一第二p型摻雜區域、一第三p型摻雜區域、一第四p型摻雜區域、一第五p型摻雜區域、一第六p型摻雜區域，形成於該N型井區中，其中該第一p型摻雜區域連接至該源極線，該第三p型摻雜區域連接至該第一位元 線，該第四p型摻雜區域連接至該源極線，該第六p型摻雜區域連接至該第二位元線；一第一多晶矽閘極，其中該第一多晶矽閘極位於該第一p型摻雜區域與該第二p型摻雜區域之間的表面上方，該第一多晶矽閘極位於該第四p型摻雜區域與該第五p型摻雜區域之間的表面上方，該第一多晶矽閘極位於該第五p型摻雜區域與該第六p型摻雜區域之間的表面上方，且該第一多晶矽閘極連接至該字元線；以及一第二多晶矽閘極，位於該第二p型摻雜區域與該第三p型摻雜區域之間的表面上方；其中，該第一多晶矽閘極、該第一p型摻雜區域與該第二p型摻雜區域形成該第一電晶體，該第二多晶矽閘極、該第二p型摻雜區域與該第三p型摻雜區域形成該第二電晶體，該第一多晶矽閘極、該第四p型摻雜區域與該第五p型摻雜區域形成該第三電晶體，該第一多晶矽閘極、該第五p型摻雜區域與該第六p型摻雜區域形成該第四電晶體。
  4. 如請求項3所述之唯讀式記憶胞的記憶胞陣列，其中該第一儲存狀態記憶胞更包括一第一電容器，該第一電容器連接於該第二電晶體的一浮動閘極與一抹除線之間。
  5. 如請求項4所述之唯讀式記憶胞的記憶胞陣列，其中該記憶胞陣列更包括：一P型井區連接至該抹除線，其中該第二多晶矽閘極延伸至該P型井區，使得該第二多晶矽閘極與該P型井區形成該第一電容器。
  6. 如請求項3所述之唯讀式記憶胞的記憶胞陣列，其中該第二儲存狀態記憶胞更包括一第二電容器，該第二電容器連接於該第四電晶體的該閘極與一抹除線之間。
  7. 如請求項6所述之唯讀式記憶胞的記憶胞陣列，其中該記憶胞陣列更包括：一P型井區連接至該抹除線，其中該第一多晶矽閘極延伸至該P型井區，使得該第一多晶矽閘極與該P型井區形成該第二電容器。
  8. 一種唯讀式記憶胞的記憶胞陣列，該記憶胞陣列中包括一第一儲存狀態記憶胞與一第二儲存狀態記憶胞，其中該第一儲存狀態記憶胞包括：一第一電晶體，該第一電晶體的一第一端連接至一源極線，該第一電晶體的一閘極端連接至一字元線；以及一第一電容器，該第一電容器的一第一端連接至該第一電晶體的一第二端，該第一電容器的一第二端連接至一第一位元線；其中，該第二儲存狀態記憶胞包括：一第二電晶體，該第二電晶體的一第一端連接至該源極線，該第二電晶體的一閘極端連接至該字元線；以及一第三電晶體，該第三電晶體的一第一端連接至該第二電晶體的一第二端，該第三電晶體的一第二端連接至一第二位元線，該第三電晶體的一閘極端連接至該第二電晶體的該閘極端。
  9. 如請求項8所述之唯讀式記憶胞的記憶胞陣列，其中該記憶胞陣列包括：一N型井區； 一第一p型摻雜區域、一第二p型摻雜區域、一第三p型摻雜區域、一第四p型摻雜區域、一第五p型摻雜區域，形成於該N型井區中，其中該第一p型摻雜區域連接至該源極線，該第三p型摻雜區域連接至該源極線，該第五p型摻雜區域連接至該第二位元線；一多晶矽閘極，其中該多晶矽閘極位於該第一p型摻雜區域與該第二p型摻雜區域之間的表面上方，該多晶矽閘極位於該第三p型摻雜區域與該第四p型摻雜區域之間的表面上方，該多晶矽閘極位於該第四p型摻雜區域與該第五p型摻雜區域之間的表面上方，且該多晶矽閘極連接至該字元線；以及一多晶矽層，位於該第二p型摻雜區域的一側，該多晶矽層連接至該第一位元線，且該多晶矽層與該第二p摻雜區域形成該第一電容器；其中，該多晶矽閘極、該第一p型摻雜區域與該第二p型摻雜區域形成該第一電晶體，該多晶矽閘極、該第三p型摻雜區域與該第四p型摻雜區域形成該第二電晶體，該多晶矽閘極、該第四p型摻雜區域與該第五p型摻雜區域形成該第三電晶體。
  10. 如請求項9所述之唯讀式記憶胞的記憶胞陣列，其中該第一儲存狀態記憶胞更包括一第二電容器，該第二電容器連接於該第一位元線與一抹除線之間。
  11. 如請求項10所述之唯讀式記憶胞的記憶胞陣列，其中該記憶胞陣列更包括：一P型井區連接至該抹除線，其中該多晶矽層延伸至該P型井區，使得該多晶矽層與該P型井區形成該第二電容器。
TW109135708A 2019-11-14 2020-10-15 唯讀式記憶胞及其相關的記憶胞陣列 TWI742880B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962935093P 2019-11-14 2019-11-14
US62/935,093 2019-11-14
US17/027,750 US11521980B2 (en) 2019-11-14 2020-09-22 Read-only memory cell and associated memory cell array
US17/027,750 2020-09-22

Publications (2)

Publication Number Publication Date
TW202119558A TW202119558A (zh) 2021-05-16
TWI742880B true TWI742880B (zh) 2021-10-11

Family

ID=75908697

Family Applications (2)

Application Number Title Priority Date Filing Date
TW109135708A TWI742880B (zh) 2019-11-14 2020-10-15 唯讀式記憶胞及其相關的記憶胞陣列
TW109137530A TWI781471B (zh) 2019-11-14 2020-10-29 隨機位元電路

Family Applications After (1)

Application Number Title Priority Date Filing Date
TW109137530A TWI781471B (zh) 2019-11-14 2020-10-29 隨機位元電路

Country Status (2)

Country Link
US (2) US11521980B2 (zh)
TW (2) TWI742880B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110228603A1 (en) * 2010-03-19 2011-09-22 Daisaburo Takashima Fusion memory
TW201320312A (zh) * 2011-11-07 2013-05-16 Ememory Technology Inc 非揮發記憶單元
TW201727838A (zh) * 2016-01-19 2017-08-01 力旺電子股份有限公司 非揮發性記憶體結構
TW201837907A (zh) * 2017-04-07 2018-10-16 力旺電子股份有限公司 可編程可抹除的非揮發性記憶體
US20190156886A1 (en) * 2013-12-06 2019-05-23 Hefei Reliance Memory Limited 2t-1r architecture for resistive ram

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6678190B2 (en) 2002-01-25 2004-01-13 Ememory Technology Inc. Single poly embedded eprom
JP3941943B2 (ja) 2003-03-12 2007-07-11 力旺電子股▲ふん▼有限公司 Ｒｏｍ
US8501562B1 (en) 2010-03-05 2013-08-06 Synopsys, Inc. Fabricating a gate oxide
US8592886B2 (en) 2012-03-08 2013-11-26 Ememory Technology Inc. Erasable programmable single-ploy nonvolatile memory
US20150071432A1 (en) 2013-09-09 2015-03-12 Qualcomm Incorporated Physically unclonable function based on resistivity of magnetoresistive random-access memory magnetic tunnel junctions
US9529570B2 (en) * 2014-03-19 2016-12-27 Seagate Technology Llc Random number generation using pulsed programming parameters
US9489999B2 (en) 2014-11-26 2016-11-08 Qualcomm Incorporated Magnetic tunnel junction resistance comparison based physical unclonable function
US10078494B2 (en) 2015-09-25 2018-09-18 Arizona Board Of Regents On Behalf Of Arizona State University Secure true random number generation using 1.5-T transistor flash memory
US9734910B1 (en) * 2016-01-22 2017-08-15 SK Hynix Inc. Nonvolatile memory cells having lateral coupling structures and nonvolatile memory cell arrays including the same
US9997244B1 (en) 2016-11-29 2018-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM-based authentication circuit
US10103895B1 (en) 2017-10-13 2018-10-16 Macronix International Co., Ltd. Method for physically unclonable function-identification generation and apparatus of the same
US10897364B2 (en) 2017-12-18 2021-01-19 Intel Corporation Physically unclonable function implemented with spin orbit coupling based magnetic memory
US10460780B2 (en) 2018-03-29 2019-10-29 Qualcomm Incorporated Magneto-resistive random access memory (MRAM) employing an integrated physically unclonable function (PUF) memory
US10439829B1 (en) 2019-02-01 2019-10-08 Winbond Electronics Corp. Physical unclonable function code generating method and providing apparatus thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110228603A1 (en) * 2010-03-19 2011-09-22 Daisaburo Takashima Fusion memory
TW201320312A (zh) * 2011-11-07 2013-05-16 Ememory Technology Inc 非揮發記憶單元
US20190156886A1 (en) * 2013-12-06 2019-05-23 Hefei Reliance Memory Limited 2t-1r architecture for resistive ram
TW201727838A (zh) * 2016-01-19 2017-08-01 力旺電子股份有限公司 非揮發性記憶體結構
TW201837907A (zh) * 2017-04-07 2018-10-16 力旺電子股份有限公司 可編程可抹除的非揮發性記憶體

Also Published As

Publication number Publication date
TWI781471B (zh) 2022-10-21
US20210149636A1 (en) 2021-05-20
US20210151448A1 (en) 2021-05-20
TW202119410A (zh) 2021-05-16
US11521980B2 (en) 2022-12-06
US11716842B2 (en) 2023-08-01
TW202119558A (zh) 2021-05-16

Similar Documents

Publication Publication Date Title
US9792993B2 (en) Memory cell with high endurance for multiple program operations
US9799410B2 (en) Method for programming antifuse-type one time programmable memory cell
TWI570894B (zh) 單一多晶矽層非揮發性記憶體的陣列結構
US9805806B2 (en) Non-volatile memory cell and method of operating the same
US7787294B2 (en) Operating method of memory
US9634015B2 (en) Antifuse-type one time programming memory cell and array structure with same
US20050146932A1 (en) [nonvolatile memory structure]
US9799662B2 (en) Antifuse-type one time programming memory cell and array structure with same
KR20090106909A (ko) 메모리 소자 및 그 동작방법
US11398259B2 (en) Memory cell array of multi-time programmable non-volatile memory
US8687424B2 (en) NAND flash memory of using common P-well and method of operating the same
KR20150121399A (ko) 전하 트랩층을 갖는 불휘발성 메모리소자 및 그 제조방법
JP2014053374A (ja) 半導体集積回路
US7244985B2 (en) Non-volatile memory array
TWI785736B (zh) 非揮發性記憶體之記憶胞
JP2004103083A (ja) 不揮発性半導体記憶装置
JP3908432B2 (ja) 不揮発性半導体記憶装置及びその書き込み方法
EP3667670B1 (en) Multi-time programming memory cell and memory cell array with erase inhibit capability
TWI742880B (zh) 唯讀式記憶胞及其相關的記憶胞陣列
JP2010157728A (ja) 不揮発性メモリ素子及びその駆動方法
US10008267B2 (en) Method for operating flash memory
JP5477483B2 (ja) 不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置
JP2012043520A (ja) 不揮発性半導体記憶装置及びその駆動方法
US7319611B2 (en) Bitline transistor architecture for flash memory
CN112802523A (zh) 只读式存储单元及其相关的存储单元阵列