TW201320312A

TW201320312A - 非揮發記憶單元

Info

Publication number: TW201320312A
Application number: TW101128741A
Authority: TW
Inventors: Te-Hsun Hsu; Wei-Ren Chen; Wen-Hao Ching; wen-chuan Chang
Original assignee: Ememory Technology Inc
Priority date: 2011-11-07
Filing date: 2012-08-09
Publication date: 2013-05-16
Also published as: CN103094285B; JP2013102119A; TWI462279B; CN103094285A

Abstract

非揮發記憶單元包含一耦合裝置和一第一選擇電晶體。該耦合裝置是形成於一第一導電區；該第一選擇電晶體是串聯於一第一浮動閘極電晶體和一第二選擇電晶體，其中該第一選擇電晶體、該第一浮動閘極電晶體和該第二選擇電晶體皆形成於一第二導電區。該耦合裝置的電極和該第一浮動閘極電晶體的閘極是為一體成型的浮動閘極；其中該第一導電區、該第二導電區皆形成於一第三導電區；其中該第一導電區、該第二導電區和該第三導電區皆是摻雜井。

Description

非揮發記憶單元

本發明是有關於一種可多次編程(multiple time programming,MTP)的非揮發記憶單元，尤指一種與一般互補金氧半導體製程完全相容的邏輯式可多次編程的非揮發記憶單元。

在將不同的電路區塊整合至單一積體電路的趨勢中，非揮發性記憶體區塊亦朝整合至邏輯功能區塊的方向發展。然而，許多非揮發性記憶體製程需要堆疊閘極結構，並無法整合在一般的邏輯製程中。舉例來說，一般半導體製程只需使用單一多晶矽層且無特殊捕捉電荷的結構。

美國專利第7,382,658,7,391,647,7,263,001,7,423,903及7,209,392號教導多種組成記憶單元的結構。美國專利第7,382,658號教導一P型存取電晶體，其閘極與一N型金氧半導體電容之一電極共用。美國專利第7,391,647教導一P型存取電晶體，其閘極與一N型金氧半導體電容之一電極共用，且P型存取電晶體的閘極是與一P型金氧半導體電容之一電極共用。美國專利第7,263,001號教導一P型存取電晶體，其閘極是與兩個P型金氧半導體電容之一電極共用。美國專利第7,423,903教導一P型場效電晶體，其透過熱通道電子注入(channel hot electron injection)進行寫入操作，以及一N型場效電晶體用以透過傅勒-諾德翰穿隧(Fowler-Nordheim tunneling)進行抹除。美國專利第7,209,392教導一N型金氧半導體場效電晶體，其與一P型金氧半導體場效電晶體共用閘極，且每一電晶體連接各自的存取電晶體。

請參考第1圖，第1圖是為美國專利第7,209,392號中的非揮發性記憶單元的示意圖。該非揮發性記憶單元包含一第一P型金氧半導體電晶體T₁，一第二P型金氧半導體電晶體T₂，一第一N型金氧半導體電晶體T₃及一第二N型金氧半導體電晶體T₄。第一P型金氧半導體電晶體T₁與第一N型金氧半導體電晶體T₃是分別為第二P型金氧半導體電晶體T₂與第二N型金氧半導體電晶體T₄的存取電晶體，第一P型金氧半導體電晶體T₁與第一N型金氧半導體電晶體T₃是由控制電壓V_SG所控制。第一P型金氧半導體電晶體T₁與第一N型金氧半導體電晶體T₃的輸入端是接收選擇線電壓V_SL，第二P型金氧半導體電晶體T₂的輸入端是接收第一位元線電壓V_BL1，第二N型金氧半導體電晶體T₄的輸入端是接收第二位元線電壓V_BL2。第二N型金氧半導體電晶體T₄與第二P型金氧半導體電晶體T₂共用一浮動閘極。

本發明的一實施例提供一種非揮發記憶單元。該非揮發記憶單元包含一耦合裝置和一第一選擇電晶體。該耦合裝置是形成於一第一導電區；該第一選擇電晶體是串聯於一第一浮動閘極電晶體和一第二選擇電晶體，其中該第一選擇電晶體、該第一浮動閘極電晶體和該第二選擇電晶體皆形成於一第二導電區。該耦合裝置的電極和該第一浮動閘極電晶體的閘極是為一體成型的浮動閘極；其中該第一導電區、該第二導電區皆形成於一第三導電區；其中該第一導電區、該第二導電區和該第三導電區皆是摻雜井。

本發明提供一種非揮發記憶單元。該非揮發記憶單元可與一般互補金氧半導體製程完全相容，且僅需要較小的佈局區域，並能在不降低循環速度下展現良好的寫入與抹除速度、耐用性與資料保存性。

請參考第2圖及第3圖，第2圖是為本發明的一實施例說明非揮發性記憶單元20的示意圖，和第3圖是為說明第2圖中非揮發性記憶單元20的電路圖的示意圖。如第2圖所示，非揮發性記憶單元20是形成於一P型或N型基底上。非揮發性記憶單元20包含一浮動閘極(FG)200，一控制線(CL)，一字元線(WL)290，一第一源極線(SL1)，一第一位元線(BL1)，一第二源極線(SL2)，以及一第二位元線(BL2)。以一P型基底為例，非揮發性記憶單元20的控制線包含一第一擴散區221與一第二擴散區222，其中第一擴散區221與第二擴散區222是形成於第一導電類型的第一導電區(例如一N型井(NW)上)。非揮發性記憶單元20的第三、第四以及第五擴散區261、271、281是形成於第二導電類型的第二導電區(例如一P型井(PW) 上)。非揮發性記憶單元20的第六、第七以及第八擴散區262、272、282是形成於第一導電類型的第三導電區(例如另一N型井(NW)上)。P型井(PW)是設置於兩N型井(NW)之間。如第2圖所示，第一導電區是第一導電類型，第二導電區設置於第一及第三導電區之間。在本發明的另一實施例中，第一導電區是屬於第二導電類型，第三導電區設置於第一及第二導電區之間。浮動閘極200包含一第一閘極部201，形成於第一擴散區221及第二擴散區222之間，及一第二閘極部202，形成於第四擴散區271及第五擴散區281之間，且形成於第七擴散區272與第八擴散區282之間。第一閘極部201與第二閘極部202是由同一多晶矽層形成，且彼此接續。第一閘極部201的閘極面積大於第二閘極部202的閘極面積。字元線290可與浮動閘極200形成在同一多晶矽層。字元線290形成於第三擴散區261與第四擴散區271之間，且亦形成於第六擴散區262與第七擴散區272之間。第一、第二、第三、第四、第五擴散區221、222、261、271、281是N+型擴散區，第六、第七、第八擴散區262、272、282是P+型擴散區。非揮發性記憶單元20是藉由一單層多晶矽互補金氧半導體製程來形成。

請參考第2圖及第3圖，第一閘極部201與控制線(CL)形成一耦合裝置300，其是由一金氧半導體電容或一金氧半場效電晶體形成。第二閘極部202與第四及第五N+型擴散區271、281形成一第一N型金氧半導體電晶體310，且第二閘極部202與第七及第八型擴散區272、282形成一第一P型金氧半導體電晶體320。字元線290 與第三及第四型擴散區261、271組成一第二N型金氧半導體電晶體330，字元線290另與第六及第七型擴散區262、272組成的一第二P型金氧半導體電晶體340。第一源極線SL1電連接於第三擴散區261，且是第二N型金氧半導體電晶體330的源極擴散區。第一位元線BL1電連接於第五擴散區281，且是第一N型金氧半導體電晶體310的汲極擴散區。第二源極線SL2電連接於第六擴散區262，且是第二P型金氧半導體電晶體340的源極擴散區。第二位元線BL2電連接於第八擴散區282，且是為第一P型金氧半導體電晶體320的汲極擴散區。第四擴散區271同時作為第一N型金氧半導體電晶體310的源極擴散區與第二N型金氧半導體電晶體330的汲極擴散區。第七擴散區272同時作為第一P型金氧半導體電晶體320的源極擴散區與第二P型金氧半導體電晶體340的汲極擴散區。第一N型金氧半導體電晶體310與第一P型金氧半導體電晶體320分別是第一以及第二浮動閘極電晶體，第二N型金氧半導體電晶體330與第二P型金氧半導體電晶體340分別是第一與第二選擇電晶體。

請參考第4圖及第5圖，第4圖是為本發明另一實施例說明非揮發性記憶單元40的示意圖，其中當非揮發性記憶單元40的周遭記憶單元被寫入時，非揮發性記憶單元40可提升寫入抑制的能力，第5圖是為說明第4圖中非揮發性記憶單元40的電路圖的示意圖。如第4圖所示，非揮發性記憶單元40可形成於一P型或N型基底上。非揮發性記憶單元40包含一浮動閘極(FG)400，一字元線(WL)471，一選擇閘極(SG)472，一控制線(CL)，一源極線(SL)，一位元線(BL)與一抹除線(EL)。以一P型基底為例，非揮發性記憶單元40另包含一第一擴散區421與一第二擴散區422，其中第一擴散區421與第二擴散區422是形成於第一導電類型的第一導電區(例如一N型井(NW)上)。非揮發性記憶單元40的第三、第四、第五以及第六擴散區461、462、463、464形成於第二導電類型的第二導電區，(例如一P型井(PW)上)。非揮發性記憶單元40的第七以及第八擴散區481、482形成於第一導電類型的第三導電區(例如另一N型井(NW)上)。P型井(PW)是設置於兩N型井(NW)之間，第一導電區是屬於第一導電類型，第二導電區設置於第一及第三導電區之間。在另一實施例中，第一導電區是屬於第二導電類型，第三導電區設置於第一及第二導電區之間。浮動閘極(FG)400包含一第一閘極部401，形成於第一擴散區421及第二擴散區422之間，及一第二閘極部402，形成於第四擴散區462及第五擴散區463之間，且形成於第七擴散區481與第八擴散區482之間。第一閘極部401與第二閘極部402是由同一多晶矽層形成，且彼此接續。第一閘極部401的閘極面積大於第二閘極部402的閘極面積。字元線471、選擇閘極(SG)472可和浮動閘極(FG)400形成在同一多晶矽層。字元線(WL)471是形成於第三擴散區461與第四擴散區462之間，選擇閘極(SG)472是形成於第五擴散區463與第六擴散區464之間，第一、第二擴散區421、422是N+型擴散區，第三、第四、第五與第六擴散區461、462、463、464是N+型擴散區。第七、第八擴散區481、482是P+型擴散區。非揮發性記憶單元40是藉由一單層多晶矽互補金氧半導體製程來形成。

請參考第4圖及第5圖，第一閘極部401與控制線(CL)形成一耦合裝置500，其是由一金氧半導體電容(metal-oxide-semiconductor capacitor)或一金氧半場效電晶體(metal-oxide-semiconductor field effect transistor)形成。第二閘極部402與第四及第五型擴散區462、463形成一第一N型金氧半導體電晶體510，且第二閘極部402與第七及第八擴散區481、482形成一第一P型金氧半導體電晶體520。字元線471與第三及第四型擴散區461、462形成一第二N型金氧半導體電晶體530。選擇閘極(SG)472與第五及第六型擴散區463、464形成一第三N型金氧半導體電晶體540。源極線SL電連接於第三擴散區461，且是第二N型金氧半導體電晶體530的源極擴散區。位元線BL電連接於第六擴散區464，且是第三N型金氧半導體電晶體540的汲極擴散區。抹除線EL電連接於第一P型金氧半導體電晶體520的第七與第八擴散區481、482。第四擴散區462可同時作為第一N型金氧半導體電晶體510的源極擴散區與第二N型金氧半導體電晶體530的汲極擴散區。第五擴散區463可同時作為第一N型金氧半導體電晶體510的汲極擴散區與第三N型金氧半導體電晶體540的源極擴散區。第一N型金氧半導體電晶體510與第一P型金氧半導體電晶體520分別是一第一浮動閘極電晶體與一第二浮動閘極電晶體，第二N型金氧半導體電晶體530與第三N型金氧半導體電晶體540分別是一第一選擇電晶體與一第二選擇電晶體。在本發明的另一實施例中，第二浮動閘極電晶體是可由一金氧半導體電容形成。

請參考第6圖，第6圖是為說明第2圖與第3圖的非揮發記憶單元20的寫入、抹除與讀取電壓的一實施例的示意圖。在第一寫入操作中，較寫入電壓(VPP)低一臨界電壓(Vth)的控制線電壓會施加在控制線(CL)，其中寫入電壓(VPP)是介於5V與8V之間，臨界電壓(Vth)大約為1V。因此，施加在控制線(CL)的控制線電壓是介於4V與7V之間。施加在字元線(WL)290的字元線電壓是介於0V與7V之間，第一源極線(SL1)、第一位元線(BL1)、第二位元線(BL2)與P型井(PW)是接地。然而第一位元線(BL1)亦可為浮動，寫入電壓(VPP)會施加在第二源極線(SL2)與N型井。在第一寫入操作中，控制線電壓可根據金氧半導體電容300與第一P型金氧半導體電晶體320的面積比例透過金氧半導體電容300耦合至浮動閘極200。舉例來說，如果控制線電壓是等於6V，金氧半導體電容300與第一P型金氧半導體電晶體320的面積比例是9：1，則浮動閘極200的電位是5.4V(6V X 0.9)。在第一寫入操作中，第一P型金氧半導體電晶體320會發生熱通道電子注入(channel hot electron injection)，由第一P型金氧半導體電晶體320之源極擴散區來的電子透過一截止通道注入浮動閘極200，其中截止通道是由浮動閘極200與第一P型金氧半導體電晶體320的源極擴散區之間的臨界電壓，以及第一P型金氧半導體電晶體320的源極擴散區與汲極擴散區之間的寫入電壓(VPP)形成。在一抹除操作(ERS)中，當抹除電壓(VEE)施加在第二源極線(SL2)與N型井(NW)時，第一P型金氧半導體電晶體320會發生傅勒-諾德翰(Fowler-Nordheim,FN)電子穿隧現象。施加在第二位元線(BL2)的電壓是0V或第二位元線(BL2)是為浮動，施加在字元線(WL)290的字元線電壓是介於0V與20V之間。控制線(CL)、第一源極線(SL1)、第一位元線(BL1)及P型井(PW)是都接地，第一位元線(BL1)亦可為浮動，施加在第二源極線(SL2)與N型井(NW)的抹除電壓(VEE)是介於5V與20V之間。如此，注入浮動閘極200的電子會由浮動閘極200射出。

在第二寫入操作中，控制線電壓是為施加在控制線(CL)的第一寫入電壓(VPP1)，其中第一寫入電壓(VPP1)是介於5V與12V之間。第一源極線(SL1)、第二源極線(SL2)、第一位元線(BL1)與P型井(PW)是都接地，但是第一位元線(BL1)亦可為浮動。介於5V與8V之間的第二寫入電壓(VPP2)是施加在N型井(NW)，低於0V的第三寫入電壓(VPP3)是施加在字元線(WL)，第二位元線(BL2)是為浮動。在第二寫入操作中，第一P型金氧半導體電晶體320會發生帶對帶穿遂誘導熱電子(band-to-band tunneling-induced hot electron,BBHE)注入。在一抹除操作中，當抹除電壓(VEE)施加在第二源極線(SL2)與N型井(NW)時，第一P型金氧半導體電晶體320會發生傅勒-諾德翰電子穿隧射出(Fowler-Nordheim electron tunneling ejection)。施加在字元線(WL)290的電壓是介於0V與20V之間，控制線(CL)、第一源極線(SL1)及P型井(PW)是都接地，施加在第一位元線(BL1)的電壓是為0V或第一位元線(BL1)是為浮動，施加在第二位元線(BL2)的電壓是為0V或第二位元線(BL2)是為浮動，施加在第二源極線(SL2)與N型井(NW)的抹除電壓(VEE)是介於5V與20V之間。如此，注入浮動閘極200的電子會由浮動閘極200射出。

在第三寫入操作中，施加在控制線(CL)的控制線電壓是介於5V與12V之間，施加在字元線(WL)290的電壓是介於5V與8V之間，第二源極線(SL2)是為浮動，施加在N型井(NW)的電壓是介於5V與8V之間，第一位元線(BL1)、第一源極線(SL1)、P型井(PW)與第二位元線(BL2)是都接地。然而第一位元線(BL1)亦可為浮動。在第三寫入操作中，第一P型金氧半導體電晶體320會發生帶對帶穿遂誘導熱電子注入。在一抹除操作中，當抹除電壓(VEE)施加在第二源極線(SL2)與N型井(NW)時，第一P型金氧半導體電晶體320會發生傅勒-諾德翰電子穿隧射出。施加在字元線(WL)290的字元線電壓是介於0V與20V之間，控制線(CL)、第一源極線(SL1)與P型井(PW)是都接地，施加在第一位元線(BL1)的電壓是為0V或第一位元線(BL1)是為浮動，施加在第二位元線(BL2)的電壓是為0V或第二位元線(BL2)是為浮動，施加在第二源極線(SL2)與N型井(NW)的抹除電壓(VEE)是介於5V與20V之間。如此，注入浮動閘極200的電子會由浮動閘極200射出。

在一讀取操作中，一第一電壓(VCC1)會施加在控制線(CL)與字元線(WL)，一第二電壓(VCC2)會施加在第二源極線(SL2)與N型井(NW)，一讀取電壓(VRR)會施加在第一位元線(BL1)，第一電壓(VCC1)與讀取電壓(VRR)是介於1V與5V之間，第二電壓(VCC2)是介於0V與5V之間，施加在第二位元線(BL2)的電壓是為0V或第二位元線(BL2)是為浮動，第一源極線(SL1)與P型井(PW)是都接地。透過P型金氧半導體電容300電容性耦接，第一電壓(VCC1)中部份(例如9/10)會耦合於浮動閘極200。當非揮發記憶單元20被抹除後，浮動閘極200的電位足以開啟第一N型金氧半導體電晶體310。由於讀取電壓(VRR)是施加在第一位元線(BL1)，且第一源極線(SL1)是接地，讀取電流會流經第一N型金氧半導體電晶體310以表示一正邏輯狀態。當非揮發記憶單元20被寫入後，注入浮動閘極200的電子會足以抵償或明顯低於部份耦合於浮動閘極200的第一電壓(VCC1)，以使第一N型金氧半導體電晶體310保持關閉或是些微開啟，使讀取電流低於非揮發記憶單元20於抹除狀態可偵測到的讀取電流。如此，偵測到較低的讀取電流會指示出一負邏輯狀態。使用較高的讀取電流以指出正邏輯狀態及使用較低的讀取電流指出負邏輯狀態僅是一範例，不應用以限制本實施例的範疇。舉例來說，本實施亦可使用較高的讀取電流來指示負邏輯狀態，並使用較低的讀取電流來指示正邏輯狀態。

請參考第7圖，第7圖是為說明第4與第5圖非揮發記憶單元40的寫入、抹除、讀取電壓與寫入抑制操作的一實施例的示意圖。在寫入操作中，介於5V與20V之間的控制線電壓會施加在控制線(CL)與抹除線(EL)，介於1V與5V的第一電壓(VCC1)會施加在選擇閘極(SG)，施加在字元線(WL)的電壓是介於0V與5V之間，源極線(SL)、位元線(BL)與P型井(PW)是都接地。在寫入操作中，控制線電壓可根據金氧半導體電容500與第一N型金氧半導體電晶體 510的面積比例透過金氧半導體電容500耦合至浮動閘極400。舉例來說，如果控制線電壓是等於6V，金氧半導體電容500與第一N型金氧半導體電晶體510的面積比例是9：1，則浮動閘極400的電位約略為5.4V(0.9 X 6V)。在寫入操作中，第一N型金氧半導體電晶體510將會發生傅勒-諾德翰電子穿隧注入。於一抹除操作中，當抹除電壓(VEE)施加在抹除線(EL)，以及控制線(CL)、源極線(SL)、位元線(BL)與P型井(PW)都接地時，第一P型金氧半導體電晶體520會發生傅勒-諾德翰電子穿隧射出。在抹除操作中，施加在字元線(WL)與選擇閘極(SG)的電壓是介於0V與5V之間，抹除電壓(VEE)是介於5V與20V之間，如此，於寫入時注入浮動閘極400的電子會於抹除時由浮動閘極400射出。

在一讀取操作中，一第一電壓(VCC1)會施加在控制線(CL)和抹除線(EL)，一第二電壓(VCC2)會施加在字元線(WL)與選擇閘極(SG)，一讀取電壓(VRR)會施加在位元線(BL)，第二電壓(VCC2)與讀取電壓(VRR)是介於1V與5V之間，第一電壓(VCC1)是介於0V與5V之間，源極線(SL)與P型井(PW)是接地，透過金氧半導體電容500的電容性耦合，第一電壓(VCC1)的部份電位(例如9/10)會耦合於浮動閘極400。當非揮發記憶單元40被抹除後，浮動閘極400的電位將足以開啟第一N型金氧半導體電晶體510。由於讀取電壓(VRR)施加在位元線(BL)，且源極線(SL)是接地，所以讀取電流會流經第一N型金氧半導體電晶體510，藉以偵測出一正邏輯狀態。當非揮發記憶單元40被寫入後，注入浮動閘極400的電子會足以抵償或明顯低於部份耦合於浮動閘極400的第一電壓(VCC1)，以使第一N型金氧半導體電晶體510可保持關閉，或是些微開啟使得讀取電流低於非揮發記憶單元40於抹除操作可偵測到的讀取電流。如此，偵測到較低的讀取電流會指示出一負邏輯狀態。在本發明的其他實施例中，較高的讀取電流亦可用於指示負邏輯狀態，而較低的讀取電流亦可用於指示正邏輯狀態。

請參考第8圖，第8圖是為說明第4圖與第5圖的非揮發記憶單元40的寫入抑制操作的波形示意圖。第8圖的波形示意圖顯示施加在控制線(CL)的控制線電壓、施加在字元線(WL)的字元線電壓、施加在選擇閘極(SG)的選擇閘極電壓、施加在抹除線(EL)的抹除線電壓、施加在位元線(BL)的位元線電壓、施加在源極線(SL)的源極線電壓、施加在P型井(PW)的P型井電壓與第一N型金氧半導體電晶體510的通道(Channel)電壓，其中通道(Channel)電壓是於寫入抑制操作的第三時間(t3)至第四時間(t4)被提升。如第8圖所示，通道(Channel)電壓在第二時間(t2)至第三時間(t3)時達到第六電壓(V6)。由第三時間(t3)至第四時間(t4)時，控制線電壓是在一第一電壓(V1)、選擇閘極電壓是在一第二電壓(V2)、抹除線電壓是在一第三電壓(V3)、位元線電壓是在一第四電壓(V4)以及通道(Channel)電壓是在一第五電壓(V5)。在寫入抑制操作中，第一電壓V1到第六電壓V6是被設定為V1V3>V5>V4V2>V6。在寫入操作中，第一電壓V1到第六電壓V6是被設定為V1V3V2>V4=V5=V60V。舉例來說，如第7圖所示，在寫入抑制操作中，控制線電壓是介於5V與20V之間、字元線電壓是介於0V與5V之間、選擇閘極電壓是介於1V與5V之間、抹除線電壓是介於5V與20V之間、位元線電壓是介於1V與5V之間、源極線電壓是介於0V與5V之間與P型井電壓是為0V。

請參照第9圖和第10圖，第9圖是為本發明另一實施例說明非揮發性記憶單元90的示意圖，和第10圖是為說明第9圖中非揮發性記憶單元90的電路圖的示意圖。如第9圖所示，非揮發記憶單元90包含一浮動閘極(FG)900，一字元線(WL)971，一選擇閘極(SG)972，一控制線(CL)，一源極線(SL)，一位元線(BL)，和一抹除線(EL)，其中當非揮發性記憶單元90的周遭記憶單元被寫入時，採用選擇閘極(SG)972可達到寫入抑制的能力。以一P型(一第一導電類型)基底為例，非揮發記憶單元90是形成於一N型井930(一第二導電類型的一第三導電區)，其中N型井930是形成於P型基底。非揮發記憶單元90另包含一第一擴散區921和一第二擴散區922，其中第一擴散區921和第二擴散區922是形成於第一導電類型的一第一導電區(PW1)。非揮發性記憶單元90的第三、第四、第五以及第六擴散區961、962、963、964是形成於第一導電類型的一第二導電區(PW2)。非揮發性記憶單元90的第七以及第八擴散區981、982是形成於第一導電類型的一第四導電區(PW3)。如第9圖所示，第二導電區(PW2)是介於第一導電區(PW1)和第四導電區(PW3)之間。浮動閘極(FG)900包含一第一閘極部901，形成於第一擴散區921及第二擴散區922之間，及一第二閘極部902，形成於第四擴散區 962及第五擴散區963之間，且形成於第七擴散區981與第八擴散區982之間。第一閘極部901和第二閘極部902是由同一多晶矽層形成，且彼此接續。第一閘極部901的閘極面積大於第二閘極部902的閘極面積。字元線(WL)971與選擇閘極(SG)972可和浮動閘極(FG)900形成在同一多晶矽層。字元線(WL)971是形成於第三擴散區961與第四擴散區962之間，選擇閘極(SG)972是形成於第五擴散區963與第六擴散區964之間。第一、第二擴散區921、922是屬於第二導電類型、非揮發性記憶單元90的第三、第四、第五以及第六擴散區961、962、963、964亦屬於第二導電類型以及非揮發性記憶單元90的第七以及第八擴散區981、982亦屬於第二導電類型。非揮發記憶單元90是藉由一單層多晶矽互補金氧半導體製程來形成。但在本發明的另一實施例中，第一導電類型是為N型，以及第二導電類型是為P型。

請參考第9圖及第10圖，第一閘極部901和控制線(CL)形成一耦合裝置1000，其是由一金氧半導體電容或一金氧半場效電晶體形成。第二閘極部902可和第四及第五型擴散區962、963形成一第一浮動閘極(n-type metal-oxide-semiconductor transistor,NMOS)電晶體1010，以及第二閘極部902可和非揮發性記憶單元90的第七以及第八擴散區981、982形成一第二浮動閘極(NMOS)電晶體1020。字元線(WL)971可與第三及第四型擴散區961、962形成一第一選擇(NMOS)電晶體1030。選擇閘極(SG)972可和第五及第六型擴散區963、964形成一第二選擇(NMOS)電晶體1040。源極線(SL)可電連接於第三擴散區961，且是第一選擇電晶體1030的源極擴散區。位元線(BL)可電連接於第六擴散區964，且是第二選擇電晶體1040的汲極擴散區。抹除線EL可電連接於第二浮動閘極電晶體1020的第七以及第八擴散區981、982。第四擴散區962可同時作為第一浮動閘極電晶體1010的源極擴散區與第一選擇電晶體1030的汲極擴散區。第五擴散區963可同時作為第一浮動閘極電晶體1010的汲極擴散區與第二選擇電晶體1040的源極擴散區。在本發明的另一實施例中，第二浮動閘極電晶體1020是可由一金氧半導體電容形成。

請參考第11圖，第11圖是為說明第9圖與第10圖的非揮發記憶單元90的寫入、抹除、讀取和寫入抑制電壓的一實施例的示意圖。在一寫入操作中，施加在控制線(CL)和第一導電區(PW1)的一控制線電壓是介於5V與20V之間。源極線(SL)、位元線(BL)和第二導電區(PW2)是接地。施加在字元線(WL)的一字元線電壓是介於0V與5V之間。施加在抹除線(EL)和第四導電區(PW3)的一抹除線電壓是介於5V與20V之間。施加在選擇閘極(SG)的一選擇閘極電壓是介於1V與5V之間。另外，施加在N型井930(第三導電區)的一第二井電壓是介於5V與20V之間，以防止第一導電區(PW1)、第二導電區(PW2)、第四導電區(PW3)和N型井930之間產生順向偏壓。在寫入操作中，控制線電壓可根據耦合裝置1000與第一浮動閘極電晶體1010的面積比例透過耦合裝置1000耦合至浮動閘極900。舉例來說，如果控制線電壓是等於10V，耦合裝置1000與第一浮動閘極電晶體1010的面積比例是9：1，則浮動閘極900的電位是9V(10V X 0.9)。在寫入操作中，第一浮動閘極電晶體1010會發生傅勒-諾德翰穿隧注入(Fowler-Nordheim tunneling injection)。因此，電子會從第一浮動閘極電晶體1010注入至浮動閘極900。

在一抹除操作中，施加在字元線(WL)的一字元線電壓是介於0V與5V之間。控制線(CL)、第一導電區(PW1)、源極線(SL)、位元線(BL)和第二導電區(PW2)是接地。施加在選擇閘極(SG)的一選擇閘極電壓是介於0V與5V之間。施加在抹除線(EL)和第四導電區(PW3)的一抹除線電壓是介於5V與20V之間。另外，施加在N型井930(第三導電區)的一第二井電壓是介於5V與20V之間，以防止第一導電區(PW1)、第二導電區(PW2)、第四導電區(PW3)和N型井930之間產生順向偏壓。在抹除操作中，當抹除線電壓是施加在抹除線(EL)和第四導電區(PW3)時，在第二浮動閘極電晶體1020會發生傅勒-諾德翰電子穿隧射出。如此，儲存在浮動閘極900的電子會由浮動閘極900射出。

在一讀取操作中，施加在控制線(CL)和第一導電區(PW1)的一控制線電壓是介於0V與5V之間。施加在字元線(WL)的一字元線電壓是介於1V與5V之間，施加在選擇閘極(SG)的一選擇閘極電壓是介於1V與5V之間，以及施加在位元線(BL)的一位元線電壓是介於1V與5V之間。源極線(SL)和第二導電區(PW2)是接地。施加在抹除線(EL)和第四導電區(PW3)的一抹除線電壓是介於0V與5V之間。另外，施加在N型井930(第三導電區)的一第二井電壓是介於 0V與5V之間，以防止第一導電區(PW1)、第二導電區(PW2)、第四導電區(PW3)和N型井930之間產生順向偏壓。透過耦合裝置1000的電容性耦合，控制線電壓的部份電位(例如9/10)會耦合於浮動閘極900。當非揮發記憶單元90被抹除後，浮動閘極900的電位將足以開啟第一浮動閘極電晶體1010。由於位元線電壓是施加在位元線(BL)，且源極線(SL)和第二導電區(PW2)是接地，所以讀取電流會流經第一浮動閘極電晶體1010，藉以偵測出一正邏輯狀態。當非揮發記憶單元90被寫入後，注入浮動閘極900的電子會足以抵償或明顯低於部份耦合於浮動閘極900的控制線電壓，所以第一浮動閘極電晶體1010可保持關閉，或是些微開啟使得讀取電流低於非揮發記憶單元90於抹除操作可偵測到的讀取電流。如此，偵測到較低的讀取電流會指示出一負邏輯狀態。但本發明並不受限於較高的讀取電流會指示出正邏輯狀態，以及較低的讀取電流會指示出負邏輯狀態。在本發明的其他實施例中，較高的讀取電流亦可用於指示負邏輯狀態，而較低的讀取電流亦可用於指示正邏輯狀態。

請參照第12圖，第12圖是為說明第9圖與第10圖的非揮發記憶單元90的寫入抑制操作的波形示意圖。第12圖的波形示意圖顯示施加在控制線(CL)和第一導電區(PW1)的一控制線電壓、施加在字元線(WL)的一字元線電壓、施加在選擇閘極(SG)的一選擇閘極電壓、施加在抹除線(EL)和第四導電區(PW3)的一抹除線電壓、施加在位元線(BL)的一位元線電壓、施加在源極線(SL)的一源極線電壓、施加在第二導電區(PW2)的一第一井電壓、施加在N型井930的一第二井電壓以及第一浮動閘極電晶體1010的一通道(Channel)電壓，其中通道(Channel)電壓是於寫入抑制操作的第三時間(t3)至第四時間(t4)被提升。如第12圖所示，通道(Channel)電壓在第二時間(t2)至第三時間(t3)時達到第六電壓(V6)。由第三時間(t3)至第四時間(t4)時，控制線電壓是在一第一電壓(V1)、選擇閘極電壓是在一第二電壓(V2)、抹除線電壓是在一第三電壓(V3)、位元線電壓是在一第四電壓(V4)以及通道(Channel)電壓是在一第五電壓(V5)。在寫入抑制操作中，第一電壓V1到第六電壓V6是被設定為V1V3>V5>V4V2>V6。在寫入操作中，第一電壓V1到第六電壓V6是被設定為V1V3V2>V4=V5=V60V。舉例來說，如第11圖所示，在寫入抑制操作中，控制線電壓是介於5V與20V之間、字元線電壓是介於0V與5V之間、選擇閘極電壓是介於1V與5V之間、抹除線電壓是介於5V與20V之間、位元線電壓是介於1V與5V之間、源極線電壓是介於0V與5V之間、第二井電壓是介於5V與20V之間以及第一井電壓是為0V。

請參照第13圖和第14圖。第13圖是為本發明另一實施例說明非揮發性記憶單元130的示意圖，和第14圖是為說明第13圖中非揮發性記憶單元130的電路圖的示意圖。如第13圖所示，非揮發記憶單元130包含一浮動閘極(FG)1300、一字元線(WL)1371、一選擇閘極(SG)1372、一控制線(CL)、一源極線(SL)以及一位元線(BL)，其中當非揮發性記憶單元130的周遭記憶單元被寫入時，採用選擇閘極(SG)1372可達到寫入抑制的能力。以一P型(一第一導電類型) 基底為例，亦即非揮發記憶單元130是形成於一N型井1330(一第二導電類型的一第三導電區)，其中N型井1330是形成於P型基底。非揮發記憶單元130另包含第一、第二、第三、第四、第五和第六擴散區1321、1322、1361、1362、1363和1364。浮動閘極(FG)1300包含一第一閘極部1301，形成於第一擴散區1321及第二擴散區1322之間，及一第二閘極部1302形成於第四擴散區1362及第五擴散區1363之間。如第13圖所示，非揮發記憶單元130和非揮發記憶單元90的差別在於非揮發記憶單元130並不包含第二浮動閘極電晶體1020和第四導電區(PW3)。另外，非揮發記憶單元130的其餘架構和非揮發記憶單元90相同，在此不再贅述。

請參考第13圖及第14圖，第一閘極部1301和控制線(CL)形成一耦合裝置1400。第二閘極部1302可和第四及第五型擴散區1362、1363形成一第一浮動閘極電晶體1410。字元線(WL)1371可與第三及第四型擴散區1361、1362形成一第一選擇電晶體1430。選擇閘極(SG)1372可和第五及第六型擴散區1363、1364形成一第二選擇電晶體1440。源極線(SL)可電連接於第三擴散區1361，且是第一選擇電晶體1430的源極擴散區。位元線(BL)可電連接於第六擴散區1364，且是第二選擇電晶體1440的汲極擴散區。第四擴散區1362可同時作為第一浮動閘極電晶體1410的源極擴散區與第一選擇電晶體1430的汲極擴散區。第五擴散區1363可同時作為第一浮動閘極電晶體1410的汲極擴散區與第二選擇電晶體1440的源極擴散區。

請參考第15圖，第15圖是為說明第13圖與第14圖的非揮發記憶單元130的寫入、抹除、讀取和寫入抑制操作的一實施例的示意圖。在一寫入操作中，施加在控制線(CL)和第一導電區(PW1)的一控制線電壓是介於5V與20V之間。源極線(SL)、位元線(BL)和第二導電區(PW2)是接地。施加在字元線(WL)的一字元線電壓是介於0V與5V之間。施加在選擇閘極(SG)的一選擇閘極電壓是介於1V與5V之間。另外，施加在N型井1330(第三導電區)的一第二井電壓是介於5V與20V之間，以防止第一導電區(PW1)、第二導電區(PW2)和N型井1330之間產生順向偏壓。在寫入操作中，控制線電壓可根據耦合裝置1400與第一浮動閘極電晶體1410的面積比例透過耦合裝置1400耦合至浮動閘極1300。舉例來說，如果控制線電壓是等於10V，耦合裝置1400與第一浮動閘極電晶體1410的面積比例是9：1，則浮動閘極1300的電位是9V(10V X 0.9)。在寫入操作中，第一浮動閘極電晶體1410會發生傅勒-諾德翰穿隧注入。

在一抹除操作中，施加在字元線(WL)的一字元線電壓、施加在選擇閘極(SG)的一選擇閘極電壓、施加在源極線(SL)的一源極線電壓、施加在位元線(BL)的一位元線電壓以及施加在第二導電區(PW2)的一第一井電壓是介於5V與20V之間。控制線(CL)和第一導電區(PW1)是接地。另外，施加在N型井1330(第三導電區)的一第二井電壓是介於5V與20V之間，以防止第一導電區(PW1)、第二導電區(PW2)和N型井1330之間產生順向偏壓。在抹除操作中，當控制線(CL)和第一導電區(PW1)是接地時，在第一浮動閘極電晶體1410會發生傅勒-諾德翰電子穿隧射出。如此，儲存在浮動閘極1300的電子會由浮動閘極1300射出。

在一讀取操作中，施加在控制線(CL)和第一導電區(PW1)的一控制線電壓是介於0V與5V之間、施加在字元線(WL)的一字元線電壓是介於1V與5V之間，施加在選擇閘極(SG)的一選擇閘極電壓是介於1V與5V之間以及施加在位元線(BL)的一位元線電壓是介於1V與5V之間。源極線(SL)和第二導電區(PW2)是接地。另外，施加在N型井1330(第三導電區)的一第二井電壓是介於0V與5V之間，以防止第一導電區(PW1)、第二導電區(PW2)和N型井1330之間產生順向偏壓。透過耦合裝置1400的電容性耦合，控制線電壓的部份電位(例如9/10)會耦合於浮動閘極1300。當非揮發記憶單元130被抹除後，浮動閘極1300的電位將足以開啟第一浮動閘極電晶體1410。由於位元線電壓是施加在位元線(BL)，且源極線(SL)和第二導電區(PW2)是接地，所以讀取電流會流經第一浮動閘極電晶體1410，藉以偵測出一正邏輯狀態。當非揮發記憶單元130被寫入後，注入浮動閘極1300的電子會足以抵償或明顯低於部份耦合於浮動閘極1300的控制線電壓，所以第一浮動閘極電晶體1410可保持關閉，或是些微開啟使得讀取電流低於非揮發記憶單元130於抹除操作可偵測到的讀取電流。如此，偵測到較低的讀取電流會指示出一負邏輯狀態。

請參照第16圖，第16圖是為說明第13圖與第14圖的非揮發記憶單元130的寫入抑制操作的波形示意圖。第16圖的波形示意圖顯示施加在控制線(CL)和第一導電區(PW1)的一控制線電壓、施加在字元線(WL)的一字元線電壓、施加在選擇閘極(SG)的一選擇閘極電壓、施加在位元線(BL)的一位元線電壓、施加在源極線(SL)的一源極線電壓、施加在第二導電區(PW2)的一第一井電壓、施加在N型井1330的一第二井電壓以及第一浮動閘極電晶體1410的一通道(Channel)電壓，其中通道(Channel)電壓是於寫入抑制操作的第三時間(t3)至第四時間(t4)被提升。如第15圖所示，通道(Channel)電壓在第二時間(t2)至第三時間(t3)時達到第六電壓(V6)。由第三時間(t3)至第四時間(t4)時，控制線電壓是在一第一電壓(V1)、選擇閘極電壓是在一第二電壓(V2)、位元線電壓是在一第四電壓(V4)以及通道(Channel)電壓是在一第五電壓(V5)。在寫入抑制操作中，第一電壓V1到第六電壓V6是被設定為V1>V5>V4V2>V6。在寫入操作中，第一電壓V1到第六電壓V6是被設定為V1V2>V4=V5=V60V。舉例來說，如第15圖所示，在寫入抑制操作中，控制線電壓是介於5V與20V之間、字元線電壓是介於0V與5V之間、選擇閘極電壓是介於1V與5V之間、位元線電壓是介於1V與5V之間、源極線電壓是介於0V與5V之間、第二井電壓是介於5V與20V之間以及第一井電壓是為0V。

綜上所述，上述非揮發記憶單元20、40、90和130與一般互補金氧半導體製程完全相容，且僅需要較小的佈局區域，並能在不降低循環次數下展現良好的寫入與抹除速度、耐用性與資料保存性。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

20、40、90、130‧‧‧非揮發性記憶單元

200、FG、400、900、1300‧‧‧浮動閘極

201、401、901、1301‧‧‧第一閘極部

202、402、902、1302‧‧‧第二閘極部

221、421、921、1321‧‧‧第一擴散區

222、422、922、1322‧‧‧第二擴散區

261、461、961、1361‧‧‧第三擴散區

262、464、964、1364‧‧‧第六擴散區

271、462、962、1362‧‧‧第四擴散區

272、481、981‧‧‧第七擴散區

281、463、963、1363‧‧‧第五擴散區

282、482、982‧‧‧第八擴散區

290、WL、471、971、1371‧‧‧字元線

300、500、1000、1400‧‧‧耦合裝置

310、510‧‧‧第一N型金氧半導體電晶體

320、520‧‧‧第一P型金氧半導體電晶體

330、530‧‧‧第二N型金氧半導體電晶體

340‧‧‧第二P型金氧半導體電晶體

472、SG、972、1372‧‧‧選擇閘極

540‧‧‧第三N型金氧半導體電晶體

1010、1410‧‧‧第一浮動閘極電晶體

1020‧‧‧第二浮動閘極電晶體

1030、1430‧‧‧第一選擇電晶體

1040、1440‧‧‧第二選擇電晶體

BL‧‧‧位元線

BL1‧‧‧第一位元線

BL2‧‧‧第二位元線

CL‧‧‧控制線

channel‧‧‧通道

EL‧‧‧抹除線

NW、930、1330‧‧‧N型井

PW‧‧‧P型井

PW1‧‧‧第一導電區

PW2‧‧‧第二導電區

PW3‧‧‧第四導電區

SL1‧‧‧第一源極線

SL2‧‧‧第二源極線

SL‧‧‧源極線

T₁‧‧‧第一P型金氧半導體電晶體

T₂‧‧‧第二P型金氧半導體電晶體

T₃‧‧‧第一N型金氧半導體電晶體

T₄‧‧‧第二N型金氧半導體電晶體

t1‧‧‧第一時間

t2‧‧‧第二時間

t3‧‧‧第三時間

t4‧‧‧第四時間

t5‧‧‧第五時間

t6‧‧‧第六時間

V_SG‧‧‧控制電壓

V_SL‧‧‧選擇線電壓

V_BL1‧‧‧第一位元線電壓

V_BL2‧‧‧第二位元線電壓

V1‧‧‧第一電壓

V2‧‧‧第二電壓

V3‧‧‧第三電壓

V4‧‧‧第四電壓

V5‧‧‧第五電壓

V6‧‧‧第六電壓

第1圖是為美國專利第7,209,392號中的非揮發性記憶單元的示意圖。

第2圖是為本發明的一實施例說明非揮發性記憶單元的示意圖。

第3圖是為說明第2圖中非揮發性記憶單元的電路圖的示意圖。

第4圖是為本發明另一實施例說明非揮發性記憶單元的示意圖。

第5圖是為說明第4圖中非揮發性記憶單元的電路圖的示意圖。

第6圖是為說明第2圖與第3圖的非揮發記憶單元之寫入、抹除與讀取電壓的一實施例的示意圖。

第7圖是為說明第4與第5圖非揮發記憶單元的寫入、抹除、讀取電壓與寫入抑制操作的一實施例的示意圖。

第8圖是為說明第4圖與第5圖的非揮發記憶單元的寫入抑制操作的波形示意圖。

第9圖是為本發明另一實施例說明非揮發性記憶單元的示意圖。

第10圖是為說明第9圖中非揮發性記憶單元的電路圖的示意圖。

第11圖是為說明第9圖與第10圖的非揮發記憶單元的寫入、抹除、讀取和寫入抑制操作的一實施例的示意圖。

第12圖是為說明第9圖與第10圖的非揮發記憶單元的寫入抑制操作的波形示意圖。

第13圖是為本發明另一實施例說明非揮發性記憶單元的示意圖。

第14圖是為說明第13圖中非揮發性記憶單元的電路圖的示意圖。

第15圖是為說明第13圖與第14圖的非揮發記憶單元的寫入、抹除、讀取和寫入抑制操作的一實施例的示意圖。

第16圖是為說明第13圖與第14圖的非揮發記憶單元的寫入抑制操作的波形示意圖。

90‧‧‧非揮發性記憶單元

900、FG‧‧‧浮動閘極

901‧‧‧第一閘極部

902‧‧‧第二閘極部

921‧‧‧第一擴散區

922‧‧‧第二擴散區

930‧‧‧N型井

961‧‧‧第三擴散區

962‧‧‧第四擴散區

963‧‧‧第五擴散區

964‧‧‧第六擴散區

971、WL‧‧‧字元線

972、SG‧‧‧選擇閘極

981‧‧‧第七擴散區

982‧‧‧第八擴散區