JPH09331030A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH09331030A
JPH09331030A JP14961596A JP14961596A JPH09331030A JP H09331030 A JPH09331030 A JP H09331030A JP 14961596 A JP14961596 A JP 14961596A JP 14961596 A JP14961596 A JP 14961596A JP H09331030 A JPH09331030 A JP H09331030A
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泰裕 堀田
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武 野島
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    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G11C17/126—Virtual ground arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices

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  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

(57)【要約】 【課題】 階層ビット線方式のＲＯＭ１０１において、
メモリセルアレイの面積の縮小、及びアクセスマージン
の増加を図る。 【解決手段】 バンク選択用トランジスタＢＴ１Ｂを、
隣接するバンク領域ＢＡＮＫ１及びＢＡＮＫ２で共用す
ると共に、該バンク選択用トランジスタＢＴ１Ｂを、副
ビット線ＳＡ５Ａ及ＳＡ５Ｂと主ビット線ＭＢ１とを接
続するための補助導電領域ＢＢ１の、該ビット線と平行
な辺に沿って配置した。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体記憶装置に
関し、特にビット線として、主ビット線と副ビット線と
を有する階層ビット線方式のＲＯＭのメモリセルアレイ
の構成に関するものである。
【０００２】
【従来の技術】従来の読み出し専用半導体記憶装置（Ｒ
ＯＭ）としては、特開平６−１０４４０６号公報に開示
されているように、階層ビット線方式のＲＯＭがある。
【０００３】図３はこのようなＲＯＭの等価回路を示す
図、図９はその基板上でのレイアウトパターンを示す図
である。
【０００４】図において、２００は階層ビット線方式の
ＲＯＭであり、第１導電型の半導体基板２００ａを備
え、該半導体基板２００ａの所定の表面領域は複数のブ
ロックに区分されており、各ブロックに対応してバンク
領域ＢＡＮＫ０，ＢＡＮＫ１，ＢＡＮＫ２，・・・が設
けられている。
【０００５】例えば、上記バンク領域ＢＡＮＫ１は、該
半導体基板２００ａ上に形成された第２導電型の拡散層
からなる複数の副ビット線ＳＢ１Ａ〜ＳＢ７Ａと、これ
に交差して配線されるポリシリコンからなる複数のワー
ド線ＷＬ１Ａ，ＷＬ２Ａ，・・・ＷＬ３２Ａと、隣接す
る副ビット線間に構成され、ワード線をゲート電極とす
るメモリセルとを有している。ここでメモリセルＭ１〜
Ｍ７は、ワード線ＷＬ２Ａをゲート電極とするものであ
る。
【０００６】上記バンク領域ＢＡＮＫ１は、副ビット線
の一端側に配置された、副ビット線と同じ導電型の補助
導電領域ＢＢ１１，ＢＢ１２と、副ビット線の他端側に
配置された、副ビット線と同じ導電型の補助導電領域Ｂ
Ｂ２１，ＢＢ２２と、補助導電領域と副ビット線間に構
成されるバンク選択トランジスタ（バンクセル）と、該
バンクセルのゲート電極となるポリシリコンからなるバ
ンク選択線とを有している。ここでは、副ビット線ＳＢ
２Ａの他端側部分と、該補助導電領域ＢＢ２１との間に
はバンクセルＢＴ３Ａが形成され、副ビット線ＳＢ３Ａ
の一端側部分と、該補助導電領域ＢＢ１１との間にはバ
ンクセルＢＴ２Ａが形成されており、副ビット線ＳＢ５
Ａの一端側部分と、該補助導電領域ＢＢ１１との間には
バンクセルＢＴ１Ａが形成され、副ビット線ＳＢ４Ａの
他端側部分と、該補助導電領域ＢＢ２２との間にはバン
クセルＢＴ４Ａが形成されている。また上記ワード線と
平行に配置されるバンク選択線ＢＳ１Ａ〜ＢＳ４Ａは、
上記各バンクセルＢＴ１Ａ〜バンクセルＢＴ４Ａのゲー
トとなっている。
【０００７】上記各補助導電領域ＢＢ１１，ＢＢ１２
は、それぞれコンタクトホールＣＣ１１，ＣＣ１２を介
して、金属配線である主ビット線ＭＢ１，ＭＢ２に接続
され、上記各補助導電領域ＢＢ２１，ＢＢ２２は、それ
ぞれコンタクトホールＣＣ２１，ＣＣ２２を介して、金
属配線である主グランド線ＭＧ１，ＭＧ２に接続されて
いる。
【０００８】また、上記バンク領域ＢＡＮＫ２は、該半
導体基板２００ａ上に形成された第２導電型の拡散層か
らなる複数の副ビット線ＳＢ１Ｂ〜ＳＢ７Ｂと、これに
交差して配線されるポリシリコンからなる複数のワード
線ＷＬ１Ｂ，・・・と、隣接する副ビット線間に構成さ
れ、ワード線をゲート電極とするメモリセルＭとを有し
ている。
【０００９】また、上記バンク領域ＢＡＮＫ２は、副ビ
ット線ＳＢ１Ｂ〜ＳＢ７Ｂの他端側に配置された、副ビ
ット線と同じ導電型の補助導電領域ＢＢ１１，ＢＢ１２
を、上記バンク領域ＢＡＮＫ１との間で共有している。
ここでは、副ビット線ＳＢ３Ｂの他端側部分と、該補助
導電領域ＢＢ１１との間にはバンクセルＢＴ２Ｂが形成
され、副ビット線ＳＢ５Ｂの一端側部分と、該補助導電
領域ＢＢ１１との間にはバンクセルＢＴ１Ｂが形成され
ている。また上記ワード線と平行に配置されるバンク選
択線ＢＳ１Ｂ，ＢＳ２Ｂは、上記各バンクセルＢＴ１
Ｂ，バンクセルＢＴ２Ｂのゲートとなっている。
【００１０】また、バンク領域ＢＡＮＫ０も上記バンク
領域ＢＡＮＫ１及びＢＡＮＫ２と同様、複数の副ビット
線、複数のワード線、複数のバンク選択線を有し、さら
に補助導電領域ＢＢ２１，ＢＢ２２を、上記バンク領域
ＢＡＮＫ１との間で共有している。
【００１１】次に動作について簡単に説明する。なお、
以下の説明では、半導体基板の導電型はＰ型、副ビット
線及び補助導電領域の導電型はＮ+型であるとして説明
する。バンク選択線またはワード線の電位を高レベルと
することにより当該バンク選択線またはワード線をゲー
ト電極とするメモリセル又はバンクセルは選択される。
【００１２】ここで、メモリセルの閾値はゲート領域に
打ち込まれるボロンイオンの注入量により設定すること
ができる。イオン注入を行ったメモリセルでは閾値電圧
が高くなる。従って、イオン注入量を所定の注入量とす
ることにより、メモリセルは、ゲート電位を高レベルと
してもオフ状態を維持するオフセルとなる。また、上記
イオン注入を行わないメモリセル又はバンクセルは、ゲ
ート電位を高レベルとするとオン状態となるオンセルと
なる。
【００１３】バンク選択線の配置領域のうちの、バンク
セルを構成しない部分ＢＡＲは、イオン注入により、バ
ンク選択線の電位に関係なくオフ状態となるように設定
しておく。
【００１４】一のバンク領域に含まれる一のメモリセル
の選択は、当該メモリセルのゲート電極となるワード線
を高レベルとし、かつ、該メモリセルのソース及びドレ
インに接続されている副ビット線につながるバンクセル
のゲート電極であるバンク選択線を高レベルにすること
により行う。
【００１５】例えば、バンク領域ＢＡＮＫ１におけるメ
モリセルＭ４を選択する場合、ワード線ＷＬ２Ａ、バン
ク選択線ＢＳ１Ａ，ＢＳ４Ａを高レベルとし、バンクセ
ルＢＴ１Ａ，ＢＴ４Ａを選択する。これにより、当該副
ビット線ＳＢ５Ａ，ＳＢ４ＡはコンタクトホールＣ１
１，Ｃ２２を介して、主ビット線ＭＢ１，主グランド線
ＭＧ２に接続される。このとき、主グランド線ＭＧ２は
ＧＮＤに接続され、主ビット線ＭＢ１はデータ線に接続
されて、メモリセルの情報が読み出される。
【００１６】
【発明が解決しようとする課題】階層ビット線方式で
は、一のメモリセルを読み出す場合、当該メモリセルが
属するバンクのバンク選択線により所定のバンクセル及
びワード線を選択することによりメモリセルを選択す
る。従来、バンクセルは副ビット線毎に設けられてお
り、共通の補助導電領域に接続するバンクセルの数だけ
バンク選択線が必要であり、メモリセルアレイに占める
面積が大きくなる。また副ビット線と主ビット線はバン
クセルを介して接続されるためバンクセルのゲート幅を
小さくするとビット線電流が減少し、読み出し時間が増
大する。そのためバンクセルのゲート幅は可能な限り大
きくする必要があるが、ゲート幅の増加はバンク領域の
高さの増加、即ちメモリセルアレイの面積増加を招く。
【００１７】つまりバンクセルのゲート幅を拡大するこ
とによりビット線電流を増やすことができ、メモリセル
の読みだしマージンの拡大を図ることができるが、従来
の構成ではメモリアレイの面積の増加を招いた。
【００１８】本発明は上記のような問題点を解決するた
めになされたもので、バンク選択線の本数をへらし、こ
れがメモリセルアレイに占める面積を低減することがで
きる半導体記憶装置を得ることを目的としている。
【００１９】また、本発明は、バンクセルのゲート幅を
拡大してもメモリセルアレイ面積が低減できる半導体記
憶装置を得ることを目的としている。
【００２０】
【課題を解決するための手段】この発明（請求項１）に
係る半導体記憶装置は、複数のブロックに分割されたも
のである。この半導体記憶装置における該各ブロックに
対応するバンク領域は、複数の副ビット線と、マトリク
ス状に配列された複数のメモリトランジスタからなり、
該メモリトランジスタのドレイン又はソースが該副ビッ
ト線に接続されたメモリセルアレイと、該メモリトラン
ジスタのゲートに接続され、該副ビット線と交差した複
数のワード線と、該副ビット線に接続され、該メモリセ
ルアレイの、該副ビット線の端部側に配置されたバンク
選択トランジスタと、該バンク選択トランジスタのゲー
トに接続され、該ワード線に略平行に配線された複数の
バンク選択線と、該副ビット線に該バンク選択トランジ
スタを介して接続される補助導電領域とを備えている。
【００２１】該バンク領域は、隣接するもの同士が該補
助導電領域を共用するよう繰り返し配置されており、隣
接する該バンク領域間では、該補助導電領域を共用する
副ビット線がその対向端にて接続されている。そのこと
により上記目的が達成される。
【００２２】この発明（請求項２）は、請求項１記載の
半導体記憶装置において、前記互いに接続された副ビッ
ト線と補助導電領域との間のバンク選択トランジスタ
を、該互いに接続された副ビット線により共用するもの
である。
【００２３】この発明（請求項３）は、第１導電型の半
導体基板を備え、該半導体基板を複数のブロックに分割
したものである。この半導体記憶装置における該各ブロ
ックに対応するバンク領域は、該半導体基板の表面部分
に互いに一定の間隔を隔てて平行に配置され、第２導電
型の複数列の導電領域からなる副ビット線と、該副ビッ
ト線の端部に配置された、第２導電型の複数の補助導電
領域と、該副ビット線と交差するよう該半導体基板上に
互いに平行に配列された複数のワード線と、該副ビット
線の端部と該補助導電領域とに跨って配置されるバンク
選択線と、該副ビット線及び該補助導電領域上に配列さ
れてそれぞれ該補助導電領域に電気的に接続される導電
線である主ビット線とを有している。
【００２４】該バンク領域は、隣接するもの同士が該補
助導電領域を共用するよう繰り返し配置されており、該
１つの補助導電領域に接続される、第１のバンク領域内
における副ビット線の内の１列又は２列の副ビット線の
端部が延長され、該端部が該第１のバンク領域に隣接す
る第２のバンク領域内における、該１つの補助導電領域
に接続される１列または２列の副ビット線の一端と接続
されている。そのことにより上記目的が達成される。
【００２５】この発明（請求項４）は、請求項３記載の
半導体記憶装置において、前記一端同士が接続されてい
る副ビット線と、前記１つの補助導電領域とに跨って配
置されているバンク選択線を、該隣接する第１及び第２
のバンク領域で共有するものである。
【００２６】この発明（請求項５）は、請求項１ないし
４のいずれかに記載の半導体記憶装置において、前記隣
り合う両副ビット線の一方を、その一端がバンク選択ト
ランジスタを介して補助導電領域と接続されたものと
し、該両副ビット線の他方を、該一方の副ビット線とは
反対側の端がバンク選択トランジスタを介して補助導電
領域に接続されたものとしたものである。
【００２７】この発明（請求項６）は、請求項２ないし
５のいずれかに記載の半導体記憶装置において、隣接す
るバンク領域間で共有されるバンク選択線と補助導電領
域を介して対向する、単一のバンク領域に対応するバン
ク選択線を有し、このバンク選択線をゲート電極とする
バンク選択トランジスタを、該補助導電領域の、ワード
線と平行な辺に沿って構成したものである。
【００２８】この発明（請求項７）は、請求項２ないし
５のいずれかに記載の半導体記憶装置において、隣接す
るバンク領域間で共有されるバンク選択線をゲート電極
とするバンク選択トランジスタを、前記補助導電領域
の、前記副ビット線と平行な辺に沿って配置し、単一の
バンク領域に対応するバンク選択線をゲート電極とする
バンク選択トランジスタを、該補助導電領域の、前記ワ
ード線と平行な辺に沿って配置したものである。
【００２９】この発明（請求項８）は、請求項１ないし
７のいずれかに記載の半導体記憶装置において、同一補
助導電領域に接続されるバンク選択トランジスタを、そ
の実効ゲート幅が等しい構造としたものである。
【００３０】この発明（請求項９）に係る半導体記憶装
置は、第１導電型の半導体基板を備え、該半導体基板を
複数のブロックに分割したものである。この半導体記憶
装置における該各ブロックに対応するバンク領域は、該
半導体基板の表面部分に互いに一定の間隔を空けて平行
に配置される複数列の第２導電型の導電領域からなる副
ビット線と、マトリクス状に配列された複数のメモリト
ランジスタからなり、該メモリトランジスタのドレイン
又はソースが該副ビット線に接続されたメモリセルアレ
イと、該メモリトランジスタのゲートに接続され、該副
ビット線と交差して該半導体基板上に互いに平行に配列
された複数本のワード線と、該副ビット線の端部に配置
された第２導電型の複数の補助導電領域と、該副ビット
線の端部と該補助導電領域との間に配置されるバンク選
択トランジスタと、該バンク選択トランジスタのゲート
に接続され、該ワード線に略平行に配線された複数のバ
ンク選択線と、該副ビット線及び補助導電領域上に配列
され、それぞれ該補助導電領域に電気的に接続される導
電線である主ビット線とを備えている。
【００３１】該バンク領域はその隣接するもの同士が該
補補助導電領域を共用するよう繰り返し配置されてお
り、該補助導電領域を共用する、隣接する２つのバンク
領域では、一方のバンク領域の副ビット線と他方のバン
ク領域の副ビット線とが一端にて接続されており、該一
端にて接続されている両副ビット線からなる副ビット線
対と補助導電領域との間には、該隣接する２つのバンク
領域でもって共有するバンク選択トランジスタが設けら
れており、１つの補助導電領域には、該副ビット線対が
２組だけ該共有されたバンク選択トランジスタを介して
接続されている。そのことにより上記目的が達成され
る。
【００３２】この発明（請求項１０）は、請求項９記載
の半導体記憶装置において、隣接する副ビット線に挟ま
れたメモリセル列の所定列毎に設けられた、メモリセル
の導通を禁止する分離帯を有するものである。
【００３３】該分離帯に挟まれた、１つのバンク領域に
おける一端側の補助導電領域は、このバンク領域とその
一端側でこれに隣接するバンク領域とにより共有され、
前記バンク選択トランジスタを共有する副ビット線対が
二対接続されているものであり、該分離帯に挟まれた、
１つのバンク領域における他端側の補助導電領域は、こ
のバンク領域とその他端側でこれに隣接する他のバンク
領域とにより共有され、前記バンク選択トランジスタを
共有する副ビット線対が二対接続されるものである。
【００３４】この発明（請求項１１）に係る半導体記憶
装置は、第１導電型の半導体基板を備え、該半導体基板
を複数のブロックに分割したものである。この半導体記
憶装置における該各ブロックに対応するバンク領域は、
該半導体基板の表面部分に互いに一定の間隔を空けて平
行に配置される複数列の第２導電型の導電領域からなる
副ビット線と、マトリクス状に配列された複数のメモリ
トランジスタからなり、該メモリトランジスタのドレイ
ン又はソースが該副ビット線に接続されたメモリセルア
レイと、該メモリトランジスタのゲートに接続され、該
副ビット線と交差して該半導体基板上に互いに平行に配
列された複数本のワード線と、該副ビット線の端部に配
置された第２導電型の複数の補助導電領域と、該副ビッ
ト線の端部と該補助導電領域との間に跨って配置される
バンク選択トランジスタと、該バンク選択トランジスタ
のゲートに接続され、該ワード線に略平行に配線された
複数のバンク選択線と、該副ビット線及び補助導電領域
上に配列され、それぞれ該補助導電領域に電気的に接続
される導電線である主ビット線とを備えている。
【００３５】該バンク領域は、隣接するもの同士が該補
助導電領域を共有するよう繰り返し配置されており、隣
接する副ビット線に挟まれたメモリセル列の所定列毎に
メモリセルの導通を禁止する分離帯が設けられており、
該分離帯に挟まれた１つのバンク領域における一端側の
補助導電領域は、このバンク領域とその一端側でこれに
隣接する他のバンク領域とにより共用され、該バンク選
択トランジスタを共有する副ビット線対が二対接続され
ているものである。該分離帯に挟まれた１つのバンク領
域における他端側の補助導電領域は、このバンク領域と
その他端側でこれに隣接する他のバンク領域とにより共
用され、該バンク選択トランジスタを共有する２つの副
ビット線からなる副ビット線対が二対接続されるととも
に、該隣接するバンク領域間で対をなす、専用のバンク
選択トランジスタを有する副ビット線が、一対接続され
ているものである。そのことにより上記目的が達成され
る。
【００３６】この発明（請求項１２）は、請求項９ない
し１１のいずれかに記載の半導体記憶装置において、同
一のバンク領域における、隣接する副ビット線にバンク
選択トランジスタを介して接続される２つの補助導電領
域の一方を、該バンク領域の一端側に配置し、該２つの
補助導電領域の他方は、該バンク領域の他端側に配置し
たものである。
【００３７】この発明（請求項１３）は、請求項９ない
し１２のいずれかに記載の半導体記憶装置において、同
一の補助導電領域に接続される２つのバンク選択トラン
ジスタのゲート電極をなす各バンク選択線を、それぞれ
該補助導電領域と主ビット線を接続するコンタクトホー
ルを挟んで対向するよう、隣接する別のバンク領域に配
置したものである。
【００３８】以下本発明の作用について説明する。
【００３９】この発明（請求項１，２，３）において
は、隣接するバンク領域間で、補助導電領域やバンクセ
ル（バンク選択トランジスタ）を共有するから、バンク
セル及びバンク選択線を減らすことができる。これによ
り階層ビット線方式のＲＯＭにおいてバンクセルによる
ビット線電流の減少を抑えつつ、メモリセルアレイの面
積の減少を図ることができる。
【００４０】更に共有するバンクセルを、副ビット線と
主ビット線を接続するためのコンタクトホールを有する
補助導電領域の、ビット線と平行な辺に沿って配置する
ことにより、容易にバングセルのゲート幅の増加を図る
ことができる。
【００４１】この発明（請求項４）においては、バンク
選択線を、隣接するバンク領域により共有するので、バ
ンク選択線の削減により、メモリセルアレイの面積の減
少を図ることができる。
【００４２】この発明（請求項５）においては、隣接す
る２つの副ビット線の一方についてはその一端側をバン
クセルを介して補助導電領域に接続し、該両副ビット線
の他方については、その他端をバンクセルを介して補助
導電領域に接続するようにしたので、バンク選択トラン
ジスタを面積効率よく配置できる。
【００４３】この発明（請求項６，７）においては、共
有するバンクセルを、副ビット線と主ビット線を接続す
るための補助導電領域の、ビット線と平行な辺、あるい
はビット線と垂直な辺に沿って配置するので、容易にバ
ングセルのゲート幅の増加を図ることができる。
【００４４】この発明（請求項８）においては、同一補
助導電領域に接続されるバンクセルの実効ゲート幅を同
一としたので、選択されたバンクセルに拘わらずビット
線電流を等しくでき、これにより読み出し時間のマージ
ンを増大できる。
【００４５】この発明（請求項９，１１）においては、
隣接するバンク領域間でバンクセルを共有するので、バ
ンクセル及びバンク選択線を減らすことができる。ま
た、１つの補助導電領域には、隣接するバンク領域の間
で対をなす副ビット線対を２対接続するので、効率よく
バンクセルを共有できる。つまり、１つの補助導電領域
で共有する副ビット線対は最大２つ（補助導電領域の両
側に位置する副ビット線対）であり、それ以上の副ビッ
ト線を１つの補助導電領域に接続する場合は、隣接する
バンク領域間でバンクセルを共有することができない。
従って、１つの補助導電領域に２つの副ビット線対を接
続する構成が最もレイアウト上効率がよい。
【００４６】この発明（請求項１０，１１）において
は、隣接する副ビット線に挟まれたメモリセル列の所定
列毎に、メモリセルの導通を禁止する分離帯を設けたの
で、１つのワード線に沿って連続して並ぶ複数のメモリ
セルがオンセルである場合、これらを介して、選択され
た副ビット線間で生ずるリーク電流を阻止することが可
能となり、読み出しマージンの向上を図ることができ
る。
【００４７】この発明（請求項１２）においては、同一
のバンク領域における隣接する副ビット線に接続される
補助導電領域を、該バンク領域の相対向する両側辺部分
に配置しているので、メモリセルアレイのレイアウトパ
ターンを面積効率のよいものとできる。
【００４８】この発明（請求項１３）においては、同一
の補助導電領域に接続される、バンク選択トランジスタ
を共有する２つのバンク選択線を、それぞれ補助導電領
域と主ビット線とを接続するコンタクトホールを挟んで
別のバンク領域に位置するように配置しているので、メ
モリセルアレイのレイアウトパターンを面積効率のよい
ものとできる。
【００４９】
【発明の実施の形態】
（実施形態１）図１は本発明の実施形態１による半導体
記憶装置の等価回路を示す図、図４は該半導体記憶装置
を構成する各層のレイアウトパターンを示す図である。
なお、この実施形態１は、請求項１〜５に対応してい
る。
【００５０】図において、１０１は本実施形態１の階層
ビット線方式のＲＯＭであり、Ｐ型半導体基板２００ａ
を備え、該半導体基板２００ａの所定の表面領域は複数
のブロックに区分されており、各ブロックに対応してバ
ンク領域ＢＡＮＫ０，ＢＡＮＫ１，ＢＡＮＫ２，・・・
が設けられている。
【００５１】例えば、上記バンク領域ＢＡＮＫ１は、Ｐ
型半導体基板２００ａ上に形成されたＮ+型拡散層から
なる複数の副ビット線ＳＢ１Ａ〜ＳＢ７Ａと、これに交
差して配置されるポリシリコン層からなる複数のワード
線ＷＬ１Ａ〜ＷＬ３２Ａと、該副ビット線間に構成さ
れ、ワード線をゲート電極とするメモリセルＭ１〜Ｍ
７，Ｍとを有している。
【００５２】また、上記バンク領域ＢＡＮＫ１は、副ビ
ット線の一端側に配置された、副ビット線と同一導電型
の補助導電領域ＢＢ１１，ＢＢ１２、副ビット線の他端
側に配置された、副ビット線と同一導電型の補助導電領
域ＢＢ２１，ＢＢ２２と、該補助導電領域ＢＢ１１と副
ビット線ＳＢ３Ａとの間に構成されるバンクセルＢＴ２
Ａと、補助導電領域ＢＢ２１と副ビット線ＳＢ２Ａとの
間に構成されるバンクセルＢＴ３Ａと、補助導電領域Ｂ
Ｂ２２と副ビット線ＳＢ４Ａとの間に構成されるバンク
セルＢＴ４Ａと、該バンクセルのゲート電極となるポリ
シリコンからなるバンク選択線ＢＳ２Ａ〜ＢＳ４Ａとを
有している。
【００５３】上記補助導電領域ＢＢ１１，ＢＢ１２はコ
ンタクトホールＣ１１，Ｃ１２を介して金属配線である
主ビット線ＭＢ１，ＭＢ２に接続され、上記補助導電領
域ＢＢ２１，ＢＢ２２はコンタクトホールＣ２１，Ｃ２
２を介して金属配線である主グランド線ＭＧ１，ＭＧ２
に接続されている。
【００５４】また、上記バンク領域ＢＡＮＫ２は、該半
導体基板２００ａ上に形成されたＮ+型拡散層からなる
複数の副ビット線ＳＢ１Ｂ〜ＳＢ７Ｂと、これに交差し
て配線されるポリシリコンからなる複数のワード線ＷＬ
１Ｂ，・・・と、隣接する副ビット線間に構成され、ワ
ード線をゲート電極とするメモリセルＭとを有してい
る。
【００５５】また、上記バンク領域ＢＡＮＫ２は、副ビ
ット線ＳＢ１Ｂ〜ＳＢ７Ｂの他端側に配置された、副ビ
ット線と同じ導電型の補助導電領域ＢＢ１１，ＢＢ１２
を、上記バンク領域ＢＡＮＫ１との間で共有している。
ここでは、副ビット線ＳＢ３Ｂの他端側部分と、該補助
導電領域ＢＢ１１との間にはバンクセルＢＴ２Ｂが形成
され、副ビット線ＳＢ５Ｂの他端側部分と、該補助導電
領域ＢＢ１１との間にはバンクセルＢＴ１Ｂが形成され
ている。また上記ワード線と平行に配置されるバンク選
択線ＢＳ１Ｂ，ＢＳ２Ｂは、上記各バンクセルＢＴ１
Ｂ，バンクセルＢＴ２Ｂのゲートとなっている。
【００５６】また、バンク領域ＢＡＮＫ０も上記バンク
領域ＢＡＮＫ１及びＢＡＮＫ２と同様、複数の副ビット
線、複数のワード線、複数のバンク選択線を有し、さら
に補助導電領域ＢＢ２１，ＢＢ２２を、上記バンク領域
ＢＡＮＫ１との間で共有している。
【００５７】以下、特長部分について詳述すると、上述
したように、隣接する第１のバンク領域ＢＡＮＫ１及び
第２のバンク領域ＢＡＮＫ２は、補助導電領域ＢＢ１
１，ＢＢ１２を共有しており、該補助導電領域に接続す
る第１のバンク領域ＢＡＮＫ１の副ビット線ＳＢｌＡ〜
ＳＢ７Ａの一つ（例えばＳＢ５Ａ）と、該副ビット線に
相対する隣接する第２のバンク領域（ＢＡＮＫ２）の副
ビット線ＳＢｌＢ〜ＳＢ７Ｂの一つ（ＳＢ５Ｂ）とは、
それぞれ延長して互いに接続されている。
【００５８】上記相接続した副ビット線ＳＢ５Ａ及びＳ
Ｂ５Ｂと、補助導電領域ＢＢ１１との間には、両副ビッ
ト線で共有するバンクセルＢＴ１Ｂが配置され、該バン
クセルＢＴ１Ｂのゲート電極となるバンク選択線ＢＳ１
Ｂは、ワード線に平行に配線されている。
【００５９】このように、隣接するバンク領域ＢＡＮＫ
１及びＢＡＮＫ２間でバングセルＢＴ１Ｂを共有するこ
とにより、バンクセル及びバンク選択線を減らすことが
できる。このバンクセルＢＴ１Ｂは、ゲート幅方向を副
ビット線と平行な方向にとり、そのゲート領域をコンタ
クトホールＣ１１を有する補助導電領域ＢＢ１１の横に
配置できるために、バンク領域の面積を増やすことなく
ゲート幅を増やすことができ、ビット線の電流の増加を
図ることができる。
【００６０】この実施形態１では、例えばメモリセルＭ
４を読み出す場合は、ワード線ＷＬ２Ａ、バンク選択線
ＢＳｌＢ，ＢＳ４Ａを高レベルとし、バンクセルＢＴ１
Ｂ，ＢＴ４Ａを選択する。これによりメモリセルＭ４の
両端につながる副ビット線ＳＢ５Ａ及びＳＢ４Ａは、コ
ンタクトホールＣ１１，Ｃ２２を介して主ビット線ＭＢ
１、主グランド線ＭＧ２に接続される。
【００６１】（実施形態２）図５は本発明の実施形態２
による半導体記憶装置を構成する各層のレイアウトパタ
ーンを示す図である。なお、この実施形態２は、請求項
６に対応している。
【００６２】図において、１０２は本実施形態２の階層
ビット線方式のＲＯＭであり、図４と同一符号は、実施
形態１のＲＯＭ１０１と同一のものを示している。
【００６３】この実施形態２では、隣接するバンク領域
ＢＡＮＫ１及びＢＡＮＫ２の間で接続されている副ビッ
ト線ＳＢ５Ａ及びＳＢ５Ｂが、共通のバンクセルＢＴ１
Ｂを介して接続される補助導電領域ＢＢ１１について
は、該補助導電領域ＢＢ１１のワード線に沿った側辺全
体にわたって、バンクセルＢＴ２Ａが形成されている。
このバンクセルＢＴ２Ａは、副ビット線ＳＢ３Ａと補助
導電領域ＢＢ１１との間に介在するものである。
【００６４】このような構成の実施形態２では、該バン
クセルＢＴ２Ａのゲート幅をバンク領域の面積の著しい
増加を招くことなく、ワード線方向に補助導電領域ＢＢ
１１の幅まで拡大することができ、ビット線電流の増加
を図ることができる。
【００６５】（実施形態３）図６は本発明の実施形態３
による半導体記憶装置を構成する層のレイアウトパター
ンを示す図である。
【００６６】図において、１０３は本実施形態３の階層
ビット線方式のＲＯＭであり、図５と同一符号は、実施
形態２のＲＯＭ１０２と同一のものを示している。
【００６７】本実施形態３では、上記実施形態２の構成
に加えて、隣接するバンク領域間で共有されるバンク選
択線に隣接してこれと同一のバンク領域内に位置し、か
つ該バンク選択線と同一の補助導電領域につながるバン
ク選択線の幅を、所定の幅に調整したものである。
【００６８】つまり、バンク選択線ＢＳ２Ｂの幅は、バ
ンクセルＢＴ２Ｂの実効チャネル幅が補助導電領域ＢＢ
１１に接続される他のバンクセルＢＴ１Ｂ，ＢＴ２Ａの
ものと等しくなるよう設定されている。また、バンク選
択線ＢＳ３Ａの幅も同様に設定されている。
【００６９】このような実施形態３の構成では、選択さ
れたバンクセルに拘わらずビット線電流を等しくするこ
とができ、読み出し時間のマージンを増加することがで
きる。
【００７０】（実施形態４）図７は、本発明の実施形態
４の半導体記憶装置を構成する層のレイアウトパターン
を示す図である。この実施形態４は、請求項７及び請求
項８に対応している。
【００７１】この実施形態４では、上記実施形態２のＲ
ＯＭ１０２の構成に加えて、隣接するバンク領域ＢＡＮ
Ｋ１及びＢＡＮＫ２により共有されるバンク選択線ＢＳ
１Ｂが接続される補助導電領域ＢＢ１１については、バ
ンク領域ＢＡＮＫ２内のバンクセルＢＴ２Ｂが、該補助
導電領域ＢＢ１１のワード線に沿った側辺全体にわたっ
て形成されている。
【００７２】また、隣接するバンク領域ＢＡＮＫ０及び
ＢＡＮＫ１により共有されるバンク選択線ＢＳ４Ａが接
続される補助導電領域ＢＢ２１については、バンク領域
ＢＡＮＫ１内のバンクセルＢＴ３Ａが、該補助導電領域
ＢＢ２１のワード線に沿った側辺全体にわたって形成さ
れている。
【００７３】このような構成の実施形態４では、コンタ
クトホールＣ１１を挟んで対向する、バンク領域ＢＡＮ
Ｋ１のバングセルＢＴ２Ａとバンク領域ＢＡＮＫ２のバ
ンクセルＢＴ２Ｂとで、ゲート幅を等しくすることがで
きる。これにより、選択されたバンクセルに拘わらずビ
ット線電流を等しくすることができ、読み出し時間のマ
ージンの増加を図ることができる。
【００７４】（実施形態５）図２は本発明の実施形態５
の半導体記憶装置の等価回路を示す図、図８は該半導体
記憶装置を構成する各層のレイアウトパターンを示す図
である。
【００７５】図において、１０５は本実施形態５の階層
ビット線方式のＲＯＭであり、Ｐ型半導体基板２００ａ
を備え、該半導体基板２００ａの所定の表面領域は複数
のブロックに区分されており、各ブロックに対応してバ
ンク領域ＢＡＮＫ０，ＢＡＮＫ１，ＢＡＮＫ２，・・・
が設けられている。本構成では５本の副ビット線ＳＢｌ
Ａ〜ＳＢ５Ａを一単位としてまとめて配置し、一単位の
５本の副ビット線の配置領域は、ＲＯＭプログラム用の
イオン注入等の処理が施された分離領域（ＢＡＲ）によ
り電気的に分離されている。
【００７６】例えば、上記バンク領域ＢＡＮＫ１は、Ｐ
型半導体基板２００ａ上に形成されたＮ+型拡散層から
なる複数の副ビット線ＳＢ１Ａ〜ＳＢ５Ａと、これに交
差して配置されるポリシリコン層からなる複数のワード
線ＷＬ１Ａ〜ＷＬ３２Ａと、該副ビット線間に構成さ
れ、ワード線をゲート電極とするメモリセルＭ１〜Ｍ
４，Ｍとを有している。
【００７７】また、上記バンク領域ＢＡＮＫ１は、副ビ
ット線の一端側に配置された、副ビット線と同一導電型
の補助導電領域ＢＢ１１，ＢＢ１２、副ビット線の他端
側に配置された、副ビット線と同一導電型の補助導電領
域ＢＢ２１，ＢＢ２２と、該補助導電領域ＢＢ１１と副
ビット線ＳＢ３Ａとの間に構成されるバンクセルＢＴ２
Ａと、該補助導電領域ＢＢ１１と副ビット線ＳＢ１Ａと
の間に構成されるバンクセルＢＴ１Ａと、該補助導電領
域ＢＢ１１と副ビット線ＳＢ５Ａとの間に構成されるバ
ンクセルＢＴ１Ｂと、補助導電領域ＢＢ２１と副ビット
線ＳＢ２Ａとの間に構成されるバンクセルＢＴ３Ａとを
有している。また、上記バンク領域ＢＡＮＫ１は、補助
導電領域ＢＢ２１と副ビット線ＳＢ４Ａとの間に構成さ
れるバンクセルＢＴ４Ａと、該バンクセルのゲート電極
となるポリシリコンからなるバンク選択線ＢＳ１Ａ〜Ｂ
Ｓ４Ａ，ＢＳ１Ｂとを有している。
【００７８】上記補助導電領域ＢＢ１１，ＢＢ１２はコ
ンタクトホールＣ１１，Ｃ１２を介して金属配線である
主ビット線ＭＧ１，ＭＧ２に接続され、上記補助導電領
域ＢＢ２１，ＢＢ２２はコンタクトホールＣ２１，Ｃ２
２を介して金属配線である主グランド線ＭＢ１，ＭＢ２
に接続されている。
【００７９】また、上記バンク領域ＢＡＮＫ２は、該半
導体基板２００ａ上に形成されたＮ+型拡散層からなる
複数の副ビット線ＳＢ１Ｂ〜ＳＢ５Ｂと、これに交差し
て配線されるポリシリコンからなる複数のワード線ＷＬ
１Ｂ，・・・と、隣接する副ビット線間に構成され、ワ
ード線をゲート電極とするメモリセルＭとを有してい
る。
【００８０】また、上記バンク領域ＢＡＮＫ２は、副ビ
ット線ＳＢ１Ｂ〜ＳＢ５Ｂの他端側に配置された、副ビ
ット線と同じ導電型の補助導電領域ＢＢ１１，ＢＢ１２
を、上記バンク領域ＢＡＮＫ１との間で共有している。
ここでは、副ビット線ＳＢ３Ｂの他端側部分と、該補助
導電領域ＢＢ１１との間にはバンクセルＢＴ２Ｂが形成
され、副ビット線ＳＢ５Ｂの他端側部分と、該補助導電
領域ＢＢ１１との間にはバンクセルＢＴ１Ｂが形成さ
れ、さらに副ビット線ＳＢ１Ｂの他端側部分と、該補助
導電領域ＢＢ１１との間にはバンクセルＢＴ１Ａが形成
されている。
【００８１】また上記ワード線と平行に配置されるバン
ク選択線ＢＳ１Ｂ，ＢＳ２Ｂは、上記各バンクセルＢＴ
１Ｂ，バンクセルＢＴ２Ｂのゲートとなっている。
【００８２】また、バンク領域ＢＡＮＫ０も上記バンク
領域ＢＡＮＫ１及びＢＡＮＫ２と同様、複数の副ビット
線、複数のワード線、複数のバンク選択線を有し、さら
に補助導電領域ＢＢ２１，ＢＢ２２を、上記バンク領域
ＢＡＮＫ１との間で共有している。
【００８３】以下、特長部分について詳述すると、上述
したように、隣接する第１のバンク領域ＢＡＮＫ１及び
第２のバンク領域ＢＡＮＫ２は、補助導電領域ＢＢ１
１，ＢＢ１２を共有しており、該補助導電領域ＢＢ１１
に接続されるバンク領域ＢＡＮＫ１の副ビット線ＳＢ１
Ａ，ＳＢ５Ａと、該バンク領域ＢＡＮＫ２の副ビット線
ＳＢ１Ｂ，ＳＢ５Ｂとは、それぞれ延長して互いに接続
されている。
【００８４】上記相接続した副ビット線ＳＢ１Ａ及びＳ
Ｂ１Ｂと、補助導電領域ＢＢ１１との間には、両副ビッ
ト線で共有するバングセルＢＴ１Ａが配置され、該バン
グセルＢＴ１Ａのゲート電極となるバンク選択線ＢＳ１
Ａは、ワード線に平行に配線されている。
【００８５】上記相接続した副ビット線ＳＢ５Ａ及びＳ
Ｂ５Ｂと、補助導電領域ＢＢ１１との間には、両副ビッ
ト線で共有するバングセルＢＴ１Ｂが配置され、該バン
グセルＢＴ１Ｂのゲート電極となるバンク選択線ＢＳ１
Ｂは、ワード線に平行に配線されている。
【００８６】このように、隣接するバンク領域ＢＡＮＫ
１及びＢＡＮＫ２間でバングセルＢＴ１Ａ，ＢＴ１Ｂを
共有することにより、バンクセル及びバンク選択線を減
らすことができる。
【００８７】またこのバンクセルＢＴ１Ａ，ＢＴ１Ｂ
は、ゲート幅方向を副ビット線と平行な方向にとり、そ
のゲート領域をコンタクトホールＣ１１を有する補助導
電領域ＢＢ１１の横に配置できるために、バンク領域の
面積を増やすことなくゲート幅を増やすことができ、ビ
ット線の電流の増加を図ることができる。
【００８８】この実施形態５では、例えばメモリセルＭ
４を読み出す場合は、ワード線ＷＬ２Ａ、バンク選択線
ＢＳ１Ｂ，ＢＳ４Ａを高レベルとし、バンクセルＢＴ１
Ｂ，ＢＴ４Ａを選択する。これによりメモリセルＭ４の
両端につながる副ビット線ＳＢ５Ａ及びＳＢ４Ａは、コ
ンタクトホールＣ１１，Ｃ２２を介して主グランド線Ｍ
Ｇ１、主ビット線ＭＢ２に接続される。
【００８９】（実施形態６）図１０は本発明の実施形態
６による半導体記憶装置の等価回路を示す図、図１３，
図１４，図１５は、該実施形態６の半導体記憶装置を構
成する各層のレイアウトパターンの例を示す図である。
【００９０】図において、１０６は本実施形態６の階層
ビット線方式のＲＯＭであり、Ｐ型半導体基板２００ａ
を備え、該半導体基板２００ａの所定の表面領域は複数
のブロックに区分されており、各ブロックに対応してバ
ンク領域ＢＡＮＫ０，ＢＡＮＫ１，ＢＡＮＫ２，・・・
が設けられている。
【００９１】例えば、上記バンク領域ＢＡＮＫ１は、Ｐ
型半導体基板２００ａ上に構成されたＮ+型拡散層によ
りなる複数の副ビット線ＳＢ１Ａ〜ＳＢ７Ａと、これに
交差して配線されるポリシリコン層からなる複数のワー
ド線ＷＬ１Ａ〜ＷＬ３２Ａと、副ビット線間に構成さ
れ、ワード線をゲート電極とするメモリセルＭ１〜Ｍ
７，Ｍとを有している。
【００９２】また、上記バンク領域ＢＡＮＫ１は、副ビ
ット線ＳＢ１Ａ〜ＳＢ７Ａの一端側に配置され、副ビッ
ト線と同一導電型の補助導電領域ＢＢ１１〜ＢＢ１２
と、副ビット線ＳＢ１Ａ〜ＳＢ７Ａの他端側に配置さ
れ、副ビット線と同一導電型の補助導電領域ＢＢ２１〜
ＢＢ２２と、補助導電領域と副ビット線間に構成される
バンクセルＢＴ１Ａ，ＢＴ１Ｂ，ＢＴ２Ａ，ＢＴ２Ｃ
と、該バンクセルのゲート電極となるポリシリコンから
なるバンク選択線ＢＳ１Ａ，ＢＳ１Ｂ，ＢＳ２Ａ，ＢＳ
２Ｂとを有している。
【００９３】上記各補助導電領域は、コンタクトホール
Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２により、金属配線であ
る主ビット線ＭＢ１１，ＭＢ１２，ＭＢ２１，ＭＢ２２
に接続されている。
【００９４】また、上記バンク領域ＢＡＮＫ２は、副ビ
ット線ＳＢ１Ｂ〜ＳＢ７Ｂの他端側に配置された、副ビ
ット線と同じ導電型の補助導電領域ＢＢ１１，ＢＢ１２
を、上記バンク領域ＢＡＮＫ１との間で共有している。
ここでは、副ビット線ＳＢ３Ｂの他端側部分と、該補助
導電領域ＢＢ１１との間にはバンクセルＢＴ１Ａが形成
され、副ビット線ＳＢ５Ｂの他端側部分と、該補助導電
領域ＢＢ１１との間にはバンクセルＢＴ１Ｂが形成され
ている。
【００９５】また上記ワード線と平行に配置されるバン
ク選択線ＢＳ１Ｂ，ＢＳ１Ａは、上記各バンクセルＢＴ
１Ｂ，バンクセルＢＴ１Ａのゲートとなっている。
【００９６】また、バンク領域ＢＡＮＫ０も上記バンク
領域ＢＡＮＫ１及びＢＡＮＫ２と同様、複数の副ビット
線、複数のワード線、複数のバンク選択線を有し、さら
に補助導電領域ＢＢ２１，ＢＢ２２を、上記バンク領域
ＢＡＮＫ１との間で共有している。
【００９７】以下特長部分について説明する。
【００９８】上述したように、隣接するバンク領域ＢＡ
ＮＫ１及びバンク領域ＢＡＮＫ２は補助導電領域ＢＢ１
１，ＢＢ１２を共有している。該バンク領域ＢＡＮＫ１
内の副ビット線ＳＢ１Ａ〜ＳＢ７Ａのうちの副ビット線
ＳＢ３Ａ及びＳＢ５Ａと、バンク領域ＢＡＮＫ２内のＳ
Ｂ１Ｂ〜ＳＢ７ＢのうちのＳＢ３Ｂ及びＳＢ５Ｂとは、
互いに接続されており、それぞれ副ビット線対を構成し
ている。そして、それぞれの副ビット線対は、バンクセ
ルＢＴ１Ａ及びＢＴ１Ｂを介して補助導電領域ＢＢ１１
に接続される。
【００９９】上記バンクセルＢＴ１Ａ及びＢＴ１Ｂのゲ
ート電極となるバンク選択線ＢＳ１Ａ，ＢＳ１Ｂは、ワ
ード線に平行にコンタクトホールＣ１１及びＣ１２を挟
んで配線されている。同様に補助導電領域ＢＢ２１につ
いてはバンクセルＢＴ２Ａ，ＢＴ２Ｃを介して２つの副
ビット線対が接続される。バンク領域ＢＡＮＫ０及びＢ
ＡＮＫ１により共有される補助導電領域ＢＢ２１，ＢＢ
２２に接続される副ビット線対と、バンク領域ＢＡＮＫ
１及びＢＡＮＫ２とにより共有される補助導電領域ＢＢ
１１，ＢＢ１２に接続される副ビット線対とは、それぞ
れ交互に配線される。
【０１００】このような構成の実施形態６では、１つの
バンク領域に対するバンク選択線は２本のみであるの
で、階層ビット線方式のＲＯＭのメモリセルアレイの面
積の減少を図ることができる。
【０１０１】また本実施形態では、１つのバンク領域当
たり２本のバンク選択線と３２本のワード線が配線され
ているが、従来方式に比べ、メモリセルアレイの面積は
約（３２＋２）／（３２＋４）＝１７／１８にすること
ができる。
【０１０２】ここで、メモリセルＭ２を読み出す場合
は、ワード線ＷＬ２Ａ、バンク選択線ＢＳ１Ａ，ＢＳ２
Ａを高レベルとし、バンクセルＢＴ１Ａ，ＢＴ２Ａを選
択する。これにより、該副ビット線ＳＢ３Ａ，ＳＢ２Ａ
はコンタクトホールＣ１１，Ｃ２１を介して主ビット線
ＭＢ１１、ＭＢ２１に接続される。このとき、メモリセ
ルＭ６も選択されるが、各主ビット線ＭＢ１１，ＭＢ１
２は、コラム選択トランジスタを介してデータ線に接続
され、各主ビット線ＭＢ２１，ＭＢ２２は、コラム選択
トランジスタを介して接地されているため、コラム選択
トランジスタにより、メモリセルＭ２のみの読み出しが
可能となる。なお、ここで、上記各主ビット線ＭＢ１
１，ＭＢ１２は、上記各実施形態１〜５における主ビッ
ト線ＭＢ１，ＭＢ２に相当し、上記各主ビット線ＭＢ２
１，ＭＢ２２は、上記各実施形態１〜５における主グラ
ンド線ＭＧ１，ＭＧ２に相当する。
【０１０３】図１３、図１４、図１５に示すレイアウト
パターンは共に、図１０の回路図に対応し、同一の機能
のＲＯＭを実現するものであるが、ＬＳＩ設計上のデザ
インルールの制約やバンクセルの駆動能力の必要から、
図１３、図１４、図１５のように種々の変形が可能であ
る。
【０１０４】図１３、図１４、図１５に示すレイアウト
パターンの相違は、バンク選択トランジスタＢＴ１Ａ、
ＢＴ１Ｂの構成である。つまり図１３のレイアウトパタ
ーンでは、例えば、バンク選択トランジスタＢＴ１Ａ、
ＢＴ１Ｂのゲート領域は、長方形形状の補助導電領域Ｂ
Ｂ１１の隣り合う２辺にまたがるよう形成されており、
これに対し、図１４に示すレイアウトパターンでは、バ
ンク選択トランジスタＢＴ１Ａ、ＢＴ１Ｂのゲート領域
が長方形形状の補助導電領域ＢＢ１１の、副ビット線の
長手方向に平行な辺に沿って配置されている。また、図
１５に示すレイアウトパターンでは、バンク選択トラン
ジスタＢＴ１Ａ、ＢＴ１Ｂのゲート領域が長方形形状の
補助導電領域ＢＢ１１の、副ビット線の長手方向に垂直
な辺に沿って配置されている。従って、図１３のレイア
ウトパターンでは、図１４及び図１５に示すレイアウト
パターンに比べて、バンク選択トランジスタのチャンネ
ル幅が長くなっており、その駆動能力が高くなってい
る。
【０１０５】また、本実施形態６では、隣接する副ビッ
ト線に接続する補助導電領域は、１つのバンク領域の両
側部に配置され、かつ同一補助導電領域に接続されるバ
ンク選択線は、隣接するバンク領域に分かれて配置され
ている。このように補助導電領域及びバンク選択線を配
置することにより、メモリセルアレイのレイアウトパタ
ーンを面積効率良く作成できると共に、メモリセルのバ
ンク内の位置の違いによる副ビット線の抵抗を均一化で
きる。
【０１０６】（実施形態７）図１１は本発明の実施形態
７による半導体記憶装置の等価回路を示す図、図１６は
本実施形態の半導体記憶装置を構成する各層のレイアウ
トパターンを示す図である。
【０１０７】本実施形態では、上記実施形態６のＲＯＭ
の構成に加えて、副ビット線ＳＢ２Ａと副ビット線ＳＢ
３Ａとの間の領域、及び副ビット線ＳＢ２Ｂと副ビット
線ＳＢ３Ｂとの間の領域は電気的な分離帯ＢＡＲとなっ
ており、また、副ビット線ＳＢ６Ａと副ビット線ＳＢ７
Ａとの間の領域、及び副ビット線ＳＢ６Ｂと副ビット線
ＳＢ７Ｂとの間の領域が電気的な分離帯ＢＡＲとなって
いる。
【０１０８】上記分離帯は、ＲＯＭプログラム用のイオ
ン注入処理等により、上記副ビット線間の領域に選択的
にイオン注入することにより形成することができる。
【０１０９】このような構成の実施形態７のＲＯＭ１０
７では、上記実施形態６の効果に加えて以下のような効
果もある。
【０１１０】つまり、メモリセルＭ３を選択する場合、
バンク選択線ＢＳ１Ａ，ＢＳ２Ｃ及びワード線ＷＬ２Ａ
を高レベルにする。この場合、メモリセルＭ３と同時に
メモリセルＭ７が選択される。ところで、上記実施形態
６で示した構成では、メモリセルＭ４〜Ｍ６がオンセル
の場合、それらを介して、選択された副ビット線ＳＢ４
Ａ及びＳＢ７Ａ間でリーク電流が生じ、ビット線電位が
変化するという弊害が生じる。しかし、本実施形態７の
構成では、分離帯ＢＡＲが副ビット線ＳＢ４Ａ及びＳＢ
７Ａ間にあるため、そのような弊害がなく読みだしマー
ジンの向上を図ることができる。
【０１１１】（実施形態８）図１２は本発明の実施形態
８による半導体記憶装置の等価回路を示す図、図１７は
本実施形態の半導体記憶装置を構成する各層のレイアウ
トパターンを示す図である。
【０１１２】図において、１０８は本実施形態８の階層
ビット線方式のＲＯＭであり、このＲＯＭ１０８では、
主ビット線ＭＢ２１に３本副ビット線ＳＢ１Ａ，ＳＢ３
Ａ，ＳＢ５ＡがバンクセルＢＴ２Ｃ，ＢＴ３Ａ，ＢＴ２
Ａを介して接続される構成となっている。また、主ビッ
ト線ＭＢ１１には、２本副ビット線ＳＢ２Ａ，ＳＢ４Ａ
がバンクセルＢＴ１Ａ，ＢＴ１Ｂを介して接続される構
成となっている。
【０１１３】隣接するバンク領域ＢＡＮＫ１とバンク領
域ＢＡＮＫ２とで共有する補助導電領域ＢＢ１１には、
互いに接続されている副ビット線ＳＢ２Ａ及びＳＢ２Ｂ
がバンクセルＢＴ１Ａを介して接続され、互いに接続さ
れている副ビット線ＳＢ４Ａ及びＳＢ４Ｂがバンクセル
ＢＴ１Ｂを介して接続されている。隣接するバンク領域
ＢＡＮＫ１とバンク領域ＢＡＮＫ２とで共有する補助導
電領域ＢＢ１２についても、副ビット線との接続関係は
上記補助導電領域ＢＢ１１と同様になっている。
【０１１４】一方、隣接するバンク領域ＢＡＮＫ０とバ
ンク領域ＢＡＮＫ１とで共有する補助導電領域ＢＢ２１
には、互いに接続されている副ビット線ＳＢ１Ａ及びＳ
Ｂ１Ｃ、互いに接続されているＳＢ５Ａ及びＳＢ５Ｃ
が、バンクセルＢＴ２Ｃ、ＢＴ２Ａを介して接続されて
いる。また、副ビット線ＳＢ３Ａ，ＳＢ３Ｃはそれぞれ
バンクセルＢＴ３Ａ，ＢＴ３Ｃを介して上記補助導電領
域ＢＢ２１に接続されている。副ビット線ＳＢ３Ａ，Ｓ
Ｂ３Ｃについてはバンクセルの共有ができないものの、
副ビット線ＳＢ２ＡとＳＢ２Ｂ、副ビット線ＳＢ４Ａと
ＳＢ４Ｂ、副ビット線ＳＢ１ＡとＳＢ１Ｃ、副ビット線
ＳＢ５ＡとＳＢ５Ｃについてのバンクセルの共有によ
り、バンク選択線を減らすことができる。
【０１１５】また、補助導電領域ＢＢ１１，ＢＢ２１，
ＢＢ１２，ＢＢ２２はそれぞれコンタクトホールＣ１
１，Ｃ２１，Ｃ１２，Ｃ２２を介して主ビット線ＭＢ１
１、ＭＢ２１，ＭＢ１２，ＭＢ２２に接続されている。
【０１１６】また、本実施形態８の構成では、５本の副
ビット線ＳＢ１Ａ〜ＳＢ５Ａを一単位としてまとめて配
置し、５本づつの副ビット線の配置領域の間は、ＲＯＭ
プログラム用のイオン注入処理等による分離帯（ＢＡ
Ｒ）により電気的に分離されている。
【０１１７】なお、上記実施形態では、イオン注入によ
りＲＯＭプログラムを行うマスクＲＯＭについて説明し
たが、本発明は、他のマスクＲＯＭやＥＥＰＲＯＭ等の
不揮発性メモリに容易に適応できることは明らかであ
る。
【０１１８】
【発明の効果】以上のように本発明によれば、階層ビッ
ト線方式のＲＯＭにおいてバンクセルによるビット線電
流の減少を抑えつつ、メモリセルアレイの面積の減少を
図ることができる効果がある。また、バンクセルのゲー
ト幅を拡大してもメモリセルアレイ面積を低減できる効
果もある。
【図面の簡単な説明】
【図１】本発明の実施形態１及び２による階層ビット線
方式のＲＯＭの等価回路を示す図である。
【図２】本発明の実施形態５による階層ビット線方式の
ＲＯＭの等価回路を示す図である。
【図３】従来の階層ビット線方式のＲＯＭの等価回路を
示す図である。
【図４】上記実施形態１のＲＯＭを構成する各層のレイ
アウトパターンを示す図である。
【図５】上記実施形態２のＲＯＭを構成する各層のレイ
アウトパターンを示す図である。
【図６】本発明の実施形態３による階層ビット線方式の
ＲＯＭを構成する各層のレイアウトパターンを示す図で
ある。
【図７】本発明の実施形態４による階層ビット線方式の
ＲＯＭを構成する各層のレイアウトパターンを示す図で
ある。
【図８】本発明の実施形態５による階層ビット線方式の
ＲＯＭを構成する各層のレイアウトパターンを示す図で
ある。
【図９】従来のＲＯＭを構成する各層のレイアウトパタ
ーンを示す図である。
【図１０】本発明の実施形態６による階層ビット線方式
のＲＯＭの等価回路を示す図である。
【図１１】本発明の実施形態７による階層ビット線方式
のＲＯＭの等価回路を示す図である。
【図１２】本発明の実施形態８による階層ビット線方式
のＲＯＭの等価回路を示す図である。
【図１３】上記実施形態６のＲＯＭを構成する各層のレ
イアウトパターンの一例を示す図である。
【図１４】上記実施形態６のＲＯＭを構成する各層のレ
イアウトパターンの他の例を示す図である。
【図１５】上記実施形態６のＲＯＭを構成する各層のレ
イアウトパターンのその他の例を示す図である。
【図１６】上記実施形態７のＲＯＭを構成する各層のレ
イアウトパターンを示す図である。
【図１７】上記実施形態８のＲＯＭを構成する各層のレ
イアウトパターンを示す図である。
【符号の説明】
１０１〜１０８ ＲＯＭ ＢＢ１１，ＢＢ１２，ＢＢ２１，ＢＢ２２ 補助導電領
域 ＢＴ１Ａ〜ＢＴ４Ａ，ＢＴ１Ｂ，ＢＴ２Ｂ，ＢＴ３Ｃ，
ＢＴ４Ｃ バンク選択トランジスタ（バンクセル） ＳＢ１Ａ〜ＳＢ７Ａ，ＳＢ１Ｂ〜ＳＢ７Ｂ，ＳＢ１Ｃ〜
ＳＢ５Ｃ 副ビット線 ＭＢ１，ＭＢ２，ＭＢ１１，ＭＢ１２，ＭＢ２１，ＭＢ
２２ 主ビット線 ＭＧ１，ＭＧ２ 主グランド線 ＢＡＲ 分離帯（オフ状態トランジスタ領域）

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 複数のブロックに分割された半導体記憶
    装置であって、 該各ブロックに対応するバンク領域は、 複数の副ビット線と、 マトリクス状に配列された複数のメモリトランジスタか
    らなり、該メモリトランジスタのドレイン又はソースが
    該副ビット線に接続されたメモリセルアレイと、 該メモリトランジスタのゲートに接続され、該副ビット
    線と交差した複数のワード線と、 該副ビット線に接続され、該メモリセルアレイの、該副
    ビット線の端部側に配置されたバンク選択トランジスタ
    と、 該バンク選択トランジスタのゲートに接続され、該ワー
    ド線に略平行に配線された複数のバンク選択線と、 該副ビット線に該バンク選択トランジスタを介して接続
    される補助導電領域とを備えており、 該バンク領域は、隣接するもの同士が該補助導電領域を
    共用するよう繰り返し配置されており、 隣接する該バンク領域間では、該補助導電領域を共用す
    る副ビット線がその対向端にて接続されている半導体記
    憶装置。
  2. 【請求項２】 請求項１記載の半導体記憶装置におい
    て、 前記互いに接続された副ビット線と補助導電領域との間
    のバンク選択トランジスタを、該互いに接続された副ビ
    ット線により共用する半導体記憶装置。
  3. 【請求項３】 第１導電型の半導体基板を備え、該半導
    体基板を複数のブロックに分割した半導体記憶装置であ
    って、 該各ブロックに対応するバンク領域は、 該半導体基板の表面部分に互いに一定の間隔を隔てて平
    行に配置され、第２導電型の複数列の導電領域からなる
    副ビット線と、 該副ビット線の端部に配置された、第２導電型の複数の
    補助導電領域と、 該副ビット線と交差するよう該半導体基板上に互いに平
    行に配列された複数のワード線と、 該副ビット線の端部と該補助導電領域とに跨って配置さ
    れるバンク選択線と、 該副ビット線及び該補助導電領域上に配列されてそれぞ
    れ該補助導電領域に電気的に接続される導電線である主
    ビット線とを有し、 該バンク領域は、隣接するもの同士が該補助導電領域を
    共用するよう繰り返し配置されており、 該１つの補助導電領域に接続される、第１のバンク領域
    内における副ビット線の内の１列又は２列の副ビット線
    の端部が延長され、該端部が該第１のバンク領域に隣接
    する第２のバンク領域内における、該１つの補助導電領
    域に接続される１列又は２列の副ビット線の一端と接続
    されている半導体記憶装置。
  4. 【請求項４】 請求項３記載の半導体記憶装置におい
    て、 前記一端同士が接続されている副ビット線と、前記１つ
    の補助導電領域とに跨って配置されているバンク選択線
    を、該隣接する第１及び第２のバンク領域で共有する半
    導体記憶装置。
  5. 【請求項５】 請求項１ないし４のいずれかに記載の半
    導体記憶装置において、 前記隣り合う両副ビット線の一方は、その一端がバンク
    選択トランジスタを介して補助導電領域と接続され、 該両副ビット線の他方は、該一方の副ビット線とは反対
    側の端がバンク選択トランジスタを介して補助導電領域
    に接続される半導体記憶装置。
  6. 【請求項６】 請求項２ないし５のいずれかに記載の半
    導体記憶装置において、 隣接するバンク領域間で共有されるバンク選択線と補助
    導電領域を介して対向する、単一のバンク領域に対応す
    るバンク選択線を有し、 このバンク選択線をゲート電極とするバンク選択トラン
    ジスタは、該補助導電領域の、ワード線と平行な辺に沿
    って構成されている半導体記憶装置。
  7. 【請求項７】 請求項２ないし５のいずれかに記載の半
    導体記憶装置において、 隣接するバンク領域間で共有されるバンク選択線をゲー
    ト電極とするバンク選択トランジスタを、前記補助導電
    領域の、前記副ビット線と平行な辺に沿って配置し、 単一のバンク領域に対応するバンク選択線をゲート電極
    とするバンク選択トランジスタを、該補助導電領域の、
    前記ワード線と平行な辺に沿って配置した半導体記憶装
    置。
  8. 【請求項８】 請求項１ないし７のいずれかに記載の半
    導体記憶装置において、 同一補助導電領域に接続されるバンク選択トランジスタ
    は、その実効ゲート幅が等しい構造とした半導体記憶装
    置。
  9. 【請求項９】 第１導電型の半導体基板を備え、該半導
    体基板を複数のブロックに分割した半導体記憶装置であ
    って、 該各ブロックに対応するバンク領域は、 該半導体基板の表面部分に互いに一定の間隔を空けて平
    行に配置される複数列の第２導電型の導電領域からなる
    副ビット線と、 マトリクス状に配列された複数のメモリトランジスタか
    らなり、該メモリトランジスタのドレイン又はソースが
    該副ビット線に接続されたメモリセルアレイと、 該メモリトランジスタのゲートに接続され、該副ビット
    線と交差して該半導体基板上に互いに平行に配列された
    複数本のワード線と、 該副ビット線の端部に配置された第２導電型の複数の補
    助導電領域と、 該副ビット線の端部と該補助導電領域との間に配置され
    るバンク選択トランジスタと、 該バンク選択トランジスタのゲートに接続され、該ワー
    ド線に略平行に配線された複数のバンク選択線と、 該副ビット線及び補助導電領域上に配列され、それぞれ
    該補助導電領域に電気的に接続される導電線である主ビ
    ット線とを備えており、 該バンク領域はその隣接するもの同士が該補補助導電領
    域を共用するよう繰り返し配置されており、 該補助導電領域を共用する、隣接する２つのバンク領域
    では、一方のバンク領域の副ビット線と他方のバンク領
    域の副ビット線とが一端にて接続されており、 該一端にて接続されている両副ビット線からなる副ビッ
    ト線対と補助導電領域との間には、該隣接する２つのバ
    ンク領域でもって共有するバンク選択トランジスタが設
    けられており、 １つの補助導電領域には、該副ビット線対が２組だけ該
    共有されたバンク選択トランジスタを介して接続される
    半導体記憶装置。
  10. 【請求項１０】 請求項９記載の半導体記憶装置におい
    て、 隣接する副ビット線に挟まれたメモリセル列の所定列毎
    に設けられた、メモリセルの導通を禁止する分離帯を有
    し、 該分離帯に挟まれた、１つのバンク領域における一端側
    の補助導電領域は、このバンク領域とその一端側でこれ
    に隣接するバンク領域とにより共有され、前記バンク選
    択トランジスタを共有する副ビット線対が二対接続され
    ているものであり、 該分離帯に挟まれた、１つのバンク領域における他端側
    の補助導電領域は、このバンク領域とその他端側でこれ
    に隣接する他のバンク領域とにより共有され、前記バン
    ク選択トランジスタを共有する副ビット線対が二対接続
    されるものである半導体記憶装置。
  11. 【請求項１１】 第１導電型の半導体基板を備え、該半
    導体基板を複数のブロックに分割した半導体記憶装置で
    あって、 該各ブロックに対応するバンク領域は、 該半導体基板の表面部分に互いに一定の間隔を空けて平
    行に配置される複数列の第２導電型の導電領域からなる
    副ビット線と、 マトリクス状に配列された複数のメモリトランジスタか
    らなり、該メモリトランジスタのドレイン又はソースが
    該副ビット線に接続されたメモリセルアレイと、 該メモリトランジスタのゲートに接続され、該副ビット
    線と交差して該半導体基板上に互いに平行に配列された
    複数本のワード線と、 該副ビット線の端部に配置された第２導電型の複数の補
    助導電領域と、 該副ビット線の端部と該補助導電領域との間に配置され
    るバンク選択トランジスタと、 該バンク選択トランジスタのゲートに接続され、該ワー
    ド線に略平行に配線された複数のバンク選択線と、 該副ビット線及び補助導電領域上に配列され、それぞれ
    該補助導電領域に電気的に接続される導電線である主ビ
    ット線とを備えており、 該バンク領域は、隣接するもの同士が該補助導電領域を
    共有するよう繰り返し配置されており、 隣接する副ビット線に挟まれたメモリセル列の所定列毎
    にメモリセルの導通を禁止する分離帯が設けられてお
    り、 該分離帯に挟まれた１つのバンク領域における一端側の
    補助導電領域は、このバンク領域とその一端側でこれに
    隣接する他のバンク領域とにより共用され、該バンク選
    択トランジスタを共有する副ビット線対が二対接続され
    ているものであり、 該分離帯に挟まれた１つのバンク領域における他端側の
    補助導電領域は、このバンク領域とその他端側でこれに
    隣接する他のバンク領域とにより共用され、該バンク選
    択トランジスタを共有する２つの副ビット線からなる副
    ビット線対が二対接続されるとともに、該隣接するバン
    ク領域間で対をなす、専用のバンク選択トランジスタを
    有する副ビット線が、一対接続されているものである半
    導体記憶装置。
  12. 【請求項１２】 請求項９ないし１１のいずれかに記載
    の半導体記憶装置において、 同一のバンク領域における、隣接する副ビット線にバン
    ク選択トランジスタを介して接続される２つの補助導電
    領域の一方は、該バンク領域の一端側に配置され、 該２つの補助導電領域の他方は、該バンク領域の他端側
    に配置されている半導体記憶装置。
  13. 【請求項１３】 請求項９ないし１２のいずれかに記載
    の半導体記憶装置において、 同一の補助導電領域に接続される２つのバンク選択トラ
    ンジスタのゲート電極をなす各バンク選択線は、 それぞれ該補助導電領域と主ビット線を接続するコンタ
    クトホールを挟んで対向するよう、隣接する別のバンク
    領域に配置されている半導体記憶装置。
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