KR100251690B1 - 반도체 기억장치 - Google Patents

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KR100251690B1
KR100251690B1 KR1019970024074A KR19970024074A KR100251690B1 KR 100251690 B1 KR100251690 B1 KR 100251690B1 KR 1019970024074 A KR1019970024074 A KR 1019970024074A KR 19970024074 A KR19970024074 A KR 19970024074A KR 100251690 B1 KR100251690 B1 KR 100251690B1
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야수히로 호타
다케시 노지마
고지 고마츠
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마찌다 가쯔히꼬
샤프 가부시키가이샤
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
    • G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
    • G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
    • G11C17/126—Virtual ground arrays

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  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
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Abstract

본 발명의 반도체 기억장치는, 반도체기판; 제1블럭; 상기 제1블럭에 인접한 제2블럭; 주비트선; 제1보조도전영역; 제1선택 트랜지스터; 제1선택선을 포함한다. 상기 반도체 기억장치에 있어서, 상기 제1블럭은, 제1전극, 제2전극 및 게이트전극을 갖는 제1메모리 트랜지스터; 상기 제1메모리 트랜지스터의 제1전극으로 기능하는 일부를 포함하는 제1부비트선; 상기 제1메모리 트랜지스터의 제2전극으로 기능하는 일부를 포함하는 제2부비트선; 및 상기 제1메모리 트랜지스터의 게이트전극으로 기능하는 일부를 포함하는 제1워드선을 포함하며, 상기 제2블럭은, 제3전극, 제4전극 및 게이트전극을 갖는 제2메모리 트랜지스터; 상기 제2메모리 트랜지스터의 제3전극으로 기능하는 일부를 포함하는 제3부비트선; 상기 제2메모리 트랜지스터의 제4전극으로 기능하는 일부를 포함하는 제4부비트선; 및 상기 제2메모리 트랜지스터의 게이트전극으로 기능하는 일부를 포함하는 제2워드선을 포함한다. 상기 주비트선은 상기 제1보조도전영역에 전기적으로 접속되고, 상기 제2부비트선은 상기 제4부비트선에 전기적으로 접속되며, 상기 제1선택 트랜지스터는 상기 전기적으로 접속된 제2 및 제4부비트선을 상기 제1선택선의 전위에 따라 상기 제1보조도전영역에 전기적으로 선택접속한다.

Description

반도체 기억장치(SEMICONDUCTOR MEMORY DEVICE)
제1도는 본 발명의 제1실시예에 의한 반도체 기억장치의 등가회로도.
제2도는 상기 반도체 기억장치에 포함된 각 층의 레이아웃 패턴예를 보인 도면.
제3도는 본 발명의 제2실시예에 의한 반도체 기억장치의 등가회로도.
제4도는 상기 반도체 기억장치에 포함된 각 층의 레이아웃 패턴예를 보인 도면.
제5도는 본 발명의 제3실시예에 의한 반도체 기억장치의 등가회로도.
제6도는 상기 반도체 기억장치에 포함된 각 층의 레이아웃 패턴예를 보인 도면.
제7도는 본 발명의 제4실시예에 의한 반도체 기억장치의 등가회로도.
제8도는 상기 반도체 기억장치에 포함된 각 층의 레이아웃 패턴예를 보인 도면.
제9도는 본 발명의 제5실시예에 의한 반도체 기억장치의 등가회로도.
제10도는 상기 반도체 기억장치에 포함된 각 층의 레이아웃 패턴예를 보인 도면.
제11도는 본 발명의 제6실시예에 의한 반도체 기억장치의 등가회로도.
제12도는 상기 제6실시예의 반도체 기억장치에 포함된 각 층의 레이아웃 패턴예를 보인 도면.
제13도는 상기 제6실시예의 반도체 기억장치에 포함된 각 층의 다른 레이아웃 패턴예를 보인 도면.
제14도는 상기 제6실시예의 반도체 기억장치에 포함된 각 층의 또다른 레이아웃 패턴예를 보인 도면.
제15도는 본 발명의 제7실시예에 의한 반도체 기억장치의 등가회로도.
제16도는 본 발명의 상기 제7실시예의 반도체 기억장치에 포함된 각 층의 레이아웃 패턴예를 보인 도면.
제17도는 본 발명의 제8실시예에 의한 반도체 기억장치의 등가회로도.
제18도는 본 발명의 상기 제8실시예의 반도체 기억장치에 포함된 각 층의 레이아웃 패턴예를 보인 도면.
제19도는 종래 반도체 기억장치의 등가회로도.
제20도는 제19도에 보인 반도체 기억장치에 포함된 각 층의 레이아웃 패턴예를 보인 도면.
[발명이 속하는 기술분야 및 그 분야의 종래기술]
본 발명은 반도체 기억장치에 관한 것으로, 특히 주비트선과 부비트의 두 계층 비트선을 갖는 계층 비트선 방식을 이용한 독출 전용 메모리(ROM)셀 어레이의 구성에 관한 것이다.
종래 반도체 ROM 장치의 하나로 일본국 특허공개공보 6-104406호에 기술된 바와 같이 계층 비트선 구성을 이용한 ROM이 있다.
제19도는 이와 같은 ROM의 등가회로도이다. 제20도는 기판상의 이와 같은 ROM의 레이아웃 패턴예를 보인 도면이다.
제19도 및 제20도에 있어서, ROM(200)은 계층(hierarchiral) 비트선 방식의 ROM으로, 제1도전형의 반도체기판(200a)을 포함한다. 상기 반도체기판(200a)의 소정 표면영역은 복수의 블럭으로 분할된다. 그 위에는 복수의 뱅크 영역 B0, B1, B2 등이 각 블럭에 대응하여 제공된다.
예컨대, 제1뱅크 영역 B1은, 제2도전형의 확산층으로 이루어지고 상기 반도체기판(200a)상에 형성된 복수의 부비트선(SB1A∼SB7A), 폴리실리콘으로 이루어지고 각 비트선에 교차하도록 배선된 복수의 워드선(WL1A, WL2A, ... WL32A); 및 그 각각이 인접하는 부비트선들간에 제공되고 그 조합된 워드선을 그의 게이트전극으로 사용하는 복수의 메모리셀을 포함한다. 여기에서, 메모리셀(M1∼M7)은 조합된 워드선(WL2A)을 그의 게이트전극으로 사용한다.
상기 제1뱅크 영역 B1은, 상기 부비트선의 일단측에 제공되고 상기 부비트선과 동일한 도전형을 갖는(본 명세서에서, 예컨대 제20도에 보인 제1뱅크 영역 B1에 있어서, 부비트선의 두 단자중 하나가 위치되는 측을 "일단측"이라 하고, 이는 제 2뱅크 영역 B2와 가까운 축을 의미하며, 예컨대 제20도에 보인 제1뱅크 영역 B1에 있어서, 그의 타방 단자가 위치되는 측을 "타단측"이라 하고, 이는 제1뱅크 영역 B1앞의 뱅크 영역 B0와 가까운 측을 의미한다), 한쌍의 보조도전영역(BB11, BB12); 상기 부비트선의 타단측에 제공된 다른 한쌍의 보조도전영역(BB21, BB22); 그 각각이 보조도전영역과 부비트선간에 형성된 복수의 뱅크 선택 트랜지스터, 및 그 각각이 그와 조합된 뱅크 선택 트랜지스터의 게이트전극으로 기능하고 폴리실리콘으로 형성되는 복수의 뱅크선택선을 더 포함한다. 제20도에 보인 바와 같이, 뱅크 선택 트린지스터(BT3A)는 상기 부비트선(SB2A)의 타단과 보조도전영역(BB21)간에 형성되고, 뱅크 선택 트랜지스터(BT2A)는 상기 부비트선(SB3A)의 일단과 보조도전영역( BB11)의 일부간에 형성되며, 뱅크 선택 트랜지스터(BT1A)는 상기 부비트선(SB5A)의 일단과 보조도전영역(BB11)의 일부간에 형성되고, 뱅크 선택 트랜지스터(BT4A)는 상기 부비트선(SB4A)의 타단과 보조도전영역(BB22)의 일부간에 형성된다. 또한, 뱅크 선택 트랜지스터(BS1A∼BS4A)는 워드선과 평행하게 배열되며 각각의 뱅크 선택 트랜지스터(BT1A∼BT4A)의 게이트로서 기능한다.
보조도전영역(BB11, BB12)은 각각 콘택트홀(C11, C12)을 통해, 금속배선으로 이루어지는 주비트선(MB1, MB2)에 접속되고, 보조도전영역(BB21, BB22)은 각각 콘택트홀(C21, C22)을 통해, 금속배선으로 이루어지는 주접지선(MG1, MG2)에 접속된다.
이와 비슷하게, 제2뱅크 영역(B2)은, 제2도전형의 확산층으로 이루어지고 상기 반도체기판(200a)상에 형성된 복수의 부비트선(SB1B∼SB7B); 폴리실리콘으로 이루어지고 각 비트선에 교차하도록 배선된 복수의 워드선(WL1B 등); 및 그 각각이 인접하는 부비트선들간에 제공되고 그 조합된 워드선을 그의 게이트전극으로 사용하는 복수의 메모리셀(M)을 포함한다.
또한, 상기 제2뱅크 영역(B2)은, 상기 부비트선(SB1B∼SB7B)의 타단측에 제공되고 상기 부비트선과 동일한 도전형을 갖는 한쌍의 보조도전영역(BB11, BB12)을 상기 제1뱅크 영역(B1)과 공유하고 있다. 상기 제2뱅크 영역(B2)에 있어서, 상기 부비트선(SB3B)의 타단과 보조도전영역(BB11)의 일부간에 뱅크 선택 트랜지스터 (BT2B)가 형성되며, 상기 부비트선(SB5B)의 타단과 보조도전영역(BB11)의 일부간에 뱅크 선택 트랜지스터(BT1B)가 형성된다. 또한, 뱅크 선택 트랜지스터(BS1B∼BS2B)는 워드선과 평행하게 배열되며 각각의 뱅크 선택 트랜지스터(BT1B∼BT2B)의 게이트로서 기능한다.
상기 제1 및 제2뱅크 영역(B1 및 B2)와 같이, 상기 제1뱅크 영역(B1) 앞의 뱅크 영역(B0)도 복수의 부비트선 복수의 워드선 및 복소의 뱅크 선택선을 포함하며 상기 보조도전영역(BB21, BB22)을 상기 제1뱅크 영역(B1)과 공유한다.
이하, ROM(200)의 동작을 간단히 설명한다.
다음 설명에서 반도체기판의 도전형은 P형인 것으로 가정하고 부비트선과 보조도전영역의 도전형은 N형인 것으로 가정한다. 뱅크 선택선 또는 워드선의 전위 레벨은 하이레벨로 설정할 경우, 뱅크 선택선 또는 워드선을 게이트전극으로서 사용하는 메모리셀 또는 뱅크 선택 트랜지스터가 선택된다.
이 경우, 메모리셀의 문턱치는 게이트영역내에 주입될 붕소이온의 양에 따라 설정될 수도 있다. 이온 주입이 행해진 메모리셀은 문턱치가 높아진다. 이에따라, 주입된 이온의 양이 소정치로 설정되면, 메모리셀은 게이트 전위가 하이레벨로 설정되더라도 OFF 상태를 유지하는 "OFF 셀"로 된다. 한편, 이온 주입이 행해지지 않은 다른 메모리셀 또는 뱅크 선택 트랜지스터는 게이트 전위가 하이레벨로 설정될 때 ON상태로 바뀌는 "ON 셀"로 된다.
한편, 뱅크 선택 트랜지스터가 제공되지 않은 부분인, 뱅크 선택 트랜지스터의 부분 BAR은 이온의 주입시 뱅크 선택선상의 전위에 무관하게 OFF 상태로 되도록 설정된다.
임의의 뱅크 영역내에 포함된 임의의 메모리셀은 메모리셀의 게이트전극으로서 기능하는 워드선을 하이로 설정하고 상기 메모리셀의 소스 및 드레인에 접속된 부비트선과 조합된 뱅크 선택 트랜지스터의 게이트전극으로 기능하는 뱅크 선택선을 하이로 설정함으로써 선택될 수 있다.
예컨대, 제1뱅크 영역(B1)의 메모리셀(M4)이 선택된 경우, 워드선(WL2A)과 뱅크 선택선(BS1A 및 BS4A)은 하이로 설정되어, 뱅크 선택 트랜지스터(BT1A 및 BT4 A)을 선택한다. 그 결과, 조합된 부비트선(SB5A 및 SB4A)이 콘택트홀(C11, C22)을 통해 주비트선(MB1) 및 주접지선(MG2)에 각각 접속된다. 이 경우, 주접지선(M G2)은 접지선(GND), (도시되지 않음)에 접속되고, 주비트선(MB1)은 데이타선에 접속되어, 메모리셀(M4)에 기억된 정보를 독출한다.
이와 같은 계층 비트라인 구성에 있어서, 임의의 비트선에 기억된 정보가 독출되면, 소망 메모리셀이 속하는 뱅크에 있어서의 뱅크선택선에 따라 소정의 뱅크 선택 트랜지스터 및 소정의 워드선을 선택함으로써 메모리셀이 지정된다. 종래 구조에 있어서, 뱅크 선택 트랜지스터는 부비트선마다 제공되기 때문에, 공통 보조도전영역에 접속된 뱅크 선택 트랜지스터와 동일한 수의 뱅크 선택선이 요구된다. 따라서, 이와 같은 다수의 뱅크 선택 선은 전체 어레이의 상당한 면적을 점유한다. 또한, 주비트선이 뱅크 선택 트랜지스터를 통해 부비트선에 접속되어 있기 때문에, 뱅크 선택 트랜지스터의 게이트 폭을 감소시키면 비트선 전류를 감소시키게 되어 소망 메모리셀로 부터 정보를 독출하기에 필요한 시간이 증대하는 문제가 있다. 이에 따라, 뱅크 선택 트랜지스터의 게이트 폭은 가능한한 크게할 필요가 있는 반면, 게이트 폭의 증대는 뱅크영역의 높이, 즉 메모리셀 어레이의 전체 면적의 증대를 초래한다.
즉, 뱅크 선택 트랜지스터의 게이트 폭을 증대시키면 비트선 전류를 증대시키고 메모리셀의 독출 마진을 확대시킬 수 있다. 그러나, 종래 구조에 있어서 이와 같이 큰 게이트 폭은 메모리셀의 면적을 증대시키는 문제가 있었다.
[발명이 이루고자 하는 기술적 과제]
본 발명의 반도체 기억장치는, 반도체기판; 제1블럭, 상기 제1블럭에 인접한 제2블럭; 주비트선; 제1보조도전영역; 제1선택 트랜지스터; 및 제1선택선을 포함한다. 상기 반도체 기억장치에 있어서, 상기 제1블럭은; 제1전극; 제2전극 및 게이트전극을 갖는 제1메모리 트랜지스터; 상기 제1메모리 트랜지스터의 제1전극으로 기능하는 일부를 포함하는 제1부비트선; 상기 제1메모리 트랜지스터의 제2전극으로 기능하는 일부를 포함하는 제2부비트선; 및 상기 제1메모리 트랜지스터의 게이트전극으로 기능하는 일부를 포함하는 제1워드선을 포함하며, 상기 제2블럭은; 제3전극; 제4전극 및 게이트전극을 갖는 제2메모리 트랜지스터; 상기 제2메모리 트랜지스터의 제3전극으로 기능하는 일부를 포함하는 제3부비트선; 상기 제2메모리 트랜지스터의 제4전극으로 기능하는 일부를 포함하는 제4부비트선; 및 상기 제2메모리 트랜지스터의 게이트전극으로 기능하는 일부를 포함하는 제2워드선을 포함한다. 상기 주비트선은 상기 제1보조도전영역에 전기적으로 접속되고, 상기 제2부비트선은 상기 제4부비트선에 전기적으로 접속되며, 상기 제1선택 트랜지스터는 상기 전기적으로 접속된 제2 및 제4부비트선을 상기 제1선택선의 전위에 따라 상기 제1보조도전영역에 전기적으로 선택접속한다.
1 실시예에 있어서, 상기 제1블럭은 상기 제1도전영역을 상기 제2블럭과 공유한다.
다른 실시예에 있어서, 상기 제1선택 트랜지스터는 제5전극, 제6전극 및 게이트전극을 가지며, 상기 제1보조도전영역의 일부는 제5전극으로 기능하고, 상기 제2부비트선의 일부 및 상기 제4부비트선의 일부는 제6전극으로 기능하며, 상기 제1선택선의 일부는 제1선택 트랜지스터의 게이트전극으로 기능한다.
또 다른 실시예에 있어서, 상기 반도체기판은 제1도전형이고, 상기 제1내지 제4부비트선은 제2도전형이다.
또 다른 실시예에 있어서, 상기 제1블럭은 상기 제1선택선을 상기 제2블럭과 공유한다.
또 다른 실시예에 있어서, 상기 반도체 기억장치는, 상기 제2블럭에 인접한 제3블럭; 주접지선; 제2보조도전영역, 및 제2선택 트랜지스터를 포함한다. 상기 제 3블럭은; 제7전극; 제8전극 및 게이트전극을 갖는 제3메모리 트랜지스터; 상기 제 3메모리 트랜지스터의 제7전극으로 기능하는 일부를 포함하는 제5부비트선; 상기 제3메모리 트랜지스터의 제8전극으로 기능하는 일부를 포함하는 제6부비트선; 및 상기 제3메모리 트랜지스터의 게이트전극으로 기능하는 일부를 포함하는 제3워드선을 포함한다. 상기 주접지선은 상기 제2보조도전영역에 전기적으로 접속되고, 상기 제2블럭의 제3부비트선은 상기 제3블럭의 제5부비트선에 전기적으로 접속되며, 상기 제2선택 트랜지스터는 상기 전기적으로 접속된 제3 및 제5부비트선을 상기 제2 선택선의 전위에 따라 상기 제2보조도전영역에 전기적으로 선택접속한다.
또 다른 실시예에 있어서, 상기 제2블럭은, 제9전극, 제10전극 및 게이트전극을 갖는 제4메모리 트랜지스터 및 제7부비트선을 더 포함하며, 상기 제3부비트선의 일부는 상기 제4메모리 트랜지스터의 제9전극으로 기능하고, 상기 제7부비트선의 일부는 상기 제4메모리 트랜지스터의 제10전극으로 기능하며, 상기 제1워드선의 일부는 상기 제4메모리 트랜지스터의 게이트전극으로 기능한다.
또 다른 실시예에 있어서, 상기 제2블럭은, 제11전극, 제12전극 및 게이트전극을 갖는 제3선택 트랜지스터 및 상기 제1보조도전영역을 통해 상기 제1선택선에 평행하게 배치된 제3선택선을 더 포함한다. 상기 제1보조도전영역의일부는 상기 제 7전극으로 기능하고, 상기 제7부비트선의 일부는 제12전극으로 기능하며, 상기 제 3 선택선의 일부는 상기 제3선택 트랜지스터의 게이트전극으로 기능한다.
또 다른 실시예에 있어서, 상기 제3선택 트랜지스터의 제12전극에 대향하는 상기 제3선택 트랜지스터의 제7전극의 일측은 상기 제2워드선의 길이 방향에 평행하다.
또 다른 실시예에 있어서, 상기 제1선택 트랜지스터의 제6전극에 대향하는 상기 제1선택 트랜지스터의 제5전극의 일측은 상기 제3부비트선의 길이 방향에 평행하다.
또 다른 실시예에 있어서, 상기 제3선택 트랜지스터의 제12전극에 대향하는 상기 제3선택 트랜지스터의 제7전극의 일측은 상기 제2워드선의 길이 방향에 평행하며, 상기 제1선택 트랜지스터의 제6전극에 대향하는 상기 제1선택 트랜지스터의 제5전극의 일측은 상기 제3부비트선의 길이 방향에 평행하다.
또 다른 실시예에 있어서, 상기 제1선택 트랜지스터의 유효 채널폭은 상기 제3선택 트랜지스터의 유효 채널폭과 동일하다.
본 발명의 다른 관점에 의한 반도체 기억장치는, 반도체기판; 제1블럭, 상기 제1블럭에 인접한 제2블럭; 주비트선; 제1보조도전영역; 제1선택 트랜지스터; 및 제1선택선을 포함한다. 상기 반도체 기억장치에 있어서, 상기 제1블럭은; 제1전극; 제2전극 및 게이트전극을 갖는 제1메모리 트랜지스터; 상기 제1메모리 트랜지스터의 제1전극으로 기능하는 일부를 포함하는 제1부비트선; 상기 제1메모리 트랜지스터의 제2전극으로 기능하는 일부를 포함하는 제2부비트선; 및 상기 제1메모리 트랜지스터의 게이트전극으로 기능하는 일부를 포함하는 제1워드선을 포함하며, 상기 제2블럭은, 제3전극, 제4전극 및 게이트전극을 갖는 제2메모리 트랜지스터; 상기 제2메모리 트랜지스터의 제3전극으로 기능하는 일부를 포함하는 제3부비트선; 상기 제2메모리 트랜지스터의 제4전극으로 기능하는 일부를 포함하는 제4부비트선; 및 상기 제2메모리 트랜지스터의 게이트전극으로 기능하는 일부를 포함하는 제2워드선을 포함한다. 상기 주비트선은 상기 제1보조도전영역에 전기적으로 접속되고, 상기 제2부비트선은 상기 제4부비트선에 전기적으로 접속되며, 상기 제1선택 트랜지스터는 상기 제1선택선의 전위에 따라 상기 전기적으로 접속된 제2 및 제4부비트선을 상기 제1보조도전영역에 전기적으로 선택 접속한다. 상기 제1블럭은, 제5전극, 제 6전극 및 게이트전극을 갖는 제2선택 트랜지스터, 제7전극, 제8전극 및 게이트전극을 갖는 제3선택 트랜지스터, 및 제1선택선을 더 포함한다. 상기 제5부비트선의 일부는 상기 제2선택 트랜지스터의 제6전극으로 기능하고, 상기 제5부비트선의 다른 부분은 상기 제3선택 트랜지스터의 제7전극으로 기능하고, 상기 제1보조도전영역의 일부는 상기 제2선택 트랜지스터의 제5전극으로 기능하고, 상기 제1보조도전영역의 다른 부분은 상기 제3선택 트랜지스터의 제8전극으로 기능하고, 상기 제2 및 제3 선택 트랜지스터는 상기 제2선택선의 전위에 따라 상기 제1보조도전영역을 상기 제 5부비트선애 전기적으로 선택접속한다.
1 실시예에 있어서, 상기 제6전극에 대향하는 상기 제5전극의 일측은 상기 제 8 전극에 대향하는 제7전극의 일측에 평행하다.
다른 실시예에 있어서, 상기 제3 및 제4메모리 트랜지스터의 유효 채널폭의 합은 상기 제1메모리 트랜지스터의 유효 채널폭과 동일하다.
또 다른 실시예에 있어서, 상기 반도체 기억장치는 상기 제1 및 제3부비트선에 인접한 금지대(禁止帶)를 포함한다.
또 다른 실시예에 있어서, 상기 주비트선은 콘택트홀을 통해 상기 제1보조도전영역에 전기적으로 접속되어 있고, 상기 제1블럭은 상기 콘택트홀을 통해 상기 제 2 블럭에 대향한다.
또 다른 실시예에 있어서, 상기 주접지선은 콘택트홀을 통해 상기 제2보조도전영역에 전기적으로 접속되어 있고, 상기 제3블럭은 상기 콘택트홀을 통해 상기 제2블럭에 대향한다.
이에 따라, 본 발명은 (1) 메모리셀 어레이에 있어서 뱅크 선택선의 수 및 뱅크선택선에 의해 점유된 면적을 감소시킬수 있는 반도체 기억장치를 제공하고 ,(2) 뱅크 선택 트랜지스터의 게이트 폭이 확대되더라도 메모리셀 어레이의 면적을 감소시킬수 있는 반도체 기억장치를 제공한다.
이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명한다.
[발명의 구성 및 작용]
[실시예 1]
이하, 본 발명의 제1실시예의 반도체 기억장치의 구성을 제1도 및 제2도를 참조하여 설명한다.
제1도는 본 발명의 제1실시예의 반도체 기억장치의 등가회로도이다. 제2도는 상기 반도체 기억장치에 포함된 각 층들의 레이아웃 패턴을 나타낸 도면이다.
제1도 및 제2도에서, ROM(101)은 제1실시예의 계층 비트선 방식의 ROM이고 p형 반도체기판(200a)을 포함한다. 상기 반도체기판(200a)의 소정 표면영역은 다수의 블럭들로 구분된다. 각 블럭들에 대응하도록 다수의 뱅크영역들(BO, B1, B2)이 제공된다.
예컨대, 제1뱅크영역(B1)은, p형 반도체기판(20Oa)상에 형성되어 N+형확산층으로 된 다수의 부비트선들(SB1A-SB7A), 상기 각 부비트선과 교차하도록 배치된 폴리실리콘막으로 된 다수의 워드선(W11A, W12A, .., W132A), 및 상기 부비트선들중 인접한 것들 사이에 제공되어 연관된 워드선을 게이트전극으로 이용하는 다수의 메모리셀들(M1-M7)을 포함한다.
제1뱅크영역(B1)은; 부비트선의 일단측상에 제공되어 부비트선과 동일 도전형을 갖는 한쌍의 보조도전영역(BB11, BB12); 부비트선의 타단측상에 제공되어 부비트선과 동일 도전형을 갖는 다른 한쌍의 보조도전영역(BB21, BB22); 상기 보조도전영역(BB11)의 부분들과 부비트선(SB3A)의 부분 사이에 형성된 뱅크 선택 트랜지스터(BT2A); 상기 보조도전영역(BB21)의 부분들과 부비트선(SB2A)의 부분 사이에 형성된 뱅크 선택 트랜지스터(BT3A); 상기 보조도전영역(BB22)의 부분과 부비트선( SB4A)의 부분 사이에 형성된 뱅크 선택 트랜지스터(BT4A); 및 폴리실리콘으로 되며 뱅크 선택 트랜지스터들(BT2A-BT4A)의 게이트전극들로서 작용하는 뱅크선택선들 (BS2A-BS4A)를 포함한다.
보조도전영역들(BB11, BB12)은 콘택트홀(C11, C12)을 통해 금속배선으로 된 주비트선들(MB1, MB2)에 접속되며, 보조도전영역들(BB21, BB22)은 콘택트홀(C21, C22)을 통해, 금속배선으로 된 주그라운드선들(MG1, MG2)에 접속된다.
유사하게, 제2뱅크영역(B2)은, 반도체기판(20Oa)상에 형성되어 N+형확산층으로 된 다수의 부비트선들(SB1B-SB7B), 상기 각 부비트선과 교차하도록 배치되며 폴리실리콘막으로 된 다수의 워드선(W11B), 및 상기 부비트선들중 인접한 것들 사이에 제공되어 연관된 워드선을 게이트전극으로 이용하는 다수의 메모리셀들(N1)을 포함한다.
또한, 제2뱅크영역(B2)은 부비트선들(SB1B-SB7B)의 타단측상에 제공되며 부비트선과 동일 도전형을 갖는 한쌍의 보조도전영역(BB11, BB12)을 상기 제1뱅크영역(B1)과 공유한다. 제2뱅크영역(B2)에서는, 부비트선(SB3B)의 타단의 부분과 보조도전영역(BB11)의 부분들 사이에 뱅크 선택 트랜지스터(BT2B)가 형성되며, 부비트선(SB5B)의 타단의 부분과 보조도전영역(BB11)의 부분 사이에 뱅크 선택 트랜지스터(BT1B)가 형성된다. 또한, 워드선에 평행하게 배열된 뱅크선택선들(BS1B, BS2B)은 상기 각 뱅크 선택 트랜지스터(BT1B, BT2B)의 게이트로서 작용한다.
상기 제1 및 제2뱅크영역(B1, B2)과 마찬가지 방식으로, 제1뱅크영역(B1)에 선행하는 뱅크영역(B0)은 다수의 부비트선들, 다수의 워드선들 및 다수의 뱅크선택선들을 포함하며 제1뱅크영역(B1)과 보조도전영역들(BB21, BB22)을 공유한다.
다음, 제1실시예의 반도체 기억장치의 예시적인 동작을 간단하게 설명한다.
예컨대, 메모리셀(M4)에 기억된 정보가 독출될때, 워드선(WL2A)과 뱅크선택선(BS1B, BS4A)이 하이레벨로 설정되어, 뱅크 선택 트랜지스터(BT1B, BT4A)를 활성화시킨다. 메모리셀(M4)의 일(소스 또는 드레인)단자에 접속된 부비트선(SB5A)은 콘택트홀(C11)을 통해 주비트선(MB1)에 전기적으로 접속되고, 메모리셀(M4)의 다른(드레인 또는 소스)단자에 접속된 부비트선(SB4A)은 콘택트홀(C22)을 통해 주그라운드선(MG2)에 전기적으로 접속된다. 그 결과, 메모리셀(M4)에 기억된 데이타가 독출될 수 있다.
다음, 제1실시예의 반도체 기억장치의 더욱 상세한 구성을 설명한다.
상기한 바와 같이, 제1뱅크영역(B1)은 그에 인접한 제2뱅크영역(B2)과 보조도전영역(BB11, BB12)을 공유한다. 또한, 보조도전영역에 접속된 제1뱅크영역(B1)의 부비트선들(SB1A-SB7A)중 하나가 제1뱅크영역(B1)에 인접한 제2뱅크영역(B2)의 부비트선들(SB1B-SB7B)의 상대파트에 접속된다. 더 구체적으로, 부비트선(SB1A)은 부비트선(SB1B)에 접속되고 부비트선(SB5A)은 부비트선(SB5B)에 접속된다.
한쌍의 연관된 부비트선들(SB5A, SB5B)의 부분 및 보조도전영역(BB11)의 부분사이에 뱅크 선택 트랜지스터(BT1B)가 형성된다. 뱅크 선택 트랜지스터(BT1B)의 게이트전극으로 작용하는 뱅크선택선(BS1B)은 워드선에 평행하게 배치된다. 상기 연관된 한쌍의 부비트선들(SB5A, SB5B)의 부분은 뱅크 선택 트랜지스터(BT1B)의 소스 또는 드레인으로서 작용하며 보조도전영역(BB11)의 부분은 뱅크 선택 트랜지스터(BT1B)의 드레인 또는 소스로서 작용한다.
이 방식으로, 제1 및 제2뱅크영역들(B1,B2)이 단일의 뱅크 선택 트랜지스터( BT1B)를 공유할 수 있으므로, 원하는 뱅크를 선택하도록 이용되는 뱅크 선택 트렌지스터 및 뱅크선택선의 갯수가 감소될 수 있다. 뱅크 선택 트랜지스터(BT1B)의 게이트영역이 콘택트홀(C11)을 갖는 보조도전영역(BB11)에 인접하게 제공될 수 있으므로, 뱅크영역의 면적을 증가시키지 않고 채널폭을 증가시킬 수 있다. 그 결과, 비트선을 통해 대량의 전류가 흐를 수 있다.
[실시예 2]
이하, 본 발명의 제2실시예의 반도체 기억장치의 구성을 제3도 및 제4도를 참조하여 설명한다.
제3도는 본 발명의 제2실시예의 반도체 기억장치의 등가회로도이다. 제4도는 상기 반도체 기억장치에 포함된 각 층들의 레이아웃 패턴을 나타낸 도면이다.
제3도 및 제4도에서, ROM(102)은 제2실시예의 계층 비트선 방식의 ROM이다. 이 제2실시예에서, 뱅크 선택 트랜지스터(BT2A2)는 제1실시예의 뱅크 선택 트랜지스터(BT2A)와 같은 방식으로 콘택트홀(C11)에 부비트선(SB3A)을 전기적으로 접속한다. 그러나, 제2실시예의 뱅크 선택 트랜지스터(BT2A2)의 구성은 제1실시예의 뱅크선택 트랜지스터(BT2A)의 구성과 다르다. 제1도 및 제2도에 도시된 부품과 동일한 제3도 및 제4도에 도시된 ROM(102)의 부품들은 동일 참조부호로 나타내며 그들의 설명은 생략한다.
다음, 뱅크 선택 트랜지스터(BT2A2)의 구성을 제4도를 참조하여 상세하게 설명한다.
뱅크 선택 트랜지스터(BT2A2)는; 소스 또는 드레인전극(EL1), 드레인 또는 소스전극(EL2), 및 게이트전극(EL3)을 포함한다. 보조도전영역(BB11)의 부분은 전극(EL1)으로서 이용되고, 부비트선(SB3A)의 부분은 전극(EL2)으로서 이용되며 뱅크선택선(BS2A)의 부분은 게이트전극(EL3)으로서 이용된다. 더 구체적으로, 뱅크선택선(BS2A)과 중첩 또는 커버된 보조도전영역(BB11)의 부분은 전극(EL1)으로서 이용되며 뱅크선택선(BS2A)과 중첩 또는 커버된 부비트선(SB3A)의 부분은 전극(EL2)으로서 이용된다. 전극(EL2)의 폭 또는 채널폭은 전극(EL2)이 형성된 부분이 아닌 부비트선(SB3A)의 나머지 부분의 폭보다 넓다.
이러한 구성을 이용하는 제2실시예에서, 뱅크 선택 트랜지스터(BT2A)의 게이트폭은 그 뱅크영역의 면적을 크게 증가시키지 않고 워드선의 길이방향을 따라 보조도전영역(BB11)의 폭과 동일하게 확대될 수 있다. 그 결과, 비트선들을 통해 대량의 전류가 흐를 수 있다.
[실시예 3]
이하, 본 발명의 제3실시예의 반도체 기억장치의 구성을 제5도 및 제6도를 참조하여 설명한다.
제5도는 본 발명의 제3실시예의 반도체 기억장치의 등가회로도이다. 제6도는 상기 반도체 기억장치에 포함된 각 층들의 레이아웃 패턴을 나타낸 도면이다.
제5도 및 제6도에서, ROM(103)은 제3실시예의 계층 비트선 방식의 ROM이다.
제3실시예의 뱅크 선택 트랜지스터((BT2A3)의 구성은 제2실시예의 뱅크선택 트랜지스터(BT2A2)의 구성과 거의 동일하다. 제3실시예에서, 보조도전영역(BB11)에 접속된 뱅크 선택 트랜지스터의 유효채널폭은 서로 동일하다. 더 구체적으로, 뱅크선택선(BS2B3)의 폭은 뱅크 선택 트랜지스터(BT2B3)의 유효채널폭이 보조도전영역( BB11)에 접속된 다른 뱅크 선택 트랜지스터들(BT1B3, BT2A3)의 유효채널폭과 동일하게 되도록 조정된다. 뱅크선택선(BS3A3)의 폭은 뱅크선택선(BS2B3)의 폭과 동일한 방식으로 설정될 수 있다.
이러한 구성을 이용한 제3실시예에서, 비트선 전류량은 선택된 뱅크 선택트랜지스터에 관개없이 동일하게 될 수 있어서 독출시간의 마진이 증가될 수 있다.
제3도 및 제4도에 도시된 바와 동일한 제5도 및 제6도에 도시된 ROM(103)의 부품들은 동일 참조부호로 나타내며 그의 설명은 원칙적으로 생략한다.
[실시예 4]
이하, 본 발명의 제4실시예의 반도체 기억장치의 구성을 제7도 및 제8도를 참조하여 설명한다.
제7도는 본 발명의 제4실시예의 반도체 기억장치의 등가회로도이다. 제8도는 상기 반도체 기억장치에 포함된 각 층들의 레이아웃 패턴을 나타낸 도면이다.
제7도 및 제8도에서, ROM(104)은 제4실시예의 계층 비트선 방식의 ROM이다.
제2실시예의 뱅크 선택 트랜지스터(BT2B)와 동일한 방식으로, 제4실시예의 뱅크 선택 트랜지스터(BT2B4)는 뱅크선택선(BS2B)의 전위에 따라 부비트선(SB3B)을 콘택트홀(C11)에 전기적으로 접속한다. 제4실시예의 뱅크 선택 트랜지스터(BT2B4)의 구성은 제2실시예의 뱅크 선택 트랜지스터(BT2A2)의 구성과 거의 동일하다. 제3도 및 제4도에 도시된 바와 동일한 제7도 및 제8도에 도시된 ROM(104)의 부품들은 동일 참조부호로 나타내며 그의 설명은 원칙적으로 생략한다.
제4실시예에서, 제2뱅크영역(B2)을 선택하는 뱅크 선택 트랜지스터(BT2B4)는 제1뱅크영역(B1)을 선택하는 뱅크 선택 트랜지스터(BT2A2)와 그들 사이의 콘택트홀 (C11)을 통해 대향하고 있다. 뱅크 선택 트랜지스터(BT2A2)의 채널폭은 뱅크 선택 트랜지스터(BT2B4)의 폭과 동일하다. 이 경우에, 비트선 전류량은 선택된 뱅크 선택 트랜지스터에 관계없이 동일하게 될 수 있어서 독출시간의 마진이 증가될 수 있다.
[실시예 5]
이하, 본 발명의 제5실시예의 반도체 기억장치의 구성을 제9도 및 제10도를 참조하여 설명한다.
제9도는 본 발명의 제5실시예의 반도체 기억장치의 등가회로도이다. 제10도는 상기 반도체 기억장치에 포함된 각 층들의 레이아웃 패턴을 나타낸 도면이다.
제9도 및 제10도에서, ROM(105)은 제5실시예의 계층 비트선 방식의 ROM이고 p형 반도체기판(200a)을 포함한다. 상기 반도체기판(200a)의 소정 표면영역은 다수의 블럭들로 구분된다. 각 블럭들에 대응하도록 다수의 뱅크영역들(B0, B1, B2)이 제공된다. 이 구성에서는 5개의 부비트선(SB1A-SB5A)으로 된 세트가 하나의 유닛으로서 집합적으로 배치된다. 각각 5개의 부비트선으로 된 세트를 포함하는 2개의 인접한 유닛들상에 배치된 영역들은 ROM 프로그램용의 이온주입등의 처리가 실시되는 분리영역(BAR)을 통해 서로 전기적으로 분리된다.
예컨대, 제1뱅크영역(B1)은; p형 반도체기판(20Oa)상에 형성되어 N+형확산층으로 된 다수의 부비트선들(SB1A-SB5A), 상기 각 부비트선과 교차하도록 배치되며 폴리실리콘층으로 된 다수의 워드선(WL1A, WL2A, .. WL32A); 및 상기 부비트선들중 인접한 것들 사이에 제공되어 연관된 워드선을 게이트전극으로 이용하는 다수의 메모리셀들(M1-M4)을 포함한다.
제1뱅크영역(B1)은; 부비트선의 일단측에 제공되어 부비트선과 동일 도전형을 갖는 한쌍의 보조도전영역(BB11, BB12); 부비트선의 타단측상에 제공되어 부비트선과 동일 도전형을 갖는 다른 한쌍의 보조도전영역(BB21, BB22), 상기 보조도전영역(BB11)의 부분들과 부비트선(SB3A)의 부분 사이에 형성된 뱅크 선택 트랜지스터(BT2A); 상기 보조도전영역(BB11)의 부분과 부비트선(SB1A)의 부분 사이에 형성된 뱅크 선택 트랜지스터(BT1A); 상기 보조도전영역(BB11)의 부분과 부비트선(SB 5A)의 부분 사이에 형성된 뱅크 선택 트랜지스터(BT1B), 및 상기 보조도전영역(B B21)의 부분들과 부비트선(SB2A)의 부분 사이에 형성된 뱅크 선택 트랜지스터(BT 3A)를 포함한다. 상기 제1뱅크영역(B1)은; 상기 보조도전영역(BB21)의 부분들과 부비트선(SB4A)의 부분들 사이에 형성된 뱅크 선택 트랜지스터(BT4A); 및 뱅크 선택 트랜지스터들의 게이트전극들로서 작용하는 뱅크선택선들(BS1A-BS4A, BSIB)를 포함한다.
보조도전영역들(BB11, BB12)은 콘택트홀(C11, C12)을 통해 금속배선으로 된 주그라운드선들(MG1, MG2)에 접속되며, 보조도전영역들(BB21, BB22)은 콘택트홀 (C21, C22)을 통해 금속배선으로 된 주비트선들(MB1, MB2)에 접속된다.
유사하게, 제2뱅크영역(B2)은; 반도체기판(200a)상에 형성되어 N+형확산층으로 된 다수의 부비트선들(SB1B-SB5B); 상기 각 부비트선과 교차하도록 배치되며 폴리실리콘으로 된 다수의 워드선(WL1B); 및 상기 부비트선들중 인접한 것들 사이에 제공되어 연관된 워드선을 게이트전극으로 이용하는 다수의 메모리셀들(M)을 포함한다.
또한, 제2뱅크영역(B2)은 부비트선들(SB1B-SB5B)의 타단측상에 제공되며 부비트선과 동일 도전형을 갖는 한쌍의 보조도전영역(BB11, BB12)을 상기 제1뱅크영역(B1)과 공유한다. 제2뱅크영역(B2)에서는, 부비트선(SB3B)의 타단과 보조도전영역(BB11)의 부분들 사이에 뱅크 선택 트랜지스터(BT2B)가 형성되며, 부비트선(SB 5B)의 일단과 보조도전영역(BB11)의 부분들 사이에 뱅크 선택 트랜지스XJ(BT1B)가 형성된다. 또한, 부비트선(SB1B)의 타단과 보조도전영역(BB11)의 부분 사이에 뱅크 선택 트랜지스터(BT1A)가 형성된다.
다음, 제5실시예의 반도체 기억장치의 예시적인 동작을 간단하게 설명한다.
예컨대, 메모리셀(M4)에 기억된 정보가 독출될때, 워드선(WL2A)과 뱅크선택선(BS1B, BS4A)이 하이 레벨로 설정되어, 뱅크 선택 트랜지스터(BT1B, BT4A)를 활성화시킨다. 메모리셀(M4)의 한(소스 또는 드레인) 단자에 접속된 부비트선(SB5A)은 콘택트홀(C11)을 통해 주비트선(MB1)에 전기적으로 접속되고, 메모리셀(M4)의 다른(드레인 또는 소스)단자에 접속된 부비트선(SB4A)은 콘택트홀(C22)을 통해 주그라운드선(MG2)에 전기적으로 접속된다. 그 결과, 메모리셀(M4)에 기억된 데이타가 독출될 수 있다.
다음, 제5실시예의 반도체 기억장치의 더욱 상세한 구성을 설명한다.
상기한 바와같이, 제1뱅크영역(B1)은 그에 인접한 제2뱅크영역(B2)과 보조도전영역(BB11, BB12)을 공유한다. 또한, 보조도전영역(BB11)에 접속된 제1뱅크영역( B1)의 부비트선들(SB1A-SB5A)중 하나가 제1뱅크영역(B1)에 인접한 제2뱅크영역 (B2)의 부비트선들(SB1B-SB5B)의 상대파트로 연장되어 접속된다.
한쌍의 연관된 부비트선들(SB1A, SB1B)의 부분 및 보조도전영역(BB11)의 부분사이에 뱅크 선택 트랜지스터(BT1A)가 형성된다. 뱅크 선택 트랜지스터(BT1A)의 게이트전극으로서 작용하는 뱅크선택선(BS1A)의 부분은 워드선에 평행하게 배치된다. 한편, 상기 연관된 한쌍의 부비트선들(SB5A, SB5B)의 부분과 한쌍의 보조도전영역(BB11)의 부분 사이에 뱅크 선택 트랜지스터(BT1B)가 형성된다. 뱅크 선택 트랜지스터(BT1B)의 게이트전극으로서 작용하는 뱅크선택선(BS1B)의 부분도 워드선에 평행하게 배치된다.
이 방식으로, 제1 및 제2뱅크영역들(B1, B2)이 뱅크 선택 트랜지스터(BT1A, BT1B)를 공유할 수 있으므로, 뱅크 선택 트랜지스터 및 뱅크선택선의 갯수가 감소될 수 있다.
뱅크 선택 트랜지스터(BT1A, BT1B)가 그의 게이트폭방향을 부비트선의 길이방향과 평행한 방향으로 취하고 그의 게이트영역이 콘택트홀(C11)을 갖는 보조도전영역(BB11)의 측방에 제공될 수 있으므로, 뱅크영역의 면적을 증가시키지 않고 게이트폭을 증가시킬 수 있다. 그 결과, 비트선을 통해 대량의 전류가 흐를 수 있다.
또한, 소정 갯수의 부비트선들로 된 세트가 분리영역(BAR)을 통해 인접한 부비트선들로 된 세트들로부터 전기적으로 분리됨으로써, 상기 분리영역(BAR)에 의해 분리된 영역을 통해 리크전류가 흐르지 않는다. 따라서, 제5실시예에서는, 리크전류로 인한 R0M의 잘못된 활성화가 야기되지 않는다.
[실시예 6]
이하, 본 발명의 제6실시예의 반도체 기억장치의 구성을 제11도 내지 제14도를 참조하여 설명한다.
제11도는 본 발명의 제6실시예의 반도체 기억장치의 등가회로도이다. 제12도 -제14도는 상기 반도체 기억장치에 포함된 각 층들의 레이아웃 패턴을 나타낸 도면이다.
제11도-제14도에서, ROM(106)은 제6실시예의 계층 비트선 방식의 ROM이고 p형 반도체기판(200a)을 포함한다. 상기 반도체기판(200a)의 소정 표면영역은 다수의 블럭들로 구분된다. 각 블럭들에 대응하도록 뱅크영역들(B0, B1, B2)이 제공된다.
예컨대, 제1뱅크영역(B1)은 p형 반도체기판(20Oa)상에 형성되어 N+형확산층으로 된 다수의 부비트선들(SB1A-SB7A); 상기 각 부비트선과 교차하도록 배치되며 폴리실리콘층으로 된 다수의 워드선(WL1A, WL2A, .., WL32A); 및 상기 부비트선들중 인접한 것들 사이에 제공되어 연관된 워드선을 게이트전극으로 이용하는 다수의 메모리셀들(M1-M7, M)을 포함한다.
제1뱅크영역(B1)은; 부비트선(SB1A-SB7A)의 일단측에 제공되어 부비트선과 동일 도전형을 갖는 한쌍의 보조도전영역(BB11, BB12); 부비트선(SB1A-SB7A)의 타단측상에 제공되어 부비트선과 동일 도전형을 갖는 다른 한쌍의 보조도전영역 (BB21, BB22); 상기 보조도전영역과 부비트선 사이에 형성된 다수의 뱅크 선택 트랜지스터(BT1A, BT1B, BT2C); 및 뱅크 선택 트랜지스터들의 게이트전극들로서 작용하는 폴리실리콘으로 된 뱅크선택선들(BS1A, BS1B, BS2A)를 포함한다.
보조도전영역들은 콘택트홀(C11, C12, C21, C22)을 통해 금속배선으로 된 주비트선들(MB11, MB12, MB21, MB22)에 접속된다.
제2뱅크영역(B2)은 부비트선들(SB1B-SB7B)의 일단측상에 제공되며 부비트선과 동일 도전형을 갖는 한쌍의 보조도전영역(BB11, BB12)을 상기 제1뱅크영역(B1)과 공유한다. 이 실시예에서, 부비트선(SB3B)의 타단의 부분과 보조도전영역(BB11)의 부분 사이에 뱅크 선택 트랜지스터(BT1A)가 형성되며, 부비트선(SB5B)의 타단과 보조도전영역(BB11) 사이에 뱅크 선택 트랜지스터(BT1B)가 형성된다.
워드선에 평행하게 배치된 뱅크선택선들(BS1B, BS1A)은 상기 각 뱅크 선택 트랜지스터(BT1B, BT1A)의 게이트로서 작용한다.
상기 제1 및 제2영역(B1, B2)과 마찬가지 방식으로, 제1뱅크영역(B1)에인접한 뱅크영역(B0)도 다수의 부비트선들, 다수의 워드선들 및 다수의 뱅크선택선들을 포함하며 제1뱅크영역(B1)과 보조도전영역들(BB21, BB22)을 공유한다.
다음, 제 6 실시예의 반도체 기억장치의 특징을 설명한다.
상기한 바와같이, 제1뱅크영역(B1)은 그에 인접한 제 2 뱅크영역(B2)과 보조도전영역(BB11, BB12)을 공유한다. 또한, 제1뱅크영역(B1)의 부비트선들(SB1A-SB7A)중 부비트선(SB3A, SB5A)이 제2뱅크영역(B2)의 부비트선들(SB1B-SB7B)중 연관된 비트선(SB3B, SB5B)에 각각 접속되어, 부비트선 쌍들을 형성한다. 이 부비트선쌍들은 각각 뱅크 선택 트랜지스터(BT1A, BT1B)를 통해 보조도전영역(BB11)에 접속된다.
뱅크 선택 트랜지스터(BT1A, BT1B)의 게이트전극으로서 작용하는 한쌍의 뱅크 선택선(BS1A, BS1B)이 그들 사이의 콘택트홀(C11, C12)을 통해 워드선들에 평행하게 배치된다. 유사하게, 두쌍의 부비트선들이 뱅크 선택 트랜지스터(BT2A, BT2C)를 통해 보조도전영역(BB21)에 접속된다. 뱅크영역들(BO, B1) 사이에 공유된 보조도전영역(BB21, BB22)에 접속된 부비트선 쌍들이 뱅크영역들(B1, B2) 사이에 공유된 보조도전영역(BB11, BB12)에 접속된 부비트선 쌍들과 교대로 배치된다.
이러한 구성을 이용한 제6실시예에서, 단일뱅크영역에 대해 2개만의 선택선들이 필요하다. 따라서, 계층 비트선 방식의 ROM의 메모리셀어레이의 면적이 감소될 수 있다.
또한, 이 실시예에서, 단일 뱅크 영역에 대해 2개의 뱅크선택선과 32개의 워드선이 제공된다. 따라서, 종래의 구성과 비교할 때, 메모리셀어레이의 면적이 약 17/18(=(32+2)/(32+4))로 감소될 수 있다.
예컨대, 메모리셀(M2)에 기억된 정보가 독출될 때, 워드선(WL2A)과 뱅크선택선(BS1A, BS2A)이 하이레벨로 설정되어, 뱅크 선택 트랜지스터(BT1A, BT2A)를 활성화시킨다. 따라서, 부비트선(SB3A, SB2A)은 각각 콘택트홀(C11, C21)을 통해 주비트선(MB11, MB21)에 접속된다. 이 경우에, 메모리셀(M6)도 선택된다. 그러나, 주비트선(MB11, MB12)이 컬럼선택트랜지스터를 통해 데이타선에 접속되고 주비트선 (MB21, MB22)이 컬럼선택트랜지스터를 통해 접지되므로, 컬럼선택트랜지스터들의 존재로 인해 메모리셀(M2)에 기억된 정보만이 독출될 수 있다. 주비트선(MB11, MB12)은 제1 내지 제5실시예의 주비트선(MB1, MB2)에 대응하며 주비트선(MB21, MB22)은 제1 내지 제5실시예의 주그라운드선(MG1,MG2)에 대응한다.
제12도 내지 제14도에 도시된 레이아웃패턴은 모두 제11도에 도시된 회로에 대응하고 동일 기능을 가진 ROM을 실현하는 것이다. 즉, 제6실시예에 사용된 레이아웃패턴은 제12도-제14도에 도시된 바와 같이, LSI 설계상의 디자인룰의 제약 및 뱅크 선택 트랜지스터의 구동능력에 따라 여러가지 방식으로 개조될 수 있다.
이하, 제12도-제14도의 레이아웃패턴들 사이의 주요 차이점을 나타낸다.
제12도-제14도에 도시된 레이아웃패턴은 주로 뱅크 선택 트랜지스터(BT1A, BT1B)의 구성에 대해 서로 다르다.
특히, 제12도에 도시된 레이아웃패턴에서, 뱅크 선택 트랜지스터(BT1A, BT1B)의 각 게이트영역은 장방형 보조도전영역(BB11)의 2개의 인접한 측면들을 커버하도록 형성된다.
한편, 제13도에 도시된 레이아웃패턴에서는, 뱅크 선택 트랜지스터(BT1A, BT1B)의 게이트영역은 부비트선의 길이방향에 평행한 장방형 보조도전영역(BB11)의 측면들을 따라 배치된다.
또한, 제14도에 도시된 레이아웃패턴에서는, 뱅크 선택 트랜지스터(BT1A, BT1B)의 게이트영역은 부비트선의 길이방향에 수직한 장방형 보조도전영역(BB11)의 측면들을 따라 배치된다.
따라서, 제12도에 도시된 레이아웃패턴을 이용하는 ROM에서, 뱅크 선택 트랜지스터의 채널폭은 제13도 및 제14도에 도시된 레이아웃패턴을 이용한 ROM과 비교할때 더 길다. 따라서, 제12도에 도시된 레이아웃패턴을 이용한 ROM이 더 높은 구동능력을 가진다.
또한, 제6실시예에서, 부비트선 쌍들에 접속된 한쌍의 보조도전영역들이 단일 뱅크영역의 양측에 배치되며 한쌍의 뱅크선택선들이 인접한 2개의 뱅크영역들에 각기 속하는 동일 보조도전영역에 접속된다. 이러한 방식으로 보조도전영역과 뱅크선택선을 배열함에 의해, 메모리셀어레이의 면적이 더 효율적으로 사용되고 메모리셀뱅크내의 위치에 따른 부비트선의 저항변화가 감소되도록 메모리셀어레이의 레이아웃 패턴이 설계될 수 있다.
[실시예 7]
이하, 본 발명의 제7실시예의 반도체 기억장치의 구성을 제15도 및 제16도를 참조하여 설명한다.
제15도는 본 발명의 제7실시예의 반도체 기억장치의 등가회로도이다. 제16도는 상기 반도체 기억장치에 포함된 각 층들의 레이아웃 패턴을 나타낸 도면이다.
이 실시예에서는, 상기한 구성의 ROM의 구성에 더하여, 제1 및 제2뱅크영역( B1, B2)이 보조도전영역(BB11, BB12)을 공유하며, 부비트선(SB2A)과 부비트선(SB 3A)사이, 부비트선(SB2B)과 부비트선(SB3B)사이, 부비트선(SB6A)과 부비트선(SB7A) 사이, 및 부비트선(SB6B)과 부비트선(SB7B) 사이에 전기 분리대(BAR)가 제공된다. 상기 분리대(BAR)의 영역들에 메모리셀들이 형성될 수 있고, 그 메모리셀들은 "오프"셀로 된다.
상기 분리대(BAR)는 ROM 프로그램용 이온주입처리등을 실시함에 의해 특정 부비트선들 사이의 영역으로 이온을 선택적으로 주입함에 의해 형성될 수 있다.
이러한 구성을 이용한 제7실시예의 ROM(107)에서는, 제6실시예의 효과 뿐만 아니라 다음의 효과들도 얻어질 수 있다.
메모리셀(M3)을 선택한 경우에, 뱅크선택선(BS1A, BS2C)과 워드선(WL2A)이 하이레벨로 설정된다. 이 경우에, 원하는 메모리셀(M3)과 동시에 다른 메모리셀( M7)이 선택된다. 제6실시예의 구성에서, 메모리셀(M4-M6)이 온셀로 될때, 선택된 부비트선들(SB4A, SB7A) 사이에 리크전류가 발생되며 부비트선전위가 변화되는 문제가 생긴다. 그러나, 제7실시예의 구성에서는, 부비트선들(SB6A, SB7A) 사이에 분리대(BAR)가 제공된다. 따라서, 상기 리크전류가 제거될 수 있고 독출마진이 개선될 수 있다.
[실시예 8]
이하, 본 발명의 제8실시예의 반도체 기억장치의 구성을 제17도 및 제18도를 참조하여 설명한다.
제17도는 본 발명의 제8실시예의 반도체 기억장치의 등가회로도이다. 제18도는 상기 반도체 기억장치에 포함된 각 층들의 레이아웃 패턴을 나타낸 도면이다.
제17도 및 제18도의 제8실시예에서, ROM(108)은 계층 부비트선 방식을 이용한 ROM이다. 상기 ROM(108)에서, 3개의 부비트선들(SB1A, SB3A, SB5A)이 각각 뱅크 선택 트랜지스터(BT2C, BT3A, BT2A)를 통해 주비트선(MB21)에 접속되며, 2개의 부비트선들(SB2A, SB4A)이 각각 뱅크 선택 트랜지스터(BT1A, BT1B)를 통해 주비트선 (MB11)에 접속된다.
서로 접속되어 있는 한쌍의 부비트선(SB2A, SB2B)이 뱅크 선택 트랜지스터 (BT1A)를 통해 인접한 뱅크영역(B1, B2)에 의해 공통으로 사용되는 보조도전영역( BB11)에 접속된다. 서로 접속된 다른 쌍의 부비트선(SB4A, SB4B)은 뱅크 선택 트랜지스터(BT1B)를 통해 보조도전영역(BB11)에 접속된다. 유사하게, 상호접속된 부비트선의 쌍들이 각 뱅크 선택 트랜지스터를 통해 인접한 뱅크영역(B1, B2)에 의해 공통으로 사용되는 보조도전영역(BB12)에 접속된다.
한편, 서로 접속된 한쌍의 부비트선(SB1A, SB1C) 및 서로 접속된 다른 한쌍의 부비트선(SB5A, SB5C)은 각각 뱅크 선택 트랜지스터(BT2C, BT2A)를 통해 인접한 뱅크영역들(B0, B1)에 의해 공통으로 사용되는 보조도전영역(BB21)에 접속된다. 부비트선(SB3A, SB3C)은 각각 뱅크 선택 트랜지스터(BT3A, BT3C)를 통해 보조도전영역(BB21)에 접속된다.
부비트선들(SB3A, SB3C) 사이에서 단일 뱅크 선택 트랜지스터가 공유될 수 없지만, 뱅크 선택 트랜지스터들은 부비트선(SB2A, SB2B)사이, 부비트선(SB4A, SB4B)사이, 부비트선(SB1A, SB1C)사이, 및 부비트선(SB5A, SB5C)사이에서 공유될 수 있다. 따라서, 이 실시예에서는, 뱅크선택선들의 갯수가 감소될 수 있다.
한편, 보조도전영역(BB11, BB21, BB12, BB22)은 각각 콘택트홀(C11, C21, C12, C22)을 통해 주비트선(MB11, MB21, MB12, MB22)에 접속된다.
제8실시예에서, 5개의 부비트선들(SB1A-SB5A)로 된 한세트가 하나의 유닛으로서 집합적으로 배치된다. 각각 5개의 부비트선들로 된 한 세트를 포함하는 2개의 인접한 유닛들의 영역은 ROM 프로그램용 이온주입등의 처리에 의한 분리대(BAR)를 통해 서로 전기적으로 분리된다.
상기한 실시예들에서, 이온주입에 의해 ROM 프로그램을 행하는 마스크 ROM에 대해 설명하였지만, 본 발명은 다른 마스크 ROM 및 EEPROM등의 여러가지 타입의 비휘발성메모리에 용이하게 적용될 수 있다.
[발명의 효과]
상기한 설명으로부터 명백하게 된 바와같이, 본 발명에서는 계층 비트선 방식의 ROM의 넓은 게이트폭을 갖는 뱅크 선택 트랜지스터들에 의해 야기되는 비트선 전류의 감소를 억제하며 메모리셀 어레이의 면적을 크게 감소시킬 수 있다. 또한, 본 발명에서는 뱅크 선택 트랜지스터의 게이트폭이 확대될때에도 메모리셀 어레이의 면적을 감소시킬 수 있다.
본 발명의 범위와 정신을 벗어나지 않고 당업자들에 의해 여러가지 다른 개조가 용이하게 실시될 수 있다. 따라서, 첨부된 특허청구의 범위는 본 명세서에서 설명된 내용으로 제한되지 않고, 더 넓게 해석되어야 한다.

Claims (19)

  1. 반도체기판; 제1블럭, 상기 제1블럭에 인접한 제2블럭; 주비트선; 제1보조도전영역, 제1선택 트랜지스터; 및 제1선택선을 포함하는 반도체 기억장치로서, 상기 제1블럭은, 제1전극, 제2전극 및 게이트전극을 갖는 제1메모리 트랜지스터; 상기 제1메모리 트랜지스터의 제1전극으로 기능하는 일부를 포함하는 제1부비트선, 상기 제1메모리 트랜지스터의 제2전극으로 기능하는 일부를 포함하는 제2부비트선, 및 상기 제1메모리 트랜지스터의 게이트전극으로 기능하는 일부를 포함하는 제1워드선을 포함하고, 상기 제2블럭은, 제3전극, 제4전극 및 게이트전극을 갖는 제2메모리 트랜지스터; 상기 제2메모리 트랜지스터의 제3전극으로 기능하는 일부를 포함하는 제3부비트선; 상기 제2메모리 트랜지스터의 제4전극으로 기능하는 일부를 포함하는 제4부비트선; 및 상기 제2메모리 트랜지스터의 게이트전극으로 기능하는 일부를 포함하는 제2워드선을 포함하며, 상기 주비트선은 상기 제1보조도전영역에 전기적으로 접속되고, 상기 제2부비트선은 상기 제4부비트선에 전기적으로 접속되며, 상기 제1선택 트랜지스터는 상기 전기적으로 접속된 제2 및 제4부비트선을 상기 제1선택선의 전위에 따라 상기 제1보조도전영역에 전기적으로 선택접속하는, 반도체 기억장치.
  2. 제1항에 있어서, 상기 제1블럭은 상기 제1도전영역을 상기 제2블럭과 공유하는, 반도체 기억장치.
  3. 제1항에 있어서, 상기 제1선택 트랜지스터는 제5전극, 제6전극 및 게이트전극을 갖고, 상기 제1보조도전영역의 일부는 제5전극으로 기능하고, 상기 제2부비트선의 일부 및 상기 제4부비트선의 일부는 제6전극으로 기능하며, 상기 제1선택선의 일부는 제1선택 트랜지스터의 게이트전극으로 기능하는, 반도체 기억장치.
  4. 제1항에 있어서, 상기 반도체기판은 제1도전형이고, 상기 제1 내지 제4부비트선은 제2도전형인, 반도체 기억장치.
  5. 제1항에 있어서, 상기 제1블럭은 상기 제1선택선을 상기 제2블럭과 공유하는, 반도체 기억장치.
  6. 제1항에 있어서, 상기 제2블럭에 인접한 제3블럭; 주접지선; 제2보조도전영역; 및 제2선택 트랜지스터를 더 포함하고, 상기 제3블럭은, 제7전극, 제8전극 및 게이트전극을 갖는 제3메모리 트랜지스터; 상기 제3메모리 트랜지스터의 제7전극으로 기능하는 일부를 포함하는 제5부비트선; 상기 제3메모리 트랜지스터의 제8전극으로 기능하는 일부를 포함하는 제6부비트선; 및 상기 제3메모리 트랜지스터의 게이트전극으로 기능하는 일부를 포함하는 제3워드선을 포함하며, 상기 주접지선은 상기 제2보조도전영역에 전기적으로 접속되고, 상기 제2블럭의 제3부비트선은 상기 제3블럭의 제5부비트선에 전기적으로 접속되며, 상기 제2선택 트랜지스터는 상기 전기적으로 접속된 제3 및 제5부비트선을 상기 제2선택선의 전위에 따라 상기 제2 보조도전영역에 전기적으로 선택접속하는 반도체 기억장치.
  7. 제6항에 있어서, 상기 제2블럭은, 제9전극, 제10전극 및 게이트전극을 갖는 제4메모리 트랜지스터 및 제7부비트선을 더 포함하고, 상기 제3부비트선의 일부는 상기 제4메모리 트랜지스터의 제9전극으로 기능하고, 상기 제7부비트선의 일부는 상기 제4메모리 트랜지스터의 제10전극으로 기능하며, 상기 제1워드선의 일부는 상기 제4메모리 트랜지스터의 게이트전극으로 기능하는, 반도체 기억장치.
  8. 제7항에 있어서, 상기 제2블럭은, 제11전극, 제12전극 및 게이트전극을 갖는 제3선택 트랜지스터 및 상기 제1보조도전영역을 통해 상기 제1선택선에 평행하게 배치된 제3선택선을 더 포함하고, 상기 제1보조도전영역의 일부는 상기 제7전극으로 기능하고, 상기 제7부비트선의 일부는 제12전극으로 기능하며, 상기 제3선택선의 일부는 상기 제3선택 트랜지스터의 게이트전극으로 기능하는, 반도체 기억장치.
  9. 제8항에 있어서, 상기 제3선택 트랜지스터의 제12전극에 대향하는 상기 제3 선택 트랜지스터의 제7전극의 일측은 상기 제2워드선의 길이 방향에 평행한, 반도체 기억장치.
  10. 제8항에 있어서, 상기 제1선택 트랜지스터의 제6전극에 대향하는 상기 제1 선택 트랜지스터의 제5전극의 일측은 상기 제3부비트선의 길이 방향에 평행한, 반도체 기억장치.
  11. 제8항에 있어서, 상기 제3선택 트랜지스터의 제12전극에 대향하는 상기 제3 선택 트랜지스터의 제7전극의 일측은 상기 제2워드선의 길이 방향에 평행하며, 상기 제1선택 트랜지스터의 제6전극에 대향하는 상기 제1선택 트랜지스터의 제5전극의 일측은 상기 제3부비트선의 길이 방향에 펑행한, 반도체 기억장치.
  12. 제8항에 있어서, 상기 제1선택 트랜지스터의 유효 채널폭은 상기 제3선택 트랜지스터의 유효 채널폭과 동일한 반도체 기억장치.
  13. 반도체기판; 제1블럭, 상기 제1블럭에 인접한 제2블럭; 주비트선; 제1보조도전영역; 제1선택 트랜지스터; 및 제1선택선을 포함하는 반도체 기억장치로서, 상기 제1블럭은, 제1전극, 제2전극 및 게이트전극을 갖는 제1메모리 트랜지스터; 상기 제1메모리 트랜지스터의 제1전극으로 기능하는 일부를 포함하는 제1부비트선; 상기 제1메모리 트랜지스터의 제2전극으로 기능하는 일부를 포함하는 제2부비트선; 및 상기 제1메모리 트랜지스터의 게이트전극으로 기능하는 일부를 포함하는 제1워드선을 포함하고, 상기 제2블럭은, 제3전극, 제4전극 및 게이트전극을 갖는 제2메모리 트랜지스터; 상기 제2메모리 트랜지스터의 제3전극으로 기능하는 일부를 포함하는 제3부비트선; 상기 제2메모리 트랜지스터의 제4전극으로 기능하는 일부를 포함하는 제4부비트선; 및 상기 제2메모리 트랜지스터의 게이트전극으로 기능하는 일부를 포함하는 제2워드선을 포함하며, 상기 주비트선은 상기 제1보조도전영역에 전기적으로 접속되고, 상기 제2부비트선은 상기 제4부비트신에 전기적으로 접속되고, 상기 제1선택 트랜지스터는 상기 전기적으로 접속된 제2 및 제4부비트선을 상기 제1선택선의 전위에 따라 상기 제1보조도전영역에 전기적으로 선택접속하며, 상기 제1블럭은, 제5전극, 제6전극 및 게이트전극을 갖는 제2선택 트랜지스터, 제7전극, 제8 전극 및 게이트전극을 갖는 제3선택 트랜지스터; 및 제1선택선을 더 포함하고, 상기 제5부비트선의 일부는 상기 제2선택 트랜지스터의 제6전극으로 기능하고, 상기 제 5 부비트선의 다른 부분은 상기 제3선택 트랜지스터의 제7전극으로 기능하고, 상기 제1보조도전영역의 일부는 상기 제2선택 트랜지스터의 제5전극으로 기능하고, 상기 제1보조도전영역의 다른 부분은 상기 제3선택 트랜지스터의 제8전극으로 기능하며, 상기 제2 및 제3선택 트랜지스터는 상기 제1보조도전영역을 상기 제2선택선의 전위에 따라 상기 제5부비트선에 전기적으로 선택접속하는, 반도체 기억장치.
  14. 제13항에 있어서, 상기 제6전극에 대향하는 상기 제5전극의 일측은 상기 제 8전극에 대향하는 제7전극의 일측에 평행한, 반도체 기억장치.
  15. 제13항에 있어서, 상기 제3 및 제4메모리 트랜지스터의 유효 채널폭의 합은 상기 제1메모리 트랜지스터의 유효 채널폭과 동일한, 반도체 기억장치.
  16. 제1항에 있어서, 상기 제1 및 제3부비트선에 인접한 금지대(禁止帶)를 더 포함하는 반도체 기억장치.
  17. 제13항에 있어서, 상기 제1 및 제3부비트선에 인접한 금지대(禁止帶)를 더 포함하는 반도체 기억장치.
  18. 제1항에 있어서, 상기 주비트선은 콘택트홀을 통해 상기 제1보조도전영역에 전기적으로 접속되어 있고, 상기 제1블럭은 상기 콘택트홀을 통해 상기 제2블럭에 대향하고 있는 반도체 기억장치.
  19. 제1항에 있어서, 상기 주접지선은 콘택트홀을 통해 상기 제2보조도전영역에 전기적으로 접속되어 있고, 상기 제2블럭은 상기 콘택트홀을 통해 상기 제3블럭에 대향하고 있는, 반도체 기억장치.
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