KR100203604B1 - 판독된 선택 트랜지스터를 구비한 비휘발성 반도체 메모리 - Google Patents

판독된 선택 트랜지스터를 구비한 비휘발성 반도체 메모리 Download PDF

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가네꼬 히사시
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Abstract

본 발명에 따른 반도체 메모리 셀은 평행하게 형성된 제1 비트선, 제2 비트선 및 제3 비트선, 제1 내지 제3 비트선과 수직으로 형성된 워드선, 제1 노드와 제1 비트선의 한측 단부 사이에 소스-드레인 경로가 형성되고 제1 선택선에 게이트가 접속된 제1 선택 트랜지스터, 제1 노드와 제2 비트선의 한측 단부 사이에 소스-드레인 경로가 형성되고 제2 선택선에 게이트가 접속된 제2 선택 트랜지스터, 제2 노드와 제2 비트선의 다른측 단부 사이에 소스-드레인 경로가 형성되고 제3 선택선에 게이트가 접속된 제3 선택 트랜지스터, 및 제2 노드와 제3 비트선의 다른측 단부 사이에 소스-드레인 경로가 형성되고 제4 선택선에 게이트가 접속된 제4 선택 트랜지스터를 포함한다. 적어도 제2 선택 트랜지스터 및 제3 선택 트랜지스터의 소스-드레인 경로의 방향은 워드선과 평행하다.

Description

판독선 선택 트랜지스터를 구비한 비휘발성 반도체 메모리
본 발명은 반도체 메모리에 관한 것으로, 특히 마스크 ROM에서 비트선을 선택하는 선택 트랜지스터의 구조에 관한 것이다.
마스크 ROM[예를 들어, 일본 특허 공보 제5-167042호(1993) 참조]의 메모리 셀 구조로서는 NOR형 평탄 셀이 공지되어 있다. 제1도를 참조하여 NOR형 평탄 셀의 구조를 설명하기 위해, 메모리 셀 어레이는 다수의 워드선(33) 및 서로 수직으로 삽입된 다수의 비트선(32)로 구성된다. 메모리 셀은 워드선(33) 및 비트선(32)의 삽입 부분 내에 MOS 트랜지스터의 소스 및 드레인 영역을 형성하고 삽입 부분들 사이 부분에 채널부를 형성함으로써 구성된다. 트랜지스터(S32, S33, S35 및 S36)는 노드(39)를 특정 비트선에 선택적으로 접속시킨다. 예를 들어, 선택선(35 및 37) 및 워드선(33)이 활성 레벨이 되면, 트랜지스터(S32 및 S36)가 온되어 전류 경로 A가 형성된다. 반면에, 선택선(36 및 38) 및 워드선(33)이 활성 레벨이 되면, 트랜지스터(S33 및 S35)가 온되어 전류 경로 B가 형성된다. 반면에, 워드선의 선택 및 선택 트랜지스터의 통전을 위한 선택에 의해 특정 메모리 셀이 판독된다.
제2도는 제1도에 도시된 히로 구조의 특정 평면 패턴의 한 예를 도시한다.
P형 실리콘 기판(31)의 표면 상에는, 메모리 셀 트랜지스터의 소스 및 드레인으로서 기능하는 다수의 N형 확산층(32) 이외에 비트선이 평행하게 배열되어 있다. 메모리 셀 트랜지스터의 게이트로서 기능하는 워드선(33)은 확산층(32)와 수직이 되도록 배열되어 메모리 셀 트랜지스터 영역을 형성한다. 다수의 메모리 셀 트랜지스터는 소스-드레인 경로로서 각 확산층(32)와 평행하게 접속된다. 선택 트랜지스터(S31, S32, S33, S34, S35 및 S36)은 이들 메모리 셀 트랜지스터 영역에 인접한 선택 트랜지스터 영역내에 형성된다. 각 선택 트랜지스터는 소스 및 드레인으로서 확산층(32) 및 보조 확산층(34), 및 게이트 전극으로서 선택선(34, 36, 37 및 38)을 사용하여 구성된다. 각 선택 트랜지스터는 채널 길이 방향(전류 흐름 방향)이 각 선택선의 폭 방향과 일치하도록 형성된다. 보조 확산층(34)는 접촉부(39)를 관통하여 금속성 도체선(40)에 접속된다.
그러나, 그러한 구성의 경우, 모든 선택 트랜지스터(S31-S36)의 채널 방향이 선택 게이트 전극(35-38)의 폭 방향으로 형성되기 때문에, 선택 트랜지스터의 소스 및 드레인이 되는 확산층에 대해 게이트 전극의 정렬 마진이 크도록 설계될 필요가 있다. 따라서, 게이트 전극의 폭은 커져야 할 필요가 있으므로 선택 트랜지스터 영역의 면적을 저감시키기 어려워진다.
본 발명의 목적은 면적이 저감될 수 있는 선택 트랜지스터를 갖는 비휘발성 반도체 메모리를 제공하는 것이다.
본 발명에 따른 반도체 메모리는 평행하게 형성된 제1 비트선, 제2 비트선 및 제3 비트선, 제1 내지 제3 비트선과 수직으로 형성된 워드선, 제1 노드와 제1 비트선의 한측 단부 사이에 소스-드레인 경로가 형성되고 제1 선택선에 게이트가 접속된 제1 선택 트랜지스터, 제1 노드와 제2 비트선의 한측 단부 사이에 소스-드레인 경로가 형성되고 제2 선택선에 접속된 게이트가 제2 선택 트랜지스터, 제2 노드와 제2 비트선의 다른측 단부 사이에 소스-드레인 경로가 형성되고 제3 선택선에 게이트가 접속된 제3 선택 트랜지스터, 및 제2 노드와 제3 비트선의 다른측 단부 사이에 소스-드레인 경로가 형성되고 제4 선택선에 접속된 게이트가 제4 선택 트랜지스터를 포함한다. 적어도 제2 선택 트랜지스터 및 제3 선택 트랜지스터의 소스-드레인 경로의 방향은 워드선과 평행하다.
이제, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1도는 종래의 마스크 ROM의 회로도.
제2도는 제1도의 마스크 ROM의 특정 평면 패턴을 보여주는 도면.
제3도는 본 발명의 제1 실시예를 보여주는 회로도.
제4도는 제3도의 디바이스의 특정 평면 패턴을 보여주는 도면.
제5도는 본 발명의 제2 실시예를 보여주는 회로도.
제6도는 제5도의 디바이스의 특정 평면 패턴을 보여주는 도면.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 반도체 기판 2 : N형 확산층
4 : N형 보조 확산층 5, 6, 7, 8 : 선택선
9 : 접촉부 10 : 금속 도전선
S1, S2, S3, S4, S5, S6 : 선택 트랜지스터
이제, 제3도를 참조하여 본 발명의 제1 실시예를 기술하기로 한다. 제3도에 도시된 회로의 전자기 접속은 제1도에 도시된 회로의 접속과 동일하다. 제1도 및 제3도의 회로들간의 차이점은 제1도에서는 선택 트랜지스터(S31, S33, S34 및 S36))의 채널 길이 방향(전류 흐름 방향)이 비트선의 연장 방향으로 있다는 사실과 반대로 제3도에서는 선택 트랜지스터(S2, S3, S4 및 S6)의 채널 길이 방향이 워드선의 연장 방향으로 있다는 것이다.
제4도를 참조하여 제3도에 도시된 회로의 특정 평면 패턴을 기술하기로 한다.
메모리 셀 트랜지스터 영역은 제2도에 도시된 종래 예에서와 동일한 구조를 가지기 때문에, 그것에 관한 부가적 설명은 생략하겠다. 선택 트랜지스터 영역은 메모리 셀 트랜지스터 영역과 인접하여 배열된다. 선택 트랜지스터(S1, S2, S3, S4, S5 및 S6)은 선택 트랜지스터 영역 내에 형성된다. 각 선택 트랜지스터는 비트선으로 기능하는 N형 확산층(2), 소스 및 드레인으로서 N형 보조 확산층(4) 및 게이트 전극으로서 선택선(5, 6, 7 및 8)을 사용하여 구성된다. 여기서 중요한 점은 보조 확산층(4)가 확산층(2) 부분과 평행하다는 것이다. 그 결과, 선택선(5 및 8)에 의해 형성된 선택 트랜지스터(S1, S3, S4 및 S6)는 채널 길이 방향이 선택선(5 및 8)의 연장 방향과 일치되게 형성된다. 이 때문에, 선택 트랜지스터(S1, S3, S4 및 S6)의 경우에는 선택선(5 및 8)과의 정렬 마진을 고려할 필요가 없다. 즉, 선택선 (5 및 8)의 폭을 줄여 칩 면적을 저감시킬 수 있다. 또한, 보조 확산층(4)의 면적은 종래 디바이스에 필요한 것의 40% 정도이며 접촉부(9)를 통해 접속된 금속성도 전선(10)에 추가된 보조 확산층(4)의 접합 용량을 줄일 수 있다.
이하, 제5도를 참조하여 본 발명의 제2 실시예를 설명하기로 한다. 제5도에 도시된 전기 접속이 제3도에 도시된 제1 실시예의 접속과 동일하다. 본 실시예의 특징은 모든 선택 트랜지스터(S11, S12, S13, S14, S15 및 S16)의 채널 길이 방향이 워드선의 연장 방향으로 있다는 점이다.
제6도를 참조하여 제5도에 도시된 회로의 특정 평면 패턴을 설명하겠다. 메모리 셀 트랜지스터 영역이 종래 디바이스와 동일한 구조를 가지므로, 부가적 설명은 생략하겠다. 메모리 셀 트랜지스터 영역에 인접하게 배열된 선택 트랜지스터 영역 내에 전자 트랜지스터(S11, S12, S13, S14, S15 및 S16)가 형성된다. 각 선택 트랜지스터들은 소스 및 드레인으로서 N형 확산층(12) 및 N형 보조 확산층(14)로, 및 게이트 전극으로서 선택선(15, 16, 17 및 18)로 구성된다. 각 선택 트랜지스터(S11, S12, S13, S14, S15 및 S16)는 채널 길이 방향(전류 흐름 방향)이 선택선(15, 16, 17 및18)의 연장 방향과 일치되도록 형성된다. 이 때문에, 선택 트랜지스터(S11, S12, S13, S14, S15 및 S16)를 형성하는데 있어서, 확산층(12) 및 보조 확산층(14)에 대한 선택선(15, 16, 17 및 18)의 정렬 마진을 고려할 필요가 없다. 즉, 선택선(15, 16, 17 및 18)의 폭을 줄여 칩 면적이 저감될 수 있다. 또한, 보조 확산층(14)의 면적은 종래 값의 80% 정도로 감소될 수 있으며, 접촉부(19)를 통해 접속된 금속성 도전선(20)에 추가된 각각의 보조 확산층(14)의 접합 용량을 줄일 수 있다.
본 발명이 특정 실시예를 참조로 기술되었지만, 이러한 설명은 한정적 의미가 아니다. 본 기술 분야의 숙련자는 본 발명의 설명을 참조하여 개시된 실시예의 다양한 변형이 가능할 것이다. 첨부된 특허 청구 범위는 본 발명의 진정한 사상에서 벗어나지 않는 어떠한 변형 또는 구현도 포함하리라 고려된다.

Claims (7)

  1. 반도체 메모리에 있어서, 서로 평행하게 형성된 제1 비트선, 제2 비트선 및 제3 비트선, 및 상기 제1 내지 제3 비트선과 수직으로 형성된 워드선 ; 상기 제1 비트선과 상기 제2 비트선 사이에 소스-드레인 경로가 형성되고 상기 워드선에 게이트가 접속된 제1 메모리 트랜지스터, 및 상기 제2 비트선과 상기 제3 비트선 사이에 소스-드레인 경로가 형성되고 상기 워드선에 게이트가 접속된 제2 메모리 트랜지스터 ; 및 제1 노드와 상기 제1 비트선의 한측 단부 사이에 소스-드레인 경로가 형성되고 제1 선택선에 게이트가 접속된 제1 선택 트랜지스터, 상기 제1 노드와 상기 제2 비트선의 한측 단부 사이에 소스-드레인 경로가 형성되고 제2 선택선에 게이트가 접속된 제2 선택 트랜지스터, 제2 노드와 상기 제2 비트선의 다른측 단부 사이에 소스-드레인 경로가 형성된 제3 선택 트랜지스터, 및 상기 제2 노드와 상기 제3 비트선의 다른측 단부 사이에 소스-드레인 경로가 형성되고 제4 선택선에 게이트가 접속된 제4 선택 트랜지스터를 포함하되, 적어도 상기 제2 선택 트랜지스터 및 상기 제3 선택 트랜지스터의 상기 소스-드레인 경로의 방향이 상기 워드선과 평행한 것을 특징으로 하는 반도체 메모리.
  2. 제1항에 있어서, 상기 제1 선택 트랜지스터 및 상기 제4 선택 트랜지스터의 상기 소스-드레인 경로의 방향은 상기 워드선과 평행한 것을 특징으로 하는 반도체 메모리.
  3. 반도체 메모리에 있어서, 제1 도전형의 반도체 기판; 상기 반도체 기판 상에 한 방향으로 평행하게 형성되어 있으며 반대 도전형인 제1 도전성 영역, 제2 도전성 영역 및 제3 도전성 영역; 상기 제1 내지 제3 도전성 영역과 수직으로 형성된 다수의 워드선; 상기 제1 도전성 영역 및 상기 제2 도전성 영역의 한 측 상의 단부 근처에서 형성된 반대 도전형이며, 상기 제2 도전성 영역의 한 측 상의 단부를 포함하는 특정 길이를 가진 제1 부분과 평행하게 형성된 제1 보조 도전성 영역; 상기 제2 도전성 영역 및 상기 제3 도전성 영역의 다른 측 상의 단부 근처에 형성된 반대 도전형이며, 상기 제2 도전성 영역의 다른 측 상의 단부를 포함하는 특정 길이를 가진 제2 부분과 평행하게 형성된 제2 보조 도전성 영역; 상기 제1 부분 및 상기 제1 보조 도전성 영역과 수직으로 형성된 제1 선택선; 및 상기 제2 부분 및 상기 제2 보조 도전성 영역과 수직으로 형성된 제2 선택선을 포함하는 것을 특징으로 하는 반도체 메모리.
  4. 제3항에 있어서, 상기 제1 도전성 영역은 상기 제1 보조 도전성 영역과 평행한 제3 부분을 가지며, 상기 제3 도전성 영역은 상기 제2 보조 도전성 영역과 평행한 제4 부분을 가지며, 상기 반도체 메모리는 상기 제3 부분 및 상기 제1 보조 도전성 영역과 수직으로 형성된 제3 선택선, 및 상기 제4 부분 및 상기 제2 보조 도전성 영역과 평행하게 형성된 제4 선택선을 더 포함하는 것을 특징으로 하는 반도체 메모리.
  5. 반도체 메모리에 있어서, 한가지 도전형의 반도체 기판; 상기 반도체 기판의 표면 부분 상에 단위로서, 제1 내지 제4 도전성 영역의 4개의 평행 부재로 구성된 그룹을 반복적으로 배열함으로써 형성된 반대 도전형의 다수의 도전성 영역; 상기 단위 그룹의 제1, 제2 및 제3 도전성 영역의 한 방향으로 단부에 인접하여 배열된 반대 도전형의 제1 보조 도전성 영역; 상기 단위 그룹의 제3 및 제4 도전성 영역 및 다음 단위 그룹의 제1 도전성 영역의 역방향으로 단부에 인접하여 배열된 반대 도전형의 제2 보조 도전성 영역; 상기 다수의 도전성 영역과 수직으로 배열된 다수의 게이트 전극; 상기 제1 및 제3 도전성 영역 및 그것에 인접한 상기 제1 보조 도전성 영역의 한 방향으로 단부 상에 걸쳐 있으며 상기 다수의 게이트 전극과 평행하게 배열된 제1 선택선; 상기 제2 도전성 영역 및 그것에 인접한 상기 제1 보조 도전성 영역의 한 방향으로 단부 상에 걸쳐 있으며, 상기 다수의 게이트 전극과 평행하게 배열된 제2 선택선; 상기 제4 도전성 영역 및 그것에 인접한 상기 제2 보조 도전성 영역의 역방향으로 단부 상에 걸쳐 있으며 상기 다수의 게이트 전극과 평행하게 배열된 제3 선택선; 상기 다음 단위 그룹의 상기 제3 도전성 영역 및 상기 제1 도전성 영역, 및 그것에 인접한 상기 제2 보조 도전성 영역의 역방향으로 단부 상에 걸쳐 있으며 상기 다수의 게이트 전극과 평행하게 배열된 제4 선택선; 및 상기 게이트 전극 및 상기 선택선 상에 배열되며 상기 보조 도전성 영역에 별개로 전기적으로 접속된 도전 배선을 포함하되, 상기 각 도전성 영역, 그것에 인접한 상기 각 보조 도전성 영역 및 상기 각 선택선에 의해 형성된 상기 선택 트랜지스터 중에서 상기 제1 및 제4 선택선에 의해 형성된 적어도 선택 트랜지스터의 채널 길이 방향은 상기 선택선의 연장 방향으로 있는 것을 특징으로 하는 반도체 메모리.
  6. 제5항에 있어서, 상기 각각의 보조 도전성 영역의 단부는 상기 제2 또는 제4 도전성 영역의 한 방향으로 단부의 적어도 한측 부분에 평행하게 인접하여 형성되는 것을 특징으로 하는 반도체 메모리.
  7. 제5항에 있어서, 상기 제2 및 제3 선택선에 의해 형성된 상기 선택 트랜지스터의 채널 길이 방향은 상기 선택선의 연장 방향과 또한 평행한 것을 특징으로 하는 반도체 메모리.
KR1019960045290A 1995-10-11 1996-10-11 판독된 선택 트랜지스터를 구비한 비휘발성 반도체 메모리 KR100203604B1 (ko)

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