JP2000124338A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2000124338A JP2000124338A JP10295887A JP29588798A JP2000124338A JP 2000124338 A JP2000124338 A JP 2000124338A JP 10295887 A JP10295887 A JP 10295887A JP 29588798 A JP29588798 A JP 29588798A JP 2000124338 A JP2000124338 A JP 2000124338A
- Authority
- JP
- Japan
- Prior art keywords
- bank
- sub
- bit lines
- auxiliary conductive
- conductive region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
- G11C17/126—Virtual ground arrays
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 データを高速に読み出すことができる半導体
記憶装置を提供する。 【解決手段】 本発明の半導体記憶装置は、複数の主ビ
ット線ＭＢと、複数のメモリセルＭ、複数のワード線Ｗ
Ｌ、および複数の副ビット線ＳＢを有する第１のバンク
ＢＮＫ１と、複数のメモリセルＭ、複数のワードＷＬ
線、および複数の副ビット線ＳＢを有する第２のバンク
ＢＮＫ２とを備えている。第１のバンクＢＮＫ１が有す
る前記複数の副ビット線ＳＢは、第２のバンクＢＮＫ２
が有する前記複数の副ビット線ＳＢと独立している。本
発明の半導体記憶装置は、複数の主ビット線ＭＢのうち
の１つに接続される第１の補助導電領域ＢＢと、第１の
補助導電領域ＢＢと第２の補助導電領域ＢＣを電気的に
接続するための第１のスイッチＴＢと、第１のバンクＢ
ＮＫ１が有する複数の副ビット線ＳＢのうちの１つと第
２の補助導電領域ＢＣを電気的に接続するための第２の
スイッチＴＣとをさらに備えている。
記憶装置を提供する。 【解決手段】 本発明の半導体記憶装置は、複数の主ビ
ット線ＭＢと、複数のメモリセルＭ、複数のワード線Ｗ
Ｌ、および複数の副ビット線ＳＢを有する第１のバンク
ＢＮＫ１と、複数のメモリセルＭ、複数のワードＷＬ
線、および複数の副ビット線ＳＢを有する第２のバンク
ＢＮＫ２とを備えている。第１のバンクＢＮＫ１が有す
る前記複数の副ビット線ＳＢは、第２のバンクＢＮＫ２
が有する前記複数の副ビット線ＳＢと独立している。本
発明の半導体記憶装置は、複数の主ビット線ＭＢのうち
の１つに接続される第１の補助導電領域ＢＢと、第１の
補助導電領域ＢＢと第２の補助導電領域ＢＣを電気的に
接続するための第１のスイッチＴＢと、第１のバンクＢ
ＮＫ１が有する複数の副ビット線ＳＢのうちの１つと第
２の補助導電領域ＢＣを電気的に接続するための第２の
スイッチＴＣとをさらに備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、副ビット線の上に
配線された主ビット線が副ビット線と選択的に接続され
る階層ビット線方式の半導体記憶装置に関し、より詳し
くは、主ビット線の負荷を低減することにより、半導体
記憶装置へのアクセスを高速に行うものに関する。
配線された主ビット線が副ビット線と選択的に接続され
る階層ビット線方式の半導体記憶装置に関し、より詳し
くは、主ビット線の負荷を低減することにより、半導体
記憶装置へのアクセスを高速に行うものに関する。
【０００２】
【従来の技術】米国特許５，６２１，６９７号は、階層
ビット線方式の半導体記憶装置を開示している。
ビット線方式の半導体記憶装置を開示している。
【０００３】図６は、従来の階層ビット線方式の半導体
記憶装置１００を示す図である。
記憶装置１００を示す図である。
【０００４】半導体記憶装置１００は、複数のバンクＢ
ＮＫ１００、ＢＮＫ１０１およびＢＮＫ１０２を備えて
いる。
ＮＫ１００、ＢＮＫ１０１およびＢＮＫ１０２を備えて
いる。
【０００５】バンクＢＮＫ１００〜ＢＮＫ１０２は、複
数のメモリセルＭ、複数の副ビット線ＳＢ、複数のワー
ド線ＷＬ、第１のバンク選択線ＢＬ、および第２のバン
ク選択線ＢＳを有している。
数のメモリセルＭ、複数の副ビット線ＳＢ、複数のワー
ド線ＷＬ、第１のバンク選択線ＢＬ、および第２のバン
ク選択線ＢＳを有している。
【０００６】半導体記憶装置１００では、バンクＢＮＫ
１００はバンクＢＮＫ１０１と、副ビット線ＳＢ１１、
ＳＢ１５およびＳＢ１９を共有している。また、バンク
ＢＮＫ１０１はバンクＢＮＫ１０２と、副ビット線ＳＢ
１３およびＳＢ１７を共有している。
１００はバンクＢＮＫ１０１と、副ビット線ＳＢ１１、
ＳＢ１５およびＳＢ１９を共有している。また、バンク
ＢＮＫ１０１はバンクＢＮＫ１０２と、副ビット線ＳＢ
１３およびＳＢ１７を共有している。
【０００７】米国特許５，２０２，８４８号は、階層ビ
ット線方式の他の半導体記憶装置を開示している。
ット線方式の他の半導体記憶装置を開示している。
【０００８】図７および図８は、従来の階層ビット線方
式の他の半導体記憶装置２００を示す図である。
式の他の半導体記憶装置２００を示す図である。
【０００９】半導体記憶装置２００は、複数のバンクＢ
ＮＫ０〜ＢＮＫ２、補助導電領域ＢＢ１１〜ＢＢ２２、
複数の主ビット線ＭＢ１〜ＭＢ４、複数のコンタクトＣ
Ｔ１１〜ＣＴ２２を備えている。具体的には、第１のバ
ンクＢＮＫ１は複数の副ビット線ＳＢ１１〜ＳＢ１７を
有し、第２のバンクＢＮＫ２は複数の副ビット線ＳＢ２
１〜ＳＢ２７を有している。第１のバンクＢＮＫ１の複
数の副ビット線ＳＢ１１〜ＳＢ１７は、第２のバンクＢ
ＮＫ２の複数の副ビット線ＳＢ２１〜ＳＢ２７と電気的
に独立している。
ＮＫ０〜ＢＮＫ２、補助導電領域ＢＢ１１〜ＢＢ２２、
複数の主ビット線ＭＢ１〜ＭＢ４、複数のコンタクトＣ
Ｔ１１〜ＣＴ２２を備えている。具体的には、第１のバ
ンクＢＮＫ１は複数の副ビット線ＳＢ１１〜ＳＢ１７を
有し、第２のバンクＢＮＫ２は複数の副ビット線ＳＢ２
１〜ＳＢ２７を有している。第１のバンクＢＮＫ１の複
数の副ビット線ＳＢ１１〜ＳＢ１７は、第２のバンクＢ
ＮＫ２の複数の副ビット線ＳＢ２１〜ＳＢ２７と電気的
に独立している。
【００１０】補助導電領域ＢＢ２１には、第１のバンク
ＢＮＫ１のスイッチＴＢ１５およびＴＢ１６と、第２の
バンクＢＮＫ２のスイッチＴＢ２５およびＴＢ２６とが
接続されている。スイッチＴＢ１５は副ビット線ＳＢ１
１と接続され、スイッチＴＢ１６は副ビット線ＳＢ１３
と接続され、スイッチＴＢ２５は副ビット線ＳＢ２１と
接続され、スイッチＴＢ２６は副ビット線ＳＢ２３と接
続されている。つまり、半導体記憶装置２００では、１
つの補助導電領域ＢＢ２１に４つのスイッチ（ＴＢ１
５、ＴＢ１６、ＴＢ２５、ＴＢ２６）を直接接続する。
ＢＮＫ１のスイッチＴＢ１５およびＴＢ１６と、第２の
バンクＢＮＫ２のスイッチＴＢ２５およびＴＢ２６とが
接続されている。スイッチＴＢ１５は副ビット線ＳＢ１
１と接続され、スイッチＴＢ１６は副ビット線ＳＢ１３
と接続され、スイッチＴＢ２５は副ビット線ＳＢ２１と
接続され、スイッチＴＢ２６は副ビット線ＳＢ２３と接
続されている。つまり、半導体記憶装置２００では、１
つの補助導電領域ＢＢ２１に４つのスイッチ（ＴＢ１
５、ＴＢ１６、ＴＢ２５、ＴＢ２６）を直接接続する。
【００１１】
【発明が解決しようとする課題】半導体記憶装置１００
では、メモリセルＭ４に記憶されているデータを読み出
すために、第１のスイッチＴＢ１２、ＴＢ２１、および
第２のスイッチＴＣ１６が導通状態になると、メモリセ
ルＭ４のソース電極およびドレイン電極が、主ビット線
ＭＢ２およびＭＢ３に接続される。このときに、主ビッ
ト線ＭＢ２には第１のスイッチＴＢ２１を介してバンク
領域ＢＮＫ１０１、ＢＮＫ１０２に共通する副ビット線
ＳＢ１３に接続し、主ビット線ＭＢ３には第１のスイッ
チＴＢ１２を介してバンク領域ＢＮＫ１００、ＢＮＫ１
０１に共通する副ビット線ＳＢ１５に接続される。この
ため、データを読み出すための負荷が増大し、半導体記
憶装置１００はデータを高速に読み出すことができない
という問題があった。
では、メモリセルＭ４に記憶されているデータを読み出
すために、第１のスイッチＴＢ１２、ＴＢ２１、および
第２のスイッチＴＣ１６が導通状態になると、メモリセ
ルＭ４のソース電極およびドレイン電極が、主ビット線
ＭＢ２およびＭＢ３に接続される。このときに、主ビッ
ト線ＭＢ２には第１のスイッチＴＢ２１を介してバンク
領域ＢＮＫ１０１、ＢＮＫ１０２に共通する副ビット線
ＳＢ１３に接続し、主ビット線ＭＢ３には第１のスイッ
チＴＢ１２を介してバンク領域ＢＮＫ１００、ＢＮＫ１
０１に共通する副ビット線ＳＢ１５に接続される。この
ため、データを読み出すための負荷が増大し、半導体記
憶装置１００はデータを高速に読み出すことができない
という問題があった。
【００１２】半導体記憶装置２００では、１つの補助導
電領域に直接４つのスイッチを接続するため、スイッチ
のゲート・ドレイン間の容量あるいは基板・ドレイン間
のジャンクション容量が増加し、データを高速に読み出
すことができないという問題があった。
電領域に直接４つのスイッチを接続するため、スイッチ
のゲート・ドレイン間の容量あるいは基板・ドレイン間
のジャンクション容量が増加し、データを高速に読み出
すことができないという問題があった。
【００１３】本発明は、上記問題を鑑み、データを高速
に読み出すことができる半導体記憶装置を提供すること
を目的とする。
に読み出すことができる半導体記憶装置を提供すること
を目的とする。
【００１４】
【課題を解決するための手段】本発明の半導体記憶装置
は、複数の主ビット線と、複数のメモリセル、複数のワ
ード線、および複数の副ビット線を有する第１のバンク
と、複数のメモリセル、複数のワード線、および、前記
第１のバンクが有する前記複数の副ビット線と独立して
いる複数の副ビット線を有する第２のバンクと、前記複
数の主ビット線のうちの１つに接続される第１の補助導
電領域と、前記第１の補助導電領域と第２の補助導電領
域を電気的に接続するための第１のスイッチと、前記第
１のバンクが有する複数の副ビット線のうちの１つと第
２の補助導電領域を電気的に接続するための第２のスイ
ッチとを備え、そのことにより上記目的が達成される。
は、複数の主ビット線と、複数のメモリセル、複数のワ
ード線、および複数の副ビット線を有する第１のバンク
と、複数のメモリセル、複数のワード線、および、前記
第１のバンクが有する前記複数の副ビット線と独立して
いる複数の副ビット線を有する第２のバンクと、前記複
数の主ビット線のうちの１つに接続される第１の補助導
電領域と、前記第１の補助導電領域と第２の補助導電領
域を電気的に接続するための第１のスイッチと、前記第
１のバンクが有する複数の副ビット線のうちの１つと第
２の補助導電領域を電気的に接続するための第２のスイ
ッチとを備え、そのことにより上記目的が達成される。
【００１５】前記第１のバンクが前記第２のバンクと、
前記第１の補助導電領域、前記第２の補助導電領域、お
よび前記第１のスイッチを共有することが好ましい。
前記第１の補助導電領域、前記第２の補助導電領域、お
よび前記第１のスイッチを共有することが好ましい。
【００１６】前記半導体記憶装置が一導電型の半導体基
板を有し、前記第１および第２のバンクが有する前記複
数の副ビット線が前記半導体基板と逆導電型であること
が好ましい。
板を有し、前記第１および第２のバンクが有する前記複
数の副ビット線が前記半導体基板と逆導電型であること
が好ましい。
【００１７】前記第１および前記第２の補助導電領域が
前記副ビット線と同一導電型であることが好ましい。
前記副ビット線と同一導電型であることが好ましい。
【００１８】前記本発明の半導体記憶装置は、前記第１
の補助導電領域と他の第２の補助導電領域を電気的に接
続するための他の第１のスイッチと、前記第１のバンク
が有する前記複数の副ビット線のうちの１つと前記他の
第２の補助導電領域を電気的に接続するための他の第２
のスイッチとをさらに備えてもよい。
の補助導電領域と他の第２の補助導電領域を電気的に接
続するための他の第１のスイッチと、前記第１のバンク
が有する前記複数の副ビット線のうちの１つと前記他の
第２の補助導電領域を電気的に接続するための他の第２
のスイッチとをさらに備えてもよい。
【００１９】前記本発明の半導体記憶装置は、前記第１
のバンクが有する前記複数の副ビット線のうちの１つと
前記第２の補助導電領域を電気的に接続するための他の
第２のスイッチとをさらに備えてもよい。
のバンクが有する前記複数の副ビット線のうちの１つと
前記第２の補助導電領域を電気的に接続するための他の
第２のスイッチとをさらに備えてもよい。
【００２０】前記第２の補助導電領域と前記他の第２の
補助導電領域が、前記第１の補助導電領域を挟むことが
好ましい。
補助導電領域が、前記第１の補助導電領域を挟むことが
好ましい。
【００２１】ＬＯＣＯＳ法により形成された素子分離領
域が前記第１の補助導電領域を囲むことが好ましい。
域が前記第１の補助導電領域を囲むことが好ましい。
【００２２】前記第１のバンクが有する前記複数のメモ
リセルがマトリクス状に配置され、前記第２のバンクが
有する前記複数のメモリセルがマトリクス状に配置され
てもよい。
リセルがマトリクス状に配置され、前記第２のバンクが
有する前記複数のメモリセルがマトリクス状に配置され
てもよい。
【００２３】前記第１のバンクが有する前記複数のメモ
リセルのそれぞれが、ゲート電極、ソース電極、および
ドレイン電極を有し、前記複数のワード線のそれぞれの
一部が、前記第１のバンクが有する前記複数のメモリセ
ルの前記ゲート電極として働き、前記複数の副ビット線
のそれぞれの一部が、前記第１のバンクが有する前記複
数のメモリセルのソース電極またはドレイン電極として
働き、前記第２のバンクが有する前記複数のメモリセル
のそれぞれが、ゲート電極、ソース電極、およびドレイ
ン電極を有し、前記複数のワード線のそれぞれの一部
が、前記第２のバンクが有する前記複数のメモリセルの
前記ゲート電極として働き、前記複数の副ビット線のそ
れぞれの一部が、前記第２のバンクが有する前記複数の
メモリセルのソース電極またはドレイン電極として働く
ことが好ましい。
リセルのそれぞれが、ゲート電極、ソース電極、および
ドレイン電極を有し、前記複数のワード線のそれぞれの
一部が、前記第１のバンクが有する前記複数のメモリセ
ルの前記ゲート電極として働き、前記複数の副ビット線
のそれぞれの一部が、前記第１のバンクが有する前記複
数のメモリセルのソース電極またはドレイン電極として
働き、前記第２のバンクが有する前記複数のメモリセル
のそれぞれが、ゲート電極、ソース電極、およびドレイ
ン電極を有し、前記複数のワード線のそれぞれの一部
が、前記第２のバンクが有する前記複数のメモリセルの
前記ゲート電極として働き、前記複数の副ビット線のそ
れぞれの一部が、前記第２のバンクが有する前記複数の
メモリセルのソース電極またはドレイン電極として働く
ことが好ましい。
【００２４】前記第１および第２のバンクが有する前記
複数の副ビット線が、一定の間隔でほぼ平行に配置さ
れ、前記第１のバンクが有する前記複数の副ビット線
が、前記第１のバンクが有する前記複数のワード線と交
差し、前記第２のバンクが有する前記複数の副ビット線
が、前記第２のバンクが有する前記複数のワード線と交
差してもよい。
複数の副ビット線が、一定の間隔でほぼ平行に配置さ
れ、前記第１のバンクが有する前記複数の副ビット線
が、前記第１のバンクが有する前記複数のワード線と交
差し、前記第２のバンクが有する前記複数の副ビット線
が、前記第２のバンクが有する前記複数のワード線と交
差してもよい。
【００２５】バンク選択線は前記複数のワード線におお
むね並行に配線され、前記バンク選択線の一部がバンク
セルのゲート電極として働いてもよい。
むね並行に配線され、前記バンク選択線の一部がバンク
セルのゲート電極として働いてもよい。
【００２６】前記複数の主ビット線は金属配線よりな
り、前記副ビット線におおむね並行に配線されてもよ
い。
り、前記副ビット線におおむね並行に配線されてもよ
い。
【００２７】前記第１のバンクが有する前記複数の副ビ
ット線の１つとその副ビット線と隣接する副ビット線の
間に、前記第１のバンクが有する前記複数のメモリセル
の１つのチャネル領域が形成されてもよい。
ット線の１つとその副ビット線と隣接する副ビット線の
間に、前記第１のバンクが有する前記複数のメモリセル
の１つのチャネル領域が形成されてもよい。
【００２８】前記複数の主ビット線は金属配線よりな
り、前記副ビット線に並行に配線されてもよい。
り、前記副ビット線に並行に配線されてもよい。
【００２９】以下、作用について説明する。
【００３０】本発明の半導体記憶装置では、前記第１の
バンクが有する前記複数の副ビット線が、前記第２のバ
ンクが有する前記複数の副ビット線と独立している。こ
のため、メモリセルに記憶されいるデータを読み出す際
に、そのメモリセルを有するバンク内の２本の副ビット
線だけが選択される。つまり、読み出しの対象であるバ
ンクが有する副ビット線は、読み出しの対象でないバン
クが有する副ビット線と電気的に分離される。その結
果、主ビット線に接続される負荷が低減される。
バンクが有する前記複数の副ビット線が、前記第２のバ
ンクが有する前記複数の副ビット線と独立している。こ
のため、メモリセルに記憶されいるデータを読み出す際
に、そのメモリセルを有するバンク内の２本の副ビット
線だけが選択される。つまり、読み出しの対象であるバ
ンクが有する副ビット線は、読み出しの対象でないバン
クが有する副ビット線と電気的に分離される。その結
果、主ビット線に接続される負荷が低減される。
【００３１】さらに、１つの補助導電領域に直接、１
（図４に対応）または２（図１に対応）の第１のバンク
選択トランジスタ（以下、スイッチと称する）を接続す
るので、第１のスイッチが面積的に疎にレイアウトでき
るので、素子分離にＬＯＣＯＳが使え、イオン注入によ
る素子分離よりも負荷容量の低減が図れる。
（図４に対応）または２（図１に対応）の第１のバンク
選択トランジスタ（以下、スイッチと称する）を接続す
るので、第１のスイッチが面積的に疎にレイアウトでき
るので、素子分離にＬＯＣＯＳが使え、イオン注入によ
る素子分離よりも負荷容量の低減が図れる。
【００３２】
【発明の実施の形態】以下に、本発明の半導体記憶装置
における実施形態を図面に基づき説明する。
における実施形態を図面に基づき説明する。
【００３３】（実施形態１）図１は、イオン注入により
プログラムを行うことが可能なマスクＲＯＭ１０の一部
の等価回路を示す図である。
プログラムを行うことが可能なマスクＲＯＭ１０の一部
の等価回路を示す図である。
【００３４】マスクＲＯＭ１０は、複数のバンクＢＮＫ
０、ＢＮＫ１およびＢＮＫ２を備えている。
０、ＢＮＫ１およびＢＮＫ２を備えている。
【００３５】バンクＢＮＫ１は、複数のメモリセルＭ、
複数の副ビット線ＳＢ、複数のワード線ＷＬ、第１のバ
ンク選択線ＢＬ、および第２のバンク選択線ＢＳを有し
ている。
複数の副ビット線ＳＢ、複数のワード線ＷＬ、第１のバ
ンク選択線ＢＬ、および第２のバンク選択線ＢＳを有し
ている。
【００３６】複数のメモリセルＭは、マトリクス状に配
置される。メモリセルＭは、ソース電極、ドレイン電
極、およびゲート電極を有している。本明細書では、ド
レインおよびソースは、単なる名称であり、本明細書
の、ドレインをソースと称し、ソースをとドレイン称し
てもよい。メモリセルＭは、ＭＯＳ（Ｍｅｔａｌ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴであるこ
とが好ましい。
置される。メモリセルＭは、ソース電極、ドレイン電
極、およびゲート電極を有している。本明細書では、ド
レインおよびソースは、単なる名称であり、本明細書
の、ドレインをソースと称し、ソースをとドレイン称し
てもよい。メモリセルＭは、ＭＯＳ（Ｍｅｔａｌ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴであるこ
とが好ましい。
【００３７】メモリセルＭのドレイン／ソース電極は、
副ビット線ＳＢに接続されている。複数の副ビット線Ｓ
Ｂは、列方向にほぼ一定の間隔でほぼ平行に配置され
る。たとえば、メモリセルＭ４のソース電極が副ビット
線ＳＢ１４に接続され、メモリセルＭ４のドレイン電極
が副ビット線ＳＢ１４に隣接している副ビット線ＳＢ１
５に接続される。また、副ビット線ＳＢが、メモリセル
Ｍのドレイン電極／ソース電極をかねていることが好ま
しい。
副ビット線ＳＢに接続されている。複数の副ビット線Ｓ
Ｂは、列方向にほぼ一定の間隔でほぼ平行に配置され
る。たとえば、メモリセルＭ４のソース電極が副ビット
線ＳＢ１４に接続され、メモリセルＭ４のドレイン電極
が副ビット線ＳＢ１４に隣接している副ビット線ＳＢ１
５に接続される。また、副ビット線ＳＢが、メモリセル
Ｍのドレイン電極／ソース電極をかねていることが好ま
しい。
【００３８】メモリセルＭのゲート電極は、ワード線Ｗ
Ｌに接続されている。複数のワード線ＷＬは、行方向に
ほぼ平行に配置される。あるワード線ＷＬに接続された
メモリセルＭは、副ビット線とほぼ直交する。ワード線
ＷＬが、メモリセルＭのゲート電極をかねていることが
好ましい。
Ｌに接続されている。複数のワード線ＷＬは、行方向に
ほぼ平行に配置される。あるワード線ＷＬに接続された
メモリセルＭは、副ビット線とほぼ直交する。ワード線
ＷＬが、メモリセルＭのゲート電極をかねていることが
好ましい。
【００３９】マスクＲＯＭ１０は、コンタクトＣＴ、第
１の補助導電領域ＢＢ、第２の補助導電領域ＢＣ、第１
のスイッチＴＢ、および主ビット線ＭＢをさらに備えて
いる。バンクＢＮＫは隣接するバンクＢＮＫと、コンタ
クトＣＴ、第１の補助導電領域ＢＢ、第２の補助導電領
域ＢＣ、および第１のスイッチＴＢを共有している。た
とえば、バンクＢＮＫ１はバンクＢＮＫ２と、コンタク
トＣＴ２１、第１の補助導電領域ＢＢ２１、第２の補助
導電領域ＢＣ２１、ＢＣ２２、および第１のスイッチＴ
Ｂ２１、ＴＢ２２を共有している。また、第１の補助導
電領域ＢＢ２１は、第２の補助導電領域ＢＣ２１と、第
２の補助導電領域ＢＣ２２に挟まれている。
１の補助導電領域ＢＢ、第２の補助導電領域ＢＣ、第１
のスイッチＴＢ、および主ビット線ＭＢをさらに備えて
いる。バンクＢＮＫは隣接するバンクＢＮＫと、コンタ
クトＣＴ、第１の補助導電領域ＢＢ、第２の補助導電領
域ＢＣ、および第１のスイッチＴＢを共有している。た
とえば、バンクＢＮＫ１はバンクＢＮＫ２と、コンタク
トＣＴ２１、第１の補助導電領域ＢＢ２１、第２の補助
導電領域ＢＣ２１、ＢＣ２２、および第１のスイッチＴ
Ｂ２１、ＴＢ２２を共有している。また、第１の補助導
電領域ＢＢ２１は、第２の補助導電領域ＢＣ２１と、第
２の補助導電領域ＢＣ２２に挟まれている。
【００４０】主ビット線ＭＢ２は、コンタクトＣＴ２１
と接続されている。コンタクトＣＴ２１は、第１のスイ
ッチＴＢ２１、ＴＢ２２を介して第２の補助導電領域Ｂ
Ｃ２１、ＢＣ２２にそれぞれ接続されている。なお、第
１のスイッチＴＢは、バンクセルであってもよい。
と接続されている。コンタクトＣＴ２１は、第１のスイ
ッチＴＢ２１、ＴＢ２２を介して第２の補助導電領域Ｂ
Ｃ２１、ＢＣ２２にそれぞれ接続されている。なお、第
１のスイッチＴＢは、バンクセルであってもよい。
【００４１】バンクＢＮＫは、第２の補助導電領域ＢＣ
と副ビット線ＳＢを接続する第２のスイッチＴＣを有し
ている。たとえば、第２の補助導電領域ＢＣ２１は、第
２のスイッチＴＣ１５、ＴＣ１６を介して副ビット線Ｓ
Ｂ１２、ＳＢ１４と接続されている。つまり、第２の補
助導電領域ＢＣは副ビット線ＳＢに直接的に接続され
ず、第２の補助導電領域ＢＣは、第２のスイッチＴＣを
介して副ビット線ＳＢに間接的に接続される。第２のス
イッチＴＣは、バンクセルであってもよい。
と副ビット線ＳＢを接続する第２のスイッチＴＣを有し
ている。たとえば、第２の補助導電領域ＢＣ２１は、第
２のスイッチＴＣ１５、ＴＣ１６を介して副ビット線Ｓ
Ｂ１２、ＳＢ１４と接続されている。つまり、第２の補
助導電領域ＢＣは副ビット線ＳＢに直接的に接続され
ず、第２の補助導電領域ＢＣは、第２のスイッチＴＣを
介して副ビット線ＳＢに間接的に接続される。第２のス
イッチＴＣは、バンクセルであってもよい。
【００４２】副ビット線ＳＢは、バンクＢＮＫの一方の
縁から他方の縁に向かって延びている。たとえば、バン
クＢＮＫ１の一方の縁は、隣接するバンクＢＮＫ２の縁
と対向し、また、バンクＢＮＫ１の他方の縁は、隣接す
るバンクＢＮＫ０の縁と対向している。より詳しくは、
バンクＢＮＫ１の一方の縁において、偶数番目の副ビッ
ト線（ＳＢ１２、ＳＢ１４、ＳＢ１６等）の一方の端部
は、奇数番目の副ビット線（ＳＢ１１、ＳＢ１３、ＳＢ
１５等）の一方の端部より、コンタクトＣＴ２１が位置
する方に近い。また、バンクＢＮＫ１の他方の縁におい
て、奇数番目の副ビット線（ＳＢ１１、ＳＢ１３、ＳＢ
１５等）の他方の端部は、偶数番目の副ビット線（ＳＢ
１２、ＳＢ１４、ＳＢ１６等）の他方の端部より、コン
タクトＣＴ１１が位置する方に近い。
縁から他方の縁に向かって延びている。たとえば、バン
クＢＮＫ１の一方の縁は、隣接するバンクＢＮＫ２の縁
と対向し、また、バンクＢＮＫ１の他方の縁は、隣接す
るバンクＢＮＫ０の縁と対向している。より詳しくは、
バンクＢＮＫ１の一方の縁において、偶数番目の副ビッ
ト線（ＳＢ１２、ＳＢ１４、ＳＢ１６等）の一方の端部
は、奇数番目の副ビット線（ＳＢ１１、ＳＢ１３、ＳＢ
１５等）の一方の端部より、コンタクトＣＴ２１が位置
する方に近い。また、バンクＢＮＫ１の他方の縁におい
て、奇数番目の副ビット線（ＳＢ１１、ＳＢ１３、ＳＢ
１５等）の他方の端部は、偶数番目の副ビット線（ＳＢ
１２、ＳＢ１４、ＳＢ１６等）の他方の端部より、コン
タクトＣＴ１１が位置する方に近い。
【００４３】なお、他のバンクＢＮＫ０およびＢＮＫ２
の構成は、バンクＢＮＫ１の構成と同じである。
の構成は、バンクＢＮＫ１の構成と同じである。
【００４４】バンクＢＮＫ１が有する副ビット線ＳＢ
は、隣接するバンクＢＮＫ０またはＢＮＫ２が有する副
ビット線ＳＢと独立している。
は、隣接するバンクＢＮＫ０またはＢＮＫ２が有する副
ビット線ＳＢと独立している。
【００４５】マスクＲＯＭ１０の動作を、メモリセルＭ
４からデータを読み出すことを例にとり以下に説明す
る。
４からデータを読み出すことを例にとり以下に説明す
る。
【００４６】ワード線ＷＬ１３２、第１のバンク選択線
ＢＬ１０、ＢＬ１１、および第２のバンク選択線ＢＳ１
２、ＢＳ１３が行選択回路２によって高レベルに設定さ
れ、残りのワード線ＷＬ、残りの第１のバンク選択線Ｂ
Ｌ、および残りの第２のバンク選択線ＢＳが行選択回路
２によって低レベルに設定される。このことにより、第
１のスイッチＴＢ１２、ＴＢ２１および第２のスイッチ
ＴＣ１４、ＴＣ１６だけが選択される その結果、副ビット線ＳＢ１４は第２のスイッチＴＣ１
６、第２の補助導電領域ＢＣ２１、第１のスイッチＴＢ
２１、およびコンタクトＣＴ２１を介して主ビット線Ｍ
Ｂ２に接続され、副ビット線ＳＢ１５は第２のスイッチ
ＴＣ１４、第２の補助導電領域ＢＣ１２、第１のスイッ
チＴＢ１２、およびコンタクトＣＴ１１を介して主ビッ
ト線ＭＢ１に接続される。
ＢＬ１０、ＢＬ１１、および第２のバンク選択線ＢＳ１
２、ＢＳ１３が行選択回路２によって高レベルに設定さ
れ、残りのワード線ＷＬ、残りの第１のバンク選択線Ｂ
Ｌ、および残りの第２のバンク選択線ＢＳが行選択回路
２によって低レベルに設定される。このことにより、第
１のスイッチＴＢ１２、ＴＢ２１および第２のスイッチ
ＴＣ１４、ＴＣ１６だけが選択される その結果、副ビット線ＳＢ１４は第２のスイッチＴＣ１
６、第２の補助導電領域ＢＣ２１、第１のスイッチＴＢ
２１、およびコンタクトＣＴ２１を介して主ビット線Ｍ
Ｂ２に接続され、副ビット線ＳＢ１５は第２のスイッチ
ＴＣ１４、第２の補助導電領域ＢＣ１２、第１のスイッ
チＴＢ１２、およびコンタクトＣＴ１１を介して主ビッ
ト線ＭＢ１に接続される。
【００４７】次に、主ビット線ＭＢ１、ＭＢ２は、列選
択回路１によりデータ線（図示されず）選択的にそれぞ
れ接続される。主ビット線ＭＢ１、ＭＢ２のうちの一方
の主ビット線が列選択回路１により高レベルに設定さ
れ、主ビット線ＭＢ１、ＭＢ２のうちの他方の主ビット
線が列選択回路１により低レベルに設定される。データ
線に流れる電流の差などに基づき、メモリセルＭ４に記
憶されているデータが２値情報として読み出される。メ
モリセルＭ４に記憶されているデータが読み出される場
合、主ビット線ＭＢ２は第１のスイッチＴＢ２１および
第２のスイッチＴＣ１６を介して副ビット線ＳＢ１４と
電気的に接続され、主ビット線ＭＢ１は第１のスイッチ
ＴＢ１２および第２のスイッチＴＣ１４を介して副ビッ
ト線ＳＢ１５と電気的に接続される。つまり、残りの副
ビット線ＳＢ１１〜ＳＢ１３およびＳＢ１６〜ＳＢ１９
は、主ビット線ＭＢ１およびＭＢ２と電気的に絶縁され
る。
択回路１によりデータ線（図示されず）選択的にそれぞ
れ接続される。主ビット線ＭＢ１、ＭＢ２のうちの一方
の主ビット線が列選択回路１により高レベルに設定さ
れ、主ビット線ＭＢ１、ＭＢ２のうちの他方の主ビット
線が列選択回路１により低レベルに設定される。データ
線に流れる電流の差などに基づき、メモリセルＭ４に記
憶されているデータが２値情報として読み出される。メ
モリセルＭ４に記憶されているデータが読み出される場
合、主ビット線ＭＢ２は第１のスイッチＴＢ２１および
第２のスイッチＴＣ１６を介して副ビット線ＳＢ１４と
電気的に接続され、主ビット線ＭＢ１は第１のスイッチ
ＴＢ１２および第２のスイッチＴＣ１４を介して副ビッ
ト線ＳＢ１５と電気的に接続される。つまり、残りの副
ビット線ＳＢ１１〜ＳＢ１３およびＳＢ１６〜ＳＢ１９
は、主ビット線ＭＢ１およびＭＢ２と電気的に絶縁され
る。
【００４８】なお、メモリセルＭの閾値は、たとえば、
ゲート電極下のチャネル領域に打ち込まれるボロンイオ
ンの注入量により設定される。イオン注入が行われたメ
モリセルＭでは、そのメモリセルＭの閾値電圧が、イオ
ン注入が行われないメモリセルＭの閾値電圧に比べて高
くなる。このため、そのメモリセルＭのゲート電位が高
レベルであったとしても、そのメモリセルＭはオフ状態
となる。一方、イオン注入が行われないメモリセルＭで
は、そのメモリセルＭのゲート電位が高レベルとなる
と、メモリセルＭがオン状態になる。
ゲート電極下のチャネル領域に打ち込まれるボロンイオ
ンの注入量により設定される。イオン注入が行われたメ
モリセルＭでは、そのメモリセルＭの閾値電圧が、イオ
ン注入が行われないメモリセルＭの閾値電圧に比べて高
くなる。このため、そのメモリセルＭのゲート電位が高
レベルであったとしても、そのメモリセルＭはオフ状態
となる。一方、イオン注入が行われないメモリセルＭで
は、そのメモリセルＭのゲート電位が高レベルとなる
と、メモリセルＭがオン状態になる。
【００４９】なお、バンク選択線ＢＳのなかで、第２の
スイッチＴＢを構成しない部分にはイオン注入が行われ
る。このことにより、第２のスイッチＴＢは、常にオフ
状態に設定される。
スイッチＴＢを構成しない部分にはイオン注入が行われ
る。このことにより、第２のスイッチＴＢは、常にオフ
状態に設定される。
【００５０】以下に、図１のマスクＲＯＭ１０における
メモリセルアレイのレイアウトパターンの一例を図２を
用いて説明する。
メモリセルアレイのレイアウトパターンの一例を図２を
用いて説明する。
【００５１】図２は、マスクＲＯＭ１０におけるメモリ
セルアレイのレイアウトパターンの一例を示す図であ
る。
セルアレイのレイアウトパターンの一例を示す図であ
る。
【００５２】マスクＲＯＭ１０は、Ｐ-型の半導体基板
を有している。複数の副ビット線ＳＢは、半導体基板と
は逆導電型であるＮ+型拡散層により形成される。複数
の副ビット線ＳＢの上には絶縁膜が形成され、その上に
ポリシリコン層から成る複数のワード線ＷＬがさらに形
成される。複数のワード線ＷＬは、複数の副ビット線Ｓ
Ｂと交差している。
を有している。複数の副ビット線ＳＢは、半導体基板と
は逆導電型であるＮ+型拡散層により形成される。複数
の副ビット線ＳＢの上には絶縁膜が形成され、その上に
ポリシリコン層から成る複数のワード線ＷＬがさらに形
成される。複数のワード線ＷＬは、複数の副ビット線Ｓ
Ｂと交差している。
【００５３】副ビット線ＳＢの間には、メモリセルＭが
形成される。具体的には、副ビット線ＳＢの一部がメモ
リセルＭのソース電極またはドレイン電極として働き、
ワード線ＷＬの一部が、メモリセルＭのゲート電極とし
て働く。
形成される。具体的には、副ビット線ＳＢの一部がメモ
リセルＭのソース電極またはドレイン電極として働き、
ワード線ＷＬの一部が、メモリセルＭのゲート電極とし
て働く。
【００５４】第１の補助導電領域ＢＢおよび第２の補助
導電領域ＢＣは、副ビット線と同一導電型であるＮ+型
拡散層により形成される。第１のバンク選択線ＢＬおよ
び第２のバンク選択線ＢＳは、ポリシリコンから形成さ
れる。
導電領域ＢＣは、副ビット線と同一導電型であるＮ+型
拡散層により形成される。第１のバンク選択線ＢＬおよ
び第２のバンク選択線ＢＳは、ポリシリコンから形成さ
れる。
【００５５】第１の補助導電領域ＢＢおよび第２の補助
導電領域ＢＣの間には、第１のスイッチＴＢが形成され
る。具体的には、第１の補助導電領域ＢＢまたは第２の
補助導電領域ＢＣの一部が第１のスイッチＴＢのソース
電極またはドレイン電極として働き、第１のバンク選択
線ＢＬの一部が、第１のスイッチＴＢのゲート電極とし
て働く。
導電領域ＢＣの間には、第１のスイッチＴＢが形成され
る。具体的には、第１の補助導電領域ＢＢまたは第２の
補助導電領域ＢＣの一部が第１のスイッチＴＢのソース
電極またはドレイン電極として働き、第１のバンク選択
線ＢＬの一部が、第１のスイッチＴＢのゲート電極とし
て働く。
【００５６】第２の補助導電領域ＢＣおよび副ビット線
ＳＢの間には、第２のスイッチＴＣが形成される。具体
的には、第２の補助導電領域ＢＣまたは副ビット線ＳＢ
の一部が第２のスイッチＴＣのソース電極またはドレイ
ン電極として働き、第２のバンク選択線ＢＳの一部が、
第２のスイッチＴＣのゲート電極として働く。
ＳＢの間には、第２のスイッチＴＣが形成される。具体
的には、第２の補助導電領域ＢＣまたは副ビット線ＳＢ
の一部が第２のスイッチＴＣのソース電極またはドレイ
ン電極として働き、第２のバンク選択線ＢＳの一部が、
第２のスイッチＴＣのゲート電極として働く。
【００５７】第１の補助導電領域ＢＢは、コンタクトＣ
Ｔを介して、金属配線である主ビット線ＭＢに接続され
る。図２に示される破線は、メモリセルＭ４に記憶され
ているデータを読み出す場合の電流が流れる経路を示し
ている。
Ｔを介して、金属配線である主ビット線ＭＢに接続され
る。図２に示される破線は、メモリセルＭ４に記憶され
ているデータを読み出す場合の電流が流れる経路を示し
ている。
【００５８】第１の実施形態のマスクＲＯＭ１０では、
副ビット線ＳＢが８つに対して、主ビット線ＭＢが２つ
必要となる。つまり、マスクＲＯＭ１０は、図６に示さ
れるマスクＲＯＭよりも、主ビット線ＭＢの本数を少な
くすることができる。
副ビット線ＳＢが８つに対して、主ビット線ＭＢが２つ
必要となる。つまり、マスクＲＯＭ１０は、図６に示さ
れるマスクＲＯＭよりも、主ビット線ＭＢの本数を少な
くすることができる。
【００５９】製造過程において段差等が発生すると、そ
の上層に、主ビット線などを密に配線することが困難と
なる。しかし、図１のマスクＲＯＭ１０では、主ビット
線ＭＢの本数が図６に示されるマスクＲＯＭ１００より
も少ないため、マスクＲＯＭを高密度で形成することが
可能である。
の上層に、主ビット線などを密に配線することが困難と
なる。しかし、図１のマスクＲＯＭ１０では、主ビット
線ＭＢの本数が図６に示されるマスクＲＯＭ１００より
も少ないため、マスクＲＯＭを高密度で形成することが
可能である。
【００６０】また、第１の実施形態のマスクＲＯＭ１０
では、主ビット線ＭＢの本数が図６に示されるマスクＲ
ＯＭ１００よりも少ないため、主ビット線ＭＢの配線容
量が図６に示されるマスクＲＯＭ１００よりも小さい。
このため、第１の実施形態のマスクＲＯＭ１０は、図６
に示されるマスクＲＯＭ１００に比べて、高速にデータ
を読み出すことができる。
では、主ビット線ＭＢの本数が図６に示されるマスクＲ
ＯＭ１００よりも少ないため、主ビット線ＭＢの配線容
量が図６に示されるマスクＲＯＭ１００よりも小さい。
このため、第１の実施形態のマスクＲＯＭ１０は、図６
に示されるマスクＲＯＭ１００に比べて、高速にデータ
を読み出すことができる。
【００６１】さらに、第１のスイッチＴＢの周りに、Ｌ
ＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ of Ｓｉ
ｌｉｃｏｎ）法により形成された素子分離領域が設けら
れてもよい。
ＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ of Ｓｉ
ｌｉｃｏｎ）法により形成された素子分離領域が設けら
れてもよい。
【００６２】図３は、第１のスイッチＴＢがＬＯＣＯＳ
により形成された素子分離領域によって囲まれているマ
スクＲＯＭ１０におけるメモリセルアレイのレイアウト
パターンの一例を示す図である。第１のスイッチＴＢ
は、第２のスイッチＴＣに比べて、配置が疎である。た
とえば、第１のスイッチＴＢとそれに隣接する第１のス
イッチＴＢの間に、ＬＯＣＯＳ法により形成された素子
分離領域を設けることが可能となる。
により形成された素子分離領域によって囲まれているマ
スクＲＯＭ１０におけるメモリセルアレイのレイアウト
パターンの一例を示す図である。第１のスイッチＴＢ
は、第２のスイッチＴＣに比べて、配置が疎である。た
とえば、第１のスイッチＴＢとそれに隣接する第１のス
イッチＴＢの間に、ＬＯＣＯＳ法により形成された素子
分離領域を設けることが可能となる。
【００６３】一方、図６に示される半導体記憶装置１０
０で、ＬＯＣＯＳ法により素子分離領域を形成するとバ
ーズビークが生じる。このため、半導体記憶装置１００
を高密度で形成することができない。また、ＬＯＣＯＳ
法が用いられない場合、メモリセルを構成するトランジ
スタのソースおよびドレインに対して高濃度のイオン注
入を行うことにより、素子分離が行われる。このため、
そのような素子は、他のメモリセルに比べて、接合容量
が大きくなる。
０で、ＬＯＣＯＳ法により素子分離領域を形成するとバ
ーズビークが生じる。このため、半導体記憶装置１００
を高密度で形成することができない。また、ＬＯＣＯＳ
法が用いられない場合、メモリセルを構成するトランジ
スタのソースおよびドレインに対して高濃度のイオン注
入を行うことにより、素子分離が行われる。このため、
そのような素子は、他のメモリセルに比べて、接合容量
が大きくなる。
【００６４】つまり、図３に示される半導体記憶装置１
０は、図６に示される半導体記憶装置１００と比べて、
第１の補助導電領域と基板間の接合容量を小さくするこ
とができる。この結果、図３に示される半導体記憶装置
１０は、主ビット線ＭＢの付加容量が低減でき、マスク
ＲＯＭ１０を高速に動作させることが可能となる。
０は、図６に示される半導体記憶装置１００と比べて、
第１の補助導電領域と基板間の接合容量を小さくするこ
とができる。この結果、図３に示される半導体記憶装置
１０は、主ビット線ＭＢの付加容量が低減でき、マスク
ＲＯＭ１０を高速に動作させることが可能となる。
【００６５】（実施形態２）図４は、イオン注入により
プログラムを行うことが可能なマスクＲＯＭ２０の一部
の等価回路を示す図である。
プログラムを行うことが可能なマスクＲＯＭ２０の一部
の等価回路を示す図である。
【００６６】マスクＲＯＭ２０は、複数のバンクＢＮＫ
０、ＢＮＫ１およびＢＮＫ２を備えている。マスクＲＯ
Ｍ２０のバンクＢＮＫの構成は、図１に示されるマスク
ＲＯＭ１０のバンクＢＮＫの構成と同じである。
０、ＢＮＫ１およびＢＮＫ２を備えている。マスクＲＯ
Ｍ２０のバンクＢＮＫの構成は、図１に示されるマスク
ＲＯＭ１０のバンクＢＮＫの構成と同じである。
【００６７】バンクＢＮＫは隣接するバンクＢＮＫと、
コンタクトＣＴ、第１の補助導電領域ＢＢ、第２の補助
導電領域ＢＣ、および第１のスイッチＴＢを共有してい
る。
コンタクトＣＴ、第１の補助導電領域ＢＢ、第２の補助
導電領域ＢＣ、および第１のスイッチＴＢを共有してい
る。
【００６８】具体的には、１つのコンタクトＣＴには、
１つの第１の補助導電領域ＢＢだけが接続されている。
１つの第１の補助導電領域ＢＢだけが接続されている。
【００６９】副ビット線ＳＢ１２およびＳＢ１４は、第
２のスイッチＴＣ１５およびＴＣ１６を介して、第２の
補助導電領域ＢＣ２１に接続され、第２の補助導電領域
ＢＣ２１は、第１のスイッチＴＢ２１を介して第１の補
助導電領域ＢＢ２１に接続される。第１の補助導電領域
ＢＢ２１は、コンタクトＣＴ２１を介して主ビット線Ｍ
Ｂ２に接続される。また、副ビット線ＳＢ１６およびＳ
Ｂ１８は、第２のスイッチＴＣ１７およびＴＣ１８を介
して、第２の補助導電領域ＢＣ２２に接続され、第２の
補助導電領域ＢＣ２２は、第１のスイッチＴＢ２２を介
して第１の補助導電領域ＢＢ２２に接続される。第１の
補助導電領域ＢＢ２２は、コンタクトＣＴ２２を介して
主ビット線ＭＢ４に接続される。
２のスイッチＴＣ１５およびＴＣ１６を介して、第２の
補助導電領域ＢＣ２１に接続され、第２の補助導電領域
ＢＣ２１は、第１のスイッチＴＢ２１を介して第１の補
助導電領域ＢＢ２１に接続される。第１の補助導電領域
ＢＢ２１は、コンタクトＣＴ２１を介して主ビット線Ｍ
Ｂ２に接続される。また、副ビット線ＳＢ１６およびＳ
Ｂ１８は、第２のスイッチＴＣ１７およびＴＣ１８を介
して、第２の補助導電領域ＢＣ２２に接続され、第２の
補助導電領域ＢＣ２２は、第１のスイッチＴＢ２２を介
して第１の補助導電領域ＢＢ２２に接続される。第１の
補助導電領域ＢＢ２２は、コンタクトＣＴ２２を介して
主ビット線ＭＢ４に接続される。
【００７０】つまり、第２の実施形態のマスクＲＯＭ２
０は、第１の実施形態のマスクＲＯＭ１０に比べて、主
ビット線ＭＢの本数が多い。
０は、第１の実施形態のマスクＲＯＭ１０に比べて、主
ビット線ＭＢの本数が多い。
【００７１】しかしながら、異なる２つの第１のスイッ
チＴＢが、同じコンタクトＣＴに接続されていないた
め、第１のスイッチＴＢを制御するための第１のバンク
選択線ＢＬを２つに分ける必要がない。たとえば、第１
のスイッチＴＢ２１と第１のスイッチＴＢ２２が第１の
バンク選択線ＢＬ２を共有し、第１のスイッチＴＢ２１
と第１のスイッチＴＢ２２が第１のバンク選択線ＢＬ２
によって制御されてもよい。このため、第２の実施形態
のマスクＲＯＭ２０は、マスクＲＯＭ１０に比べて、第
１のバンク選択線ＢＬ２を２分の１にすることが可能で
ある。
チＴＢが、同じコンタクトＣＴに接続されていないた
め、第１のスイッチＴＢを制御するための第１のバンク
選択線ＢＬを２つに分ける必要がない。たとえば、第１
のスイッチＴＢ２１と第１のスイッチＴＢ２２が第１の
バンク選択線ＢＬ２を共有し、第１のスイッチＴＢ２１
と第１のスイッチＴＢ２２が第１のバンク選択線ＢＬ２
によって制御されてもよい。このため、第２の実施形態
のマスクＲＯＭ２０は、マスクＲＯＭ１０に比べて、第
１のバンク選択線ＢＬ２を２分の１にすることが可能で
ある。
【００７２】以下に、マスクＲＯＭ２０におけるメモリ
セルアレイのレイアウトパターンの一例を図５を用いて
説明する。
セルアレイのレイアウトパターンの一例を図５を用いて
説明する。
【００７３】図５は、マスクＲＯＭ２０におけるメモリ
セルアレイのレイアウトパターンの一例を示す図であ
る。
セルアレイのレイアウトパターンの一例を示す図であ
る。
【００７４】マスクＲＯＭ２０は、Ｐ-型の半導体基板
を有している。複数の副ビット線ＳＢは、半導体基板と
は逆導電型であるＮ+型拡散層により形成される。複数
の副ビット線ＳＢの上には絶縁膜が形成され、その上に
ポリシリコン層から成る複数のワード線ＷＬがさらに形
成される。複数のワード線ＷＬは、複数の副ビット線Ｓ
Ｂと交差している。
を有している。複数の副ビット線ＳＢは、半導体基板と
は逆導電型であるＮ+型拡散層により形成される。複数
の副ビット線ＳＢの上には絶縁膜が形成され、その上に
ポリシリコン層から成る複数のワード線ＷＬがさらに形
成される。複数のワード線ＷＬは、複数の副ビット線Ｓ
Ｂと交差している。
【００７５】副ビット線ＳＢの間には、メモリセルＭが
形成される。具体的には、副ビット線ＳＢの一部がメモ
リセルＭのソース電極またはドレイン電極として働き、
ワード線ＷＬの一部が、メモリセルＭのゲート電極とし
て働く。
形成される。具体的には、副ビット線ＳＢの一部がメモ
リセルＭのソース電極またはドレイン電極として働き、
ワード線ＷＬの一部が、メモリセルＭのゲート電極とし
て働く。
【００７６】第１の補助導電領域ＢＢおよび第２の補助
導電領域ＢＣは、副ビット線と同一導電型であるＮ+型
拡散層により形成される。第１のバンク選択線ＢＬおよ
び第２のバンク選択線ＢＳは、ポリシリコンから形成さ
れる。
導電領域ＢＣは、副ビット線と同一導電型であるＮ+型
拡散層により形成される。第１のバンク選択線ＢＬおよ
び第２のバンク選択線ＢＳは、ポリシリコンから形成さ
れる。
【００７７】第１の補助導電領域ＢＢおよび第２の補助
導電領域ＢＣの間には、第１のスイッチＴＢが形成され
る。具体的には、第１の補助導電領域ＢＢまたは第２の
補助導電領域ＢＣの一部が第１のスイッチＴＢのソース
電極またはドレイン電極として働き、第１のバンク選択
線ＢＬの一部が、第１のスイッチＴＢのゲート電極とし
て働く。
導電領域ＢＣの間には、第１のスイッチＴＢが形成され
る。具体的には、第１の補助導電領域ＢＢまたは第２の
補助導電領域ＢＣの一部が第１のスイッチＴＢのソース
電極またはドレイン電極として働き、第１のバンク選択
線ＢＬの一部が、第１のスイッチＴＢのゲート電極とし
て働く。
【００７８】第２の補助導電領域ＢＣおよび副ビット線
ＳＢの間には、第２のスイッチＴＣが形成される。具体
的には、第２の補助導電領域ＢＣまたは副ビット線ＳＢ
の一部が第２のスイッチＴＣのソース電極またはドレイ
ン電極として働き、第２のバンク選択線ＢＳの一部が、
第２のスイッチＴＣのゲート電極として働く。
ＳＢの間には、第２のスイッチＴＣが形成される。具体
的には、第２の補助導電領域ＢＣまたは副ビット線ＳＢ
の一部が第２のスイッチＴＣのソース電極またはドレイ
ン電極として働き、第２のバンク選択線ＢＳの一部が、
第２のスイッチＴＣのゲート電極として働く。
【００７９】第１の補助導電領域ＢＢは、コンタクトＣ
Ｔを介して、金属配線である主ビット線ＭＢに接続され
る。図５に示される破線は、メモリセルＭ４に記憶され
ているデータを読み出す場合の電流が流れる経路を示し
ている。
Ｔを介して、金属配線である主ビット線ＭＢに接続され
る。図５に示される破線は、メモリセルＭ４に記憶され
ているデータを読み出す場合の電流が流れる経路を示し
ている。
【００８０】上述した第１および第２の実施形態では、
イオン注入によりプログラムを行うＮＯＲ型マスクＲＯ
Ｍについて説明したが、本発明を、他の方式例えばＮＡ
ＮＤ型のマスクＲＯＭやＥＥＰＲＯＭなどの階層ビット
線方式を採用する不揮発性メモリに対して実施すること
も可能である。
イオン注入によりプログラムを行うＮＯＲ型マスクＲＯ
Ｍについて説明したが、本発明を、他の方式例えばＮＡ
ＮＤ型のマスクＲＯＭやＥＥＰＲＯＭなどの階層ビット
線方式を採用する不揮発性メモリに対して実施すること
も可能である。
【００８１】上述した第１および第２の実施形態では、
ワード線およびバンク選択線がポリシリコンから形成さ
れているが、ワード線およびバンク選択線がポリサイド
またはシリサイドなどから形成されても、本発明を実施
することが可能である。
ワード線およびバンク選択線がポリシリコンから形成さ
れているが、ワード線およびバンク選択線がポリサイド
またはシリサイドなどから形成されても、本発明を実施
することが可能である。
【００８２】
【発明の効果】本発明の半導体記憶装置では、第１のバ
ンクが有する前記複数の副ビット線が、第２のバンクが
有する前記複数の副ビット線と独立している。このた
め、メモリセルに記憶されているデータを読み出す際
に、そのメモリセルを有するバンク内の２本の副ビット
線だけが選択される。また、本発明の半導体記憶装置で
は、第１補助導電領域に直接接続されるスイッチの数
が、１または２となり、ゲート・ドレイン間の容量ある
いは基板・ドレイン間のジャンクション容量が減少す
る。その結果、主ビット線に接続される負荷が低減さ
れ、メモリセルに記憶されいるデータを高速に読み出す
ことができる。
ンクが有する前記複数の副ビット線が、第２のバンクが
有する前記複数の副ビット線と独立している。このた
め、メモリセルに記憶されているデータを読み出す際
に、そのメモリセルを有するバンク内の２本の副ビット
線だけが選択される。また、本発明の半導体記憶装置で
は、第１補助導電領域に直接接続されるスイッチの数
が、１または２となり、ゲート・ドレイン間の容量ある
いは基板・ドレイン間のジャンクション容量が減少す
る。その結果、主ビット線に接続される負荷が低減さ
れ、メモリセルに記憶されいるデータを高速に読み出す
ことができる。
【図１】イオン注入によりプログラムを行うことが可能
なマスクＲＯＭ１０の一部の等価回路を示す図である。
なマスクＲＯＭ１０の一部の等価回路を示す図である。
【図２】マスクＲＯＭ１０におけるメモリセルアレイの
レイアウトパターンの一例を示す図である。
レイアウトパターンの一例を示す図である。
【図３】第１のスイッチＴＢがＬＯＣＯＳ構造の素子分
離領域によって囲まれているマスクＲＯＭ１０における
メモリセルアレイのレイアウトパターンの一例を示す図
である。
離領域によって囲まれているマスクＲＯＭ１０における
メモリセルアレイのレイアウトパターンの一例を示す図
である。
【図４】イオン注入によりプログラムを行うことが可能
なマスクＲＯＭ２０の一部の等価回路を示す図である。
なマスクＲＯＭ２０の一部の等価回路を示す図である。
【図５】マスクＲＯＭ２０におけるメモリセルアレイの
レイアウトパターンの一例を示す図である。
レイアウトパターンの一例を示す図である。
【図６】従来の階層ビット線方式の半導体記憶装置１０
０の一部の等価回路を示す図である。
０の一部の等価回路を示す図である。
【図７】従来の階層ビット線方式の他の半導体記憶装置
２００の一部の等価回路を示す図である。
２００の一部の等価回路を示す図である。
【図８】従来の階層ビット線方式の他の半導体記憶装置
２００のレイアウトパターンを示す図である。
２００のレイアウトパターンを示す図である。
ＴＢ０１〜ＴＢ２８ 第１のスイッチ（バンクセル） ＴＣ０１〜ＴＣ２２ 第２のスイッチ（バンクセル） Ｍ１〜Ｍ８ メモリセル ＳＢ１１〜ＳＢ１９ 副ビット線 ＭＢ１、ＭＢ２、ＭＢ３ 主ビット線 ＢＢ１１、ＢＢ２１ 第１の補助導電領域 ＢＣ１１、ＢＣ１２、ＢＣ２１、ＢＣ２２ 第２の補助
導電領域 ＣＴ１１、ＣＴ１２、ＣＴ１３、ＣＴ２１、ＣＴ２２
コンタクト ＢＬ１０、ＢＬ１１ 第１のバンク選択線 ＢＳ１１〜ＢＳ１４ 第２のバンク選択線 ＷＬ１０１〜ＷＬ２３２ ワード線
導電領域 ＣＴ１１、ＣＴ１２、ＣＴ１３、ＣＴ２１、ＣＴ２２
コンタクト ＢＬ１０、ＢＬ１１ 第１のバンク選択線 ＢＳ１１〜ＢＳ１４ 第２のバンク選択線 ＷＬ１０１〜ＷＬ２３２ ワード線
Claims (15)
- 【請求項１】 複数の主ビット線と、 複数のメモリセル、複数のワード線、および複数の副ビ
ット線を有する第１のバンクと、 複数のメモリセル、複数のワード線、および、該第１の
バンクが有する該複数の副ビット線と独立している複数
の副ビット線を有する第２のバンクと、 該複数の主ビット線のうちの１つに接続される第１の補
助導電領域と、 該第１の補助導電領域と第２の補助導電領域を電気的に
接続するための第１のスイッチと、 該第１のバンクが有する複数の副ビット線のうちの１つ
と第２の補助導電領域を電気的に接続するための第２の
スイッチとを備えた半導体記憶装置。 - 【請求項２】 前記第１のバンクが前記第２のバンク
と、前記第１の補助導電領域、前記第２の補助導電領
域、および前記第１のスイッチを共有する請求項１に記
載の半導体記憶装置。 - 【請求項３】 前記半導体記憶装置が一導電型の半導体
基板を有し、 前記第１および第２のバンクが有する該複数の副ビット
線が該半導体基板と逆導電型である請求項１または２に
記載の半導体記憶装置。 - 【請求項４】 前記第１および前記第２の補助導電領域
が前記副ビット線と同一導電型である請求項３に記載の
半導体記憶装置。 - 【請求項５】 前記第１の補助導電領域と他の第２の補
助導電領域を電気的に接続するための他の第１のスイッ
チと、 前記第１のバンクが有する前記複数の副ビット線のうち
の１つと該他の第２の補助導電領域を電気的に接続する
ための他の第２のスイッチとをさらに備えた請求項１〜
４のうちの１つに記載の半導体記憶装置。 - 【請求項６】 前記第１のバンクが有する前記複数の副
ビット線のうちの１つと前記第２の補助導電領域を電気
的に接続するための他の第２のスイッチとをさらに備え
た請求項１〜５のうちの１つに記載の半導体記憶装置。 - 【請求項７】 前記第２の補助導電領域と前記他の第２
の補助導電領域が、前記第１の補助導電領域を挟む請求
項５に記載の半導体記憶装置。 - 【請求項８】 ＬＯＣＯＳ法により形成された素子分離
領域が前記第１の補助導電領域を囲む請求項１〜７のう
ちの１つに記載の半導体記憶装置。 - 【請求項９】 前記第１のバンクが有する前記複数のメ
モリセルがマトリクス状に配置され、 前記第２のバンクが有する前記複数のメモリセルがマト
リクス状に配置される請求項１〜８のうちの１つに記載
の半導体記憶装置。 - 【請求項１０】 前記第１のバンクが有する前記複数の
メモリセルのそれぞれが、ゲート電極、ソース電極、お
よびドレイン電極を有し、 前記複数のワード線のそれぞれの一部が、該第１のバン
クが有する該複数のメモリセルの該ゲート電極として働
き、 前記複数の副ビット線のそれぞれの一部が、該第１のバ
ンクが有する該複数のメモリセルのソース電極またはド
レイン電極として働き、 前記第２のバンクが有する前記複数のメモリセルのそれ
ぞれが、ゲート電極、ソース電極、およびドレイン電極
を有し、 前記複数のワード線のそれぞれの一部が、該第２のバン
クが有する該複数のメモリセルの該ゲート電極として働
き、 前記複数の副ビット線のそれぞれの一部が、該第２のバ
ンクが有する該複数のメモリセルのソース電極またはド
レイン電極として働く請求項１〜９のうちの１つに記載
の半導体記憶装置。 - 【請求項１１】 前記第１および第２のバンクが有する
前記複数の副ビット線が、一定の間隔でほぼ平行に配置
され、 該第１のバンクが有する該複数の副ビット線が、該第１
のバンクが有する前記複数のワード線と交差し、 該第２のバンクが有する該複数の副ビット線が、該第２
のバンクが有する前記複数のワード線と交差する請求項
１〜１０のうちの１つに記載の半導体記憶装置。 - 【請求項１２】 バンク選択線は前記複数のワード線に
おおむね並行に配線され、 該バンク選択線の一部がバンクセルのゲート電極として
働く請求項１１に記載の半導体記憶装置。 - 【請求項１３】 前記複数の主ビット線は金属配線より
なり、前記副ビット線におおむね並行に配線される請求
項１１に記載の半導体記憶装置。 - 【請求項１４】 前記第１のバンクが有する前記複数の
副ビット線の１つとその副ビット線と隣接する副ビット
線の間に、前記第１のバンクが有する前記複数のメモリ
セルの１つのチャネル領域が形成される請求項１〜１３
のうちの１つに記載の半導体記憶装置。 - 【請求項１５】 前記複数の主ビット線は金属配線より
なり、前記副ビット線に並行に配線される請求項１〜１
４のうちの１つに記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10295887A JP2000124338A (ja) | 1998-10-16 | 1998-10-16 | 半導体記憶装置 |
| TW088117439A TW434845B (en) | 1998-10-16 | 1999-10-08 | Semiconductor memory device |
| KR1019990044810A KR100305037B1 (ko) | 1998-10-16 | 1999-10-15 | 반도체 기억장치 |
| US09/419,739 US6128210A (en) | 1998-10-16 | 1999-10-16 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10295887A JP2000124338A (ja) | 1998-10-16 | 1998-10-16 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000124338A true JP2000124338A (ja) | 2000-04-28 |
Family
ID=17826465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10295887A Pending JP2000124338A (ja) | 1998-10-16 | 1998-10-16 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6128210A (ja) |
| JP (1) | JP2000124338A (ja) |
| KR (1) | KR100305037B1 (ja) |
| TW (1) | TW434845B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009271261A (ja) * | 2008-05-02 | 2009-11-19 | Powerchip Semiconductor Corp | 回路構造とそれを定義するためのフォトマスク |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001014876A (ja) * | 1999-06-25 | 2001-01-19 | Nec Corp | 半導体記憶装置 |
| JP3682462B2 (ja) * | 2001-05-31 | 2005-08-10 | セイコーエプソン株式会社 | 不揮発性半導体記憶装置 |
| EP1280206A1 (fr) * | 2001-07-24 | 2003-01-29 | CSEM Centre Suisse d'Electronique et de Microtechnique SA | Mémoire ROM |
| US6388910B1 (en) * | 2001-08-16 | 2002-05-14 | Amic Technology (Taiwan) Inc. | NOR type mask ROM with an increased data flow rate |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2565213B2 (ja) * | 1989-10-27 | 1996-12-18 | ソニー株式会社 | 読み出し専用メモリ装置 |
| JP3570038B2 (ja) * | 1994-11-21 | 2004-09-29 | ソニー株式会社 | 半導体不揮発性記憶装置 |
| US5621697A (en) * | 1995-06-23 | 1997-04-15 | Macronix International Co., Ltd. | High density integrated circuit with bank select structure |
| KR100206716B1 (ko) * | 1996-10-21 | 1999-07-01 | 윤종용 | 노아형 마스크 롬 |
| JP3183331B2 (ja) * | 1997-09-22 | 2001-07-09 | 日本電気株式会社 | ダイナミック型半導体記憶装置 |
| JP3452497B2 (ja) * | 1997-12-02 | 2003-09-29 | シャープ株式会社 | 半導体記憶装置 |
-
1998
- 1998-10-16 JP JP10295887A patent/JP2000124338A/ja active Pending
-
1999
- 1999-10-08 TW TW088117439A patent/TW434845B/zh not_active IP Right Cessation
- 1999-10-15 KR KR1019990044810A patent/KR100305037B1/ko not_active IP Right Cessation
- 1999-10-16 US US09/419,739 patent/US6128210A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009271261A (ja) * | 2008-05-02 | 2009-11-19 | Powerchip Semiconductor Corp | 回路構造とそれを定義するためのフォトマスク |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100305037B1 (ko) | 2001-11-02 |
| KR20000029114A (ko) | 2000-05-25 |
| TW434845B (en) | 2001-05-16 |
| US6128210A (en) | 2000-10-03 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5684733A (en) | Fixed resistance high density parallel ROM device | |
| KR100310573B1 (ko) | 비휘발성 메모리 셀 및 그 어레이 | |
| US5148256A (en) | Digital computer having an interconnect mechanism stacked above a semiconductor substrate | |
| JP3322828B2 (ja) | 半導体記憶装置 | |
| JPH06334190A (ja) | Ｅｅｐｒｏｍおよびかかるｅｅｐｒｏｍを含む論理ｌｓｉチップ | |
| KR100251690B1 (ko) | 반도체 기억장치 | |
| EP0880144B1 (en) | Read only memory | |
| JP3725984B2 (ja) | フラッシュメモリ | |
| JPH1056086A (ja) | Ｎａｎｄセルアレイ及びその形成方法 | |
| JP2015076556A (ja) | メモリ装置、書込方法、読出方法 | |
| KR100248205B1 (ko) | 반도체 메모리 디바이스 및 그 형성방법 | |
| JP2624569B2 (ja) | 読出し専用メモリ | |
| JP2000124338A (ja) | 半導体記憶装置 | |
| JP2659283B2 (ja) | 半導体記憶装置の製造方法 | |
| US5278784A (en) | Non-volatile memory | |
| US7045853B2 (en) | Semiconductor memory element, semiconductor device and control method thereof | |
| JP3452497B2 (ja) | 半導体記憶装置 | |
| JP2005209914A (ja) | 不揮発性半導体記憶装置 | |
| JP3578444B2 (ja) | 半導体記憶装置 | |
| JP3484380B2 (ja) | リードオンリメモリ | |
| US5060190A (en) | Read only memory with write operation using mask | |
| JPH07509814A (ja) | リードオンリーメモリセル | |
| JP3582773B2 (ja) | 半導体記憶装置 | |
| JPH09181201A (ja) | マスクｒｏｍ | |
| JP3540881B2 (ja) | 不揮発性半導体記憶装置の書き込み方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040310 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050805 |