JPH09181201A - マスクｒｏｍ - Google Patents
マスクｒｏｍInfo
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- JPH09181201A JPH09181201A JP7336276A JP33627695A JPH09181201A JP H09181201 A JPH09181201 A JP H09181201A JP 7336276 A JP7336276 A JP 7336276A JP 33627695 A JP33627695 A JP 33627695A JP H09181201 A JPH09181201 A JP H09181201A
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- JP
- Japan
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- cell
- word line
- type
- cells
- gate
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
- G11C17/12—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【課題】 フラットＮＯＲ型マスクＲＯＭでは、１本の
ワード線に複数個のＯＮセルが接続されると、各セルの
チャネルが連続されるため、抵抗、容量が増大され、充
電時間が長くなり、読み出し速度が低下される。 【解決手段】 第１導電型の半導体層１１にビット線と
しての複数本の第２導電型の拡散層１２が配列形成さ
れ、かつこれら拡散層に直交するようにワード線として
のゲート１４がゲート絶縁膜１３を介して形成されてな
るフラットＮＯＲ型メモリセルを有するマスクＲＯＭに
おいて、ワード線の方向に一定のセル数間隔でＯＦＦセ
ル１５を設ける。ＯＦＦセルは、ワード線１４に印加さ
れるゲート電圧ではＯＮしないセルであり、例えば、チ
ャネル領域に第１導電型の不純物がイオン注入されたセ
ルとして構成される。
ワード線に複数個のＯＮセルが接続されると、各セルの
チャネルが連続されるため、抵抗、容量が増大され、充
電時間が長くなり、読み出し速度が低下される。 【解決手段】 第１導電型の半導体層１１にビット線と
しての複数本の第２導電型の拡散層１２が配列形成さ
れ、かつこれら拡散層に直交するようにワード線として
のゲート１４がゲート絶縁膜１３を介して形成されてな
るフラットＮＯＲ型メモリセルを有するマスクＲＯＭに
おいて、ワード線の方向に一定のセル数間隔でＯＦＦセ
ル１５を設ける。ＯＦＦセルは、ワード線１４に印加さ
れるゲート電圧ではＯＮしないセルであり、例えば、チ
ャネル領域に第１導電型の不純物がイオン注入されたセ
ルとして構成される。
Description
【０００１】
【発明の属する技術分野】本発明は情報を固定的に記憶
したマスクＲＯＭに関し、特にフラットＮＯＲ型メモリ
セルからなるマスクＲＯＭに関する。
したマスクＲＯＭに関し、特にフラットＮＯＲ型メモリ
セルからなるマスクＲＯＭに関する。
【０００２】
【従来の技術】従来、マスクＲＯＭのメモリセルを構成
する素子回路方式としてＮＡＮＤ型とＮＯＲ型がある。
ＮＡＮＤ型は、メモリセルを縦積みとすることにより高
集積化を図っているが、メモリセルの読み出し電流が小
さく、高速化、低電圧化を図るには何らかの工夫が必要
となる。これに対し、ＮＯＲ型は複数のメモリセルが並
列に接続されており、高速アクセスが可能という長所を
有しているが、ＮＯＲ型は１ビット当たりのコンタクト
数がＮＡＮＤ型よりも大きいため、高集積化の妨げとな
っている。
する素子回路方式としてＮＡＮＤ型とＮＯＲ型がある。
ＮＡＮＤ型は、メモリセルを縦積みとすることにより高
集積化を図っているが、メモリセルの読み出し電流が小
さく、高速化、低電圧化を図るには何らかの工夫が必要
となる。これに対し、ＮＯＲ型は複数のメモリセルが並
列に接続されており、高速アクセスが可能という長所を
有しているが、ＮＯＲ型は１ビット当たりのコンタクト
数がＮＡＮＤ型よりも大きいため、高集積化の妨げとな
っている。
【０００３】従来、ＮＯＲ型マスクＲＯＭの高集積化を
図るために、メモリセルアレイから素子分離領域を無く
し、コンタクトレス構造としたフラットＮＯＲ型メモリ
セル構造が提案されている。これは、図４（ａ），
（ｂ）に示すように、Ｐ型半導体基板１にビット線とな
る複数のＮ+ 拡散層２が平行に形成され、その上にゲー
ト酸化膜３を介してワード線となる複数のポリサイド４
が直交するように形成される。メモリセルＭＣとなるト
ランジスタはポリサイド４とＮ+ 拡散層２の交差部がソ
ース・ドレインとなり、そのスペース部にチャネルが形
成される。この構成では、トランジスタのゲート長及び
ゲート幅はそれぞれＮ+ 拡散層２のスペース及びポリサ
イドの幅で決まる。このように、素子分離領域を無く
し、コンタクトレス構造にすることにより高集積化が可
能となる。
図るために、メモリセルアレイから素子分離領域を無く
し、コンタクトレス構造としたフラットＮＯＲ型メモリ
セル構造が提案されている。これは、図４（ａ），
（ｂ）に示すように、Ｐ型半導体基板１にビット線とな
る複数のＮ+ 拡散層２が平行に形成され、その上にゲー
ト酸化膜３を介してワード線となる複数のポリサイド４
が直交するように形成される。メモリセルＭＣとなるト
ランジスタはポリサイド４とＮ+ 拡散層２の交差部がソ
ース・ドレインとなり、そのスペース部にチャネルが形
成される。この構成では、トランジスタのゲート長及び
ゲート幅はそれぞれＮ+ 拡散層２のスペース及びポリサ
イドの幅で決まる。このように、素子分離領域を無く
し、コンタクトレス構造にすることにより高集積化が可
能となる。
【０００４】
【発明が解決しようとする課題】しかしながら、この構
成では、同図（ｂ）に示すように、ワード方向にワード
線選択時にＯＮするメモリセルトランジスタ（ＯＮトラ
ンジスタ）が続いた場合、メモリセルを選択したとき
に、ビット線２に対して各ＯＮトランジスタのチャネル
が縦続接続されることになるため、ビット線からみた抵
抗、容量が大きくなる。このため、充電時間が長くかか
り、読み出し速度が遅くなる。
成では、同図（ｂ）に示すように、ワード方向にワード
線選択時にＯＮするメモリセルトランジスタ（ＯＮトラ
ンジスタ）が続いた場合、メモリセルを選択したとき
に、ビット線２に対して各ＯＮトランジスタのチャネル
が縦続接続されることになるため、ビット線からみた抵
抗、容量が大きくなる。このため、充電時間が長くかか
り、読み出し速度が遅くなる。
【０００５】このようなフラットＮＯＲ型マスクＲＯＭ
での読み出し速度を高速化する手法として、例えば特開
平５−２５９４１０号公報に記載された技術がある。こ
れは、図５に示すように、Ｐ型半導体層２１にＮ+ 拡散
層２２、ゲート酸化膜２３、ワード線２４が形成されて
いる点では同じであるが、メモリセルのソース・ドレイ
ン領域に溝を形成し、この溝に絶縁体２５を充填するこ
とで溝の底部と側壁部にのみＮ+ 拡散層２２を存在さ
せ、かつ絶縁体２５がソース・ドレインとワード線を分
離するので、寄生容量が発生せず、ワード線の伝搬遅延
時間を短くすることが可能とされるものである。しか
し、この手法ではワード線の伝搬遅延時間が短くされる
ものの、前記したようにワード方向にＯＮセルが続いた
場合には、ビット線からみた抵抗、容量の増加を抑制す
ることはできず、読み出し速度を高速化することは困難
である。
での読み出し速度を高速化する手法として、例えば特開
平５−２５９４１０号公報に記載された技術がある。こ
れは、図５に示すように、Ｐ型半導体層２１にＮ+ 拡散
層２２、ゲート酸化膜２３、ワード線２４が形成されて
いる点では同じであるが、メモリセルのソース・ドレイ
ン領域に溝を形成し、この溝に絶縁体２５を充填するこ
とで溝の底部と側壁部にのみＮ+ 拡散層２２を存在さ
せ、かつ絶縁体２５がソース・ドレインとワード線を分
離するので、寄生容量が発生せず、ワード線の伝搬遅延
時間を短くすることが可能とされるものである。しか
し、この手法ではワード線の伝搬遅延時間が短くされる
ものの、前記したようにワード方向にＯＮセルが続いた
場合には、ビット線からみた抵抗、容量の増加を抑制す
ることはできず、読み出し速度を高速化することは困難
である。
【０００６】また、特開平６−４４７７８号公報に記載
された技術では、メモリセルの配列をバンク単位に区分
し、バンク内の拡散層をバンク間で孤立させるとともに
各バンクを選択可能とし、充電は選択されたバンクのみ
に行うようにしている。しかしながら、この技術ではバ
ンク単位で選択を行うための充電回路が必要であり、回
路構成が複雑化されるという問題が生じる。
された技術では、メモリセルの配列をバンク単位に区分
し、バンク内の拡散層をバンク間で孤立させるとともに
各バンクを選択可能とし、充電は選択されたバンクのみ
に行うようにしている。しかしながら、この技術ではバ
ンク単位で選択を行うための充電回路が必要であり、回
路構成が複雑化されるという問題が生じる。
【０００７】本発明の目的は、ビット線から見た抵抗、
容量を減少させ、読み出し速度を高速化したマスクＲＯ
Ｍを提供することにある。
容量を減少させ、読み出し速度を高速化したマスクＲＯ
Ｍを提供することにある。
【０００８】
【課題を解決するための手段】本発明は、フラットＮＯ
Ｒ型メモリセルを有するマスクＲＯＭにおいて、ワード
線の方向に一定のセル数間隔でＯＦＦセルを有すること
を特徴とする。このＯＦＦセルは、ワード線に印加され
るゲート電圧ではＯＮしないセルであり、例えば、チャ
ネル領域に不純物がイオン注入されたセル、或いはチャ
ネル領域に厚い絶縁膜が形成されたセルにより構成され
る。
Ｒ型メモリセルを有するマスクＲＯＭにおいて、ワード
線の方向に一定のセル数間隔でＯＦＦセルを有すること
を特徴とする。このＯＦＦセルは、ワード線に印加され
るゲート電圧ではＯＮしないセルであり、例えば、チャ
ネル領域に不純物がイオン注入されたセル、或いはチャ
ネル領域に厚い絶縁膜が形成されたセルにより構成され
る。
【０００９】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１に断面図を示すように、Ｐ型半
導体基板１１の主面には、複数本のビット線となるＮ+
拡散層１２が所定の間隔で形成されている。また、半導
体基板１１上にゲート酸化膜１３が形成され、このゲー
ト酸化膜１３上には前記Ｎ+ 拡散層１２と交差する方向
にポリサイドからなるワード線１４が形成されている。
そして、メモリセルトランジスタはワード線１４とＮ+
拡散層１２の交差部がソース・ドレインとなり、そのス
ペース部にチャネルが形成され、これにより図４に示し
たと同様にマトリクス状のメモリセルＭＣが形成され、
フラットＮＯＲ型マスクＲＯＭが構成される。
参照して説明する。図１に断面図を示すように、Ｐ型半
導体基板１１の主面には、複数本のビット線となるＮ+
拡散層１２が所定の間隔で形成されている。また、半導
体基板１１上にゲート酸化膜１３が形成され、このゲー
ト酸化膜１３上には前記Ｎ+ 拡散層１２と交差する方向
にポリサイドからなるワード線１４が形成されている。
そして、メモリセルトランジスタはワード線１４とＮ+
拡散層１２の交差部がソース・ドレインとなり、そのス
ペース部にチャネルが形成され、これにより図４に示し
たと同様にマトリクス状のメモリセルＭＣが形成され、
フラットＮＯＲ型マスクＲＯＭが構成される。
【００１０】そして、このマクスＲＯＭでは、所要のデ
ータを製造工程中に書き込んでおり、図外のフォトレジ
スト等のマスクを用いてボロン等のＰ型不純物を選択さ
れたセルのチャネルにイオン注入することで、そのしき
い値を変化させてデータの書き込みを行う。このとき、
データとは別にワード線１４の延長方向に一定の間隔、
すなわちワード方向に所定数置きのメモリセルを選択
し、これらのメモリセルのチャネルに同様にボロンをイ
オン注入し、そのしきい値を制御することで、ワード線
選択時にワード線１４に印加されるゲート電圧によって
もＯＮしないメモリセルトランジスタ、すなわちＯＦＦ
セル１５を設けている。なお、同図では１つのＯＦＦセ
ルのみを図示している。
ータを製造工程中に書き込んでおり、図外のフォトレジ
スト等のマスクを用いてボロン等のＰ型不純物を選択さ
れたセルのチャネルにイオン注入することで、そのしき
い値を変化させてデータの書き込みを行う。このとき、
データとは別にワード線１４の延長方向に一定の間隔、
すなわちワード方向に所定数置きのメモリセルを選択
し、これらのメモリセルのチャネルに同様にボロンをイ
オン注入し、そのしきい値を制御することで、ワード線
選択時にワード線１４に印加されるゲート電圧によって
もＯＮしないメモリセルトランジスタ、すなわちＯＦＦ
セル１５を設けている。なお、同図では１つのＯＦＦセ
ルのみを図示している。
【００１１】このように、ワード方向に一定間隔でＯＦ
Ｆセル１５を設けることで、１つのワード線につながる
ＯＮセルは、このＯＦＦセルによって分離されることに
なる。図２はその回路の一部を示しており、各ワード線
１４にゲートが接続されている複数のセルＭＣのうち、
各ワード線上の同じ位置のセルをＯＦＦセル１５として
構成することで、このＯＦＦセル１５によって左右のセ
ルのチャネルは分離されることになる。したがって、メ
モリセル選択時のビット線１２からみた抵抗、容量はＯ
Ｎセルが連続していたときに比較してＯＦＦセル１５に
よって分離された数に逆比例して低減されることにな
り、充電時間を短縮し、読み出し速度を改善することが
できる。
Ｆセル１５を設けることで、１つのワード線につながる
ＯＮセルは、このＯＦＦセルによって分離されることに
なる。図２はその回路の一部を示しており、各ワード線
１４にゲートが接続されている複数のセルＭＣのうち、
各ワード線上の同じ位置のセルをＯＦＦセル１５として
構成することで、このＯＦＦセル１５によって左右のセ
ルのチャネルは分離されることになる。したがって、メ
モリセル選択時のビット線１２からみた抵抗、容量はＯ
Ｎセルが連続していたときに比較してＯＦＦセル１５に
よって分離された数に逆比例して低減されることにな
り、充電時間を短縮し、読み出し速度を改善することが
できる。
【００１２】このように、この実施形態のマクスＲＯＭ
では、その製造に際してはデータの書き込み用のマスク
にＯＦＦセル形成用の窓を設け、このマスクを利用して
ボロンのイオン注入を行えば、データの書き込みと同時
にＯＦＦセルを形成することができるため、従来のマス
クＲＯＭの製造工程数を増加させることはなく、コスト
高を生じることはない。したがって、図５に示した従来
構造を製造するときのような複雑な製造工程は全く不要
でる。また、セルを複数のバンクに区分する技術のよう
な選択用の配線を形成する必要もない。
では、その製造に際してはデータの書き込み用のマスク
にＯＦＦセル形成用の窓を設け、このマスクを利用して
ボロンのイオン注入を行えば、データの書き込みと同時
にＯＦＦセルを形成することができるため、従来のマス
クＲＯＭの製造工程数を増加させることはなく、コスト
高を生じることはない。したがって、図５に示した従来
構造を製造するときのような複雑な製造工程は全く不要
でる。また、セルを複数のバンクに区分する技術のよう
な選択用の配線を形成する必要もない。
【００１３】また、本発明では前記実施形態のように、
しいき値調整のために不純物をイオン注入する代わり
に、チャネル領域のゲート酸化膜を厚く形成してＯＦＦ
セルを設けてもよい。図３はその一例を示す断面図であ
り、ワード方向の所定数毎のメモリセルを選択し、これ
らのメモリセルのチャネルのゲート酸化膜１３を極めて
厚いものとしている。実際には、ゲート酸化膜１３を形
成する前に、そのチャネル領域の半導体基板１１の表面
に酸化膜１６を形成しておき、この酸化膜１６の上にゲ
ート酸化膜１３を重ねて形成することで、結果的に厚い
ゲート酸化膜が形成され、その結果このセルがＯＦＦセ
ル１５として構成されることになる。なお、見方を代え
れば、この構造は半導体基板１１の主面に素子分離酸化
膜を形成し、これによりＯＮセルを絶縁分離していると
も言える。
しいき値調整のために不純物をイオン注入する代わり
に、チャネル領域のゲート酸化膜を厚く形成してＯＦＦ
セルを設けてもよい。図３はその一例を示す断面図であ
り、ワード方向の所定数毎のメモリセルを選択し、これ
らのメモリセルのチャネルのゲート酸化膜１３を極めて
厚いものとしている。実際には、ゲート酸化膜１３を形
成する前に、そのチャネル領域の半導体基板１１の表面
に酸化膜１６を形成しておき、この酸化膜１６の上にゲ
ート酸化膜１３を重ねて形成することで、結果的に厚い
ゲート酸化膜が形成され、その結果このセルがＯＦＦセ
ル１５として構成されることになる。なお、見方を代え
れば、この構造は半導体基板１１の主面に素子分離酸化
膜を形成し、これによりＯＮセルを絶縁分離していると
も言える。
【００１４】このように、厚いゲート酸化膜或いは素子
分離酸化膜を形成することで、そのセルをＯＦＦセルと
して構成することができ、このＯＦＦセルによって１つ
のワード線につながるＯＮセルが分離されることにな
り、これによりメモリセル選択時のビット線からみた抵
抗、容量はＯＮセルが連続していたときに比較してＯＦ
Ｆセルによって分離された数の逆数に比例して減少され
ることになり、充電時間を短縮し、読み出し速度を改善
することができることは前記実施形態と同じである。
分離酸化膜を形成することで、そのセルをＯＦＦセルと
して構成することができ、このＯＦＦセルによって１つ
のワード線につながるＯＮセルが分離されることにな
り、これによりメモリセル選択時のビット線からみた抵
抗、容量はＯＮセルが連続していたときに比較してＯＦ
Ｆセルによって分離された数の逆数に比例して減少され
ることになり、充電時間を短縮し、読み出し速度を改善
することができることは前記実施形態と同じである。
【００１５】この実施形態では、Ｐ型半導体基板１１に
Ｎ+ 拡散層１２を形成した後、或いはその前に該当箇所
の半導体基板の表面を選択酸化することで前記した厚い
酸化膜１６を形成すれば、その後の工程は従来の製造工
程を何ら変更する必要がなく、製造を容易に行うことが
できる。また、厚い酸化膜１６の形成に際しても、セル
領域を周辺回路領域と絶縁分離するための素子分離領域
を製造するために通常行われている工程において、その
マスクの一部に変更を加えるだけで、工程そのものは何
ら変更することなく製造が実現でき、製造工程が複雑化
されることはなく、低コストに製造することができる。
Ｎ+ 拡散層１２を形成した後、或いはその前に該当箇所
の半導体基板の表面を選択酸化することで前記した厚い
酸化膜１６を形成すれば、その後の工程は従来の製造工
程を何ら変更する必要がなく、製造を容易に行うことが
できる。また、厚い酸化膜１６の形成に際しても、セル
領域を周辺回路領域と絶縁分離するための素子分離領域
を製造するために通常行われている工程において、その
マスクの一部に変更を加えるだけで、工程そのものは何
ら変更することなく製造が実現でき、製造工程が複雑化
されることはなく、低コストに製造することができる。
【００１６】
【発明の効果】以上説明したように本発明は、チャネル
領域に不純物がイオン注入され、或いはチャネル領域に
厚い絶縁膜が形成されることにより、ワード線に印加さ
れるゲート電圧ではＯＮしないＯＦＦセルを、フラット
ＮＯＲ型マスクＲＯＭのワード線の方向に一定のセル数
間隔で設けることにより、メモリセル選択時のビット線
からみた抵抗、容量を低減し、充電時間を短縮し、読み
出し速度を改善することができ、その一方で従来の製造
工程を何ら変更することなく容易に製造でき、低コスト
化が実現できる効果がある。
領域に不純物がイオン注入され、或いはチャネル領域に
厚い絶縁膜が形成されることにより、ワード線に印加さ
れるゲート電圧ではＯＮしないＯＦＦセルを、フラット
ＮＯＲ型マスクＲＯＭのワード線の方向に一定のセル数
間隔で設けることにより、メモリセル選択時のビット線
からみた抵抗、容量を低減し、充電時間を短縮し、読み
出し速度を改善することができ、その一方で従来の製造
工程を何ら変更することなく容易に製造でき、低コスト
化が実現できる効果がある。
【図１】本発明の実施形態の断面図である。
【図２】図１の要部の回路図である。
【図３】本発明の他の実施形態の断面図である。
【図４】フラットＮＯＲ型マクスＲＯＭの概念構成を示
す平面図と断面図である。
す平面図と断面図である。
【図５】従来提案されているマスクＲＯＭの一部の破断
斜視図である。
斜視図である。
１１ Ｐ型半導体基板 １２ Ｎ+ 拡散層（ビット線） １３ ゲート酸化膜 １４ ワード線 １５ ＯＦＦセル １６ 厚い酸化膜
Claims (4)
- 【請求項１】 第１導電型の半導体層にビット線として
の複数本の第２導電型の拡散層が配列形成され、かつこ
れら拡散層に直交するようにワード線としてのゲートが
ゲート絶縁膜を介して形成されてなるフラットＮＯＲ型
メモリセルを有するマスクＲＯＭにおいて、前記ワード
線の方向に一定のセル数間隔でＯＦＦセルを有すること
を特徴とするマスクＲＯＭ。 - 【請求項２】 ＯＦＦセルは、ワード線に印加されるゲ
ート電圧ではＯＮしないセルである請求項１のマスクＲ
ＯＭ。 - 【請求項３】 ＯＦＦセルはチャネル領域に第１導電型
の不純物がイオン注入されてなる請求項２のマスクＲＯ
Ｍ。 - 【請求項４】 ＯＦＦセルはチャネル領域に厚い絶縁膜
が形成されてなる請求項２のマスクＲＯＭ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7336276A JP2830809B2 (ja) | 1995-12-25 | 1995-12-25 | マスクｒｏｍ |
| US08/771,690 US5835398A (en) | 1995-12-25 | 1996-12-23 | Flat NOR type mask ROM having off-cells disposed at every predetermined number of memory cells |
| TW085115986A TW409271B (en) | 1995-12-25 | 1996-12-24 | Flat NOR type mask ROM |
| KR1019960071476A KR100243827B1 (ko) | 1995-12-25 | 1996-12-24 | 플랫 nor형 마스크 rom |
| KR1019960071476A KR970053284A (ko) | 1995-12-25 | 1996-12-24 | 플랫 nor형 마스크 rom |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7336276A JP2830809B2 (ja) | 1995-12-25 | 1995-12-25 | マスクｒｏｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09181201A true JPH09181201A (ja) | 1997-07-11 |
| JP2830809B2 JP2830809B2 (ja) | 1998-12-02 |
Family
ID=18297442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7336276A Expired - Fee Related JP2830809B2 (ja) | 1995-12-25 | 1995-12-25 | マスクｒｏｍ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5835398A (ja) |
| JP (1) | JP2830809B2 (ja) |
| KR (2) | KR970053284A (ja) |
| TW (1) | TW409271B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010018728A (ko) * | 1999-08-21 | 2001-03-15 | 김영환 | 마스크 롬의 제조 방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1139212A (ja) * | 1997-07-17 | 1999-02-12 | Mitsubishi Electric Corp | マイクロコンピュータ |
| US6278649B1 (en) | 2000-06-30 | 2001-08-21 | Macronix International Co., Ltd. | Bank selection structures for a memory array, including a flat cell ROM array |
| US20110013443A1 (en) * | 2009-07-20 | 2011-01-20 | Aplus Flash Technology, Inc. | Novel high speed two transistor/two bit NOR read only memory |
| US9269405B1 (en) * | 2014-11-04 | 2016-02-23 | Mediatek Inc. | Switchable bit-line pair semiconductor memory |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04257260A (ja) * | 1990-09-05 | 1992-09-11 | Tom D H Yiu | リードオンリメモリ集積回路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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