JP2746149B2

JP2746149B2 - 半導体装置

Info

Publication number: JP2746149B2
Application number: JP29043094A
Authority: JP
Inventors: 伸治小原
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1994-10-31
Filing date: 1994-10-31
Publication date: 1998-04-28
Anticipated expiration: 2013-04-28
Also published as: JPH08130242A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体装置に関し、特に
微細トランジスタが周期的に配置されたアレイ構造を備
え、かつこのアレイ端部におけるトランジスタ特性の均
一化を図った半導体装置に関する。

【０００２】

【従来の技術】従来、１枚の半導体基板上に複数のトラ
ンジスタが周期的に配置されたアレイ構造を有する半導
体装置では、各トランジスタを分離するために半導体基
板の表面に選択的に厚く形成したフィールド酸化膜、い
わゆるＬＯＣＯＳ酸化膜を利用したものがある。図５は
このようなＬＯＣＯＳ酸化膜を有する半導体装置を模式
的に示す図であり、（ａ）は平面図、（ｂ）はそのＢ−
Ｂ線の断面図である。同図において、２１はＰ型シリコ
ンからなる半導体基板、２２はＬＯＣＯＳ法により半導
体基板の表面を選択的に熱酸化した素子分離のためのフ
ィールド領域、２３はこのフィールド領域２２の形成前
にイオン注入法によりボロンを導入して形成したチャネ
ルストッパ領域、２４は熱酸化法により形成したゲート
絶縁膜、２５は多結晶シリコン膜にリンを導入して形成
したゲート電極である。また、２６，２７は半導体基板
２１にゲート電極２５をマスクにしてヒ素を導入して形
成した拡散層領域であり、ゲート電極２５とで構成され
るＭＯＳトランジスタのソース・ドレイン領域として機
能する。

【０００３】一般に素子分離領域となるフィールド領域
下にチャネルストッパ領域を形成する方法として、次の
ような方法が採用される。すなわち、図６（ａ）のよう
に、半導体基板２１の表面上に熱酸化法により２０〜４
０ｎｍの厚さのシリコン酸化膜２８を形成し、かつこの
シリコン酸化膜２８上に厚さ３００ｎｍ程度のシリコン
窒化膜２９を形成し、このシリコン窒化膜２９に選択的
に窓３０を開口する。そして、このシリコン窒化膜２９
の開口窓３０を通して半導体基板２１にボロンをイオン
注入し、チャネルストッパ領域２３を形成する。しかる
後、同図（ｂ）のように、シリコン窒化膜２９の開口窓
３０の半導体基板２１の表面領域を熱酸化して厚さ４０
０〜６００ｎｍのフィールド領域２２を形成する。

【０００４】ところで、熱酸化法によりフィールド領域
を形成するに際しては、シリコン基板とシリコン酸化膜
の界面で不純物の再分布が生じることがよく知られてお
り、ボロンを導入した場合には、例えばグローブ著「フ
ィジックス・アンド・テクノロジ・オブ・セミコンダク
タ・デバイス」Ｆｉｇ．３．２５（１９６７年）（Ａ．
Ｓ．ＧＲＯＶＥ“ＰｈｙｓｉｃｓａｎｄＴｅｃｈｎ
ｏｌｏｇｙｏｆＳｅｍｉｃｏｎｄｕｃｔｏｒＤｅ
ｖｉｃｅｓ”ＪｏｈｎＷｉｌｅｙ＆ＳｏｎｓＩｎ
ｃ．）に示されているように、熱酸化が進行するに従い
シリコン酸化膜中のボロン濃度は高くなり、シリコン〜
酸化膜界面のボロン濃度は減少する。この傾向は熱酸化
により厚いシリコン酸化膜を形成する場合ほど顕著なも
のとなる。

【０００５】また、前記したように、シリコン窒化膜を
用いてフィールド領域を形成する場合には、シリコン窒
化膜の開口幅（図６（ａ）の寸法Ｄ０）が狭くなるほど
熱酸化の進行が遅くなり、フィールド領域の膜厚が薄く
なることが知られている。この現象は、例えば「アイ・
イー・イー・イー・トランザクションズ・オン・エレク
トロンデバイスＥＤ−３４巻，第１１号，Ｐ．２２５
５〜２２５９（ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓ
ｏｎＥｌｅｃｔｒｏｎＤｅｖｉｃｅｓＶｏｌ．Ｅ
Ｄ−３４，Ｎｏ．１１，Ｐ．２２５５〜２２５９〔１９
８７年〕）」に示されているように、シリコン窒化膜の
開口幅Ｄ０が１．０μｍ以下になると非常に顕著なもの
となる。

【０００６】近年、デバイスの集積度が向上し、フィー
ルド領域の寸法が１μｍ以下のサブミクロン領域での加
工が必要となってきており、フィールド領域の寸法差に
よりフィールド領域に膜厚差の生じることが大きな問題
となっている。例えば、図７（ａ），（ｂ）にフィール
ド領域が異なる半導体装置の例を示すように、フィール
ド領域２２Ａ，２２Ｂの寸法Ｄ１，Ｄ２がそれぞれＤ１
＝０．５μｍ，Ｄ２＝２．０μｍであるとすると、同一
条件の熱酸化にて形成されるシリコン酸化膜厚は同図
（ｂ）の方が厚くなり、これに伴ってチャネルストッパ
領域２３のボロンの表面濃度が低くなる。このため、同
図（ａ）の寸法の小さいフィールド領域２２Ａに隣接し
た拡散層ではボロンの横方向に拡散した部分の濃度が高
くなり、ＭＯＳトランジスタを形成する場合のチャネル
幅ＣＷ１は、同図（ｂ）の寸法の大きいフィールド領域
２２Ｂに隣接したＭＯＳトランジスタのチャネル幅ＣＷ
２に比較して小さくなる。このため、狭チャネル効果に
よりＭＯＳトランジスタのしきい値電圧は同図（ａ）の
方が高くなる。

【０００７】なお、フィールド領域の下にチャネルスト
ッパ領域を設ける別の方法として、例えば「１９９３年
インターナショナル・コンファレンス・オン・ソリッド
・ステート・デバイス・アンド・マテリアル予稿集Ｐ．
８９２〜８９４（ＥｘｔｅｎｄｅｄＡｂｓｔｒａｃｔ
ｓｏｆｔｈｅ１９９３Ｉｎｔｅｒｎａｔｉｏｎ
ａｌＣｏｎｆｅｒｅｎｃｅｏｎＳｏｌｉｄＳｔ
ａｔｅＤｅｖｉｃｅｓａｎｄＭａｔｅｒｉａｌｓ
Ｐ．８９２〜８９４）」に示されているようにフィー
ルド領域の熱酸化膜を形成した後に、フィールド領域を
貫通してシリコン基板に達するように１２０ＫｅＶ〜１
５０ＫｅＶのエネルギでボロンを注入する方法もある。
しかしながら、この方法でも、フィールド領域の膜厚に
ばらつきが生じていると、注入されたイオンの濃度ピー
ク深さが相違されるため、シリコン基板表面近傍の濃度
分布が変わり、ＭＯＳトランジスタのしきい値電圧も変
動されてしまうことになる。

【０００８】このように、フィールド領域で素子分離を
行う半導体装置では、フィールド領域の寸法の相違に伴
って、これに隣接されるＭＯＳトランジスタのしきい値
電圧が変動されることになる。したがって、図５に示し
た従来のトランジスタアレイでは、寸法の大きなフィー
ルド領域２２ａに隣接するトランジスタＴ２１，Ｔ２４
のしきい値電圧は、寸法の小さなフィールド領域２２に
挟まれたトランジスタＴ２２，Ｔ２３，Ｔ２５のしきい
値電圧とは異なった値を示すことになり、結果としてト
ランジスタアレイの端部の特性バラツキが生じることに
なる。

【０００９】このトランジスタアレイ端部での特性バラ
ツキを解消する対策として、例えば特開平２−１７７５
５８号公報に開示されているように、アレイ端部にアレ
イ部と同一形状で回路動作には関与しないダミーパター
ンを配置する構成がある。図８はダミーパターンを配置
した半導体装置を示しており、同図（ａ）は平面図、
（ｂ）はそのＣ−Ｃ線の断面図である。同図において、
２１はＰ型半導体基板、２２はフィールド領域、２３は
チャネルストッパ領域、２４はゲート絶縁膜、２５はゲ
ート電極、２６はＮ型拡散層のソース領域、２７はＮ型
拡散層のドレイン領域であり、ＭＯＳ型トランジスタＴ
２１，Ｔ２２，Ｔ２３，Ｔ２４，Ｔ２５が構成される。

【００１０】そして、ここではトランジスタＴ２１，Ｔ
２２，Ｔ２３が１つのアレイ部Ｓ１１を構成し、トラン
ジスタＴ２４，Ｔ２５が別のアレイ部Ｓ１２を構成して
おり、その上で両アレイを分離する寸法の大きなフィー
ルド領域で構成される間隔領域Ｘ１には、Ｔ２１〜Ｔ２
５と同一の形状を有したダミーパターンＤ１，Ｄ２が形
成される。このダミーパターンＤ１，Ｄ２はそれぞれフ
ィールド領域２２と同じフィールド領域２２ｂとＮ型拡
散層２６，２７と同じ拡散層２６ａ，２６ｂとで構成さ
れる。このように、ダミーパターンＤ１，Ｄ２をアレイ
部Ｓ１１，Ｓ１２間の間隔領域Ｘ１の端部に配置するこ
とにより、本来は寸法の大きなフィールド領域に隣接さ
れるアレイ端部のトランジスタＴ２１およびＴ２４の特
性が他のトランジスタＴ２２，Ｔ２３，Ｔ２５と相違さ
れてしまうことを回避することができる。なお、ダミー
パターンは回路素子と同一の形状であるが回路動作には
関与しない。

【００１１】

【発明が解決しようとする課題】このように、アレイ端
部のフィールド領域にダミーパターンを形成する対策で
は、図８（ａ）に示すように、アレイ部Ｓ１１，Ｓ１２
の間の間隔領域Ｘ１の長さＹ１がダミーパターンを整数
個だけ配列した長さである場合には有効であるが、この
長さ関係にないときに問題が生じる。即ち、間隔領域Ｘ
１の寸法がダミーパターンを整数個だけ配列する長さよ
りも長い場合、或いは短い場合のいずれの場合でも、い
ずれか一方のアレイ側の端部に余りが生じることにな
り、この余りの部分をフィールド領域として構成する
と、結果としてフィールド領域の長さが長いものとなっ
てしまい、前記したようなダミーパターンを設けた効果
が低下されてしまう。

【００１２】そのため、逆にアレイ間の寸法をダミーパ
ターンの寸法に合わせて設計変更することになるが、一
般にアレイ部間の間隔領域Ｘ１の寸法Ｙ１はアレイ間に
配置する配線の幅等により決まっており、この寸法より
も小さくくすることは不可能である。したがって、この
場合にはアレイ部間の寸法を大きくする方向に設計変更
せざるを得なくなり、アレイ部間の間隔領域Ｘ１の寸法
Ｙ１が本来必要とされる長さよりも大きくなり、これに
よりフィールド領域の面積の増大を招き、半導体装置の
高集積化を図る上での障害となる。特に、スタティック
ランダムアクセスメモリ（以下、ＳＲＡＭと称する）の
ように８〜１６セル単位でアレイを構成している半導体
装置にこのようなダミーパターンを施すと、アレイ間の
フィールド領域の面積が総計で極めて大きなものとな
り、高密度記憶装置を実現することが困難になる。

【００１３】

【発明の目的】本発明の目的は、アレイ間のフィールド
領域の寸法を設計変更することなくダミーパターンによ
るアレイ端部での素子特性のバラツキを防止することを
可能とした半導体装置を提供することにある。

【００１４】

【課題を解決するための手段】本発明は、半導体基板の
一主面上に所定幅寸法の第１の素子分離領域と拡散層領
域の組み合わせを含んだ単位パターンを所定の間隔領域
をおいて繰り返して連続的に配置した半導体装置におい
て、間隔領域には単位パターンに隣接する領域に前記第
１の素子分離領域と同じ幅寸法の第２の素子分離領域を
配置し、かつこれら第２の素子分離領域の間には素子分
離領域が存在しないことを特徴とする。

【００１５】ここで、間隔領域における第２の素子分離
領域で挟まれた領域は拡散層として構成される。また、
第２の素子分離領域は第１の素子分離領域と平行に配置
される。

【００１６】

【作用】間隔領域の寸法の値にかかわらず、単位パター
ンに隣接して、その素子分離領域の寸法と同じ寸法の素
子分離領域を確保することが可能となり、単位パターン
の端部に配置される素子は、所定幅寸法の素子分離領域
によって挟まれた状態が保持され、これらの素子におけ
るしきい値変動等の特性にバラツキが生じることが防止
される。

【００１７】

【実施例】次に、本発明の実施例を図面を参照して説明
する。図１は本発明の一実施例を示す図であり、同図
（ａ）は平面図、（ｂ）はそのＡ−Ａ線の断面図であ
る。同図において、１はＰ型シリコンからなる半導体基
板、２はＬＯＣＯＳ法により半導体基板の表面を熱酸化
したフィールド酸化膜で形成した厚さ４００〜５００ｎ
ｍの素子分離のためのフィールド領域、３は前記フィー
ルド酸化膜の形成前にイオン注入法によりボロンを１．
０×１０¹³ａｔｏｍｓ／ｃｍ²程度導入して形成したチ
ャネルストッパ領域、４は熱酸化法により形成した厚さ
１０〜２５ｎｍのゲート絶縁膜、５は厚さ１５０〜３０
０ｎｍの多結晶シリコン膜にリンを導入して形成したゲ
ート電極である。また、６，７はシリコン基板にゲート
電極をマスクにしてヒ素をイオン注入法にて１．０×１
０¹⁵ａｔｏｍｓ／ｃｍ²程度導入して形成した拡散層領
域であり、ＭＯＳ型トランジスタＴ１〜Ｔ５のソース領
域とドレイン領域を構成する。

【００１８】これらＭＯＳ型トランジスタＴ１〜Ｔ５
は、ここではトランジスタＴ１，Ｔ２，Ｔ３を１つのア
レイ部Ｓ１を構成するトランジスタとし、トランジスタ
Ｔ４，Ｔ５は他のアレイ部Ｓ２を構成するトランジスタ
とする。各アレイ部Ｓ１，Ｓ２におけるフィールド領域
２の寸法Ｆ１はそれぞれ等しくされている。また、これ
らのアレイ部Ｓ１，Ｓ２の間は所定の寸法Ｓ０で離間配
置され、間隔領域Ｘとして構成されている。

【００１９】そして、このアレイ部Ｓ１，Ｓ２間の間隔
領域Ｘには、前記フィールド領域２と同じ寸法の一対の
フィールド領域２Ａ，２Ｂを前記各アレイ部Ｓ１，Ｓ２
に隣接して前記フィールド領域２と平行にそれぞれ１つ
ずつ配設し、これら一対のフィールド領域２Ａ，２Ｂ間
には前記ソース領域、ドレイン領域と同じヒ素を導入し
た拡散層領域６Ａ，７Ａを設けている。これにより、こ
の領域では、拡散層領域６Ａ，７Ａとゲート電極５によ
りＭＯＳ型トランジスタＴＣが寄生的に構成される。

【００２０】なお、この実施例では前記拡散層領域７Ａ
は前記各アレイの側方にまで延長されて平面形状がＴ型
に形成され、その延長された両端の領域にはそれぞれ前
記ゲート電極５と同時に形成した一対のゲート電極５
Ａ，５Ｂを形成し、更にこのゲート電極５Ａ，５Ｂを挟
んで同様な拡散領域８Ａ，８Ｂを形成することで、それ
ぞれＭＯＳ型トランジスタＴＡ，ＴＢとして構成してい
る。

【００２１】この構成によれば、アレイ部Ｓ１，Ｓ２の
間の間隔領域Ｘの寸法Ｙの値にかかわらず、一方のアレ
イ部Ｓ１に隣接して、そのフィールド領域２の寸法Ｆ１
と同じ寸法のフィールド領域２Ａを有し、他方のアレイ
部Ｓ２に隣接して同様に同じ寸法のフィールド領域２Ｂ
を有することで、各アレイ部Ｓ１，Ｓ２の端部に配置さ
れるトランジスタＴ１，Ｔ４はアレイ部のフィールド領
域の寸法Ｆ１と同じ寸法のフィールド領域２Ａ，２Ｂに
より挟まれた状態が保持される。したがって、これらの
トランジスタＴ１，Ｔ４に隣接するフィールド領域の寸
法が大きくされることが回避でき、これらトランジスタ
におけるしきい値変動等の特性にバラツキが生じること
が防止される。

【００２２】なお、両アレイ部の間に配置した拡散層領
域６Ａ，７Ａは、結果としてアレイ部間の寸法Ｓ０から
前記一対のフィールド領域２Ａ，２Ｂの寸法を差し引い
た寸法とされるが、この拡散層領域６Ａ，６Ｂで構成さ
れる寄生ＭＯＳ型トランジスタは特に半導体装置に使用
されるものではないため、その寸法に制約を受けるもの
ではなく、何ら支障が生じることはない。また、この実
施例では、拡散層領域７Ａの一部を利用して拡散層領域
８Ａ，８Ｂとゲート電極とでＭＯＳ型トランジスタＴ
Ａ，ＴＢを構成して半導体装置の回路の一部として利用
しているが、これと同様にアレイ部間に寄生されるＭＯ
Ｓ型トランジスタＴＣを半導体装置の回路の一部として
利用することも可能である。

【００２３】したがって、この構成では、アレイ部間の
間隔領域Ｘには、拡散層領域６Ａ，７Ａを挟んで一対の
フィールド領域２Ａ，２Ｂを配置する寸法さえ確保され
ればよいため、間隔領域Ｘの寸法Ｓ０の値にかかわらず
本発明を適用することができ、間隔領域Ｘの寸法Ｓ０を
設計変更する必要もない。これにより、アレイ部Ｓ１，
Ｓ２の間の間隔領域Ｘの寸法を最低限必要な寸法に設定
すれば、アレイ間の面積を必要最小限に抑制でき、半導
体装置の高集積化が可能となる。

【００２４】図２ないし図４は本発明をＳＲＡＭに適用
した実施例を示す図である。ここで、ＳＲＡＭは、図２
に示すように、一対のＰ型ＭＯＳトランジスタＴ１５，
Ｔ１６と、一対のＮ型ＭＯＳトランジスタＴ１３，Ｔ１
４の組み合わせでフリップフロップが形成されており、
「１」または「０」のデータを保持することができる。
また、一対のＮ型ＭＯＳトランジスタＴ１１，Ｔ１２は
このメモリセルを駆動させるための転送トランジスタで
あり、ワード線Ｗとビット線Ｂ１，Ｂ２とによりメモリ
セルに保持されているデータの読み出しおよび書き込み
が行なわれる。

【００２５】図３はそのＳＲＡＭのセルアレイ端部の平
面図である。同図には、図２におけるワード線Ｗ、ＭＯ
ＳトランジスタＴ１１〜Ｔ１４が示されており、トラン
ジスタＴ１５，Ｔ１６、ビット線Ｂ１，Ｂ２、Ｖｃｃ配
線、接地配線等は省略されている。１０，１１はシリコ
ンからなる半導体基板上に選択的に形成したＮ型拡散層
領域、１２，１３はタングステンポリサイド膜を用いて
形成したゲート電極であり、１２はワード線Ｗとして、
１３はトランジスタＴ１３，Ｔ１４のゲート電極として
機能する。

【００２６】そして、図３において、ＭＣの部分が１ビ
ットの情報を保持する１つのメモリセルに対応してお
り、繰り返しパターンで右方向にセルアレイを形成して
いる。またＸの部分はセルアレイとセルアレイの間の間
隔領域であり、このアレイ間の左側にもメモリセルＭＣ
が繰り返されたセルアレイが配置されている。このセル
アレイの配置の様子をわかりやすくするため図４にＮ型
拡散層１０，１１の配置を模式的に示す。同図ではゲー
ト電極は示していない。

【００２７】図３および図４から判るように、隣接する
セルアレイの端部のＮ型拡散層１０に挟まれたセルアレ
イ間の間隔領域Ｘを構成するフィールド領域には、Ｎ型
拡散層領域１０と同時に形成したＮ型拡散層領域１１が
設けられており、このＮ型拡散層領域１１によってその
両側にそれぞれメモリセルＭＣ１，ＭＣ２との間にフィ
ールド領域が形成されている。そして、このフィールド
領域の寸法は、前記各メモリセルＭＣ１，ＭＣ２に設け
られているフィールド領域の寸法Ｆ１に等しく設定され
ている。

【００２８】したがって、各メモリセルＭＣ１，ＭＣ２
の端部に設けられるフィールド領域の寸法と、各メモリ
セルの内部のフィールド領域の寸法とを等しくすること
により、図１の実施例の場合と同様にメモリセル端部の
トランジスタのしきい値電圧の変動を防止することがで
きる。

【００２９】なお、図４に示した例では、メモリセルで
構成されるセルアレイ内にはフィールド領域の寸法Ｆ１
と異なる寸法Ｆ２のフィールド領域が存在している。し
かしながら、フィールド領域の寸法が２μｍ以上ある場
合には、フィールド領域の寸法の相違がフィールド領域
の膜厚に与える影響は無視できるため、問題が生じるこ
とはない。例えば、０．５μｍルールクラスのＳＲＡＭ
の場合には、フィールド領域の寸法Ｆ２は４〜５μｍの
寸法となるため、膜厚に与える影響は無視でき、フィー
ルド領域の酸化膜厚はＦ２部分も、またこれよりも寸法
が大きなＦ０部分もほぼ等しくなる。したがって、２μ
ｍよりも小さい寸法のフィールド領域について本発明を
適用すれば、本発明の効果を有効に発揮させることが可
能となる。

【００３０】なお、この実施例では、本発明をＳＲＡＭ
に適用した例を示しているが、図１の実施例の説明から
明らかなように、本発明はＳＲＡＭに限定されるもので
はなく、複数のトランジスタアレイを配列する構成の半
導体装置であれば同様に適用することが可能である。

【００３１】

【発明の効果】以上説明したように本発明は、第１の素
子分離領域と拡散層領域の組み合わせを含んだ単位パタ
ーンからなるアレイ間に画成される間隔領域のアレイに
隣接する領域に第１の素子分離領域と同じ幅寸法の第２
の素子分離領域を配置し、かつこれら第２の素子分離領
域の間には素子分離領域を設けてはいないため、間隔領
域の寸法の値にかかわらず、アレイに隣接する領域に第
１の素子分離領域の寸法と同じ寸法の素子分離領域を確
保することが可能となる。これにより、アレイの端部に
配置される素子は所定幅寸法の第２の素子分離領域によ
って挟まれた状態が保持されることになり、これらの素
子におけるしきい値変動等の特性にバラツキが生じるこ
とが防止できる効果がある。

【００３２】間隔領域における第２の素子分離領域で挟
まれた領域が拡散層として構成されることで、この拡散
層を利用して素子を構成することも可能となり、半導体
装置の高集積化に有利となる。また、第２の素子分離領
域は第１の素子分離領域と平行に配置されることで、前
記したアレイ端部における素子特性のバラツキを更に有
効に防止することができる。

【図面の簡単な説明】

【図１】本発明の半導体装置の一実施例を示し、（ａ）
は平面図、（ｂ）はＡ−Ａ線断面図である。

【図２】本発明を適用するＳＲＡＭの回路図である。

【図３】図２のＳＲＡＭの要部を示す平面図である。

【図４】図２のＳＲＡＭの拡散層領域のみを示す平面図
である。

【図５】一般的なトランジスタアレイにおけるフィール
ド領域の影響を説明するための図で、（ａ）は平面図、
（ｂ）はＢ−Ｂ線断面図である。

【図６】チャネルストッパとフィールド領域の製造方法
を工程順に示す図である。

【図７】フィールド領域の寸法がトランジスタの特性に
与える影響を示す模式的な断面図である。

【図８】従来のダミーパターンを用いた半導体装置を示
し、（ａ）は平面図、（ｂ）はＣ−Ｃ線断面図である。

【符号の説明】

１半導体基板２，２Ａ，２Ｂフィールド領域３チャネルストッパ領域４ゲート絶縁膜５，５Ａ，５Ｂゲート電極６，６Ａ，７，７Ａ，８Ａ，８Ｂ拡散層領域Ｓ１，Ｓ２アレイ部（素子領域）Ｘ間隔領域（素子分離領域）

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板の一主面上に所定幅寸法の第
１の素子分離領域と拡散層領域の組み合わせを含んだ単
位パターンを所定の間隔領域をおいて繰り返して連続的
に配置した構成の半導体装置において、前記間隔領域に
は前記単位パターンに隣接する領域に前記第１の素子分
離領域と同じ幅寸法の第２の素子分離領域を配置し、か
つこれら第２の素子分離領域の間には素子分離領域が存
在しないことを特徴とする半導体装置。
【請求項２】前記第１及び第２の素子分離領域は、前
記半導体基板の表面に形成された厚いフィールド酸化膜
と、このフィールド酸化膜の下側に形成される不純物の
導入層とで構成される請求項１に記載の半導体装置。
【請求項３】前記間隔領域における第２の素子分離領
域で挟まれた領域が拡散層である請求項１または２に記
載の半導体装置。
【請求項４】前記第２の素子分離領域は前記第１の素
子分離領域と平行に配置してなる請求項３に記載の半導
体装置。