JPH08293588A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH08293588A JPH08293588A JP7101496A JP10149695A JPH08293588A JP H08293588 A JPH08293588 A JP H08293588A JP 7101496 A JP7101496 A JP 7101496A JP 10149695 A JP10149695 A JP 10149695A JP H08293588 A JPH08293588 A JP H08293588A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】簡単な技術を用い、セル面積を有効に減少でき
るＤＩＮＯＲ型フラッシュメモリ等の半導体メモリ装置
を提供する。 【構成】従来のＤＩＮＯＲ型フラッシュメモリにおいて
用いられていたメモリトランジスタ列間のＬＯＣＯＳに
よる素子分離をやめ、代わりに好ましくはメモリトラン
ジスタとほぼ同一構造の素子分離用トランジスタＦＴを
形成し、この素子分離用トランジスタにより素子分離を
行う。
るＤＩＮＯＲ型フラッシュメモリ等の半導体メモリ装置
を提供する。 【構成】従来のＤＩＮＯＲ型フラッシュメモリにおいて
用いられていたメモリトランジスタ列間のＬＯＣＯＳに
よる素子分離をやめ、代わりに好ましくはメモリトラン
ジスタとほぼ同一構造の素子分離用トランジスタＦＴを
形成し、この素子分離用トランジスタにより素子分離を
行う。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＩＮＯＲ（Divided
NOR ）型フラッシュメモリ等の半導体メモリ装置に関す
る。
NOR ）型フラッシュメモリ等の半導体メモリ装置に関す
る。
【０００２】
【従来の技術】ＮＯＲ型フラッシュメモリで問題となっ
ていたディスターブの問題を解決するために、ビット線
を主ビット線と副ビット線に分割したＤＩＮＯＲ型フラ
ッシュメモリが開発されている。
ていたディスターブの問題を解決するために、ビット線
を主ビット線と副ビット線に分割したＤＩＮＯＲ型フラ
ッシュメモリが開発されている。
【０００３】このようなＤＩＮＯＲ型フラッシュメモリ
の断面図を図６に示す。図６においては、メモリセルの
数は実際よりも少なく示している。このフラッシュメモ
リは、１本の主ビット線ＭＢＬに一つのコンタクトＣＨ
を介して２つの選択トランジスタＳＴ１ａ、ＳＴ１ｂが
主ビット線ＭＢＬから分岐して並列に接続されている。
図面右側の選択トランジスタＳＴ１ａには、４個のメモ
リトランジスタＭＴ１−１ａ〜ＭＴ１−４ａが副ビット
線ＳＢＬ１ａによって接続され、これらのメモリトラン
ジスタが一つのメモリトランジスタ列１ＭＲを構成し、
一方、図面左側の選択トランジスタＳＴ１ｂには、４個
のメモリトランジスタＭＴ１−１ｂ〜ＭＴ１−４ｂ（図
面ではＭＴ１−２ｂまで示している）がそれぞれ副ビッ
ト線ＳＢＬ１ｂにより接続され、これらのメモリトラン
ジスタが一つのメモリトランジスタ列１ＭＬを構成す
る。これらの選択トランジスタとメモリトランジスタが
主ビット線に沿って配列され、このようなそれぞれ主ビ
ット線から分岐した選択トランジスタとメモリトランジ
スタとの組み合わせが、主ビット線に沿って多数配置さ
れている。このため、隣接するメモリトランジスタ列間
相互を素子分離する必要がある。従来、ＤＩＮＯＲ型フ
ラッシュメモリにおける素子分離には、図６に示すよう
に、一のメモリトランジスタ列１ＭＲを構成する末端の
メモリトランジスタＭＴ１−４ａと、他のメモリトラン
ジスタ列２ＭＬを構成する末端のメモリトランジスタＭ
Ｔ２−４ｂとの間に、フィールド酸化膜（ＬＯＣＯＳ）
ＦＯが用いられている。
の断面図を図６に示す。図６においては、メモリセルの
数は実際よりも少なく示している。このフラッシュメモ
リは、１本の主ビット線ＭＢＬに一つのコンタクトＣＨ
を介して２つの選択トランジスタＳＴ１ａ、ＳＴ１ｂが
主ビット線ＭＢＬから分岐して並列に接続されている。
図面右側の選択トランジスタＳＴ１ａには、４個のメモ
リトランジスタＭＴ１−１ａ〜ＭＴ１−４ａが副ビット
線ＳＢＬ１ａによって接続され、これらのメモリトラン
ジスタが一つのメモリトランジスタ列１ＭＲを構成し、
一方、図面左側の選択トランジスタＳＴ１ｂには、４個
のメモリトランジスタＭＴ１−１ｂ〜ＭＴ１−４ｂ（図
面ではＭＴ１−２ｂまで示している）がそれぞれ副ビッ
ト線ＳＢＬ１ｂにより接続され、これらのメモリトラン
ジスタが一つのメモリトランジスタ列１ＭＬを構成す
る。これらの選択トランジスタとメモリトランジスタが
主ビット線に沿って配列され、このようなそれぞれ主ビ
ット線から分岐した選択トランジスタとメモリトランジ
スタとの組み合わせが、主ビット線に沿って多数配置さ
れている。このため、隣接するメモリトランジスタ列間
相互を素子分離する必要がある。従来、ＤＩＮＯＲ型フ
ラッシュメモリにおける素子分離には、図６に示すよう
に、一のメモリトランジスタ列１ＭＲを構成する末端の
メモリトランジスタＭＴ１−４ａと、他のメモリトラン
ジスタ列２ＭＬを構成する末端のメモリトランジスタＭ
Ｔ２−４ｂとの間に、フィールド酸化膜（ＬＯＣＯＳ）
ＦＯが用いられている。
【０００４】このようなＤＩＮＯＲ型フラッシュメモリ
は、フラッシュメモリの課題である低コスト、低電圧、
低消費電力、高速書き換え、セクター消去、高信頼性の
全てを同時に実現するものとされている。
は、フラッシュメモリの課題である低コスト、低電圧、
低消費電力、高速書き換え、セクター消去、高信頼性の
全てを同時に実現するものとされている。
【０００５】
【発明が解決しようとする課題】しかしながら、ＤＩＮ
ＯＲ型フラッシュメモリは、ディスターブ問題を回避す
ることができるようにはなったが、ＮＯＲ型にはなかっ
た副ビット線の選択トランジスタを追加しているので、
セル面積が増大するという問題が生じ、これを解決する
手段が求められていた。
ＯＲ型フラッシュメモリは、ディスターブ問題を回避す
ることができるようにはなったが、ＮＯＲ型にはなかっ
た副ビット線の選択トランジスタを追加しているので、
セル面積が増大するという問題が生じ、これを解決する
手段が求められていた。
【０００６】その手段としては、ＳＡＳ（Self Aligned
Source ）、あるいはＳＡＣ（SelfAligned Contact）
等があるが、何れも技術的に難しいという欠点がある。
本発明は、上記事情に鑑みなされたもので、簡単な技術
を用い、セル面積を有効に減少できるＤＩＮＯＲ型フラ
ッシュメモリ等の半導体メモリ装置を提供することを目
的とする。
Source ）、あるいはＳＡＣ（SelfAligned Contact）
等があるが、何れも技術的に難しいという欠点がある。
本発明は、上記事情に鑑みなされたもので、簡単な技術
を用い、セル面積を有効に減少できるＤＩＮＯＲ型フラ
ッシュメモリ等の半導体メモリ装置を提供することを目
的とする。
【０００７】
【課題を解決するための手段】本発明は、上記目的を達
成するため、次の半導体メモリ装置を提供する。 （１）主ビット線に沿って複数のメモリトランジスタが
基板上に配列され、これらのメモリトランジスタがそれ
ぞれその主ビット線からの分岐線に接続されてメモリト
ランジスタ列が形成された半導体メモリ装置において、
メモリトランジスタ列相互間に素子分離用トランジスタ
が形成されたことを特徴とする半導体メモリ装置。 （２）上記トランジスタは、電荷蓄積層を有し、上記素
子分離用トランジスタは、当該電荷蓄積層に電荷が蓄積
された状態に保持されている上記（１）記載の半導体メ
モリ装置。 （３）素子分離用トランジスタがメモリトランジスタと
ほぼ同一構造である上記（１）記載の半導体メモリ装
置。 （４）素子分離用トランジスタがメモリトランジスタと
ほぼ同一構造である上記（２）記載の半導体メモリ装
置。
成するため、次の半導体メモリ装置を提供する。 （１）主ビット線に沿って複数のメモリトランジスタが
基板上に配列され、これらのメモリトランジスタがそれ
ぞれその主ビット線からの分岐線に接続されてメモリト
ランジスタ列が形成された半導体メモリ装置において、
メモリトランジスタ列相互間に素子分離用トランジスタ
が形成されたことを特徴とする半導体メモリ装置。 （２）上記トランジスタは、電荷蓄積層を有し、上記素
子分離用トランジスタは、当該電荷蓄積層に電荷が蓄積
された状態に保持されている上記（１）記載の半導体メ
モリ装置。 （３）素子分離用トランジスタがメモリトランジスタと
ほぼ同一構造である上記（１）記載の半導体メモリ装
置。 （４）素子分離用トランジスタがメモリトランジスタと
ほぼ同一構造である上記（２）記載の半導体メモリ装
置。
【０００８】
【作用】本発明の半導体メモリ装置は、従来のＤＩＮＯ
Ｒ型フラッシュメモリにおいて用いられていたＬＯＣＯ
Ｓによる素子分離をやめ、代わりに好ましくはメモリト
ランジスタとほぼ同一構造の素子分離用トランジスタを
形成し、この素子分離用トランジスタにより素子分離を
行うものである。
Ｒ型フラッシュメモリにおいて用いられていたＬＯＣＯ
Ｓによる素子分離をやめ、代わりに好ましくはメモリト
ランジスタとほぼ同一構造の素子分離用トランジスタを
形成し、この素子分離用トランジスタにより素子分離を
行うものである。
【０００９】このように、ＬＯＣＯＳでは厚い酸化膜を
形成し、このためバードビーク等が生じて素子分離領域
の面積が増大し、セル面積の増大を招くものであるのに
対し、ＬＯＣＯＳによる素子分離に代えてトランジスタ
を用いる本発明によれば、トランジスタは最小ラインで
形成できるため、素子分離領域幅を縮小することができ
る。また、トランジスタによる素子分離能は、素子分離
用トランジスタをメモリトランジスタとほぼ同一構造と
し、これに対し電子を注入しておくことにより、素子分
離能を向上させることができる。従って、特性を劣化さ
せることなくセル面積を小さくすることが可能である。
また、素子分離用トランジスタは、メモリトランジスタ
と同時に形成することができるので、困難な技術はな
く、確実に製造することができる。
形成し、このためバードビーク等が生じて素子分離領域
の面積が増大し、セル面積の増大を招くものであるのに
対し、ＬＯＣＯＳによる素子分離に代えてトランジスタ
を用いる本発明によれば、トランジスタは最小ラインで
形成できるため、素子分離領域幅を縮小することができ
る。また、トランジスタによる素子分離能は、素子分離
用トランジスタをメモリトランジスタとほぼ同一構造と
し、これに対し電子を注入しておくことにより、素子分
離能を向上させることができる。従って、特性を劣化さ
せることなくセル面積を小さくすることが可能である。
また、素子分離用トランジスタは、メモリトランジスタ
と同時に形成することができるので、困難な技術はな
く、確実に製造することができる。
【００１０】
【実施例】以下、本発明の半導体メモリ装置の実施例に
ついて、図面を参照しながら具体的に説明する。図１
は、本発明の半導体メモリ装置をＤＩＮＯＲ型フラッシ
ュメモリに適用した例を示す断面図である。
ついて、図面を参照しながら具体的に説明する。図１
は、本発明の半導体メモリ装置をＤＩＮＯＲ型フラッシ
ュメモリに適用した例を示す断面図である。
【００１１】図１に示した本発明の半導体メモリ装置
と、図６に示した従来のＤＩＮＯＲ型フラッシュメモリ
との相違点は、従来の素子分離が、フィールド酸化膜Ｆ
Ｏを用い、更にこのフィールド酸化膜ＦＯ上にメモリト
ランジスタと同一構造のダミートランジスタＤＭが形成
されているのに対し、本発明の半導体メモリ装置におい
ては、フィールド酸化膜ＦＯを廃し、フィールド酸化膜
ＦＯ上に形成されていたダミートランジスタＤＭを基板
上に形成した如く構成を有する点である。
と、図６に示した従来のＤＩＮＯＲ型フラッシュメモリ
との相違点は、従来の素子分離が、フィールド酸化膜Ｆ
Ｏを用い、更にこのフィールド酸化膜ＦＯ上にメモリト
ランジスタと同一構造のダミートランジスタＤＭが形成
されているのに対し、本発明の半導体メモリ装置におい
ては、フィールド酸化膜ＦＯを廃し、フィールド酸化膜
ＦＯ上に形成されていたダミートランジスタＤＭを基板
上に形成した如く構成を有する点である。
【００１２】従来のＤＩＮＯＲ型フラッシュメモリにお
ける上記ダミートランジスタＤＭは、フィールド酸化膜
上にサイドウオールＳＷを形成し、ダミートランジスタ
ＤＭに隣接するメモリトランジスタとの間に副ビット線
をセルフアライメントで基板と接続するために形成され
ており、この目的のためにメモリトランジスタと同一構
造で形成されている。本発明は、このダミートランジス
タＤＭを積極的に活用し、素子分離領域の減少を図った
ものである。
ける上記ダミートランジスタＤＭは、フィールド酸化膜
上にサイドウオールＳＷを形成し、ダミートランジスタ
ＤＭに隣接するメモリトランジスタとの間に副ビット線
をセルフアライメントで基板と接続するために形成され
ており、この目的のためにメモリトランジスタと同一構
造で形成されている。本発明は、このダミートランジス
タＤＭを積極的に活用し、素子分離領域の減少を図った
ものである。
【００１３】図１に示した本発明の半導体装置の構造
は、後の製造工程で詳細に示されるので、ここでは比較
的簡単に説明する。シリコン基板ＳＵＢ上に、２個の選
択トランジスタＳＴ１ａ、ＳＴ１ｂが並んで配置され、
両選択トランジスタの共通の拡散領域には主ビット線Ｍ
ＢＬがコンタクトＣＨを介して接続されている。図面右
側の選択トランジスタＳＴ１ａには、図面では４個のメ
モリトランジスタＭＴ１−１ａ〜ＭＴ１−４ａが副ビッ
ト線ＳＢＬ１ａによって接続され、これらのメモリトラ
ンジスタが一つのメモリトランジスタ列１ＭＲを構成す
る。一方、図面左側の選択トランジスタＳＴ１ｂには、
４個のメモリトランジスタＭＴ１−１ｂ〜ＭＴ１−４ｂ
（図面ではＭＴ１−２ｂまで示している）がそれぞれ副
ビット線ＳＢＬ１ｂにより接続され、これらのメモリト
ランジスタが一つのメモリトランジスタ列１ＭＬを構成
する。これらの選択トランジスタとメモリトランジスタ
が主ビット線に沿って配列され、このようなそれぞれ主
ビット線から分岐した選択トランジスタとメモリトラン
ジスタとの組み合わせが、主ビット線に沿って多数配置
されており、これらのメモリトランジスタ列相互は電気
的に分離する必要がある。
は、後の製造工程で詳細に示されるので、ここでは比較
的簡単に説明する。シリコン基板ＳＵＢ上に、２個の選
択トランジスタＳＴ１ａ、ＳＴ１ｂが並んで配置され、
両選択トランジスタの共通の拡散領域には主ビット線Ｍ
ＢＬがコンタクトＣＨを介して接続されている。図面右
側の選択トランジスタＳＴ１ａには、図面では４個のメ
モリトランジスタＭＴ１−１ａ〜ＭＴ１−４ａが副ビッ
ト線ＳＢＬ１ａによって接続され、これらのメモリトラ
ンジスタが一つのメモリトランジスタ列１ＭＲを構成す
る。一方、図面左側の選択トランジスタＳＴ１ｂには、
４個のメモリトランジスタＭＴ１−１ｂ〜ＭＴ１−４ｂ
（図面ではＭＴ１−２ｂまで示している）がそれぞれ副
ビット線ＳＢＬ１ｂにより接続され、これらのメモリト
ランジスタが一つのメモリトランジスタ列１ＭＬを構成
する。これらの選択トランジスタとメモリトランジスタ
が主ビット線に沿って配列され、このようなそれぞれ主
ビット線から分岐した選択トランジスタとメモリトラン
ジスタとの組み合わせが、主ビット線に沿って多数配置
されており、これらのメモリトランジスタ列相互は電気
的に分離する必要がある。
【００１４】上記第１右メモリトランジスタ列１ＭＲに
隣接して、第２左メモリトランジスタ列２ＭＬが存し、
この第２左メモリトランジスタ列２ＭＬは、主ビット線
ＭＢＬと他のコンタクトＣＨ２を介して接続する左側選
択トランジスタに副ビット線ＳＢＬ２ｂを介して接続さ
れている。第１右メモリトランジスタ列１ＭＲを構成す
る図面で最も右側のメモリトランジスタＭＴ１−４ｂと
第２左メモリトランジスタ列２ＭＬを構成する図面で最
も左側のメモリトランジスタＭＴ２−４ｂ間には、素子
分離用トランジスタＦＴが配置され、第１右メモリトラ
ンジスタ列１ＭＲと第２メモリトランジスタ列２ＭＬと
はこの素子分離用トランジスタＦＴによって分離されて
いる。
隣接して、第２左メモリトランジスタ列２ＭＬが存し、
この第２左メモリトランジスタ列２ＭＬは、主ビット線
ＭＢＬと他のコンタクトＣＨ２を介して接続する左側選
択トランジスタに副ビット線ＳＢＬ２ｂを介して接続さ
れている。第１右メモリトランジスタ列１ＭＲを構成す
る図面で最も右側のメモリトランジスタＭＴ１−４ｂと
第２左メモリトランジスタ列２ＭＬを構成する図面で最
も左側のメモリトランジスタＭＴ２−４ｂ間には、素子
分離用トランジスタＦＴが配置され、第１右メモリトラ
ンジスタ列１ＭＲと第２メモリトランジスタ列２ＭＬと
はこの素子分離用トランジスタＦＴによって分離されて
いる。
【００１５】各トランジスタ（選択用、素子分離用も含
む）は、基板表面に形成された特に図示しない第１ゲー
ト絶縁膜上に電荷蓄積層、例えば周囲から絶縁されたフ
ローティングゲートＦＧが形成されており、このフロー
ティングゲートＦＧの上にコントロールゲートＣＧが第
２ゲート絶縁膜（図示せず）を介して積層され、更にこ
のコントロールゲートＣＧ上に絶縁膜ＩＲが形成されて
おり、これらの積層体の側面にはサイドウオールＳＷが
設けられている。なお、図示しないが選択トランジスタ
ＳＴのフローティングゲートＦＧとコントロールゲート
ＣＧとは電気的に接続されている。
む）は、基板表面に形成された特に図示しない第１ゲー
ト絶縁膜上に電荷蓄積層、例えば周囲から絶縁されたフ
ローティングゲートＦＧが形成されており、このフロー
ティングゲートＦＧの上にコントロールゲートＣＧが第
２ゲート絶縁膜（図示せず）を介して積層され、更にこ
のコントロールゲートＣＧ上に絶縁膜ＩＲが形成されて
おり、これらの積層体の側面にはサイドウオールＳＷが
設けられている。なお、図示しないが選択トランジスタ
ＳＴのフローティングゲートＦＧとコントロールゲート
ＣＧとは電気的に接続されている。
【００１６】本発明の特徴である、素子分離用トランジ
スタＦＧは、メモリトランジスタと同一構造で形成され
ている。この場合、コントロールゲートＣＧは図示され
ていないが、例えばＧＮＤにバイアスされている。ま
た、フローティングゲートＦＧには予め電子を注入する
ことが望まれる。電子を注入することにより、しきい値
が上昇し、より確実に分離能力を向上させることができ
る。
スタＦＧは、メモリトランジスタと同一構造で形成され
ている。この場合、コントロールゲートＣＧは図示され
ていないが、例えばＧＮＤにバイアスされている。ま
た、フローティングゲートＦＧには予め電子を注入する
ことが望まれる。電子を注入することにより、しきい値
が上昇し、より確実に分離能力を向上させることができ
る。
【００１７】この素子分離用トランジスタＦＧは、ＬＯ
ＣＯＳと異なり最小線幅で形成することができるため、
ＬＯＣＯＳと比較して素子分離幅を縮小することが可能
であり、その結果セル面積を縮小することができる。次
に、本発明の半導体装置のＬＯＣＯＳ形成後における形
成工程を図２〜図５で説明すると、まず図２（Ａ）に示
す基板ＳＵＢに対し、図２（Ｂ）に示すように、第１ゲ
ート酸化膜１１を形成し、この上に後にフローティング
ゲートとなる第１ポリシリコン層２１を形成する。更
に、第２ゲート絶縁膜となるＳｉ3 Ｎ4／ＳｉＯ2 層１
２’をそれぞれ成膜する。
ＣＯＳと異なり最小線幅で形成することができるため、
ＬＯＣＯＳと比較して素子分離幅を縮小することが可能
であり、その結果セル面積を縮小することができる。次
に、本発明の半導体装置のＬＯＣＯＳ形成後における形
成工程を図２〜図５で説明すると、まず図２（Ａ）に示
す基板ＳＵＢに対し、図２（Ｂ）に示すように、第１ゲ
ート酸化膜１１を形成し、この上に後にフローティング
ゲートとなる第１ポリシリコン層２１を形成する。更
に、第２ゲート絶縁膜となるＳｉ3 Ｎ4／ＳｉＯ2 層１
２’をそれぞれ成膜する。
【００１８】これらのＳｉ3 Ｎ4 ／ＳｉＯ2 膜１２’、
第１ポリシリコン層２１及び第１ゲート絶縁膜１１を断
面と平行に（主ビット線と平行に）加工した後、酸化膜
を形成し、先に形成したＳｉ3 Ｎ4 ／ＳｉＯ2 膜と合わ
せてＯＮＯ膜１２を形成する（図２（Ｃ））。
第１ポリシリコン層２１及び第１ゲート絶縁膜１１を断
面と平行に（主ビット線と平行に）加工した後、酸化膜
を形成し、先に形成したＳｉ3 Ｎ4 ／ＳｉＯ2 膜と合わ
せてＯＮＯ膜１２を形成する（図２（Ｃ））。
【００１９】次に、図３（Ｄ）に示すように、コントロ
ールゲートとなるポリシリコンとＷＳｉ（タングステン
シリサイド）の２層から構成される第２導電層２２を成
膜した後、絶縁膜１３を形成し、その後、図３（Ｅ）に
示すように、第１導電層２１、第２導電層２２、及び絶
縁膜１３をパターニングする。
ールゲートとなるポリシリコンとＷＳｉ（タングステン
シリサイド）の２層から構成される第２導電層２２を成
膜した後、絶縁膜１３を形成し、その後、図３（Ｅ）に
示すように、第１導電層２１、第２導電層２２、及び絶
縁膜１３をパターニングする。
【００２０】パターニングした部分をマスクとして、図
３（Ｆ）に示すように、拡散層ＤＺを形成した後、絶縁
膜を堆積後、エッチバックすることによってサイドウオ
ールＳＷを形成し、トランジスタを完成する（図４
（Ｇ））。この時、拡散層を共有する隣接するメモリト
ランジスタ間の間隙は絶縁層１４で埋められてしまう。
３（Ｆ）に示すように、拡散層ＤＺを形成した後、絶縁
膜を堆積後、エッチバックすることによってサイドウオ
ールＳＷを形成し、トランジスタを完成する（図４
（Ｇ））。この時、拡散層を共有する隣接するメモリト
ランジスタ間の間隙は絶縁層１４で埋められてしまう。
【００２１】次に、図４（Ｈ）に示すように、例えばポ
リシリコンで第３導電層２３を形成した後、これをパタ
ーニングして図４（Ｉ）に示すように、副ビット線ＳＢ
Ｌと主ビットコンタクトＭＣを形成する。その後、図５
（Ｊ）に示すように、層間絶縁膜１５を形成した後、図
５（Ｋ）に示すように、コンタクト孔ＣＨを形成し、更
に主ビット線となる例えばアルミニウム配線を形成し、
これにより図１に示した半導体メモリ装置を構成するこ
とができる。
リシリコンで第３導電層２３を形成した後、これをパタ
ーニングして図４（Ｉ）に示すように、副ビット線ＳＢ
Ｌと主ビットコンタクトＭＣを形成する。その後、図５
（Ｊ）に示すように、層間絶縁膜１５を形成した後、図
５（Ｋ）に示すように、コンタクト孔ＣＨを形成し、更
に主ビット線となる例えばアルミニウム配線を形成し、
これにより図１に示した半導体メモリ装置を構成するこ
とができる。
【００２２】その後、更に層間絶縁膜、第２配線層など
を形成することができる。なお、上記工程では特に示さ
なかったが、メモリトランジスタや選択トランジスタに
それぞれしきい値Ｖth調整用のイオン注入を行う場合、
素子分離用トランジスタには、メモリトランジスタ調整
用のイオン注入に加えて、選択トランジスタ調整用のイ
オン注入も行うことによって、分離能力（パンチスルー
耐圧）を向上させることも可能である。
を形成することができる。なお、上記工程では特に示さ
なかったが、メモリトランジスタや選択トランジスタに
それぞれしきい値Ｖth調整用のイオン注入を行う場合、
素子分離用トランジスタには、メモリトランジスタ調整
用のイオン注入に加えて、選択トランジスタ調整用のイ
オン注入も行うことによって、分離能力（パンチスルー
耐圧）を向上させることも可能である。
【００２３】本発明の半導体メモリ装置は、上記実施例
に限定されるものではない。例えば上記例ではＤＩＮＯ
Ｒ型フラッシュメモリに適用した例を示したが、これに
限るものではなく、更に、上記例では素子分離用トラン
ジスタをメモリトランジスタとほぼ同一構造としたが、
これに限らず、素子分離用に適したその他の構造とする
こともでき、その他本発明の要旨を逸脱しない範囲で種
々変更することができる。
に限定されるものではない。例えば上記例ではＤＩＮＯ
Ｒ型フラッシュメモリに適用した例を示したが、これに
限るものではなく、更に、上記例では素子分離用トラン
ジスタをメモリトランジスタとほぼ同一構造としたが、
これに限らず、素子分離用に適したその他の構造とする
こともでき、その他本発明の要旨を逸脱しない範囲で種
々変更することができる。
【００２４】
【発明の効果】本発明の半導体メモリ装置は、ＬＯＣＯ
Ｓと比較して素子分離幅を縮小することが可能であり、
その結果セル面積を縮小することができる。
Ｓと比較して素子分離幅を縮小することが可能であり、
その結果セル面積を縮小することができる。
【図１】本発明の半導体メモリ装置の一実施例を示す断
面図である。
面図である。
【図２】（Ａ）、（Ｂ）、（Ｃ）は、それぞれ図１に示
す半導体装置の製造途中の工程を示す断面図である。
す半導体装置の製造途中の工程を示す断面図である。
【図３】（Ｄ）、（Ｅ）、（Ｆ）は、それぞれ図２の工
程の次段階を示す断面図である。
程の次段階を示す断面図である。
【図４】（Ｇ）、（Ｈ）、（Ｉ）は、それぞれ図３の工
程の次段階を示す断面図である。
程の次段階を示す断面図である。
【図５】（Ｊ）、（Ｋ）は、それぞれ図４の工程の次段
階を示す断面図である。
階を示す断面図である。
【図６】従来のＤＩＮＯＲ型フラッシュメモリを示す断
面図である。
面図である。
ＳＵＢ 基板 ＭＢＬ 主ビット線 ＳＢＬ 副ビット線 ＳＴ１、ＳＴ２ 選択トランジスタ ＭＴ１、ＭＴ２ メモリトランジスタ ＦＴ 素子分離用トランジスタ ＦＧ フローティングゲート ＣＧ コントロールゲート ＣＨ１、ＣＨ２ コンタクト １ＭＲ 第１右メモリトランジスタ列 １ＭＬ 第１左メモリトランジスタ列 ２ＭＬ 第２左メモリトランジスタ列
Claims (4)
- 【請求項１】主ビット線に沿って複数のメモリトランジ
スタが基板上に配列され、これらのメモリトランジスタ
がそれぞれその主ビット線からの分岐線に接続されてメ
モリトランジスタ列が形成された半導体メモリ装置にお
いて、 メモリトランジスタ列相互間に素子分離用トランジスタ
が形成されたことを特徴とする半導体メモリ装置。 - 【請求項２】上記トランジスタは、電荷蓄積層を有し、
上記素子分離用トランジスタは、当該電荷蓄積層に電荷
が蓄積された状態に保持されている請求項１記載の半導
体メモリ装置。 - 【請求項３】素子分離用トランジスタがメモリトランジ
スタとほぼ同一構造である請求項１記載の半導体メモリ
装置。 - 【請求項４】素子分離用トランジスタがメモリトランジ
スタとほぼ同一構造である請求項２記載の半導体メモリ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7101496A JPH08293588A (ja) | 1995-04-25 | 1995-04-25 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7101496A JPH08293588A (ja) | 1995-04-25 | 1995-04-25 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08293588A true JPH08293588A (ja) | 1996-11-05 |
Family
ID=14302265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7101496A Pending JPH08293588A (ja) | 1995-04-25 | 1995-04-25 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08293588A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100354095B1 (ko) * | 1997-02-25 | 2002-11-18 | 미쓰비시덴키 가부시키가이샤 | 반도체장치및그제조방법 |
| JP2004241780A (ja) * | 2003-02-06 | 2004-08-26 | Samsung Electronics Co Ltd | 選択的ディスポーザブルスペーサー技術を使用する半導体集積回路の製造方法及びそれによって製造される半導体集積回路 |
| CN106169476A (zh) * | 2015-05-20 | 2016-11-30 | 三星电子株式会社 | 包括辅助位线的半导体装置 |
-
1995
- 1995-04-25 JP JP7101496A patent/JPH08293588A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100354095B1 (ko) * | 1997-02-25 | 2002-11-18 | 미쓰비시덴키 가부시키가이샤 | 반도체장치및그제조방법 |
| JP2004241780A (ja) * | 2003-02-06 | 2004-08-26 | Samsung Electronics Co Ltd | 選択的ディスポーザブルスペーサー技術を使用する半導体集積回路の製造方法及びそれによって製造される半導体集積回路 |
| US8222684B2 (en) | 2003-02-06 | 2012-07-17 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor integrated circuit using a selective disposal spacer technique and semiconductor integrated circuit manufactured thereby |
| CN106169476A (zh) * | 2015-05-20 | 2016-11-30 | 三星电子株式会社 | 包括辅助位线的半导体装置 |
| CN106169476B (zh) * | 2015-05-20 | 2020-11-10 | 三星电子株式会社 | 包括辅助位线的半导体装置 |
| US10878901B2 (en) | 2015-05-20 | 2020-12-29 | Samsung Electronics Co., Ltd. | Semiconductor devices including auxiliary bit lines |
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