CN106169476A - 包括辅助位线的半导体装置 - Google Patents

包括辅助位线的半导体装置 Download PDF

Info

Publication number
CN106169476A
CN106169476A CN201610341096.7A CN201610341096A CN106169476A CN 106169476 A CN106169476 A CN 106169476A CN 201610341096 A CN201610341096 A CN 201610341096A CN 106169476 A CN106169476 A CN 106169476A
Authority
CN
China
Prior art keywords
bit line
auxiliary
district
length
cutting area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610341096.7A
Other languages
English (en)
Other versions
CN106169476B (zh
Inventor
李俊熙
金志荣
朴镇泽
曹盛纯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN106169476A publication Critical patent/CN106169476A/zh
Application granted granted Critical
Publication of CN106169476B publication Critical patent/CN106169476B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/50—Resistive cell structure aspects
    • G11C2213/53—Structure wherein the resistive material being in a transistor, e.g. gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/75—Array having a NAND structure comprising, for example, memory cells in series or memory elements in series, a memory element being a memory cell in parallel with an access transistor

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明提供了包括辅助位线的半导体装置。一种半导体装置包括交替的栅极和绝缘层的堆叠件。所述半导体装置包括伪单元区。所述半导体装置包括多根位线和多根辅助位线。所述多根辅助位线中的一些具有不同的对应长度。本发明还提供了形成半导体装置的相关方法。

Description

包括辅助位线的半导体装置
相关申请的交叉引用
本申请要求于2015年5月20日在韩国知识产权局提交的韩国专利申请No.10-2015-0070648的优先权，该申请的全部内容以引用方式并入本文中。
技术领域
本公开涉及半导体装置。
背景技术
为了增大非易失性半导体存储器装置的集成密度，开展了关于竖直类型NAND(VNAND)沟道结构的研究。例如，在H.Tanaka等人的“用于超高密度闪存的穿孔和插塞工艺的位成本可扩充技术(BitCost Scalable Technology with Punch and Plug Process for UltraHigh Density Flash Memory)”(2007年IEEE专题报告的VLSI技术的第14至15页)中描述了VNAND串结构。另外，在标题为“竖直类型的非易失性存储器装置(Vertical-type non-volatile memorydevices)”的美国专利公布No.2009/121271中公开了具有金属栅极的竖直类型存储器装置及其制造方法。这些文献的全部内容以引用方式并入本专利申请中。
发明内容
根据本发明构思的各个实施例，一种半导体装置可包括交替的栅极和绝缘层的堆叠件。所述半导体装置可包括堆叠件中的竖直沟道。所述半导体装置可包括与竖直沟道间隔开的伪单元区。所述半导体装置可包括与堆叠件重叠的第一辅助位线至第四辅助位线。第一辅助位线可电连接至竖直沟道。所述半导体装置可包括与第一辅助位线和第二辅助位线重叠并且电连接至第一辅助位线和第二辅助位线的第一位线。第一辅助位线的第一长度可比第二辅助位线的第二长度更长或者更短。此外，所述半导体装置可包括与第三辅助位线和第四辅助位线重叠并且电连接至第三辅助位线和第四辅助位线的第二位线。第三辅助位线的第三长度可比第四辅助位线的第四长度更长或者更短。第一位线和第二位线以及第一辅助位线至第四辅助位线可位于第一单元区和第二单元区中。伪单元区可位于其中具有第一位线和第二位线以及第一辅助位线至第四辅助位线的第一单元区与第二单元区之间。
在各个实施例中，所述半导体装置可包括与第一辅助位线和第二辅助位线重叠并且电连接至第一辅助位线和第二辅助位线的第三位线。此外，所述半导体装置可包括与第三辅助位线和第四辅助位线重叠并且电连接至第三辅助位线和第四辅助位线的第四位线。
根据各个实施例，第一辅助位线的第一长度和第二辅助位线的第二长度的第一总和可等于或实质上等于第三辅助位线的第三长度和第四辅助位线的第四长度的第二总和。在一些实施例中，所述半导体装置可包括堆叠件中的第一字线切割区至第四字线切割区。第一单元区可包括当在平面图中看时位于第一字线切割区与第二字线切割区之间的第一多列单元串。第二单元区可包括当在平面图中看时位于第三字线切割区与第四字线切割区之间的第二多列单元串。第二字线切割区和第三字线切割区可将第一单元区与第二单元区分离。此外，伪单元区可位于将第一单元区与第二单元区分离的第二字线切割区与第三字线切割区之间。
在各个实施例中，在平面图中，由与堆叠件的第一单元区重叠的第一辅助位线至第四辅助位线限定的第一形状可与由与堆叠件的第二单元区重叠的第一辅助位线至第四辅助位线限定的第二形状对称。在一些实施例中，由与堆叠件的第一单元区重叠的第一辅助位线至第四辅助位线限定的第一形状可为由与堆叠件的第二单元区重叠的第一辅助位线至第四辅助位线限定的第二形状的镜像。
根据各个实施例，在第一单元区和第二单元区中的每一个中，可将最上面的一个栅极分为第一串选择线和第二串选择线。在一些实施例中，在第一单元区和第二单元区中的每一个中，可将最上面的一个栅极分为三根或更多根串选择线。此外，在一些实施例中，第二辅助位线的第二长度可比第一辅助位线的第一长度长至少50％。
根据各个实施例，一种半导体装置可包括交替的栅极和绝缘层的堆叠件。所述半导体装置可包括堆叠件中的多个竖直沟道。所述半导体装置可包括与所述多个竖直沟道间隔开的伪单元区。所述半导体装置可包括第一多根非均匀长度的辅助位线和第二多根非均匀长度的辅助位线。所述非均匀长度的辅助位线中的每一根可电连接至所述多个竖直沟道中的对应的一个。此外，所述半导体装置可包括分别电连接至第一多根非均匀长度的辅助位线和第二多根非均匀长度的辅助位线的第一位线和第二位线。第一位线和第二位线以及第一多根非均匀长度的辅助位线和第二多根非均匀长度的辅助位线可位于第一单元区和第二单元区中。伪单元区可位于其中具有第一位线和第二位线以及第一多根非均匀长度的辅助位线和第二多根非均匀长度的辅助位线的第一单元区与第二单元区之间。
在各个实施例中，第一多根非均匀长度的辅助位线的第一总长可等于或实质上等于第二多根非均匀长度的辅助位线的第二总长。在一些实施例中，第一多根非均匀长度的辅助位线可包括具有第一长度的第一辅助位线和具有第二长度的第二辅助位线，第二辅助位线的第二长度比第一辅助位线的第一长度长至少50％。此外，在一些实施例中，当在平面图中看时，所述多个竖直沟道可呈z字形图案。
根据各个实施例，一种半导体装置可包括交替的栅极和绝缘层的堆叠件。所述半导体装置可包括堆叠件中的第一字线切割区至第四字线切割区。第一字线切割区和第二字线切割区可将第一单元区限定在它们之间。第三字线切割区和第四字线切割区可将第二单元区限定在它们之间。第二字线切割区和第三字线切割区可将第一单元区与第二单元区分离。所述半导体装置可包括位于将第一单元区与第二单元区分离的第二字线切割区与第三字线切割区之间的伪单元区。所述半导体装置可包括从第一单元区延伸至第二单元区的多根位线。此外，半导体装置可包括将所述多根位线电连接至第一单元区和第二单元区的多根辅助位线。所述多根位线中的每一根可电连接至所述多根辅助位线中的具有不同的对应长度的不同的一根。
在各个实施例中，第一单元区可包括堆叠件中的竖直沟道。所述多根辅助位线可包括与堆叠件重叠的第一辅助位线至第四辅助位线。第一辅助位线可电连接至竖直沟道。所述多根位线可包括第一位线和第二位线。第一位线可与第一辅助位线和第二辅助位线重叠并且电连接至第一辅助位线和第二辅助位线。第一辅助位线的第一长度可比第二辅助位线的第二长度更短。第二位线可与第三辅助位线和第四辅助位线重叠并且电连接至第三辅助位线和第四辅助位线。第三辅助位线的第三长度可比第四辅助位线的第四长度更短。
根据各个实施例，第二辅助位线的第二长度可比第一辅助位线的第一长度长至少50％。在一些实施例中，所述多根位线可包括与第一辅助位线和第二辅助位线重叠并且电连接至第一辅助位线和第二辅助位线的第三位线。在一些实施例中，所述多根位线可包括与第三辅助位线和第四辅助位线重叠并且电连接至第三辅助位线和第四辅助位线的第四位线。
在各个实施例中，第一辅助位线的第一长度和第二辅助位线的第二长度的第一总和可等于或实质上等于第三辅助位线的第三长度和第四辅助位线的第四长度的第二总和。在一些实施例中，所述多根位线可包括与第一辅助位线和第二辅助位线重叠并且电连接至第一辅助位线和第二辅助位线的第三位线。在一些实施例中，所述多根位线可包括与第三辅助位线和第四辅助位线重叠并且电连接至第三辅助位线和第四辅助位线的第四位线。
根据各个实施例，在平面图中，由与堆叠件的第一单元区重叠的第一辅助位线至第四辅助位线限定的第一形状可与由与堆叠件的第二单元区重叠的第一辅助位线至第四辅助位线限定的第二形状对称。在一些实施例中，第一单元区可包括当在平面图中看时位于第一字线切割区与第二字线切割区之间的第一多列单元串。第二单元区可包括当在平面图中看时位于第三字线切割区与第四字线切割区之间的第二多列单元串。此外，第一多列单元串可包括当在平面图中看时呈z字形图案的对应沟道。
在各个实施例中，第一单元区可包括当在平面图中看时位于第一字线切割区与第二字线切割区之间的第一多列单元串。第二单元区可包括当在平面图中看时位于第三字线切割区与第四字线切割区之间的第二多列单元串。此外，第一多列单元串可包括至少四列单元串。
根据各个实施例，第一单元区可包括在第一字线切割区与第二字线切割区之间的第一选择线切割区。在一些实施例中，第二单元区可包括在第三字线切割区与第四字线切割区之间的第二选择线切割区。此外，在一些实施例中，伪单元区可包括位于将第一单元区与第二单元区分离的第二字线切割区和第三字线切割区之间的多个伪单元区之一。
根据各个实施例，一种形成半导体装置的方法可包括在交替的绝缘层和牺牲层的堆叠件的第一区中形成沟道孔。伪区可位于第一区与第二区之间。所述方法可包括在沟道孔中形成竖直沟道。所述方法可包括从堆叠件去除牺牲层，以形成邻近于竖直沟道的凹槽。所述方法可包括在所述凹槽中形成栅极。所述方法可包括形成与堆叠件重叠的第一辅助位线至第四辅助位线。第一辅助位线可电连接至竖直沟道。所述方法可包括形成与第一辅助位线和第二辅助位线重叠并且电连接至第一辅助位线和第二辅助位线的第一位线。第一辅助位线的第一长度可比第二辅助位线的第二长度更长或者更短。此外，所述方法可包括形成与第三辅助位线和第四辅助位线重叠并且电连接至第三辅助位线和第四辅助位线的第二位线。第三辅助位线的第三长度可比第四辅助位线的第四长度更长或者更短。其间具有伪区的第一区和第二区可包括第一位线和第二位线以及第一辅助位线至第四辅助位线。
根据各个实施例，一种形成半导体装置的方法可包括在交替的绝缘层和牺牲层的堆叠件中的第一区和第二区中形成多个沟道孔。伪区可位于第一区与第二区之间。所述方法可包括在所述多个沟道孔的各个沟道孔中形成多个竖直沟道。所述方法可包括从堆叠件去除牺牲层，以形成邻近于所述多个竖直沟道的凹槽。所述方法可包括在凹槽中形成栅极。所述方法可包括形成第一多根非均匀长度的辅助位线和第二多根非均匀长度的辅助位线。所述非均匀长度的辅助位线中的每一根可电连接至所述多个竖直沟道中的对应的一个。此外，所述方法可包括形成分别电连接至第一多根非均匀长度的辅助位线和第二多根非均匀长度的辅助位线的第一位线和第二位线。其间具有伪区的第一区和第二区可包括第一位线和第二位线以及第一多根非均匀长度的辅助位线和第二多根非均匀长度的辅助位线。
根据各个实施例，一种形成半导体装置的方法可包括在交替的绝缘层和牺牲层的堆叠件中形成多个沟道孔。所述方法可包括在所述多个沟道孔的各个沟道孔中形成多个竖直沟道。所述方法可包括在堆叠件中形成多个字线切割区，以限定第一单元区和第二单元区以及第一单元区与第二单元区之间的伪单元区。第一单元区可位于所述多个字线切割区中的第一字线切割区与第二字线切割区之间。第二单元区可位于所述多个字线切割区中的第三字线切割区与第四字线切割区之间。第二字线切割区和第三字线切割区可将第一单元区与第二单元区分离。伪单元区可位于将第一单元区与第二单元区分离的第二字线切割区与第三字线切割区之间。所述方法可包括从堆叠件去除牺牲层以形成邻近于所述多个竖直沟道的凹槽。所述方法可包括在凹槽中形成栅极。所述方法可包括形成第一多根非均匀长度的辅助位线和第二多根非均匀长度的辅助位线。非均匀长度的辅助位线中的每一根可电连接至所述多个竖直沟道中的对应的一个。此外，所述方法可包括形成分别电连接至第一多根非均匀长度的辅助位线和第二多根非均匀长度的辅助位线的第一位线和第二位线。
附图说明
通过以下结合附图的简单描述将更加清楚地理解示例实施例。如本文所述，附图表示非限制性示例实施例。
图1A是示出根据本发明构思的示例实施例的半导体存储器装置的框图。
图1B是示出图1A的存储器单元阵列的示例的示意图。
图2A是示出根据本发明构思的示例实施例的半导体存储器装置的平面图。
图2B是沿着图2A的线IA-IB截取的剖视图。
图2C是沿着图2A的线IIA-IIB截取的剖视图。
图3A是示出图2A的半导体存储器装置的伪单元区的平面图。
图3B至图3F是示出图3A的修改示例的平面图。
图4A至图9A是示出制造根据本发明构思的示例实施例的半导体存储器装置的方法的平面图。
图4B至图9B分别是沿着图4A至图9A的线IA-IB截取的剖视图。
图4C至图9C分别是沿着图4A至图9A的线IIA-IIB截取的剖视图。
图10A是示出根据本发明构思的一些示例实施例的半导体存储器装置的平面图。
图10B是沿着图10A的线IA-IB截取的剖视图。
图10C是沿着图10A的线IIA-IIB截取的剖视图。
图11A是示出根据本发明构思的一些示例实施例的半导体存储器装置的平面图。
图11B是示出图11A的修改示例的平面图。
图12A是示出根据本发明构思的一些示例实施例的半导体存储器装置的平面图。
图12B是示出图12A的修改示例的平面图。
图13A是示出根据本发明构思的一些示例实施例的半导体存储器装置的平面图。
图13B是示出图13A的修改示例的平面图。
图14A是示出包括根据本发明构思的示例实施例的半导体存储器装置的存储卡的示例的框图。
图14B是示出包括根据本发明构思的示例实施例的半导体存储器装置的信息处理系统的示例的框图。
应该注意，这些附图旨在示出在特定示例实施例中利用的方法、结构和/或材料的一般特征并且补充下面提供的书面说明。然而，这些附图不一定按照比例，并且可不准确反映任何给出的实施例的准确结构或性能特征，并且不应被解释为限定或限制由示例实施例涵盖的值或特性的范围。例如，为了清楚，会缩小或夸大分子、层、区和/或结构性元件的相对厚度和位置。在各个附图中使用相似或相同的附图标记旨在指示存在相似或相同的元件或特征。
具体实施方式
下面，参照附图描述示例实施例。在不脱离本公开的精神和教导的情况下，许多不同的形式和实施例都是可能的，从而不应该将本公开理解为限于本文阐述的示例实施例。相反，提供这些示例实施例是为了使得本公开将是彻底和完整的，并且将把本公开的范围完全传递给本领域技术人员。在附图中，为了清楚起见，会夸大层和区的尺寸和相对尺寸。相同的附图标记在说明中始终指示相同的元件。
本文所用的术语仅是为了描述特定实施例，并且不旨在限制实施例。如本文所用，除非上下文清楚地指明不是这样，否则单数形式“一”、“一个”和“该”也旨在包括复数形式。还应该理解，当术语“包括”、“包括……的”、“包含”和/或“包含……的”用于本说明书中时，指明存在所列特征、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、步骤、操作、元件、组件和/或它们的组。
应该理解，当一个元件被称作“结合至”、“连接至”或“响应于”另一元件，或者“位于”另一元件“上”时，所述一个元件可直接结合至、连接至或响应于所述另一元件，或者直接位于另一元件上，或者也可存在中间元件。相反，当一个元件被称作“直接结合至”、“直接连接至”或“直接响应于”另一元件，或者“直接位于”另一元件“上”时，则不存在中间元件。如本文所用，术语“和/或”包括相关所列项之一或多个的任何和所有组合。
为了方便描述，本文中可使用诸如“在……下方”、“在……之下”、“下”、“在……之上”、“上”等的空间相对术语，以描述附图中所示的一个元件或特征与另一个(一些)元件或特征的关系。应该理解，空间相对术语旨在涵盖使用或操作中的装置的除图中所示的取向之外的不同取向。例如，如果图中的装置颠倒，则被描述为“在其它元件或特征之下”或“在其它元件或特征下方”的元件将因此被取向为“在其它元件或特征之上”。因此，术语“在……之下”可涵盖“在……之上”和“在……之下”这两个取向。装置可按照其它方式取向(旋转90度或位于其它取向)，并且可相应地解释本文所用的空间相对描述语。
本文参照作为示例实施例的理想实施例(和中间结构)的示意图的剖视图来描述本发明构思的示例实施例。这样，作为例如制造技术和/或公差的结果，附图中的形状的变化是可预见的。因此，本发明构思的示例实施例不应理解为限于本文示出的区的具体形状，而是包括例如由制造工艺导致的形状的偏差。因此，图中示出的区实际上是示意性的，并且它们的形状不旨在示出装置的区的实际形状，并且不旨在限制示例实施例的范围。
应该理解，虽然本文中可使用术语“第一”、“第二”等来描述多个元件，但是这些元件不应被这些术语限制。这些术语仅用于将一个元件与另一元件区分开。因此，“第一”元件可被称作“第二”元件，而不脱离本实施例的教导。
除非另外限定，否则本文中使用的所有术语(包括技术和科学术语)具有与本发明构思所属领域的普通技术人员之一通常理解的含义相同的含义。还应该理解，除非本文中明确这样定义，否则诸如在通用词典中定义的那些的术语应该被解释为具有与它们在相关技术和/或本说明书的上下文中的含义一致的含义，而不应该按照理想化或过于正式的含义解释它们。
如通过本发明的实体应该认识到的那样，根据本文所述的各个实施例的器件和形成器件的方法可在诸如集成电路的微电子器件中实现，其中根据本文所述的各个实施例的多个器件集成在相同的微电子器件中。因此，在微电子器件中，本文所示的剖视图可在不一定正交的两个不同的方向上复制。因此，实现根据本文所述的各个实施例的器件的微电子器件的平面图可包括按照基于微电子器件的功能性的阵列和/或二维图案中的多个器件。
根据本文所述的各个实施例的器件可根据微电子器件的功能性散布于其它器件之间。此外，根据本文所述的各个实施例的微电子器件可在可与所述两个不同方向正交的第三方向上复制，以提供三维集成电路。
因此，本文所示的剖视图可对根据本文所述的各个实施例的在平面图中沿着两个不同方向延伸和/或在立体图中在三个不同方上向延伸的多个器件提供支持。例如，当在器件/结构的剖视图中示出了单个有源区时，该器件/结构可包括其上的多个有源区和晶体管结构(或存储器单元结构、栅极结构等，视情况而定)，如器件/结构的平面图所示的那样。
[框图]
图1A是示出根据本发明构思的示例实施例的半导体存储器装置的框图。图1B是示出图1A的存储器单元阵列的示例的示意图。
参照图1A，半导体存储器装置1可包括存储器单元阵列10、地址解码器20、读/写电路30、数据输入/输出电路40和控制逻辑50。
存储器单元阵列10可通过字线WL连接至地址解码器20，并且可通过位线BL连接至读/写电路30。存储器单元阵列10可包括多个存储器单元。例如，存储器单元阵列10可构造为在每个单元中存储一个或多个比特。
地址解码器20可通过字线WL连接至存储器单元阵列10。地址解码器20可构造为响应于控制逻辑50的控制进行操作。地址解码器20可从外部(例如，从半导体存储器装置1外部的装置/组件)接收地址ADDR。地址解码器20对包括在接收到的地址ADDR中的行地址进行解码，以选择对应的一根字线WL。地址解码器20也可构造为对包括在地址ADDR中的列地址进行解码，并且将解码的列地址传递至读/写电路30。例如，地址解码器20可包括行解码器、列解码器和地址缓冲器。
读/写电路30可通过位线BL连接至存储器单元阵列10，并且可通过数据线DL连接至数据输入/输出电路40。读/写电路30可响应于控制逻辑50的控制进行操作。读/写电路30可构造为接收通过地址解码器20解码的列地址。读/写电路30可基于解码的列地址选择一根位线BL。读/写电路30可构造为从数据输入/输出电路40接收数据，并且将接收到的数据写入存储器单元阵列10中。读/写电路30可构造为从存储器单元阵列10读数据并将读出的数据传递至数据输入/输出电路40。此外，读/写电路30可构造为从存储器单元阵列10的第一存储区读数据并将读出的数据写入存储器单元阵列10的第二存储区中。例如，读/写电路30可构造为执行回拷贝操作。
读/写电路30可构造为包括诸如页缓冲器(或者页寄存器)和列选择电路的元件。作为另一示例，读/写电路30可构造为包括诸如读出放大器、写驱动器和列选择电路的元件。
数据输入/输出电路40可通过数据线DL连接至读/写电路30。数据输入/输出电路40可构造为响应于控制逻辑50的控制进行操作。数据输入/输出电路40还可构造为与外部(例如，与半导体存储器装置1外部的装置/组件)交换数据DATA。数据输入/输出电路40可构造为通过数据线DL将外部提供的数据DATA传递至读/写电路30。数据输入/输出电路40可构造为通过数据线DL将从读/写电路30提供的数据DATA输出至外部。例如，数据输入/输出电路40可包括诸如数据缓冲器的元件。
控制逻辑50可连接至地址解码器20、读/写电路30和数据输入/输出电路40。控制逻辑50可构造为控制半导体存储器装置1的操作。控制逻辑50可响应于从外部(例如，从半导体存储器装置1外部的装置/组件)传递的控制信号CTRL进行操作。
参照图1B，存储器单元阵列10可包括多个存储器块BLK1至BLKn。存储器块BLK1至BLKn中的每一个可设为具有三维结构或者竖直结构。例如，存储器块BLK1至BLKn中的每一个可包括多个单元串，这些单元串中的每一个沿着交叉的方向之一延伸。将在下面描述半导体存储器装置1的一些示例。
[示例实施例]
图2A是示出根据本发明构思的示例实施例的半导体存储器装置的平面图。图2B是沿着图2A的线IA-IB截取的剖视图。图2C是沿着图2A的线IIA-IIB截取的剖视图。图3A是示出图2A的半导体存储器装置的伪单元区的平面图。图3B至图3F是示出图3A的修改示例的平面图。
参照图2A、图2B和图2C，半导体存储器装置1a可包括半导体衬底110上的栅极堆叠件160、穿过栅极堆叠件160的竖直沟道150和电连接至竖直沟道150的位线BL1至BL4。此外，半导体存储器装置1a可构造为包括沿着竖直沟道150延伸的存储器层135。作为一个示例，存储器层135可包括介于氧化物层之间的氮化物层。作为另一示例，存储器层135可包括(例如，硫族化合物或者过渡金属氧化物的)可变电阻层。
位线BL1至BL4可沿着平行于半导体衬底110的第一方向D1延伸，并且可在与第一方向D1交叉并且平行于半导体衬底110的第二方向D2上彼此间隔开。竖直沟道150可沿着垂直于半导体衬底110的第三方向D3延伸。
栅极堆叠件160可包括在第二方向D2上延伸的多个单元串175，并且在这里，单元串175可包括沿着竖直沟道150竖直地堆叠并且通过绝缘层125彼此间隔开的多个栅极161至166。栅极161至166可包括：至少一个第一栅极161，其设置为邻近于半导体衬底110以用作地选择线GSL；至少一个第六栅极166，其设置为邻近于位线BL1至BL4以用作串选择线SSL；以及第二栅极162至第五栅极165，它们设置在地选择线GSL与串选择线SSL之间以用作字线WL。在一些实施例中，将描述栅极161至166设置在六个不同的水平的示例，以提供对本发明构思的理解，但是本发明构思的示例实施例可不限于此。例如，栅极的层数可大于六个。
半导体存储器装置1a还可包括在第一方向D1上将栅极堆叠件160彼此分离的字线切割区131。字线切割区131可为在第二方向D2上延伸的沟槽形状的结构，并且可填充有绝缘层141。公共源极126可设置在半导体衬底110位于绝缘层141下方的一部分中以用作公共源极线(CSL)。公共源极126的导电类型(例如，n型)可与半导体衬底110的导电类型(例如，p型)不同。漏极128可设置在竖直沟道150的顶部上或顶部中，并且可具有与公共源极126的导电类型相同的导电类型(例如，p型)。
竖直沟道150可具有电连接至半导体衬底110的对应的底端和电连接至位线BL1至BL4的对应的顶端。在一些实施例中，还可在竖直沟道150与位线BL1至BL4之间设置辅助线SBL1至SBL4。辅助线SBL1至SBL4可通过下接触部分152电连接至竖直沟道150并且可通过上接触部分154电连接至位线BL1至BL4。此外，如本文所用，术语“辅助线”、“辅助位线”和“SBL”可指子互连部分。例如，辅助位线SBL可为将单元串电耦接至位线BL的互连部分/子互连部分。在一些实施例中，辅助位线SBL和位线BL可包括相同的材料(诸如钨)。
半导体存储器装置1a可包括在第一方向D1上彼此间隔开的第一单元区LC和第二单元区RC。还可在第一单元区LC与第二单元区RC之间设置伪单元区DC。伪单元区DC可有助于控制根据本发明构思的一些实施例的半导体装置中的电容。作为另一示例，可不设置(例如，可省略)伪单元区DC，并且第一单元区LC和第二单元区RC可通过字线切割区131彼此分离。下文中，为了便于描述，第一单元区LC可称作“左单元区”，第二单元区RC可称作“右单元区”。
根据一些实施例，半导体存储器装置1a还可包括具有与竖直沟道150的结构基本相同的结构的至少一个伪沟道150d。例如，左单元区LC和右单元区RC中的每一个可包括至少一个伪沟道150d。半导体存储器装置1a可构造为包括重复布置的多个单元阵列190，并且它们中的每一个具有九个沟道(例如，电连接至位线BL1至BL4的八个竖直沟道150和一个伪沟道150d)。
在左单元区LC和右单元区RC中的每一个中，第六栅极166可分为至少两部分。例如，第六栅极166可分为第一串选择线SSL1和第二串选择线SSL2，它们通过平行于第二方向D2延伸并且具有沟槽形状的选择线切割区133在第一方向D1上彼此分离。选择线切割区133可填充有绝缘层143。多个伪沟道150d可排列在选择线切割区133上，以沿着第二方向D2共同地形成一列。在示例实施例中，选择线切割区133可设置为当在第一方向D1上测量时其宽度或空间比字线切割区131的宽度或空间更小。
竖直沟道150和伪沟道150d可规则地排列在左单元区LC和右单元区RC中的每一个中。作为一个示例，竖直沟道150和伪沟道150d可布置为沿着第二方向D2形成z字形排列，并且可在第一方向D1上重复这种z字形排列。与将竖直沟道排列在一条线上的情况相比，竖直沟道150的z字形(例如，非直线)排列可允许半导体存储器装置1a具有增大的密度。此外，这样可导致连接至串选择线SSL1和SSL2的竖直沟道150的数量增加，并且最终导致半导体存储器装置1a的页尺寸或深度增大。结果，可增大可在读操作或者写操作中同时处理的数据大小，并且最终提高半导体存储器装置1a的性能和/或操作速度。
作为一个示例，在第二方向D2上(例如，如图2A所示)最邻近(例如，最靠近/直接靠近)的一对竖直沟道150可通过位线BL1至BL4的间距(下文中称作位线间距)的约两倍的距离彼此间隔开。相似地，在第二方向D2上最邻近的一对竖直沟道150和伪沟道150d可通过位线间距的距离的约两倍的距离彼此间隔开。在第一方向D1上彼此邻近的竖直沟道150和伪沟道150d可排列在一条线上，并且可彼此等距间隔开(例如，间隔开位线间距的约两倍或者与该距离不同的距离)。
伪单元区DC可包括(或者不包括)伪沟道150d。作为一个示例，伪单元区DC可包括伪沟道150d，所述伪沟道150d按照z字形方式沿着第二方向D2排列，并且沿着第一方向D1彼此等距间隔开，如图2A所示。伪单元区DC中的第六栅极166可用作伪串选择线SSLd。参照图2B，该布局可重复地排列。例如，辅助线SBL2可在左单元区LC中重复。此外，辅助线SBL1至SBL4中的任一根可重复地排列，并且可通过相同的对应数字和/或字母标识重复的互连部分。
在左单元区LC和右单元区RC中，竖直沟道150和伪沟道150d可规则地排列，以形成图案排列具有规则性的单元阵列。这里，伪单元区DC可设置在单元阵列的中心以破坏图案排列的规则性，但是由于按照z字形方式排列的伪沟道150d设置在伪单元区DC中，因此可恢复图案排列的规则性，因此抑制或者防止当图案排列规则性遭到破坏时会出现的竖直沟道150的电气特征(例如，电容)发生变化。
伪单元区DC的大小可随意(例如，可变化)。例如，伪单元区DC可至少在第一方向D1上/朝着第一方向D1延伸，如图3A所示。排列在各奇数行上的伪沟道150d的数量(例如，四个)与排列在各偶数行上的伪沟道150d的数量(例如，四个)可相同。可替换地，如图3B所示，排列在各奇数行上的伪沟道150d的数量(例如，四个)可与排列在各偶数行上的伪沟道150d的数量(例如，三个)不同。
作为另一示例，如图3C所示，伪单元区DC可分为在第一方向D1上通过字线切割区131彼此分离的两个部分，这里，可选地设置沿着第二方向D2延伸的字线切割区131。可替换地，如图3D所示，伪单元区DC可分为在第一方向D1上通过可选地设置的两个字线切割区131彼此分离的三个部分。这样，伪单元区DC可通过可选地设置在伪单元区DC中的N个字线切割区131分为N+1个部分。
作为另一示例，如图3E所示，伪单元区DC还可包括其中未设置有伪沟道150d的伪区111。伪区111可占据伪串选择线SSLd的中心区。伪沟道150d可布置为在伪区111与字线切割区131之间具有z字形排列。可替换地，如图3F所示，伪单元区DC还可包括多个伪区111(例如，两个伪区111)，伪串选择线SSLd可通过这些伪区分为多个部分(例如，三个部分)。伪沟道150d可布置为在伪区111与字线切割区131之间以及在邻近的伪区111之间具有z字形排列。
根据一些实施例，如图2A所示，设置在右单元区RC和左单元区LC上的竖直沟道150和伪沟道150d可排列为相对于(例如，以/关于)伪单元区DC镜像对称或者轴向对称。
下接触部分152可设置在竖直沟道150上。下接触部分152可通过漏极128电连接至竖直沟道150。在伪沟道150d上可不设置下接触部分152。当在平面图中看时，下接触部分152可与竖直沟道150重叠，从而形成z字形排列，如图2A所示。设置在右单元区RC和左单元区LC上的下接触部分152可排列为相对于伪单元区DC成镜像或者对称。
位线BL1至BL4中的相邻的一对(例如，第一位线BL1和第二位线BL2)可设置在在第一方向D1上排列的一行竖直沟道150上。相似地，位线BL1至BL4中的相邻的另一对(例如，第三位线BL3和第四位线BL4)可设置在在第一方向D1上排列的另一行竖直沟道150上。
在左单元区LC和右单元区RC中的每一个中，上接触部分154可设置在字线切割区131和选择线切割区133上，并且可沿着第二方向D2排列。沿着第二方向D2排列的各列上接触部分154可彼此等距间隔开(例如，位线间距的约两倍距离)。设置在字线切割区131上的上接触部分154可按照这样的方式排列，它们从设置在选择线切割区133上的上接触部分154在第二方向D2上移位位线间距。
右单元区RC上的上接触部分154可按照这样的方式排列，它们从左单元区LC上的上接触部分154在第二方向D2上移位位线间距。
例如，设置在位于左单元区LC的两侧的字线切割区131上的上接触部分154可设置在第一位线BL1和第三位线BL3下方。左单元区LC的选择线切割区133上的上接触部分154可设置在第二位线BL2和第四位线BL4下方。
相比之下，设置在位于右单元区RC的两侧的字线切割区131上的上接触部分154可设置在第二位线BL2和第四位线BL4下方。右单元区RC的选择线切割区133上的上接触部分154可设置在第一位线BL1和第三位线BL3下方。
辅助线SBL1至SBL4可沿着第二方向D2彼此等距(例如，以位线间距两倍的距离)间隔开。辅助线SBL1至SBL4可包括：第一辅助线SBL1和第三辅助线SBL3，它们邻近于选择线切割区133，并且沿着第二方向D2以交替方式排列；以及第二辅助线SBL2和第四辅助线SBL4，它们邻近于字线切割区131，并且沿着第二方向D2以交替方式排列。
在左单元区LC和右单元区RC中的每一个中，第二辅助线SBL2和第三辅助线SBL3可在第一位线BL1和第二位线BL2下方沿着第一方向D1排列。第一辅助线SBL1和第四辅助线SBL4可在第三位线BL3和第四位线BL4下方沿着第一方向D1排列。
如图2A所示，当在平面图中看时，辅助线SBL1至SBL4可具有弯曲/弯的形状或者非直线形状。设置在右单元区RC和左单元区LC上的辅助线SBL1至SBL4的平面形状可排列为相对于(例如，以/关于)第二方向D2成镜像或者对称。例如，右单元区RC的辅助线SBL1至SBL4中的每一根可具有左单元区LC的辅助线SBL1至SBL4中的对应一根的相反形状(即，镜像形状)。换句话说，平行于第一方向D1的虚线上的每根辅助线SBL1至SBL4可排列为相对于伪单元区DC点对称。点对称的每根辅助线SBL1至SBL4可具有基本相同的长度。
辅助线SBL1至SBL4与对应的上接触部分154之间的距离可不同，因此辅助线SBL1至SBL4的长度可不同。作为一个示例，第一辅助线SBL1可具有第一长度，即辅助线SBL1至SBL4的最短长度，第四辅助线SBL4可具有第四长度，即辅助线SBL1至SBL4最长长度。第二辅助线SBL2可具有比第一长度更长并且比第四长度更短的第二长度，第三辅助线SBL3可具有比第二长度更长并且比第四长度更短的第三长度。
根据一些实施例，位线BL1至BL4中的每一根可电连接至长度不同的辅助线SBL1至SBL4。
作为一个示例，如图2A和图2B所示，第一位线BL1可电连接至左单元区LC中的第二辅助线SBL2并且可电连接至右单元区RC中的第三辅助线SBL3。第二位线BL2可电连接至左单元区LC中的第三辅助线SBL3并且可电连接至右单元区RC中的第二辅助线SBL2。设置在左单元区LC和右单元区RC中的每一个中的伪沟道150d上的相对的一对第三辅助线SBL3可连接至以形成共同连接至第二位线BL2(左单元区LC)和第一位线BL1(右单元区RC)的单根辅助线。
如图2A和图2C所示，第三位线BL3可电连接至左单元区LC中的第四辅助线SBL4并且可电连接至右单元区RC中的第一辅助线SBL1。第四位线BL4可电连接至左单元区LC中的第一辅助线SBL1并且可电连接至右单元区RC中的第四辅助线SBL4。设置在左单元区LC和右单元区RC中的每一个中的选择线切割区133上的相对的一对第一辅助线SBL1可连接至以形成共同连接至第四位线BL4(左单元区LC)和第三位线BL3(右单元区RC)的单根辅助线。
第一位线BL1和第二位线BL2中的每一根可电连接至具有第二长度的第二辅助线SBL2和具有第三长度的第三辅助线SBL3。这样可以避免第一位线BL1和第二位线BL2与辅助线之间的连接结构不同，因此，第一位线BL1和第二位线BL2可具有基本相同的电气特征(例如，负载电容和电阻)。第三位线BL3和第四位线BL4可具有基本相同的连接结构；例如，第三位线BL3和第四位线BL4中的每一根可电连接至第一辅助线SBL1和第四辅助线SBL4。因此，第三位线BL3和第四位线BL4可具有基本相同的电气特征。
连接至第一位线BL1的第二辅助线SBL2和第三辅助线SBL3的总长(例如，2+3＝5)可与连接至第四位线BL4的第一辅助线SBL1和第四辅助线SBL4的总长(例如，1+4＝5)相同或相似。连接至第二位线BL2的第二辅助线SBL2和第三辅助线SBL3的总长(例如，2+3＝5)可与连接至第三位线BL3的第一辅助线SBL1和第四辅助线SBL4的总长(例如，1+4＝5)相同或相似。因此，彼此邻近地布置的第一位线BL1和第四位线BL4以及彼此邻近地布置的第二位线BL2和第三位线BL3可具有基本相同的电气特征。
作为另一示例，第一辅助线SBL1可与第二辅助线SBL2具有基本相同的长度(例如，2)，第三辅助线SBL3可与第四辅助线SBL4具有基本相同的长度(例如，3)。例如，连接至第一位线BL1和第二位线BL2中的每一根的第二辅助线SBL2和第三辅助线SBL3的总长(例如，2+3＝5)可基本等于连接至第三位线BL3和第四位线BL4中的每一根的第一辅助线SBL1和第四辅助线SBL4的总长(例如，3+2＝5)。因此，第一位线BL1至第四位线BL4可具有基本相同的电气特征。此外，如本文所用，词语“基本等于”可表示值的变化最多为+/-百分之十(10％)。例如，基本等于第二长度的第一长度可在第二长度加减百分之十以内。本发明的实体还认可本文描述的长度值(例如，1、2、3、4、5等)可对应于几十纳米(nm)的值(例如，10nm、20nm、30nm、40nm、50nm等)。
[制造方法的示例]
图4A至图9A是示出制造根据本发明构思的示例实施例的半导体存储器装置的方法的平面图。图4B至图9B分别是沿着图4A至图9A的线IA-IB截取的剖视图。图4C至图9C分别是沿着图4A至图9A的线IIA-IIB截取的剖视图。
参照图4A、图4B和图4C，模制堆叠件120可形成在第一导电类型的半导体衬底110(例如，p型硅晶圆)上，并且多个竖直孔116可形成为穿过模制堆叠件120。半导体衬底110可包括左单元区LC、右单元区RC和左单元区LC与右单元区RC之间的伪单元区DC。模制堆叠件120可通过以交替方式沉积绝缘层125和牺牲层123形成。作为一个示例，绝缘层125可由氧化硅层形成或者包括氧化硅层，牺牲层123可由氮化硅层形成或者包括氮化硅层。
可通过蚀刻模制堆叠件120的对应于左单元区LC和右单元区RC的部分形成竖直孔116。在一些实施例中，可蚀刻模制堆叠件120的对应于伪单元区DC的部分以形成伪孔116d。竖直孔116可形成为相对于伪单元区DC镜像对称。
参照图5A、图5B和图5C，可在竖直孔116中形成存储器层135及其包围的竖直沟道150。例如，竖直沟道150可为第一导电类型(例如，p型)的半导体层。竖直沟道150的顶部可用作漏极128。漏极128可形成为具有第二导电类型(例如，n型)。可执行竖直沟道150的形成过程以形成填充伪孔116d的伪沟道150d。伪沟道150d可形成为具有与竖直沟道150的结构基本相同的结构。
在形成竖直沟道150之前，可在竖直孔116的内侧壁上形成存储器层135。在示例实施例中，存储器层135可包括按次序沉积在竖直孔126的内侧壁上的氧化物层、氮化物层和氧化物层。作为另一示例，可通过沉积(例如，硫族化合物或者过渡金属氧化物的)可变电阻层形成存储器层135。
在形成竖直沟道150之前或之后，可部分地蚀刻左单元区LC和右单元区RC中的每一个中的模制堆叠件120以形成选择线切割区133。选择线切割区133的形成过程可包括选择性地蚀刻最上面的绝缘层125和最上面的牺牲层123，并且选择线切割区133可形成为具有沟槽形状。沿着选择线切割区133排列的竖直沟道150可不用于半导体存储器装置的电气操作，从而用作伪沟道150d。
参照图6A、图6B和图6C，可选择性地蚀刻模制堆叠件120以形成暴露半导体衬底110的字线切割区131。字线切割区131可形成为限定左单元区LC和右单元区RC中的每一个的相对的边缘。在形成字线切割区131之前或之后，选择线切割区133可填充有绝缘层143(例如，氧化硅)。
参照图7A、图7B和图7C，可去除通过字线切割区131暴露的牺牲层123，以形成具有栅极区132的模制翼部122。例如，在牺牲层123由氮化硅层形成的情况下，可利用含磷酸的蚀刻溶液选择性地去除牺牲层123来形成栅极区132。
参照图8A、图8B和图8C，可形成导电层以填充栅极区132，并且因此形成栅极堆叠件160。栅极堆叠件160可包括沿着竖直沟道150竖直地堆叠并且通过绝缘层125彼此间隔开的所述多个栅极161至166。栅极161至166可包括掺杂硅层、金属层(例如，钨)、金属氮化物层或者金属硅化物层中的至少一个。可将杂质注入至通过字线切割区131暴露的半导体衬底110的一部分中，以形成具有第二导电类型(例如，n型)的公共源极126。
栅极161至166可包括：至少一个第一栅极161，其设置为邻近于半导体衬底110以用作地选择线GSL；至少一个第六栅极166，其设置为邻近于位线BL1至BL4以用作串选择线SSL；以及第二栅极162至第五栅极165，它们设置在地选择线GSL与串选择线SSL之间以用作字线WL。公共源极126可用作公共源极线(CSL)。
在左单元区LC和右单元区RC中的每一个中，第六栅极166可包括通过选择线切割区133划分的第一串选择线SSL1和第二串选择线SSL2。伪单元区DC中的第六栅极166可用作伪串选择线SSLd。
参照图9A、图9B和图9C，字线切割区131可填充有绝缘层141。然后，下接触部分152可形成为与竖直沟道150对齐，然后辅助线SBL1至SBL4可形成为结合至下接触部分152。下接触部分152和辅助线SBL1至SBL4可形成为具有与参照图2A至图2C描述的排列相同的排列。
返回参照图2A、图2B和图2C，上接触部分154可形成为电连接至辅助线SBL1至SBL4，位线BL1至BL4可形成为电连接至上接触部分154，从而制造半导体存储器装置1a。上接触部分154和位线BL1至BL4可形成为具有与参照图2A至图2C描述的排列相同的排列。
[示例实施例]
图10A是示出根据本发明构思的一些示例实施例的半导体存储器装置的平面图。图10B是沿着图10A的线IA-IB截取的剖视图。图10C是沿着图10A的线IIA-IIB截取的剖视图。在下面的描述中，为了避免重复，可减少/省略/缩减对与图2A至图2C的特征相同的特征的论述。
参照图10A、图10B和图10C，与图2A的半导体存储器装置1a相似或相同，半导体存储器装置1b可构造为包括重复地设置的多个单元阵列190，它们中的每一个具有九个沟道。与半导体存储器装置1a不同的是，右单元区RC和左单元区LC的竖直沟道150和伪沟道150d可不排列为相对于伪单元区DC成镜像或对称。例如，右单元区RC的竖直沟道150和伪沟道150d可按照这样的方式排列，它们在第二方向D2上从左单元区LC的竖直沟道150和伪沟道150d移位位线间距。
右单元区RC上的辅助线SBL1至SBL4可具有与左单元区LC上的辅助线SBL1至SBL4基本相同的平面形状。右单元区RC上的辅助线SBL1至SBL4可按照这样的方式排列，它们在第二方向D2上从左单元区LC上的辅助线SBL1至SBL4移位位线间距。
位线BL1至BL4中的每一根可电连接至具有不同长度的辅助线SBL1至SBL4，并且这样可以避免位线BL1至BL4与辅助线SBL1至SBL4之间的连接结构不同。
例如，第一位线BL1可连接至左单元区LC上的第二辅助线SBL2和右单元区RC上的第三辅助线SBL3。第二位线BL2可连接至左单元区LC上的第三辅助线SBL3和右单元区RC上的第四辅助线SBL4。第三位线BL3可连接至左单元区LC上的第四辅助线SBL4和右单元区RC上的第一辅助线SBL1。第四位线BL4可连接至左单元区LC上的第一辅助线SBL1和右单元区RC上的第二辅助线SBL2。
与图10A至图10C不同，如果位线BL1至BL4中的每一根连接至具有相同长度的辅助线，则位线BL1至BL4的电气特征会不同。例如，位线BL1至BL4之一可连接至具有较短长度的第一辅助线SBL1，而位线BL1至BL4中的另一根可连接至具有较长长度的第四辅助线SBL4。在这种情况下，分别连接至第一辅助线SBL1和第四辅助线SBL4的位线之间的电气特征会存在差异。
相比之下，根据一些实施例，位线BL1至BL4可连接至具有不同长度的辅助线SBL1至SBL4，并且这样可以避免与辅助线的连接结构的不同。结果，位线BL1至BL4可具有彼此相似的电气特征。
[示例实施例]
图11A是示出根据本发明构思的示例实施例的半导体存储器装置的平面图。左单元区和右单元区分别示于图11A的上区和下区中。对于将在下面描述的以下附图都是这样设置。
参照图11A，与图2A的半导体存储器装置1a相比，半导体存储器装置2a可具有至少在第一方向D1上/朝着第一方向D1伸展的单元阵列结构。作为一个示例，左单元区LC和右单元区RC中的每一个可包括通过一对选择线切割区133彼此分离的第一串选择线SSL1至第三串选择线SSL3。半导体存储器装置2a可构造为包括重复地布置的多个单元阵列190，它们中的每一个具有十四个沟道(例如，电连接至位线BL1至BL4的十二个竖直沟道150和两个伪沟道150d)。
设置在右单元区RC和左单元区LC上的竖直沟道150和伪沟道150d可排列为相对于伪单元区DC成镜像或对称。相似地，设置在右单元区RC和左单元区LC上的下接触部分152可排列为相对于伪单元区DC成镜像或对称。
上接触部分154可在第二方向D2上排列为彼此间隔开位线间距的约两倍以形成一列。左单元区LC上的上接触部分154可设置为具有与右单元区RC上的上接触部分154的排列相同的排列。在第二方向D2上的位置上，相邻的一对上接触部分154可在第二方向D2上彼此移位位线间距。
例如，设置在位于左单元区LC的右侧处的字线切割区131上的上接触部分154可在第二方向D2上从设置在位于左单元区LC的左侧处的字线切割区131上的上接触部分154移位位线间距。类似地，设置在位于左单元区LC的左侧处的选择线切割区133上的上接触部分154可在第二方向D2上从设置在位于左单元区LC的右侧处的选择线切割区133上的上接触部分154移位位线间距。
更详细地说，位于左单元区LC的左侧的字线切割区131和右侧的选择线切割区133上的上接触部分154可设置在第一位线BL1和第三位线BL3下方。位于右侧的字线切割区131和左侧的选择线切割区133上的上接触部分154可设置在第二位线BL2和第四位线BL4下方。右单元区RC上的上接触部分154也这样设置。
右单元区RC上的辅助线SBL1至SBL4可与左单元区LC上的那些具有基本相同的平面形状。右单元区RC上的辅助线SBL1至SBL4可按照这样的方式排列，它们在第二方向D2上从左单元区LC上的辅助线SBL1至SBL4移位位线间距的约两倍。
与图2A的半导体存储器装置1a不同，在左单元区LC和右单元区RC中的每一个中，第一辅助线SBL1至第四辅助线SBL4可在第一位线BL1和第二位线BL2下方沿着第一方向D1排列。相似地，第一辅助线SBL1至第四辅助线SBL4可在第三位线BL3和第四位线BL4下方沿着第一方向D1排列。
位线BL1至BL4中的每一根可电连接至具有不同长度的辅助线SBL1至SBL4。作为一个示例，第一位线BL1和第四位线BL4中的每一根可连接至左单元区LC上的第一辅助线SBL1和第二辅助线SBL2以及右单元区RC上的第三辅助线SBL3和第四辅助线SBL4。第二位线BL2和第三位线BL3中的每一根可连接至左单元区LC上的第三辅助线SBL3和第四辅助线SBL4以及右单元区RC上的第一辅助线SBL1和第二辅助线SBL2。
与此相似，由于位线BL1至BL4与辅助线SBL1至SBL4之间的连接结构没有不同，因此位线BL1至BL4可具有基本相同的电气特征(例如，负载电容和电阻)。
[示例实施例]
图11B是示出图11A的修改示例的平面图。
参照图11B，与图11A的半导体存储器装置2a相似，半导体存储器装置2b可构造为包括重复地设置的多个单元阵列190，它们中的每一个具有14个沟道。
右单元区RC上的竖直沟道150和伪沟道150d可设置为具有与左单元区LC上的竖直沟道150和伪沟道150d的布置方式基本相同的布置方式。相似地，右单元区RC上的下接触部分152可设置为具有与左单元区LC上的下接触部分152的布置方式基本相同的布置方式。
左单元区LC上的上接触部分154可设置为具有与设置在图11A的左单元区LC上的上接触部分154的布置方式基本相同的布置方式。右单元区RC上的上接触部分154可按照这样的方式排列，它们在第二方向D2上从左单元区LC上的上接触部分154移位位线间距。
例如，位于左单元区LC的左侧的字线切割区131和右侧的选择线切割区133上的上接触部分154可设置在第一位线BL1和第三位线BL3下方。位于右侧的字线切割区131和左侧的选择线切割区133上的上接触部分154可设置在第二位线BL2和第四位线BL4下方。
可替换地，位于右单元区RC的左侧的字线切割区131和右侧的选择线切割区133上的上接触部分154可设置在第二位线BL2和第四位线BL4下方。位于右侧的字线切割区131和左侧的选择线切割区133上的上接触部分154可设置在第一位线BL1和第三位线BL3下方。
设置在右单元区RC和左单元区LC上的辅助线SBL1至SBL4的平面形状可排列为相对于第二方向D2(例如，以/关于在第二方向D2上的轴线)成镜像或对称。
在左单元区LC和右单元区RC中的每一个中，第一辅助线SBL1至第四辅助线SBL4可在第一位线BL1和第二位线BL2下方沿着第一方向D1排列。相似地，第一辅助线SBL1至第四辅助线SBL4可在第三位线BL3和第四位线BL4下方沿着第一方向D1排列。
位线BL1至BL4中的每一根可电连接至具有不同长度的辅助线SBL1至SBL4。作为一个示例，第一位线BL1和第四位线BL4中的每一根可连接至左单元区LC上的第一辅助线SBL1和第二辅助线SBL2以及右单元区RC上的第三辅助线SBL3和第四辅助线SBL4。第二位线BL2和第三位线BL3中的每一根可连接至左单元区LC上的第三辅助线SBL3和第四辅助线SBL4以及右单元区RC上的第一辅助线SBL1和第二辅助线SBL2。
与此相似，由于位线BL1至BL4与辅助线SBL1至SBL4之间的连接结构没有不同，因此位线BL1至BL4可具有基本相同的电气特征(例如，负载电容和电阻)。
[示例实施例]
图12A是示出根据本发明构思的示例实施例的半导体存储器装置的平面图。
参照图12A，与图2A的半导体存储器装置1a相比，半导体存储器装置3a可具有至少在第一方向D1上/朝着第一方向D1伸展的单元阵列结构。作为一个示例，左单元区LC和右单元区RC中的每一个可包括通过三个选择线切割区133彼此分离的第一串选择线SSL1至第四串选择线SSL4。半导体存储器装置3a可构造为包括重复地布置的多个单元阵列190，它们中的每一个具有十九个沟道(例如，电连接至位线BL1至BL4的十六个竖直沟道150和三个伪沟道150d)。
设置在右单元区RC和左单元区LC上的竖直沟道150和伪沟道150d可排列为相对于伪单元区DC成镜像或对称。相似地，设置在右单元区RC和左单元区LC上的下接触部分152可排列为相对于伪单元区DC成镜像或对称。
右单元区RC上的上接触部分154可按照这样的方式排列，它们在第二方向D2上从左单元区LC上的上接触部分154移位位线间距。
例如，设置在左单元区LC的两侧的字线切割区131和左单元区LC的中心的选择线切割区133上的上接触部分154可设置在第一位线BL1和第三位线BL3下方。设置在邻近于字线切割区131的左右选择线切割区133上的上接触部分154可设置在第二位线BL2和第四位线BL4下方。
可替换地，设置在位于右单元区RC的两侧的字线切割区131和右单元区RC的中心的选择线切割区133上的上接触部分154可设置在第二位线BL2和第四位线BL4下方。设置在邻近于字线切割区131的左右选择线切割区133上的上接触部分154可设置在第一位线BL1和第三位线BL3下方。
设置在右单元区RC和左单元区LC上的辅助线SBL1至SBL4的平面形状可排列为相对于第二方向D2成镜像或对称。
位线BL1至BL4中的每一根可电连接至具有不同长度的辅助线SBL1至SBL4。作为一个示例，第一位线BL1可连接至左单元区LC上的第二辅助线SBL2和第一辅助线SBL1以及右单元区RC上的第三辅助线SBL3。第二位线BL2可连接至左单元区LC上的第三辅助线SBL3以及右单元区RC上的第二辅助线SBL2和第一辅助线SBL1。第三位线BL3可连接至左单元区LC上的第四辅助线SBL4和第三辅助线SBL3以及右单元区RC上的第一辅助线SBL1。第四位线BL4可连接至左单元区LC上的第一辅助线SBL1以及右单元区RC上的第四辅助线SBL4和第三辅助线SBL3。
第一位线BL1和第二位线BL2可具有基本相同的连接结构，第三位线BL3和第四位线BL4可具有基本相同的连接结构。另外，连接至第一位线BL1的第一辅助线SBL1至第三辅助线SBL3的总长(例如，5+6＝11)可与连接至第四位线BL4的第一辅助线SBL1、第三辅助线SBL3和第四辅助线SBL4的总长(例如，2+11＝13)基本相同或相似。连接至第二位线BL2的第一辅助线SBL1至第三辅助线SLB3的总长(例如，5+6＝11)可与连接至与第二位线BL2相邻的第三位线BL3的第一辅助线SBL1、第三辅助线SBL3和第四辅助线SBL4的总长(例如，2+11＝13)基本相同或相似。在其中的情况下，如上所述，位线BL1至BL4设置为具有基本相同的连接结构，并且辅助线SBL1至SBL4设置为具有基本相同的长度，因此位线BL1至BL4可具有基本相同的电气特征。
[示例实施例]
图12B是示出图12A的修改示例的平面图。
参照图12B，半导体存储器装置3b可构造为包括重复地布置的多个单元阵列190，它们中的每一个具有19个沟道(例如，十六个竖直沟道150和三个伪沟道150d)，并且在此方面，半导体存储器装置3b可与图12A的半导体存储器装置3a相似或相同。
右单元区RC上的竖直沟道150和伪沟道150d可设置为具有与左单元区LC上的竖直沟道150和伪沟道150d的布置方式基本相同的布置方式。相似地，右单元区RC上的下接触部分152可设置为具有与左单元区LC上的下接触部分152的布置方式基本相同的布置方式。对于上接触部分154也可这样设置。
位线BL1至BL4中的每一根可电连接至具有不同长度的辅助线SBL1至SBL4。作为一个示例，第一位线BL1可连接至左单元区LC上的第二辅助线SBL2和第一辅助线SBL1以及右单元区RC上的第三辅助线SBL3和第四辅助线SBL4。第二位线BL2可连接至左单元区LC上的第三辅助线SBL3以及右单元区RC上的第一辅助线SBL1。第三位线BL3可连接至左单元区LC上的第四辅助线SBL4和第三辅助线SBL3以及右单元区RC上的第二辅助线SBL2和第一辅助线SBL1。第四位线BL4可连接至左单元区LC上的第一辅助线SBL1以及右单元区RC上的第三辅助线SBL3。
第一位线BL1可具有与第三位线BL3的连接结构基本相同的连接结构，第二位线BL2可具有与第四位线BL4的连接结构基本相同的连接结构。另外，连接至第一位线BL1的第一辅助线SBL1至第四辅助线SBL4的总长(例如，5+11＝16)可与连接至与第一位线BL1相邻的第四位线BL4的第一辅助线SBL1和第三辅助线SLB3的总长(例如，2+6＝8)不同。连接至第二位线BL2的第一辅助线SBL1和第三辅助线SBL3的总长(例如，6+2＝8)可与连接至与第二位线BL2相邻的第三位线BL3的第一辅助线SBL1至第四辅助线SBL4的总长(例如，11+6＝15)不同。然而，如先前参照图10A至图10C的描述，当与位线连接至长度基本相同的辅助线的情况相比时，根据一些实施例的位线BL1至BL4可具有相对优秀的电气特征。
[示例实施例]
图13A是示出根据本发明构思的示例实施例的半导体存储器装置的平面图。
参照图13A，与图2A的半导体存储器装置1a相比，半导体存储器装置4a可具有至少在第一方向D1上/朝着第一方向D1伸展的单元阵列结构。作为一个示例，左单元区LC和右单元区RC中的每一个可包括通过四个选择线切割区133彼此分离的第一串选择线SSL1至第五串选择线SSL5。半导体存储器装置4a可构造为包括重复地布置的多个单元阵列190，它们中的每一个具有二十四个沟道(例如，电连接至位线BL1至BL4的二十个竖直沟道150和四个伪沟道150d)。
设置在右单元区RC和左单元区LC上的竖直沟道150和伪沟道150d可排列为相对于伪单元区DC成镜像或对称。相似地，设置在右单元区RC和左单元区LC上的下接触部分152可排列为相对于伪单元区DC成镜像或对称。
右单元区RC上的上接触部分154可设置为具有与左单元区LC上的上接触部分154的布置方式基本相同的布置方式。例如，上接触部分154可具有与图11A的半导体存储器装置2a的上接触部分154的布置方式基本相同的布置方式。
左单元区LC上的辅助线SBL1至SBL4可具有与右单元区RC上的辅助线SBL1至SBL4的平面形状基本相同的平面形状。
位线BL1至BL4中的每一根可电连接至具有不同长度的辅助线SBL1至SBL4。作为一个示例，第一位线BL1和第四位线BL4中的每一根可连接至左单元区LC上的第一辅助线SBL1和第二辅助线SBL2以及右单元区RC上的第三辅助线SBL3和第四辅助线SBL4。第二位线BL2和第三位线BL3可连接至左单元区LC上的第三辅助线SBL3和第四辅助线SBL4以及右单元区RC上的第一辅助线SBL1和第二辅助线SBL2。像这样，由于位线BL1至BL4与辅助线SBL1至SBL4之间的连接结构没有不同，因此位线BL1至BL4可具有基本相同的电气特征(例如，负载电容电阻)。
[示例实施例]
图13B是示出图13A的修改示例的平面图。
参照图13B，与图13A的半导体存储器装置4a相似，半导体存储器装置4b可构造为包括重复地设置的多个单元阵列190，它们中的每一个具有24个沟道。
右单元区RC上的竖直沟道150和伪沟道150d可设置为具有与左单元区LC上的竖直沟道150和伪沟道150d的布置方式基本相同的布置方式。相似地，右单元区RC上的下接触部分152可设置为具有与左单元区LC上的下接触部分152的布置方式基本相同的布置方式。设置在右单元区RC和左单元区LC上的上接触部分154可排列为相对于伪单元区DC成镜像或对称。
设置在右单元区RC和左单元区LC上的辅助线SBL1至SBL4的平面形状可排列为相对于第二方向D2成镜像或对称。
位线BL1至BL4中的每一根可电连接至具有不同长度的辅助线SBL1至SBL4。作为一个示例，第一位线BL1和第四位线BL4中的每一根可连接至左单元区LC上的第一辅助线SBL1和第二辅助线SBL2以及右单元区RC上的第三辅助线SBL3和第四辅助线SBL4。第二位线BL2和第三位线BL3可连接至左单元区LC上的第三辅助线SBL3和第四辅助线SBL4以及右单元区RC上的第一辅助线SBL1和第二辅助线SBL2。由于位线BL1至BL4与辅助线SBL1至SBL4之间的连接结构没有不同，因此位线BL1至BL4可具有基本相同的电气特征(例如，负载电容和电阻)。
[应用]
图14A是示出包括根据本发明构思的示例实施例的半导体存储器装置的存储卡的示例的框图。图14B是示出包括根据本发明构思的示例实施例的半导体存储器装置的信息处理系统的示例的框图。
参照图14A，存储卡1200可包括存储器装置1210，其可为或者包括根据本发明构思的示例实施例的半导体存储器装置中的至少一个。作为一个示例，存储卡1200可包括控制主机1230与存储器装置1210之间的一般数据交换的存储器控制器1220。静态随机存取存储器(SRAM)1221可用作处理单元(例如，CPU 1222)的操作存储器。主机接口(I/F)1223可包括连接至存储卡1200的主机1230的数据交换协议。纠错码块(例如，ECC 1224)可检测和校正包括在从存储器装置1210读出的数据中的错误。存储器接口(I/F)1225可与存储器装置1210连接。处理单元1222可针对存储器控制器1220的数据交换执行一般控制操作。
参照图14B，信息处理系统1300可包括存储器系统1310，其可为或者包括根据本发明构思的示例实施例的半导体存储器装置中的至少一个。例如，信息处理系统1300可为或者包括移动装置和/或台式计算机。信息处理系统1300还可包括可通过系统总线1360电连接至存储器系统1310的调制解调器1320、中央处理单元(CPU)1330、随机存取存储器(RAM)1340和用户接口1350。存储器系统1310可包括存储器装置1311和存储器控制器1312，在一些实施例中，存储器系统1310可与参照图14A描述的存储卡1200基本相同地构造。
可将通过中央处理单元1330处理和/或从外部(例如，系统1300外部的装置/组件)输入的数据存储在存储器系统1310中。信息处理系统1300可构造为用作存储卡、固态盘(SSD)、相机图像传感器、应用芯片组等之一。作为一个示例，存储器系统1310可用作固态盘(SSD)的一部分，并且在这种情况下，信息处理系统1300可以在存储器系统1310中稳定并可靠地存储大量数据。
根据本发明构思的示例实施例，因为连接至位线中的每一根的不同辅助线具有至少两个长度，所以可避免或者减小位线的电气特征(例如，负载电容或电阻)的变化。因此，半导体存储器装置可具有改进的电气特征。
应该认为上述主题内容是示出性而非限制性的，并且权利要求旨在覆盖落入真实的精神和范围内的所有这样的修改、改进和其它实施例。因此，在法律允许的最大程度上，保护范围通过对权利要求及其等同物的最宽允许解释来确定，而不应由以上具体实施方式局限或者限制。

Claims (25)

1.一种半导体装置，包括：
交替的栅极和绝缘层的堆叠件；
堆叠件中的竖直沟道；
与竖直沟道间隔开的伪单元区；
与堆叠件重叠的第一辅助位线至第四辅助位线，其中第一辅助位线电连接至竖直沟道；
第一位线，其与第一辅助位线和第二辅助位线重叠并且电连接至第一辅助位线和第二辅助位线，其中第一辅助位线的第一长度比第二辅助位线的第二长度更长或者更短；以及
第二位线，其与第三辅助位线和第四辅助位线重叠并且电连接至第三辅助位线和第四辅助位线，其中第三辅助位线的第三长度比第四辅助位线的第四长度更长或者更短，
其中，第一位线和第二位线以及第一辅助位线至第四辅助位线位于第一单元区和第二单元区中，并且
其中，伪单元区位于其中具有第一位线和第二位线以及第一辅助位线至第四辅助位线的第一单元区与第二单元区之间。
2.根据权利要求1所述的半导体装置，还包括：
第三位线，其与第一辅助位线和第二辅助位线重叠并且电连接至第一辅助位线和第二辅助位线；以及
第四位线，其与第三辅助位线和第四辅助位线重叠并且电连接至第三辅助位线和第四辅助位线。
3.根据权利要求1所述的半导体装置，其中，第一辅助位线的第一长度和第二辅助位线的第二长度的第一总和等于或实质上等于第三辅助位线的第三长度和第四辅助位线的第四长度的第二总和。
4.根据权利要求1所述的半导体装置，其中：
所述半导体装置还包括堆叠件中的第一字线切割区至第四字线切割区；
第一单元区包括当在平面图中看时位于第一字线切割区与第二字线切割区之间的第一多列单元串；
第二单元区包括当在平面图中看时位于第三字线切割区与第四字线切割区之间的第二多列单元串；
第二字线切割区和第三字线切割区将第一单元区与第二单元区分离；并且
伪单元区位于将第一单元区与第二单元区分离的第二字线切割区与第三字线切割区之间。
5.根据权利要求1所述的半导体装置，其中，在平面图中，由与堆叠件的第一单元区重叠的第一辅助位线至第四辅助位线限定的第一形状与由与堆叠件的第二单元区重叠的第一辅助位线至第四辅助位线限定的第二形状对称。
6.根据权利要求1所述的半导体装置，其中，在平面图中，由与堆叠件的第一单元区重叠的第一辅助位线至第四辅助位线限定的第一形状是由与堆叠件的第二单元区重叠的第一辅助位线至第四辅助位线限定的第二形状的镜像。
7.根据权利要求1所述的半导体装置，其中，在第一单元区和第二单元区中的每一个中，将最上面的一个栅极分为第一串选择线和第二串选择线。
8.根据权利要求7所述的半导体装置，其中，在第一单元区和第二单元区中的每一个中，将最上面的一个栅极分为三根或更多根串选择线。
9.根据权利要求1所述的半导体装置，其中，第二辅助位线的第二长度比第一辅助位线的第一长度长至少50％。
10.一种半导体装置，包括：
交替的栅极和绝缘层的堆叠件；
堆叠件中的多个竖直沟道；
与所述多个竖直沟道间隔开的伪单元区；
第一多根非均匀长度的辅助位线和第二多根非均匀长度的辅助位线，其中，所述非均匀长度的辅助位线中的每一根电连接至所述多个竖直沟道中的对应的一个；以及
第一位线和第二位线，它们分别电连接至第一多根非均匀长度的辅助位线和第二多根非均匀长度的辅助位线，
其中，第一位线和第二位线以及第一多根非均匀长度的辅助位线和第二多根非均匀长度的辅助位线位于第一单元区和第二单元区中，并且
其中，伪单元区位于其中具有第一位线和第二位线以及第一多根非均匀长度的辅助位线和第二多根非均匀长度的辅助位线的第一单元区与第二单元区之间。
11.根据权利要求10所述的半导体装置，其中，第一多根非均匀长度的辅助位线的第一总长等于或实质上等于第二多根非均匀长度的辅助位线的第二总长。
12.根据权利要求10所述的半导体装置，其中，第一多根非均匀长度的辅助位线包括具有第一长度的第一辅助位线和具有第二长度的第二辅助位线，第二辅助位线的第二长度比第一辅助位线的第一长度长至少50％。
13.根据权利要求10所述的半导体装置，其中，当在平面图中看时，所述多个竖直沟道呈z字形图案。
14.一种半导体装置，包括：
交替的栅极和绝缘层的堆叠件；
堆叠件中的第一字线切割区至第四字线切割区，其中第一字线切割区和第二字线切割区将第一单元区限定在它们之间，其中第三字线切割区和第四字线切割区将第二单元区限定在它们之间，并且其中第二字线切割区和第三字线切割区将第一单元区与第二单元区分离；
伪单元区，其位于将第一单元区与第二单元区分离的第二字线切割区与第三字线切割区之间；
多根位线，其从第一单元区延伸至第二单元区；以及
多根辅助位线，其将所述多根位线电连接至第一单元区和第二单元区，其中所述多根位线中的每一根电连接至所述多根辅助位线中的具有不同的对应长度的不同的一根。
15.根据权利要求14所述的半导体装置，其中：
第一单元区包括堆叠件中的竖直沟道；
所述多根辅助位线包括与堆叠件重叠的第一辅助位线至第四辅助位线，其中第一辅助位线电连接至竖直沟道；
所述多根位线包括第一位线和第二位线；
第一位线与第一辅助位线和第二辅助位线重叠并且电连接至第一辅助位线和第二辅助位线；
第一辅助位线的第一长度比第二辅助位线的第二长度更短；
第二位线与第三辅助位线和第四辅助位线重叠并且电连接至第三辅助位线和第四辅助位线；并且
第三辅助位线的第三长度比第四辅助位线的第四长度更短。
16.根据权利要求15所述的半导体装置，其中，第二辅助位线的第二长度比第一辅助位线的第一长度长至少50％。
17.根据权利要求15所述的半导体装置，其中，所述多根位线还包括：
第三位线，其与第一辅助位线和第二辅助位线重叠并且电连接至第一辅助位线和第二辅助位线；以及
第四位线，其与第三辅助位线和第四辅助位线重叠并且电连接至第三辅助位线和第四辅助位线。
18.根据权利要求15所述的半导体装置，其中，第一辅助位线的第一长度和第二辅助位线的第二长度的第一总和等于或实质上等于第三辅助位线的第三长度和第四辅助位线的第四长度的第二总和。
19.根据权利要求18所述的半导体装置，其中，所述多根位线还包括：
第三位线，其与第一辅助位线和第二辅助位线重叠并且电连接至第一辅助位线和第二辅助位线；以及
第四位线，其与第三辅助位线和第四辅助位线重叠并且电连接至第三辅助位线和第四辅助位线。
20.根据权利要求15所述的半导体装置，其中，在平面图中，由与堆叠件的第一单元区重叠的第一辅助位线至第四辅助位线限定的第一形状与由与堆叠件的第二单元区重叠的第一辅助位线至第四辅助位线限定的第二形状对称。
21.根据权利要求14所述的半导体装置，其中：
第一单元区包括当在平面图中看时位于第一字线切割区与第二字线切割区之间的第一多列单元串；
第二单元区包括当在平面图中看时位于第三字线切割区与第四字线切割区之间的第二多列单元串；并且
第一多列单元串包括当在平面图中看时呈z字形图案的对应沟道。
22.根据权利要求14所述的半导体装置，其中：
第一单元区包括当在平面图中看时位于第一字线切割区与第二字线切割区之间的第一多列单元串；
第二单元区包括当在平面图中看时位于第三字线切割区与第四字线切割区之间的第二多列单元串；并且
第一多列单元串包括至少四列单元串。
23.根据权利要求14所述的半导体装置，其中：
第一单元区包括在第一字线切割区与第二字线切割区之间的第一选择线切割区；并且
第二单元区包括在第三字线切割区与第四字线切割区之间的第二选择线切割区。
24.根据权利要求14所述的半导体装置，其中，伪单元区包括位于将第一单元区与第二单元区分离的第二字线切割区和第三字线切割区之间的多个伪单元区之一。
25.一种形成半导体装置的方法，该方法包括步骤：
在交替的绝缘层和牺牲层的堆叠件的第一区中形成沟道孔，其中伪区位于第一区与第二区之间；
在沟道孔中形成竖直沟道；
从堆叠件去除牺牲层，以形成邻近于竖直沟道的凹槽；
在所述凹槽中形成栅极；
形成与堆叠件重叠的第一辅助位线至第四辅助位线，其中第一辅助位线电连接至竖直沟道；
形成与第一辅助位线和第二辅助位线重叠并且电连接至第一辅助位线和第二辅助位线的第一位线，其中第一辅助位线的第一长度比第二辅助位线的第二长度更长或者更短；以及
形成与第三辅助位线和第四辅助位线重叠并且电连接至第三辅助位线和第四辅助位线的第二位线，其中第三辅助位线的第三长度比第四辅助位线的第四长度更长或者更短，并且
其中，其间具有伪区的第一区和第二区包括第一位线和第二位线以及第一辅助位线至第四辅助位线。
CN201610341096.7A 2015-05-20 2016-05-20 包括辅助位线的半导体装置 Active CN106169476B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR1020150070648A KR102393976B1 (ko) 2015-05-20 2015-05-20 반도체 메모리 소자
KR10-2015-0070648 2015-05-20
US14/969,843 US9773546B2 (en) 2015-05-20 2015-12-15 Semiconductor devices including auxiliary bit lines
US14/969,843 2015-12-15

Publications (2)

Publication Number Publication Date
CN106169476A true CN106169476A (zh) 2016-11-30
CN106169476B CN106169476B (zh) 2020-11-10

Family

ID=57324536

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610341096.7A Active CN106169476B (zh) 2015-05-20 2016-05-20 包括辅助位线的半导体装置

Country Status (4)

Country Link
US (3) US9773546B2 (zh)
JP (1) JP6829552B2 (zh)
KR (1) KR102393976B1 (zh)
CN (1) CN106169476B (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108573979A (zh) * 2017-03-07 2018-09-25 三星电子株式会社 半导体器件
CN108630697A (zh) * 2017-03-21 2018-10-09 爱思开海力士有限公司 半导体器件及其制造方法
CN109309097A (zh) * 2017-07-27 2019-02-05 三星电子株式会社 垂直型存储器装置及其制造方法
CN109496356A (zh) * 2018-10-11 2019-03-19 长江存储科技有限责任公司 垂直存储器件
CN109659306A (zh) * 2017-10-11 2019-04-19 三星电子株式会社 竖直存储器装置和制造竖直存储器装置的方法
CN110534520A (zh) * 2018-05-23 2019-12-03 爱思开海力士有限公司 半导体器件及其制造方法
CN111403416A (zh) * 2019-03-01 2020-07-10 长江存储科技有限责任公司 具有增大数量的位线的架构的三维存储设备
CN111755451A (zh) * 2019-03-26 2020-10-09 爱思开海力士有限公司 半导体存储器装置及其制造方法

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102393976B1 (ko) * 2015-05-20 2022-05-04 삼성전자주식회사 반도체 메모리 소자
US10014316B2 (en) * 2016-10-18 2018-07-03 Sandisk Technologies Llc Three-dimensional memory device with leakage reducing support pillar structures and method of making thereof
CN106910746B (zh) * 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法
KR102344862B1 (ko) * 2017-05-17 2021-12-29 삼성전자주식회사 수직형 반도체 소자
KR20200014801A (ko) 2017-06-02 2020-02-11 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 전자 부품, 및 전자 기기
US10600469B2 (en) 2017-06-26 2020-03-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
KR102389928B1 (ko) 2017-06-27 2022-04-25 삼성전자주식회사 3차원 반도체 메모리 장치
US11133336B2 (en) 2017-06-27 2021-09-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of semiconductor device
WO2019008483A1 (ja) 2017-07-06 2019-01-10 株式会社半導体エネルギー研究所 半導体装置及び半導体装置の駆動方法
US10665604B2 (en) 2017-07-21 2020-05-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, semiconductor wafer, memory device, and electronic device
JP2019212691A (ja) * 2018-05-31 2019-12-12 東芝メモリ株式会社 半導体メモリ
KR102465965B1 (ko) 2018-11-13 2022-11-10 삼성전자주식회사 전기적 특성이 향상된 수직형 메모리 장치 및 이의 동작 방법
US10964397B2 (en) 2018-11-13 2021-03-30 Samsung Electronics Co., Ltd. Vertical memory device having improved electrical characteristics and method of operating the same
US11367681B2 (en) * 2019-01-24 2022-06-21 Micron Technology, Inc. Slit oxide and via formation techniques
WO2020179006A1 (ja) 2019-03-06 2020-09-10 キオクシア株式会社 不揮発性半導体記憶装置及びその製造方法
JP2020150199A (ja) * 2019-03-15 2020-09-17 キオクシア株式会社 半導体記憶装置
KR102633484B1 (ko) * 2019-07-10 2024-02-05 삼성전자주식회사 더미 패턴들을 갖는 반도체 소자들
JP2021136279A (ja) * 2020-02-25 2021-09-13 キオクシア株式会社 半導体記憶装置
KR20210144096A (ko) * 2020-05-21 2021-11-30 삼성전자주식회사 수직형 메모리 장치

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08293588A (ja) * 1995-04-25 1996-11-05 Sony Corp 半導体メモリ装置
CN101189716A (zh) * 2005-05-30 2008-05-28 斯班逊有限公司 半导体器件及其制造方法
CN101390168A (zh) * 2006-02-23 2009-03-18 美光科技公司 位线耦合
CN102110690A (zh) * 2009-11-17 2011-06-29 三星电子株式会社 三维半导体存储装置
US20150054058A1 (en) * 2012-10-05 2015-02-26 Kwang Soo SEOL Memory device
US9023701B1 (en) * 2013-12-31 2015-05-05 Macronix International Co., Ltd. Three-dimensional memory and method of forming the same

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS469722Y1 (zh) 1967-03-11 1971-04-06
JPS5118253A (ja) 1974-08-06 1976-02-13 Osaka Tetsuen Kikai Kk Kokanseikeiyopuresusochi
US5966315A (en) 1997-09-30 1999-10-12 Siemens Aktiengesellschaft Semiconductor memory having hierarchical bit line architecture with non-uniform local bit lines
US5917744A (en) 1997-12-18 1999-06-29 Siemens Aktiengesellschaft Semiconductor memory having hierarchical bit line architecture with interleaved master bitlines
WO2001057875A1 (fr) 2000-02-04 2001-08-09 Hitachi, Ltd. Dispositif semi-conducteur
US6479851B1 (en) 2000-05-16 2002-11-12 Hynix Semiconductor, Inc. Memory device with divided bit-line architecture
KR20030050959A (ko) 2001-12-20 2003-06-25 주식회사 하이닉스반도체 균일한 셀 특성을 갖는 강유전체 메모리 소자
JP4892215B2 (ja) 2005-09-28 2012-03-07 富士通セミコンダクター株式会社 半導体記憶装置
JP4609722B2 (ja) 2005-12-09 2011-01-12 セイコーエプソン株式会社 強誘電体記憶装置および電子機器
JP2008004889A (ja) 2006-06-26 2008-01-10 Samsung Electronics Co Ltd 半導体記憶装置
KR100875059B1 (ko) 2006-07-05 2008-12-19 주식회사 하이닉스반도체 반도체 소자의 비트라인 및 그의 제조방법
JP2008227171A (ja) 2007-03-13 2008-09-25 Toshiba Corp 不揮発性半導体メモリ
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
JP5305980B2 (ja) 2009-02-25 2013-10-02 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP2011040706A (ja) * 2009-07-15 2011-02-24 Toshiba Corp 不揮発性半導体記憶装置
KR20110015337A (ko) 2009-08-07 2011-02-15 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 제조 방법
JP2012038865A (ja) 2010-08-05 2012-02-23 Toshiba Corp 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
KR101742790B1 (ko) * 2010-11-16 2017-06-01 삼성전자주식회사 비휘발성 메모리 장치, 그것의 소거 방법, 그리고 그것을 포함하는 메모리 시스템
JP2012174872A (ja) 2011-02-21 2012-09-10 Toshiba Corp 半導体記憶装置
JP5767495B2 (ja) 2011-03-29 2015-08-19 パナソニック株式会社 可変インダクタ及びこれを用いた半導体装置
JP5814867B2 (ja) * 2012-06-27 2015-11-17 株式会社東芝 半導体記憶装置
KR102031187B1 (ko) * 2012-10-05 2019-10-14 삼성전자주식회사 수직형 메모리 장치
KR101997153B1 (ko) 2013-04-01 2019-07-05 삼성전자주식회사 밸런싱 커패시터를 갖는 반도체 소자 및 그 형성 방법
US9183940B2 (en) 2013-05-21 2015-11-10 Aplus Flash Technology, Inc. Low disturbance, power-consumption, and latency in NAND read and program-verify operations
KR102078597B1 (ko) 2013-06-27 2020-04-08 삼성전자주식회사 반도체 장치
CN104659207B (zh) * 2013-11-19 2019-04-26 三星电子株式会社 存储装置
KR102393976B1 (ko) * 2015-05-20 2022-05-04 삼성전자주식회사 반도체 메모리 소자

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08293588A (ja) * 1995-04-25 1996-11-05 Sony Corp 半導体メモリ装置
CN101189716A (zh) * 2005-05-30 2008-05-28 斯班逊有限公司 半导体器件及其制造方法
CN101390168A (zh) * 2006-02-23 2009-03-18 美光科技公司 位线耦合
CN102110690A (zh) * 2009-11-17 2011-06-29 三星电子株式会社 三维半导体存储装置
US20150054058A1 (en) * 2012-10-05 2015-02-26 Kwang Soo SEOL Memory device
US9023701B1 (en) * 2013-12-31 2015-05-05 Macronix International Co., Ltd. Three-dimensional memory and method of forming the same

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108573979B (zh) * 2017-03-07 2023-06-30 三星电子株式会社 半导体器件
CN108573979A (zh) * 2017-03-07 2018-09-25 三星电子株式会社 半导体器件
CN108630697A (zh) * 2017-03-21 2018-10-09 爱思开海力士有限公司 半导体器件及其制造方法
CN109309097A (zh) * 2017-07-27 2019-02-05 三星电子株式会社 垂直型存储器装置及其制造方法
CN109309097B (zh) * 2017-07-27 2023-09-08 三星电子株式会社 垂直型存储器装置及其制造方法
CN109659306A (zh) * 2017-10-11 2019-04-19 三星电子株式会社 竖直存储器装置和制造竖直存储器装置的方法
CN110534520A (zh) * 2018-05-23 2019-12-03 爱思开海力士有限公司 半导体器件及其制造方法
CN110534520B (zh) * 2018-05-23 2024-04-09 爱思开海力士有限公司 半导体器件及其制造方法
CN109496356A (zh) * 2018-10-11 2019-03-19 长江存储科技有限责任公司 垂直存储器件
CN113675206B (zh) * 2018-10-11 2024-05-17 长江存储科技有限责任公司 垂直存储器件
CN113675206A (zh) * 2018-10-11 2021-11-19 长江存储科技有限责任公司 垂直存储器件
US10879263B2 (en) 2019-03-01 2020-12-29 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with architecture of increased number of bit lines
US11502099B2 (en) 2019-03-01 2022-11-15 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices with architecture of increased number of bit lines
CN111403416A (zh) * 2019-03-01 2020-07-10 长江存储科技有限责任公司 具有增大数量的位线的架构的三维存储设备
US11706926B2 (en) 2019-03-26 2023-07-18 SK Hynix Inc. Method of manufacturing a semiconductor memory device
CN111755451A (zh) * 2019-03-26 2020-10-09 爱思开海力士有限公司 半导体存储器装置及其制造方法
CN111755451B (zh) * 2019-03-26 2024-05-24 爱思开海力士有限公司 半导体存储器装置及其制造方法

Also Published As

Publication number Publication date
JP6829552B2 (ja) 2021-02-10
US9773546B2 (en) 2017-09-26
CN106169476B (zh) 2020-11-10
US10276237B2 (en) 2019-04-30
KR20160137750A (ko) 2016-12-01
US20170345494A1 (en) 2017-11-30
US20160343434A1 (en) 2016-11-24
JP2016219811A (ja) 2016-12-22
US10878901B2 (en) 2020-12-29
US20190228824A1 (en) 2019-07-25
KR102393976B1 (ko) 2022-05-04

Similar Documents

Publication Publication Date Title
CN106169476A (zh) 包括辅助位线的半导体装置
US11563030B2 (en) Semiconductor memory device and manufacturing method thereof
KR101719374B1 (ko) 개선된 ｓｓｌ 및 ｂｌ 콘트래스트 레이아웃을 구비한 3ｄ 메모리 어레이
CN110571221A (zh) 使用至少两个掩模的阶梯形成
CN103915441B (zh) 一种存储装置及其制造方法
CN118038922A (zh) 三维半导体存储器装置
CN110767657B (zh) 半导体装置及半导体装置的制造方法
CN102194821A (zh) 具有改良串行选择线和位线接触布局的三维存储阵列
CN111564449B (zh) 存储器元件及其制作方法
KR20110002261A (ko) 더미를 포함하는 반도체 소자
CN112582421A (zh) 垂直非易失性存储器件
CN113809088A (zh) 三维半导体存储器装置
CN109801915B (zh) 半导体器件及其制造方法
KR101642929B1 (ko) 비휘발성 메모리 장치
US11581297B2 (en) Memory devices having cell over periphery structure, memory packages including the same, and methods of manufacturing the same
CN114551401A (zh) 三维存储器装置及其制造方法
CN103094201B (zh) 存储器装置及其制造方法
US11973025B2 (en) Three-dimensional semiconductor memory devices
US20150091076A1 (en) Isolation formation first process simplification
US20240064986A1 (en) Memory device
CN114784011A (zh) 三维存储器及其制作方法以及存储器系统
JP2024019886A (ja) メモリデバイス
CN117098398A (zh) 半导体存储器装置和制造半导体存储器装置的方法
KR20230135984A (ko) 선택 라인들을 포함하는 메모리 장치
JP2023132769A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant