CN102194821A - 具有改良串行选择线和位线接触布局的三维存储阵列 - Google Patents

Abstract

本发明公开了具有改良串行选择线和位线接触布局的三维存储装置，包含多个长条半导体材料所形成的山脊状叠层且由绝缘层分隔，安排成位线而通过译码电路与感测放大器耦接。长条半导体材料具有侧表面于山脊状叠层的侧面。多条导线安排成字线且与列译码器耦接，正交延伸于于该多个山脊状叠层之上，且与该多个叠层顺形。存储元件位于多层阵列的交会区域，其介于该长条半导体材料侧表面与该多条导线之间。这些存储元件是可编程的，类似反熔丝或是电荷捕捉结构。在某些实施例中，具有阶梯状结构于长条半导体材料的终端。在某些实施例中，包含串行选择线内联机于与长条半导体材料平行的金属层中，且更包含串行选择线内联机于与字线平行的更高金属层中。

Description

具有改良串行选择线和位线接触布局的三维存储阵列

技术领域

本发明是关于高密度存储装置，特别是关于具有多层平面存储单元的存储装置以提供三维阵列。

背景技术

当集成电路中的装置的临界尺寸缩减至通常存储单元技术的极限时，设计者则转而寻求存储单元的多重叠层平面技术以达成更高的储存密度，以及每一个位较低的成本。举例而言，薄膜晶体管技术已经应用在电荷捕捉存储器之中，可参阅如赖等人的论文″A multi-Layer Stackable Thin-FilmTransistor(TFT)NAND-Type Flash Memory″，IEEE Int′l Electron DeviceMeeting，2006年12月11～13日；及Jung等人的论文″ Three DimensionallyStack NAND Flash Memory Technology Using Stacking Single Crystal SiLayers on ILD

此外，交会点阵列技术也已经应用在反熔丝存储器之中，可参阅如Johnson等人的论文″512-Mb PROM with a Three Dimensional Array ofDiode/Anti-fuse Memory Cells″，IEEE J.of Solid-state Circuits，vol.38，no.11，2003年11月。在Johnson等人所描述的设计中，多层字线及位线被使用，其具有存储元件于交会点。此存储元件包含p+多晶硅阳极与字线连接，及n+多晶硅阴极与位线连接，而阴极与阳极之间由反熔丝材料分隔。

在由赖、Jung、等人所描述的工艺中，每一个存储层使用多道关键光刻步骤。因此，制造此装置所需的关键光刻步骤的数目会是其所使用存储层数目的倍数。因此，虽然可以通过使用三维阵列达到较高的密度，然而较高的制造成本也限制了此技术的使用范围。

另一种使用垂直与非门存储单元结构于电荷捕捉存储器中的技术也已经在Tanaka等人的论文″Bit Cost Scaleable Technology with Punch andPlug Process for Ultra High Density Flash Memory″，2007 Symposium onVLSI Technology Digest of Technical Papers，pp.14～15，2007年6月12～14日，有所描述。于Tanaka等人描述的结构中，包括多栅极场效晶体管结构，其具有类似与非门操作的垂直通道，使用硅氧氮氧硅(SONOS)型态电荷捕捉存储单元结构，以在每一个栅极/垂直通道接口处产生储存位置。此存储结构是基于安排作为垂直通道的柱状半导体材料而构成多栅极存储单元，具有一较低的选择栅极靠近衬底，及一较高的选择栅极于其上方。多个水平控制栅极是使用与柱状物相交的平面电极层而形成。作为水平控制栅极的平面电极层并不需要关键光刻，而因此节省成本。然而对每一个垂直存储单元而言仍是需要许多关键光刻步骤。此外，此方法的多层结构中控制栅极的数目仍是有所限制，其是由例如是垂直通道导电性、所使用的编程及擦除操作等因素来决定。

具有此三维阵列，存储单元和互联机可以利用高密度方式叠层。

因此需要提供一种低制造成本的三维集成电路存储器结构，包括可靠、非常小存储元件及占用小面积的内联机和接触。

发明内容

此处所描述技术为一种三维存储装置，具有集成电路衬底；多个长条半导体材料叠层；多条导线；以及存储元件。

此多个长条半导体材料叠层具有山脊状且包括至少两个长条半导体材料由绝缘层分隔而成为多个平面位置中的不同平面位置。此多个长条半导体材料叠层分享该多个平面位置中的相同平面位置的长条半导体材料通过阶梯状结构连接至多个位线接触中的一个相同位线接触，如此该阶梯状结构中的阶梯位于长条半导体材料的端点处。在许多不同的实施例中，如此的位置可以节省芯片面积，而不会像在长条半导体材料的端点之外连接不同层中的位线一般。

此多条导线安排成正交于该多个叠层之上，且与该多个叠层顺形，如此于该长条半导体材料的表面与该多条导线交会点建立一三维阵列的交会区域。

此存储元件于该交会区域，其经由该长条半导体材料与该多条导线建立可存取的该三维阵列的存储单元。

本发明也揭露一种三维存储装置，具有集成电路衬底；多个长条半导体材料叠层；许多多条导线；存储元件；以及多个导电顺形结构。

该多个叠层具有山脊状且包括至少两个长条半导体材料由绝缘层分隔而成为多个平面位置中的不同平面位置。分享该多个平面位置中的相同平面位置的长条半导体材料是互连的。

许多多条导线包括第一、第二及第三多条导线。

第一多条导线安排成正交于该多个叠层之上，且与该多个叠层顺形，如此于该长条半导体材料的表面与该多条导线交会点建立一三维阵列的交会区域。

此存储元件于该交会区域，其经由该长条半导体材料与该多条导线建立可存取的该三维阵列的存储单元。

每一个导电顺形结构于该多个叠层中的一不同叠层之上。在某些实施例中，串行选择线经由第二多条导线及第三多条导线与该多个导电顺形结构中的不同导电顺形结构电性连接。

此第二多条导线安排于该多个叠层之上，且与该长条半导体材料平行。该第二多条导线中的每一条导线与该多个导电顺形结构中的不同导电顺形结构电性连接。

此第三多条导线安排于该第一多条导线之上，且与该第一多条导线平行，该第三多条导线中的每一条导线与该第二多条导线中的不同导线连接。

在某些实施例中，此第二多条导线与此第三多条导线是不同金属层中的导线，其共同将串行选择信号电性连接至不同的导电顺形结构。

此外，此处也描述一种根基于能隙工程多晶硅-氧化硅-氮化硅-氧化硅-氧化硅(BE-SONOS)技术的三维、埋藏通道、无结的与非门快闪结构。

本发明的目的，特征，和实施例，会在下列实施方式的章节中搭配图式被描述。

附图说明

图1显示一个三维可编程电阻存储阵列的一存储单元部分的示意图，其包括多个长条半导体材料平面与Y轴平行且安排成多个山脊状叠层，一存储层于长条半导体材料的侧面，及多条具有与其下的多个山脊状叠层顺型的底表面的导线。

图2显示图1的存储单元结构在沿着Z-X平面的剖面图。

图3显示图1的存储单元结构在沿着Y-X平面的剖面图。

图4显示具有图1结构的反熔丝为基础存储器的示意图。

图5显示一个三维与非门快闪存储结构的一存储单元部分的示意图，其包括多个长条半导体材料平面与Y轴平行且安排成多个山脊状叠层，一电荷捕捉存储层于长条半导体材料的侧面，及多条具有与其下的多个山脊状叠层顺型的底表面的导线。

图6显示图5的存储单元结构在沿着Z-X平面的剖面图。

图7显示图5的存储单元结构在沿着Y-X平面的剖面图。

图8显示具有图5结构的与非门闪存的示意图。

图9显示一个类似于图5的三维与非门快闪存储结构的替代实施例的示意图，其中存储材料层自导线间移除。

图10显示图9的存储单元结构在沿着Z-X平面的剖面图。

图11显示图9的存储单元结构在沿着Y-X平面的剖面图。

图12显示实施制造如图1、图5、图9中的存储装置的工艺第一阶段的剖面示意图。

图13显示实施制造如图1、图5、图9中的存储装置的工艺第二阶段的剖面示意图。

图14A显示实施制造如图1中的存储装置的工艺第三阶段的剖面示意图。

图14B显示实施制造如图5中的存储装置的工艺第三阶段的剖面示意图。

图15显示实施制造如图1、图5、图9中的存储装置的工艺第三阶段的剖面示意图。

图16显示实施制造如图1、图5、图9中的存储装置的工艺第四阶段的剖面示意图。

图17的图示是在Z轴旋转90度的串行选择结构的示意图，也显示制造如图1中的存储装置的工艺第五阶段的剖面示意图，包含一硬式掩模及选择性的注入步骤。

图18显示反熔丝为基础存储器的串行选择结构的示意图。

图19提供类似于图18中的装置布局的上视图，显示出平面译码结构之间的互联机。

图20显示反熔丝为基础存储器的替代串行选择结构的示意图。

图21提供类似于图20中的装置布局的上视图。

图22的图示是在将图5中的Z轴旋转90度的串行选择结构的示意图，也显示制造如图5中的存储装置的工艺第五阶段的剖面示意图，包含一硬式掩模及选择性的注入步骤。

图23显示与非门快闪为基础存储器的串行选择结构的示意图，其包括一共同源极线。

图24提供类似于图23中的装置布局的上视图，显示出平面译码结构之间的互联机。

图25显示类似于图24中的平面译码结构的示意图，显示其位线结构。

图26显示与非门快闪为基础存储器的替代串行选择结构的示意图。

图27提供类似于图26中的装置布局的上视图。

图28显示根据本发明一实施例的集成电路的简化方快示意图，其中集成电路包括具有行、列及译码电路的三维可编程电阻只读存储器阵列。

图29显示根据本发明另一实施例的集成电路的简化方快示意图，其中集成电路包括具有行、列及译码电路的三维与非门闪存阵列。

图30为三维与非门闪存阵列一部份的隧穿电子显微镜图。

图31显示串行选择线布局的上视图。

图32显示具有阶梯结构终结位线平面的一替代实施例存储阵列的示意图。

图33显示具有阶梯结构终结位线平面，及连接串行选择线的阶梯接触栓塞的另一替代实施例存储阵列的示意图。

图34显示制造如图33中的存储装置的工艺下一阶段的剖面示意图，其中位线接触与阶梯结构中不同的阶级位置连接。

图35是显示实施图34中所描述的与非门快闪装置的电路示意图。

图36显示一种可能的两阵列实施例的平面图。

【主要元件符号说明】

10、110：绝缘层

11～14、111～114：长条半导体材料

15、115：存储材料

16、17、116、117：导线

18、19、118、119：金属硅化物

20、120：沟道

21～24、121～124：绝缘材料

25、26、125、126：有源区

30～35、40～45、70～79、80、82、84：存储单元

51～56：长条半导体材料叠层

60(60-1、60-2、60-3)、61、160～162：导线

90～95：区块选择晶体管

97、397：隧穿介电层

98、398：电荷储存层

99、399：阻挡介电层

85、88、89：串行选择晶体管

106、107、108：串行选择线

128、129、130：源/漏极区域

210、212、214：绝缘层

211、213：半导体

215：存储材料层

250：山脊状叠层

315：电荷捕捉层

225、260：导线

226、426、490、626：金属硅化物

400：离子注入

401-1～401-n：硬式掩模

402、403：硬式掩模

410：绝缘层

412～414：长条半导体材料

412A～414A：长条半导体材料延伸

415：存储材料

425-1～425-n、460-1～460-n：导线

429：栅极结构

450、500：晶体管

458、459、510、511、512：接触栓塞

470、471、472：位线

480：接触边界

481～483：接触

491：串行选择线

492：栅极介电层

498、499：位线

495、496、502、503：接触结构

520、521、522：整体串行选择线

513、514：对准边界

600：离子注入

601-1～601-n：硬式掩模

602、603、648：硬式掩模

610：绝缘层

612～614：长条半导体材料

612A～614A：长条半导体材料延伸

615：存储材料

625-1～625-n、460-1～460-n：导线

629、649：栅极结构

650、651：晶体管

661、662：串行选择线

671、672、673：位线

665、666、680：接触结构

665A：接触边界

670、725：共同源极线

680a、680b、713、714：对准边界

681～683、710～712：接触栓塞

691：串行选择线

692：栅极介电层

698、699：位线

695、696、702、703、705：接触结构

720、721、722：整体串行选择线

875、975：集成电路

860：自动对准三维可编程电阻只读存储器阵列

960：自动对准三维与非门闪存阵列

858、958：平面译码器

859、959：串行选择线

861、961：列译码器

862、962：字线

863、963：行译码器

864、964：位线

865、965、867、967：总线

866、966：感测放大器/数据输入结构

874、974：其它电路

869、969：状态机构

868、968：偏压调整供应电压

871、971：数据输入线

872、972：数据输出线

具体实施方式

本发明以下的实施例描述是搭配图式进行说明。

图1显示一个三维可编程电阻存储阵列的一个2×2存储单元部分的示意图，在图中将填充材料省略以清楚的表示构成此三维阵列的长条半导体材料的叠层及正交的导线。在此图式中，仅显示两个平面。然而，平面的数目可以扩展至非常大的数目。如图1中所示，此存储阵列形成于具有一绝缘层10于其下的半导体或其它结构(未示)上方的集成电路衬底之上。此存储阵列包括多个长条半导体材料的叠层11、12、13、14彼此由绝缘材料21、22、23、24分隔。此叠层为山脊形状且沿着图中的Y轴方向延伸，所以长条半导体材料11～14可以组态为位线，且延伸出衬底。长条半导体材料11、13可以做为第一存储平面上的位线，而长条半导体材料12、14可以做为第二存储平面上的位线。一层存储材料15，例如是反熔丝材料，在此范例中包覆于长条半导体材料之上，且在其它的范例中，至少形成于长条半导体材料的侧壁。多条导线16、17与这些长条半导体材料叠层正交。多条导线16、17具有与这些长条半导体材料叠层顺形的表面，并填入由这些叠层所定义的沟道(例如20)之中，且在介于长条半导体材料11～14叠层与多条导线16、17之间侧表面交会点之处定义多层阵列的接口区域。一层金属硅化物(例如硅化钨、硅化钴、硅化钛)18、19形成于多条导线16、17的上表面。

存储材料层15，可以包含例如是二氧化硅、氮氧化硅或是其它氧化硅的反熔丝材料，举例而言，具有介于1到5纳米数量级的厚度。也可以利用其它的反熔丝材料，例如氮化硅。长条半导体材料11～14可以是具有第一导电型态(例如p型)的半导体材料。导线16、17可以是具有第二导电型态(例如n型)的半导体材料。举例而言，长条半导体材料11～14可以使用p型多晶硅而导线16、17可以使用浓掺杂的n+型多晶硅。长条半导体材料的宽度必须足以提供二极管操作所需的空乏区域。因此，存储单元包含一个形成于三维交会点阵列中介于长条多晶硅及导线整流器间的PN结，此PN结具有一可编程反熔丝层于阴极与阳极之间。在其它的实施例中，可以使用不同的可编程电阻存储材料，包括转换金属氧化物，例如钨上方的氧化钨或是掺杂金属氧化物的长条半导体材料。如此的材料可以被编程及擦除，且可以在储存多位于一存储单元中的操作应用。

图2显示在导线16与长条半导体材料14交会处沿着存储单元Z-X平面的剖面图。有源区25、26形成长条半导体材料14的两侧及介于导线16与长条半导体材料14之间。在自然状态，反熔丝存储材料层15具有高电阻。于编程之后，此反熔丝存储材料崩溃，导致反熔丝存储材料内的有源区25、26之一或两者回到一低电阻状态。在此处所描述的实施例中，每一个存储单元具有两个有源区25、26形成长条半导体材料14的两侧。图3显示在导线16、17与长条半导体材料14交会处沿着存储单元X-Y平面的剖面图。图中显示自由导线16定义的字线经过反熔丝存储材料层15至长条半导体材料14的电流路径。

电子的流动是由图3中的实线显示，自n+导线16进入p型长条半导体材料14，且沿着长条半导体材料14(虚线箭头)至感测放大器，在感测放大器处可以测量以指示所选取存储单元的状态。在一典型实施例中，是使用约1纳米厚的氧化硅作为反熔丝材料，且利用图28中的芯片内控制电路施加包含5～7伏特脉冲及脉冲宽度约为1微秒的编程脉冲。而读取脉冲是利用图28中的芯片内控制电路施加包含1～2伏特脉冲及与组态相关的脉冲宽度。此读取脉冲可以远短于编程脉冲。

图4显示两个存储单元平面，每一个平面具有六个存储单元。这些存储单元由具有介于阴极与阳极之间的反熔丝材料层(虚线代表)的二极管标示来表示。此两个存储单元平面由作为第一字线WLn和第二字线WLn+1的导线16和17与分别作为位线BLn、BLn+1和BLn+2的第一、第二和第三长条半导体材料叠层51、52，53、54和55、56交会处定义出此阵列的第一和第二层。存储单元的第一平面包括在长条半导体材料叠层52上的存储单元30、31，在长条半导体材料叠层54上的存储单元32、33以及在长条半导体材料叠层56上的存储单元34、35。存储单元的第二平面包括在长条半导体材料叠层51上的存储单元40、41，在长条半导体材料叠层53上的存储单元42、43以及在长条半导体材料叠层55上的存储单元44、45。如图中所示，导线60是作为字线WLn，其包括垂直延伸的60-1、60-2、60-3与图1中介于叠层间的沟道内的材料对应，以将导线60与每一个平面中的3个例示长条半导体材料叠层耦接。一个阵列可以实施成如此处所描述般具有许多层，以构成接近或到达每芯片兆位的非常高密度的存储器。

图5显示一个三维可编程电阻存储阵列的一个2×2存储单元部分的示意图，在图中具有填充材料以清楚的表示与构成此三维阵列的长条半导体材料的叠层及正交的导线相对关系。在此图式中，仅显示两层。然而，层次的数目可以扩展至非常大的数目。如图5中所示，此存储阵列形成于具有一绝缘层110于其下的半导体或其它结构(未示)上方的集成电路衬底之上。此存储阵列包括多个长条半导体材料的叠层111、112、113、114彼此由绝缘材料121、122、123、124分隔。此叠层为山脊形状且沿着图中的Y轴方向延伸，所以长条半导体材料111～114可以组态为位线，且延伸出衬底。长条半导体材料111、113可以做为第一存储平面上的位线，而长条半导体材料112、114可以做为第二存储平面上的位线。

在第一叠层中介于长条半导体材料111和112之间的绝缘材料121以及在第二叠层中介于长条半导体材料113和114之间的绝缘材料123具有大于等于约40纳米的等效氧化层厚度(EOT)，其中等效氧化层厚度(EOT)是此绝缘材料的厚度乘以氧化硅与绝缘层的介电常数比值所转换的氧化层厚度。此处所使用的名词″约40纳米″是考虑典型如此装置的工艺中约10％数量级变动的结果。此绝缘层的厚度对于减少此结构中相邻存储单元间的干扰具有重要的影响。在某些实施例中，绝缘材料的等效氧化层厚度(EOT)可以最小达到30纳米而仍能在相邻层间具有足够的隔离。

一层存储材料115，例如是介电电荷捕捉结构，在此范例中包覆于长条半导体材料之上。多条导线116、117与这些长条半导体材料叠层正交。多条导线116、117具有与这些长条半导体材料叠层顺形的表面，并填入由这些叠层所定义的沟道(例如120)之中，且在介于长条半导体材料111～114叠层与多条导线116、117之间侧表面交会点之处定义多层阵列的接口区域。一层金属硅化物(例如硅化钨、硅化钴、硅化钛)118、119形成于多条导线116、117的上表面。

纳米线的金属氧化物半导体场效晶体管型态通过提供纳米线或纳米管结构于导线111～114之上的通道区域而也被组态成此种方式，如同Paul等人的论文″Impact of a Process Variation on Nanowire and Nanotube DevicePerformance″，IEEE Transactions on Electron Device，Vol.54，No.9，2007年9月11～13日，在此引为参考数据。

因此，可以形成组态为与非门快闪阵列的三维阵列的SONOS型态存储单元。源极、漏极和通道形成于硅长条半导体材料111～114中，存储材料层115包括氧化硅(O)的隧穿介电层97、氮化硅(N)的电荷储存层98、氧化硅(O)的阻挡介电层99及多晶硅(S)的导线116、117。

长条半导体材料111～114可以是p型半导体材料而导线116、117可以使用相同或不同的半导体材料(例如p+型态)。举例而言，长条半导体材料111～114可以是p型多晶硅，或是p型外延单晶硅，而导线116、117可以使用相对浓掺杂的p+多晶硅。

替代地，长条半导体材料111～114可以是n型半导体材料而导线116、117可以使用相同或不同导电型态的半导体材料(例如p+型态)。此n型半导体材料安排导致埋藏-通道空乏型态的电荷捕捉存储单元。举例而言，长条半导体材料111～114可以是n型多晶硅，或是n型外延单晶硅，而导线116、117可以使用相对浓掺杂的p+多晶硅。典型n型长条半导体材料的掺杂浓度约为10¹⁸/cm³，可使用实施例的范围大约在10¹⁷/cm³到10¹⁹/cm³之间。使用n型长条半导体材料对于无结的实施例是较佳的选择，因为可以改善沿着与非门串行的导电率及因此允许更高的读取电流。

因此，包含场效晶体管的此存储单元具有电荷储存结构形成于此交会点的三维阵列结构中。使用约25纳米数量级的长条半导体材料和导线厚度，且具有山脊形状叠层的间距也是约25纳米数量级，具有数十层(例如三十层)的装置在单芯片中可以达到兆(1012)位的容量。

此存储材料层115可以包含其它的电荷储存结构。举例而言，可以使用能隙工程(BE)的SONOS电荷储存结构所取代，其包括介电隧穿层97，且层次间在0V偏压实具有倒U型价带。在一实施例中，此多层隧穿层包括第一层称为空穴隧穿层，第二层称为能带补偿层及第三层称为隔离层。在此实施例中，空穴隧穿层97包括二氧化硅层形成于长条半导体材料的侧表面，其可利用如现场蒸汽产生(in-situ steam generation，ISSG)的方法形成，并选择性地利用沉积后一氧化氮退火或于沉积过程中加入一氧化氮的方式来进行氮化。第一层中的二氧化硅的厚度是小于20埃，且最好是小于15埃，在一代表性实施例中为10～12埃。

在此实施例中，能带补偿层包含氮化硅层是位于空穴隧穿层之上，且其是利用像是低压化学气相沉积LPCVD的技术，于680℃下使用二氯硅烷(dichlorosilane，DCS)与氨的前驱物来形成。于其它工艺中，能带补偿层包括氮氧化硅，其是利用类似的工艺及一氧化二氮前驱物来形成。能带补偿层中的氮化硅层的厚度是小于30埃，且较佳为25埃或更小。

在此实施例中，隔离层包含二氧化硅层是位于能带补偿层上，且其是利用像是LPCVD高温氧化物HTO沉积的方式形成。隔离层中的二氧化硅层厚度是小于35埃，且较佳为25埃或更小。如此的三层隧穿介电层产生了”倒U”形状的价带能级。

第一处的价带能级是可使电场足以诱发空穴隧穿通过该第一处与半导体主体(或长条半导体材料)接口间的薄区域，且其亦足以提升第一处后的价带能级，以有效消除第一处后的复合隧穿介电层内的空穴隧穿现象。此种结构，除了建立此三层隧穿介电层”倒U”形状的价带，也可达成电场辅助的高速空穴隧穿，其亦可在电场不存在或为了其它操作目的(像是从存储单元读取数据或编程邻近的存储单元)而仅诱发小电场的情形下，有效的预防电荷流失通过经复合隧穿介电层结构。

于一代表性的装置中，存储材料层115包含能隙工程(BE)复合隧穿介电层，其包含第一层的二氧化硅的厚度是小于2纳米，一层氮化硅层的厚度是小于3纳米及一第二层的二氧化硅层厚度是小于4纳米。在一实施例中，此复合隧穿介电层包含超薄氧化硅层O1(例如小于等于15埃)、超薄氮化硅层N1(例如小于等于30埃)以及超薄氧化硅层O2(例如小于等于35埃)所组成，且其可在和半导体主体或长条半导体材料的界面起算的一个15埃或更小的补偿下，增加约2.6电子伏特的价带能级。通过一低价带能级区域(高空穴隧穿势垒)与高传导带能级，O2层可将N1层与电荷捕捉层分开一第二补偿(例如从接口起算约30埃至45埃)。由于第二处距离接口较远，足以诱发空穴隧穿的电场可提高第二处后的价带能级，以使其有效地消除空穴隧穿势垒。因此，O2层并不会严重干扰电场辅助的空穴隧穿，同时又可增进经工程隧穿介电结构在低电场时阻绝电荷流失的能力。

存储材料层115中的电荷捕捉层在此实施例中包含氮化硅层的厚度是大于50埃，包括举例而言，厚度约70埃的氮化硅，且其是利用如LPCVD方式形成。本发明也可使用其它电荷捕捉材料与结构，包括像是氮氧化硅(Si_xO_yN_z)、高含硅量的氮化物、高含硅量的氧化物，包括内嵌纳米粒子的捕捉层等等。

在此实施例中存储材料层115中的阻挡介电层是氧化硅，其厚度是大于50埃，且包含在此实施例中式90埃，且可以使用将氮化硅进行湿式转换是湿炉管氧化工艺。在其它实施例中则可以使用高温氧化物(HTO)或是LPCVD沉积方式形成的氧化硅。也可以使用其它的阻挡介电层材料例如是氧化铝的高介电系数材料。

在一代表性实施例中，空穴隧穿层中的二氧化硅的厚度为13埃；能带补偿层的氮化硅层厚度为20埃；隔离层的二氧化硅层层厚度为25埃；电荷捕捉层的氮化硅层厚度为70埃；及阻挡介电层可以是厚度90埃的氧化硅。导线116、117的栅极材料可以是p+多晶硅(其功函数为5.1电子伏特)。

图6显示在导线116与长条半导体材料114交会处形成的电荷捕捉存储单元沿着存储单元Z-X平面的剖面图。有源区125、126形成长条半导体材料114的两侧及介于导线116与长条半导体材料114之间。在图6所描述的实施例中，每一个存储单元是双重栅极场效晶体管具有两个有源区125、126形成长条半导体材料114的两侧。

图7显示在导线116与长条半导体材料114交会处形成的电荷捕捉存储单元沿着存储单元X-Y平面的剖面图。图中也显示流至长条半导体材料114的电流路径。介于作为字线的导线116、117之间的源/漏极区域128、129、130可以是″无结″的，也就是源/漏极的掺杂型态不需要与字线底下的通道区域的掺杂型态不同。在此″无结″的实施例中，电荷捕捉场效晶体管可以具有p型通道结构。此外，在某些实施例中，源/漏极的掺杂可以在定义字线之后利用自动对准注入的方式形成。

在替代实施例中，长条半导体材料111～114可以在″无结″的安排中使用淡掺杂n型半导体主体，导致形成可以在空乏模式下操作的埋藏-通道场效晶体管，此电荷捕捉存储单元具有自然偏移至较低的临界电压分布。

图8显示两个存储单元平面，每一个平面具有9个电荷捕捉存储单元安排成与非门组态，其是一正方体的代表例示，可以包括许多平面及许多字线。此两个存储单元平面由作为字线WLn、WLn+1和WLn+2的导线160、161和162，其分别为第一、第二和第三长条半导体材料叠层。

存储单元的第一平面包括存储单元70、71和72于一与非门串行中，且位于长条半导体材料叠层之上，及存储单元73、74和75于一与非门串行中，且位于长条半导体材料叠层之上，以及存储单元76、77和78于一与非门串行中，且位于长条半导体材料叠层之上。在此例示中，存储单元的第二平面与立方体的底平面对应，且包括存储单元(例如80、82和84)利用类似于第一平面的方式安排于与非门串行中。

如图中所示，作为字线WLn的导线160包括垂直延伸部分，其与图5中介于叠层之间的沟道120内材料对应，以将导线160与所有平面中介于长条半导体材料间的沟道内的接口区域的存储单元(例如第一平面中存储单元的70、73和76)耦接。

在此安排中，串行选择晶体管85、88和89连接介于各自的与非门串行与位线BLn。类似地，在此安排中，底平面中的类似串行选择晶体管连接介于各自的与非门串行与位线BL0。串行选择线106、107和108在一行方向上连接此立方体每一个平面中介于山脊之间的串行选择晶体管的栅极，且在此范例中提供串行选择信号SSLn-1、SSLn和SSLn+1。

在此安排中，区块选择晶体管90～95安排于与非门串行的另一侧且用来将一选取立方体中的与非门串行与例如是地(显示于图23中的范例)的参考源耦接。在此范例中，接地选择线GSL与区块选择晶体管90～95连接，且可以使用类似于导线160、161和162的方式实施。在某些实施例中，此串行选择晶体管及区块选择晶体管可以使用与存储单元中的栅氧化层相同的介电叠层。在其它的实施例中，可以使用没有存储材料的典型栅氧化层来取代。此外，通道长度及宽度可以视设计的需要而调整以提供这些晶体管适当的切换功能。

图9显示一个类似于图5的替代结构示意图，在图中类似结构中使用相同的参考标号，且不再加以描述。图9与图5不同的部分是绝缘层110的表面110A及长条半导体材料113、114的侧表面113A、114A于刻蚀形成字线之后在作为字线的导线(例如160)之间裸露出来。因此，存储材料层115在字线之间可以完全或部分刻蚀而不会影响到操作。然而，在某些结构中并不需要如此处所描述的一般刻蚀通过存储材料层115来形成介电电荷捕捉结构。

图10显示类似图6的存储单元沿着Z-X平面的剖面图。图10与图6完全相同，显示图9存储单元中的结构，在此剖面图中与图5实施的结构的剖面图相同。图11显示类似图7的存储单元沿着X-Y平面的剖面图。图11与图7不同的部分是沿着长条半导体材料114的侧表面(例如114A)的区域128a、129a和130a中的存储材料被移除。有源区125、126形成长条半导体材料114的两侧及介于导线116与长条半导体材料114之间。

图12到16图显示实施如此处所描述的三维存储阵列的基本工艺阶段流程图，其仅使用2个对阵列构成对准十分关键影响的图案化掩模步骤。在图12中，显示交错沉积绝缘层210、212、214及半导体层211、213之后的结构，举例而言半导体层可以使用全面沉积的掺杂半导体形成于芯片的阵列区域。根据实施例的不同，半导体层可以使用具有n型或p型掺杂的多晶硅或外延单晶硅。层间绝缘层210、212、214可以举例而言使用二氧化硅、其它氧化硅或是氮化硅。这些层可以使用许多不同方式形成，包括业界熟知的低压化学气相沉积(LPCVD)等技术。

图13显示第一光刻图案化步骤的结果，其用来定义多个山脊状的长条半导体材料叠层250，其中此长条半导体材料是由半导体层211、213构成且由绝缘层210、212、214分隔。具有很深及很高的深宽比的沟道可以形成于多层叠层之间，其是使用光刻为基础的工艺及施加含碳硬式掩模和反应式离子刻蚀。

图14A和14B图分别显示包括例如是反熔丝存储单元结构的可编程电阻存储结构及包括例如是硅氧氮氧硅(SONOS)型态存储单元结构的可编程电荷捕捉存储结构实施例中下一个阶段的剖面图。

图14A图显示包括如图1所示的单层反熔丝存储单元结构的可编程电阻存储结构实施例全面沉积一存储材料215后的结果。替代地，可以进行氧化工艺而不使用全面沉积以形成氧化物于长条半导体材料裸露的侧面，其中氧化物是作为存储材料。

图14B图显示包括如图4所示的多层电荷捕捉结构的可编程电阻存储结构实施例全面沉积一存储材料315后的结果，此多层电荷捕捉结构包括一隧穿层397、一电荷捕捉层398及一阻挡层399。如图14A和14B图所示，存储材料层235、315是利用顺形方式沉积于山脊状的长条半导体材料叠层(图13中的250)之上。

图15图显示导电材料填充高深宽比沟道步骤后的结果，此导电材料可以例如是具有n型或p型掺杂，用来作为字线的导线，被沉积以形成层225。此外，在使用多晶硅的实施例中，一层硅化物226形成于层225之上。如图中所示，例如低压化学气相沉积(LPCVD)的多晶硅等高深宽比沉积技术在此实施例中使用以填充介于山脊状叠层间的沟道，即使是非常窄具有高深宽比的10纳米数量级沟道也可行。

图16图显示第二光刻图案化步骤的结果，其用来定义此三维存储阵列中作为字线的多条导线260。此第二光刻图案化步骤使用单一掩模定义此阵列中刻蚀介于导线间高深宽比沟道的临界尺寸，而不需要施刻通过山脊状的叠层。多晶硅可以使用具有对多晶硅与氧化硅或氮化硅高度选择性的刻蚀工艺来进行刻蚀。因此，替代地刻蚀工艺可以使用与刻蚀半导体及绝缘层相同的掩模进行，此工艺会停止于底部绝缘层210。

图17显示长条半导体材料于一译码结构中连接在一起的方式的示意图，且显示一选择性的注入步骤。图17的图示是在Z轴旋转90度，使得Y和Z轴落在纸面的平面，相对于图1和图16图不同，其中X和Z轴落在纸面的平面。

此外，介于长条半导体材料山脊状叠层之间的绝缘层，自图中移除以显示更多的结构细节。

多层叠层形成于绝缘层410之上，包括多条导线425-1、...425-n-1、425-n顺形的山脊状叠层，且其作为字线WLn、WLn-1、...WL1。多个山脊状叠层包括长条半导体材料412、413、414，其与相同平面中平行的其它长条半导体材料经由延伸412A、413A、414A耦接。在之后显示的其它实施例中，长条半导体材料在形成阶梯结构的延伸处终结。长条半导体材料经由延伸412A、413A、414A是沿着X轴方向，与多个山脊状叠层的长条半导体材料耦接。此外，如以下所示，这些延伸412A、413A、414A是延伸超过阵列的边缘，且安排成与阵列内的译码电路连接以选择平面。这些延伸412A、413A、414A可以在定义多个山脊状叠层的同时或之前被图案化。在之后显示的实施例中，具有阶梯结构的延伸来终结长条半导体材料，并不需要延伸超过阵列的边缘。

一层存储材料415用来自长条半导体材料412-414分隔导线425-1到425-n会在底下更详细地描述。

例如晶体管450的晶体管形成介于长条半导体材料412、413、414及导线425-1之间。在这些晶体管中，长条半导体材料(例如413)是作为此装置的通道区域。栅极结构(例如429)是在定义导线425-1到425-n时同时被图案化。一层硅化物426沿着导线的上表面与栅极结构429之上形成。存储材料层415可以作为晶体管的栅介电层。这些晶体管作为选择栅极与译码电路耦接以沿着阵列中的山脊状叠层来选取行。

一选择性的工艺步骤包括形成硬式掩模401-1到401-n于多条导线之上，及硬式掩模402和403于栅极结构429之上。此硬式掩模可以使用相对厚的氧化物或其它可以阻挡离子注入的材料形成。于硬式掩模形成之后，可以进行离子注入以增加长条半导体材料412、413、414及延伸412A、413A、414A中的掺杂浓度，及因此降低沿着长条半导体材料电流路径上的电阻。通过使用控制注入能量，注入可以导致穿过底长条半导体材料412，及每一个在叠层中的上方长条半导体材料。

图18是制造图17所示的存储阵列的下一阶段的示意图。在此图中仍是使用相同的参考标号，且不再加以说明。图18所示的结构显示移除硬式掩模将多条导线425-1到425-n与栅极结构429之上的硅化物426裸露出来之后的结果。于一层间介电层(未示)形成于阵列上方之后，介层孔被形成直到栅极结构429的上表面且举例而言使用钨的栓塞458、459填充于其中。作为串行选择线SSL的上方金属线460n、460n+1被图案化且与行译码电路连接。一个三维译码电路被以图中的方式建立，使用一字线、一位线、及一串行选择线SSL来存取一选取存储单元。可参阅标题为″PlaneDecoding Method and Device for Three Dimensional Memories″的美国专利第6906940号。

为了编程一所选取反熔丝型态存储单元，在此实施例中所选取字线被偏压至-7V，未选取字线可以设定为0V，所选取位线也可以设定为0V，未选取位线可以设定为0V，所选取串行选择线可以设定为-3.3V，而未选取串行选择线可以设定为0V。为了读取一所选取存储单元，在此实施例中所选取字线被偏压至-1.5V，未选取字线可以设定为0V，所选取位线也可以设定为0V，未选取位线可以设定为0V，所选取串行选择线可以设定为-3.3V，而未选取串行选择线可以设定为0V。

图19提供此存储单元布局的上视图，包括串行选择线和位线470-472，其于包括长条半导体材料414及作为字线的导线425-n的山脊状叠层之上。这些字线延伸至列译码电路。

如图中所示，接触栓塞(例如458)与栅极结构连接以选取长条半导体材料414至上方的串行选择线(例如460n)。可以使用一个称为扭转布局，其中栅极结构是以交互叠层方式显示于图中，使得图案化接触栓塞458工艺的对准边界可以在沿着行方向上分享，进而减少此山脊状叠层布局的平均间距。这些串行选择线延伸至行译码电路。

图19也显示此存储单元布局的上视图中，包括长条半导体材料延伸连接(例如414A)至位线的部份。如图中所示，延伸连接414A延伸超过阵列而至位线。介层孔也是以交错方式打开以裸露此阵列的每一个平面中的长条半导体材料延伸连接。在此范例中，接点481是由第一平面中的长条半导体材料构成，接点482是由第二平面中的长条半导体材料构成，而接点483是由第三平面中的长条半导体材料构成，以此类推。在形成这些接点时可以使用非关键对准具有如图中所示的较大误差容忍程度。位线470、471、472与接点481、482、483连接且平行于串行选择线延伸至平面译码电路及感测放大器。在之后所示的实施例中，其具有阶梯状结构终结长条半导体的接点，并不需要延伸超过阵列的边缘。

图20显示不同于图18的译码器布局的存储单元的剖面图，其是具有Y和Z轴于纸面中。在图20的实施例中，额外的图案化步骤用来定义例如是多晶硅的串行选择线(例如491)，阵列布局的每一个平面与导线(例如425-1)平行。晶体管使用长条半导体材料(例如412)作为通道区域。栅介电层492形成介于串行选择线491与长条半导体材料412之间。硅化物490可以形成于串行选择线491之上。串行选择线491向外延伸如以下所描述的自阵列连接至译码电路。上方位线498和499经由穿过此结构的介层孔，与各自山脊状叠层中的长条半导体材料412、413、414连接，且于介层孔内形成接触结构495、502、496和503。

图21显示图20中的译码器布局示意图，如图中所示，接点(例如502)可以形成介于长条半导体材料(如414)与位线(如498)之间。接点仍是安排成阶梯状结构使得对准边界于多个行中分享。

串行选择线(如491)自阵列向外延伸至上方整体串行选择线520、521、522处。接触栓塞510、511、和512于介层孔内形成且延伸至阵列各自平面中的串行选择线。再次说明在形成此结构布局时可以使用非关键对准边界(如513、514)。在此范例中，串行选择线延伸至平面译码电路。位线延伸至行译码电路与感测放大器，其安排成页面缓冲器结构以允许更宽、平行的读取及写入操作。字线延伸至列译码电路。

图22显示与非门快闪阵列的剖面图，显示长条半导体材料一起连接至一译码结构，且显示硬式掩模及一选择性注入步骤。在图22中是经过旋转使其Y和Z轴于纸面中，与图5略有不同其是X和Z轴于纸面中。

此外，位于山脊状叠层中的长条半导体材料之间的绝缘层自图中移除以显示更多的细节。

多层阵列形成于一绝缘层110之上，其包括多条导线625-1...、625-n与多个作为字线WLn、WLn-1、...WL1的山脊状叠层顺形。多个山脊状叠层包括长条半导体材料612、613、614，其与相同平面中平行的其它山脊状叠层长条半导体材料经由延伸612A、613A、614A耦接。这些长条半导体材料的延伸612A、613A、614A是沿着X轴方向安排，与多个山脊状叠层的长条半导体材料耦接。此外，如以下所示，这些延伸612A、613A、614A是延伸超过阵列的边缘，且安排成与阵列内的译码电路连接以选择平面。这些延伸612A、613A、614A可以在定义多个山脊状叠层的同时或是在之前当替代地长条半导体材料及绝缘层形成时被图案化。

在某些实施例中，长条半导体材料延伸612A、613A、614A具有阶梯结构的延伸来终结长条半导体材料612、613、614。这些延伸612A、613A、614A可以在定义多个山脊状叠层的同时被图案化。

一层存储材料615如同之前所描述的是用来自长条半导体材料612-614分隔导线625-1到625-n。

例如晶体管650的晶体管形成介于长条半导体材料延伸612A、613A、614及导线625-1之间。此外例如晶体管651的晶体管形成长条半导体材料的相对侧以控制阵列的区段与共同源极线(未示)的连接。在这些晶体管650、651中，长条半导体材料(例如612)是作为此装置的通道区域。栅极结构(例如629、649)是在定义导线625-1到625-n时同时被图案化。此接地选择线GSL 649可以被安排成沿着列方向，且穿过多个山脊状叠层的长条半导体材料。一层硅化物626沿着导线的上表面与栅极结构629、649之上形成。存储材料层615可以作为晶体管的栅介电层。这些晶体管650、651作为选择栅极与译码电路耦接以沿着阵列中的山脊状叠层来选取区段及行。

一选择性的工艺步骤包括形成硬式掩模601-1到601-n于多条导线之上、硬式掩模648于接地选择线GSL 649之上及硬式掩模602和603于栅极结构629之上。此硬式掩模可以使用相对厚的氧化物或其它可以阻挡离子注入的材料形成。于硬式掩模形成之后，可以根据所施行的应用进行n型或p型离子注入600以增加长条半导体材料612～614及延伸612A～614A中的掺杂浓度，及因此降低沿着长条半导体材料电流路径上的电阻。此外，假如有需要时，所掺杂的杂质与主体长条半导体材料的导电型态相反(如当主体长条半导体材料是p型时则进行n型离子注入)，以沿着长条半导体材料形成掺杂的源/漏极结。通过使用控制注入能量，注入可以导致穿过底长条半导体材料612，及每一个在叠层中的上方长条半导体材料。

为了编程一所选取与非门快闪SONOS型态存储单元，在此实施例中所选取字线被偏压至+20V，未选取字线可以设定为+10V，所选取位线也可以设定为0V，未选取位线可以设定为0V，所选取串行选择线可以设定为3.3V，而未选取串行选择线及接地选择线GSL可以设定为0V。为了读取一所选取存储单元，在此实施例中所选取字线被偏压至读取参考电压，未选取字线可以设定为6V，所选取位线也可以设定为1V，未选取位线可以设定为0V，所选取串行选择线可以设定为3.3V，而未选取串行选择线可以设定为0V。

图23是制造图22所示的存储阵列的下一阶段的示意图。在此图中仍是使用相同的参考标号，且不再加以说明。图23所示的结构显示移除硬式掩模将多条导线625-1到625-n与栅极结构629和649之上的硅化物626裸露出来之后的结果。于一层间介电层(未示)形成于阵列上方之后，介层孔被形成直到栅极结构629的上表面且举例而言使用钨的栓塞665、666填充于其中。此外一金属共同源极线670形成并与邻接选择晶体管651的长条半导体材料的末端连接。上方金属线665、666被图案化以经由连接栓塞665、666与串行选择线栅及连接进而与行译码电路连接。

图24提供此存储单元布局的上视图，包括串行选择线(如661)和位线671-673，其于包括长条半导体材料614及作为字线的导线625-n的山脊状叠层之上。这些字线延伸至列译码电路。此外，图中也显示位于串行选择线之下的接地选择线GSL 649，且与字线平行而延伸至区段译码器。图中也显示位于串行选择线之下的共同源极线670，且也是与字线平行。

如图中所示，接触栓塞(例如665)与栅极结构连接以选取长条半导体材料614至上方的串行选择线(例如661)。可以使用一个称为扭转布局，其中栅极结构是以交互叠层方式显示于图中，使得图案化接触栓塞665工艺的对准边界(如665A)可以在沿着行方向上分享，进而减少此山脊状叠层布局的平均间距。这些串行选择线延伸至行译码电路。

图24也显示此存储单元布局的上视图中，包括长条半导体材料延伸连接(例如614A)至位线的部份。如图中所示，延伸连接614A延伸超过阵列而至位线。介层孔也是以交错方式打开以裸露此阵列的每一个平面中的长条半导体材料延伸连接。在此范例中，接点681是由到达第一平面中的长条半导体材料构成，接点682是由到达第二平面中的长条半导体材料构成，而接点683是由到达第三平面中的长条半导体材料构成，以此类推。在形成这些接点时可以使用非关键对准具有如图中680处所示的较大误差容忍程度。位线670、671、672与接点681、682、683连接且平行于串行选择线延伸至平面译码电路及感测放大器。在之后所示的实施例中，其具有阶梯状结构终结长条半导体的接点，并不需要延伸超过阵列的边缘。

图25显示Y和Z轴于纸面中的剖面图，其显示分别将延伸连接612A～614A与接触栓塞681、682、683连接的结构。上方位线670～672与连接栓塞连接。接触栓塞681～683的对准边界680a、680b显示此步骤的图案化并非很重要的，其不会影响阵列的密度。显示于图中的其它参考标号与之前所使用的相同，且不会再描述这些结构。

图26显示与非门快闪阵列实施例的剖面图，在图中是使Y和Z轴于纸面中，与图23略有不同。图26的实施例中，使用一个额外的图案化步骤以定义使用多晶硅的串行选择线(例如691)和接地串行选择线(例如649)，在其中阵列的每一个平面与导线(如625-1)平行。晶体管700和702由利用作为通道区域的长条半导体材料使用线691和649的结果而形成。一栅介电层692施加在介于串行选择线691与长条半导体材料612之间以及接地选择线649与长条半导体材料612之间。一层硅化物690形成于串行选择线691与接地选择线649之上。串行选择线691如同以下描述的自阵列向外延伸以与译码电路连接。上方位线698、打开通过结构的介层孔在各自的山脊状叠层中与长条半导体材料612、613、614连接，且形成接触结构695、702、693、703于介层孔之内。

图27显示图26中的译码器布局示意图，如图中所示，接点(例如705)可以形成介于长条半导体材料(如614)与位线(如698)之间。接点仍是安排成阶梯状结构使得对准边界于多个行中分享。

串行选择线(如649)自阵列向外延伸至上方整体串行选择线720、721、722处。接触栓塞710、711、和712于介层孔内形成且延伸至阵列各自平面中的串行选择线再至上方整体串行选择线720、721、722。再次说明在形成此结构布局时可以使用非关键对准边界(如713、714)。在此范例中，串行选择线延伸至平面译码电路。在之后显示的某些实施例中，长条半导体材料延伸具有阶梯结构的延伸来终结长条半导体材料612，并不需要延伸超过阵列的边缘。位线延伸至行译码电路与感测放大器，其安排成页面缓冲器结构以允许更宽、平行的读取及写入操作。字线延伸至列译码电路。

此外，图中也显示位于位线之下的接地选择线GSL 649，且与字线平行而延伸至区段译码器。图中也显示位于位线之下的共同源极线670，且也是与字线(例如625n)平行，而至接触栓塞680级上至阵列上方的共同源极线725。

图28显示根据本发明一实施例的集成电路的简化示意图。其中集成电路875包括使用具有此处所描述的三维可编程电阻只读存储器(RRAM)阵列860于一半导体衬底之上。一列译码器861与沿着存储阵列860列方向安排的多条字线862耦接且电性沟通。行译码器863与沿着存储阵列860行方向安排的多条位线864(或之前所描述的串行选择线)电性沟通以对自阵列860的存储单元进行读取及编程数据操作。一平面译码器858与此阵列860平面上的之前所描述的串行选择线859耦接。地址是由总线865提供给行译码器863、列译码器861与平面译码器858。方块866中的感测放大器与数据输入结构经由数据总线867与行译码器863耦接。数据由集成电路875上的输入/输出端口提供给数据输入线871，或者由集成电路875其它内部/外部的数据源，输入至方块866中的数据输入结构。其它电路874是包含于集成电路875之内，例如泛用目的处理器或特殊目的应用电路，或是模块组合以提供由可编程电阻存储单元阵列所支持的系统单芯片功能。数据由方块866中的感测放大器，经由数据输出线872，提供至集成电路875，或提供至集成电路875内部/外部的其它数据终端。

在本实施例中所使用的控制器是使用了偏压调整状态机构869，并控制了偏压调整供应电压868的应用，例如读取和编程电压。该控制器可利用特殊目的逻辑电路而应用，如本领域技术人员所熟知。在替代实施例中，该控制器包括了通用目的处理器，其可使于同一集成电路，以执行一计算机程序而控制装置的操作。在又一实施例中，该控制器是由特殊目的逻辑电路与通用目的处理器组合而成。

图29显示根据本发明一实施例的集成电路的简化示意图。其中集成电路975包括使用具有此处所描述的三维三维与非门闪存阵列阵列960于一半导体衬底之上。一列译码器961与沿着存储阵列960列方向安排的多条字线962耦接且电性沟通。行译码器963与沿着存储阵列960行方向安排的多条位线964(或之前所描述的串行选择线)电性沟通以对自阵列960的存储单元进行读取及编程数据操作。一平面译码器958与此阵列960平面上的之前所描述的串行选择线959耦接。地址是由总线965提供给行译码器963、列译码器961与平面译码器958。方块966中的感测放大器与数据输入结构经由数据总线967与行译码器963耦接。数据由集成电路975上的输入/输出端口提供给数据输入线971，或者由集成电路975其它内部/外部的数据源，输入至方块966中的数据输入结构。在此例示实施例中，其它电路974是包含于集成电路975之内，例如泛用目的处理器或特殊目的应用电路，或是模块组合以提供由与非门闪存阵列所支持的系统单芯片功能。数据由方块966中的感测放大器，经由数据输出线972，提供至集成电路975，或提供至集成电路975内部/外部的其它数据终端。

在本实施例中所使用的控制器是使用了偏压调整状态机构969，并控制了偏压调整供应电压968的应用，例如读取、编程、擦除、擦除验证、以及编程验证电压。该控制器可利用特殊目的逻辑电路而应用，如本领域技术人员所熟知。在替代实施例中，该控制器包括了通用目的处理器，其可使于同一集成电路，以执行一计算机程序而控制装置的操作。在又一实施例中，该控制器是由特殊目的逻辑电路与通用目的处理器组合而成。

图30为8层垂直通道薄膜晶体管能隙工程多晶硅-氧化硅-氮化硅-氧化硅-氧化硅(BE-SONOS)电荷捕捉与非门装置一部份的隧穿电子显微镜的剖面图，其是以成图8及图23的方式被制造、测试及安排译码。此装置是利用75纳米的半间距形成。其通道为大约18纳米厚的n型多晶硅。没有进行额外的结注入而形成无结结构。在半导体长条间用来隔离通道的绝缘材料是在Z轴方向，且其是厚度约为40纳米的氧化硅。所提供的栅极为P+多晶硅线。此串行选择及接地选择装置具有较存储单元更长的通道长度。此测试装置具有32个字线、无结的与非门串行。因为形成所示结构所使用的沟道刻蚀具有倾斜的形状，在沟道的底部具有距宽的硅线，而且在细线间的绝缘材料距多晶硅被刻蚀得更多，所以图30中下方细线的宽度是比上方细线的宽度还宽。

可以使用正负勒-诺德汉电子隧穿对此装置进行编程。此实施例是使用自我压升的递增步进脉冲编程(ISSP)操作。所选取存储单元的编程偏压可以搭配图8理解，且也会讨论相邻存储单元的干扰。为了编程在BLn、SSLn和WLn的存储单元A(74)，一编程电位施加至WLn，SSLn设定为Vcc(约3.3V)，且位线BLn设定为约0V。GSL也设定为约0V。WLn-1和WLn+1(以及此串行中的其它字线)被设定为导通电压。SSLn-1和SSLn+1(以及此立方体中的其它串行选择线)被设定为约0V。其它位线，例如位线BL0，被设定为约3.3V以抑制干扰。GSL也设定为约0V。一个递增步进脉冲编程(ISSP)程序包括施加范围介于14V到20V的递增步进编程脉冲至字线。施加约10V的导通电压至其它字线。

以下描述此编程偏压对相邻存储单元的干扰，分别对在BLn、SSLn+1(在相同字线相同层中的相邻山脊)和WLn的存储单元B(77)，对在BL0、SSLn(在相同字线不同层中的相同山脊)和WLn的存储单元C，对在BL0、SSLn+1(在相同字线不同层中的相邻山脊)和WLn的存储单元D，对在BLn、SSLn和WLn-1(在相邻字线相同层中的相同山脊)的存储单元E(73)。

存储单元B的栅极通过WLn接收编程电位，而其通道是浮接的，其导致自我升压。因此，编程干扰被避免。

存储单元C的栅极通过WLn接收编程电位，而其通道是浮接的，其导致自我升压。因此，编程干扰被避免。然而，对相邻的平面而言，干涉仍可以因为存储单元A中电压改变所诱发的边缘电场而发生。因此，介于平面间的隔离应该足够抑制Z方向的干涉。模拟结果建议平面间的绝缘材料厚度应设定为至少30纳米，且最好是40纳米或更多以抑制Z方向干涉导致的干扰。

存储单元D的栅极通过WLn接收编程电位，而其通道是浮接的，其导致自我升压。因此，编程干扰被避免。

存储单元E的栅极通过WLn-1接收导通电压，而其通道经由与非门串行是与约0V的BLn耦接。此编程的导通电压应该是在10V数量级以抑制此存储单元的干扰。

此装置可以使用负栅及电压的负勒-诺德汉空穴隧穿进行擦除。施加范围介于-16到-12V的擦除电压，所选取字线可以设定接收此擦除电压，而此串行中的其它字线接收导通电压且所选取位线可以设定为约0V。

此处所描述的三维埋藏通道垂直栅极的与非门阵列适合微缩至很小的尺寸，因为通道宽度大部分是与长条半导体材料的厚度而不是其宽度相关。间距的限制则因此是由沉积电荷捕捉结构及填充字线所需的沟道宽度，及叠层宽度可达成的最小特征尺寸来限制。更进一步而言，此结构可以用较少的掩模步骤来制造，因而大幅地减少了每个存储单元的成本。

图31显示可以支持三维垂直栅极的与非门快闪或是其它技术的一个非常有效率阵列译码及存储架构设计的布局示意图。如图31所示，其布局图省略了(与图24相较)位线，其是于山脊状叠层及串行选择金属线之上。此字线延伸至列译码电路。此外接地选择线649于串行选择线之下，且平行于字线延伸至一区段译码器。一金属共同源极线670延伸于串行选择线之下，且平行于字线。

如图中所示，接触栓塞(如665)与栅极结构连接以选取长条半导体材料614至与此山脊状叠层平行的上方串行选择线区段。是使用一种称为扭转状布局，其中栅极结构是安排成图中所式的阶梯状使得图案化导电栓塞665时对准边界于多个列中分享以减少此山脊状叠层于此布局中的平均间距。此串行选择线区段沿着山脊状叠层延伸直到交错终点为止。这些终点可以例如是交错地排列，使得最底端的串行选择线区段到达最右侧的字线的上方区域，下一个串行选择线区段到达最右侧第二条的字线的上方区域，再下一个串行选择线区段到达最右侧第三条的字线的上方区域，以此类推。接点放置于串行选择线区段交错的端点以与上方水平方向的串行选择线连接，其会与字线平行而延伸至串行选择译码电路，其可以放置在具有字线译码电路的布局的列译码区域中。此串行选择线的间距是大于字线的间距，如此一范例布局的每串行立方体中可以具有32条字线(加上一接地选择线)，及16个8层深的山脊状叠层。结果是在列译码区域中使用16条水平的串行选择线与32条字线。8条位线与此16个山脊状叠层之上的8个通道耦接。如此字线被译码来选取列，串行选择线被解碼来选取行，而位线被译码来选取平面。这提供了一个具有32×16×8存储单元的立方结构。当然其它的字线、串行选择线及位线的组合也可以使用。也可以加上假字线，例如每个串行中有两条假字线。

图31显示标示为″位线步进接触结构″的方块，其会如以下描述般实施，以提供平面解碼及将所选取平面与感测放大器耦接。介层孔以交错或是阶梯状方式打开以裸露每一个阵列平面中的长条半导体材料延伸。再次说明在形成此接触结构布局时可以使用具有相对较大容忍值的非关键对准边界。

此处所示的阵列布局可以利用镜像对称方式重复，且相邻的立方体在阶梯状位线端分享接触，且相邻的立方体在接地选择线端分享共同源极线。

图32显示替代实施例的具有阶梯状结构终结位线的存储阵列的剖面图(与图23相较)。在此图中仍是使用相同的参考标号，且不再加以说明。图23所示的结构显示移除硬式掩模将多条导线625-1到625-n与栅极结构629和649之上的硅化物626裸露出来之后的结果。于一层间介电层(未示)形成于阵列上方之后，介层孔被形成直到栅极结构629的上表面且举例而言使用钨的栓塞665、666填充于其中。此外一金属共同源极线670形成并与邻接选择晶体管651的长条半导体材料的末端连接。

上方金属线665、666被图案化以经由连接栓塞665、666与串行选择线栅及连接进而与行译码电路连接。在此图式中，并未显示扭转栅极布局，但最好仍是使用。

长条半导体材料延伸612A、613A、614A构成终结长条半导体材料612、613、614的阶梯状结构。这些长条半导体材料的延伸612A、613A、614A可以与多个山脊状叠层定义时一起被图案化。

图33显示另一替代实施例的具有阶梯状结构终结位线，且具有交错接触栓塞与串行选择线连接的存储阵列的剖面图(与图32相较)。

上方金属线661和662被图案化以经由连接栓塞665、666与串行选择线栅及连接，且与行译码电路连接。在此图式中，显示扭转栅极布局，但最好仍是使用。栅极结构以图中所示的交错方式安排使得在形成此导电接触栓塞图案化工艺时可以沿着许多列接触被分享，而减少此山脊状叠层布局中的平均间距。

图34是制造图33所示的存储阵列的下一阶段的示意图，其中位线接触与此阶梯状结构的不同阶连接(与图33相较)。

如图中所示，串行选择线区段与此山脊状叠层平行，其以交错的方式到达接触栓塞以与上方的串行选择线连接，如同图31中所述，此串行选择线是与此山脊状叠层垂直，且与字线平行。图中也显示位线，其是在串行选择线上方的更高金属层。

图35是显示实施图31和图32中所描述的与非门快闪装置的电路示意图。显示出不同技术节点的详细的布局和设计平面图。此方案对于超过128GB和兆位的三维与非门快闪装置是非常有效率及降低成本的设计。

图36显示一种可能的两阵列实施例的平面图。

一实施例中具有8GB密度(等于64G位或是64Gb)：其细节如下：

字线与DIFF(串行选择线装置)两者中，设计准则的半间距为65纳米。具有8层存储层的三维VGNAND。

位线(第三金属层)间距等于2xDIFF间距＝260纳米。

串行选择线(第二金属层)间距等于2xWL间距＝260纳米。

密度是8Gb(8层存储层，多阶存储单元(2位/存储单元))

页面尺寸是4kB(2位/存储单元)，区块尺寸是2MB＝32×16页面，平面尺寸是4GB(2000个区块)

晶粒尺寸～150平方毫米(阵列＝107平方毫米)

另一实施例中具有64GB密度(等于512G位或是512Gb)：其细节如下：

字线与DIFF(串行选择线装置)两者中，设计准则的半间距为32纳米。具有16层存储层的三维VGNAND。

位线(第三金属层)间距等于2xDIFF间距＝128纳米。

串行选择线(第二金属层)间距等于2xWL间距＝128纳米。

密度是512Gb(8层存储层，多阶存储单元(2位/存储单元))

页面尺寸是8kB(2位/存储单元)，区块尺寸是16MB＝64×32页面，平面尺寸是32GB(2000个区块)

晶粒尺寸～140平方毫米(阵列＝97平方毫米)

因为额外的串行选择线，此XDEC(列译码)面积为传统多阶存储单元与非门的1.5倍。XDEC(列解碼)可以位于一侧或两侧均可。

其它的微缩条件列于以下，其具有2位/存储单元的操作：

具有8层存储层，128Gb具有45纳米的4F²；256Gb具有32纳米的4F²；256Gb具有25纳米的5.1F²；(X为32纳米半间距，Y为25纳米半间距)

具有16层存储层，512Gb具有32纳米的4F²或是25纳米的5.1F²；

具有32层存储层，1Tb具有42纳米的4F²或是25纳米的5.1F²；

在其它的实施例中，可以设计为多平面的存储库以适用于其它不同的技术节点。

存储层的数目并不限于8、16或32。其它的实施例中可以具有其它数目，例如其它的2倍数或是例如12的半节点其是介于8和16之间的半节点。

本发明的较佳实施例与范例详细揭露如上，但应了解为上述范例仅作为范例，非用以限制专利的范围。就本领域技术人员而言，自可轻易依据随附权利要求范围对相关技术进行修改与组合。

Claims (22)

1.一种存储装置，包含：

一集成电路衬底；

多个长条半导体材料叠层延伸出该集成电路衬底，该多个叠层包括至少两个长条半导体材料由绝缘层分隔而成为多个平面位置中的不同平面位置，分享该多个平面位置中的一相同平面位置的该些长条半导体材料通过阶梯状结构连接至多个位线接触中的一个相同位线接触，如此该阶梯状结构中的阶梯位于该些长条半导体材料的端点处；

多条导线安排成正交于该多个叠层之上，且与该多个叠层顺形，如此于该长条半导体材料的表面与该多条导线交会点建立一个三维阵列的交会区域；以及

存储元件于该交会区域，其经由该长条半导体材料与该多条导线建立可存取的该三维阵列的存储单元。

2.根据权利要求1所述的存储装置，更包括：

译码电路，与该多个叠层中的该长条半导体材料及该多条导线耦接，以存取该存储单元。

3.根据权利要求1所述的存储装置，其中该存储元件包含反熔丝。

4.根据权利要求1所述的存储装置，其中该存储元件包含电荷储存结构。

5.根据权利要求1所述的存储装置，其中该存储单元包含埋藏通道电荷储存晶体管。

6.根据权利要求1所述的存储装置，其中该多个叠层中的该长条半导体材料包含掺杂半导体。

7.根据权利要求1所述的存储装置，其中该多条导线包含掺杂半导体。

8.根据权利要求1所述的存储装置，其中该存储元件包含一共同层的存储材料的部分于该多个叠层与该多条导线之间。

9.根据权利要求1所述的存储装置，包含一隧穿层、一电荷捕捉层及一阻挡层于该多个叠层与该多条导线之间，且其中该隧穿层、电荷捕捉层及阻挡层的组合构成该存储元件于该交会区域。

10.根据权利要求1所述的存储装置，更包含多条位线安排于该多个叠层之上且与该长条半导体材料平行，其中该多条位线中的不同位线经由该多个位线接触及该阶梯状结构而与该多个叠层中的不同平面位置电性连接。

11.一种存储装置，包含：

一集成电路衬底；

多个长条半导体材料叠层延伸出该集成电路衬底，该多个叠层包括至少两个长条半导体材料由绝缘层分隔而成为多个平面位置中的不同平面位置，分享该多个平面位置中的一个相同平面位置的该些长条半导体材料通过阶梯状结构连接至多个位线接触中的一个相同位线接触，如此该阶梯状结构中的阶梯位于长条半导体材料的端点处；

第一多条导线安排成正交于该多个叠层之上，且与该多个叠层顺形，如此于该长条半导体材料的表面与该多条导线交会点建立一个三维阵列的交会区域；

存储元件于该交会区域，其经由该长条半导体材料与该多条导线建立可存取的该三维阵列的存储单元；

多个导电顺形结构，每一个导电顺形结构于该多个叠层中的一不同叠层之上；

第二多条导线安排于该多个叠层之上，且与该长条半导体材料平行，该第二多条导线中的每一条导线与该多个导电顺形结构中的不同导电顺形结构电性连接；以及

第三多条导线安排于该第一多条导线之上，且与该第一多条导线平行，该第三多条导线中的每一条导线与该第二多条导线中的不同导线连接。

12.根据权利要求11所述的存储装置，更包括：

译码电路，与该多个叠层中的该长条半导体材料、该第一多条导线及该第三多条导线耦接，以存取该存储单元。

13.根据权利要求11所述的存储装置，其中该存储元件包含反熔丝。

14.根据权利要求11所述的存储装置，其中该存储元件包含电荷储存结构。

15.根据权利要求11所述的存储装置，其中该存储单元包含埋藏通道电荷储存晶体管。

16.根据权利要求11所述的存储装置，其中该多个叠层中的该长条半导体材料包含掺杂半导体。

17.根据权利要求11所述的存储装置，其中该第一多条导线包含掺杂半导体。

18.根据权利要求11所述的存储装置，其中该存储元件包含一共同层的存储材料的部分于该多个叠层与该第一多条导线之间。

19.根据权利要求11所述的存储装置，包含一隧穿层、一电荷捕捉层及一阻挡层于该多个叠层与该第一多条导线之间，且其中该隧穿层、电荷捕捉层及阻挡层的组合构成该存储元件于该交会区域。

20.根据权利要求11所述的存储装置，更包含多条位线安排于该多个叠层之上且与该长条半导体材料平行，其中该多条位线中的不同位线经由该多个位线接触及该阶梯状结构而与该多个叠层中的不同平面位置电性连接。

21.一种制造一存储装置的方法，包含：

形成多个长条半导体材料叠层延伸出该集成电路衬底，该多个叠层包括至少两个长条半导体材料由绝缘层分隔而成为多个平面位置中的不同平面位置，分享该多个平面位置中的一个相同平面位置的该些长条半导体材料通过阶梯状结构连接至多个位线接触中的一个相同位线接触，如此该阶梯状结构中的阶梯位于该些长条半导体材料的端点处；

形成多条导线安排成正交于该多个叠层之上，且与该多个叠层顺形，如此于该长条半导体材料的表面与该多条导线交会点建立一个三维阵列的交会区域；以及

形成存储元件于该交会区域，其经由该长条半导体材料与该多条导线建立可存取的该三维阵列的存储单元。

22.一种制造一存储装置的方法，包含：

形成多个长条半导体材料叠层延伸出该集成电路衬底，该多个叠层包括至少两个长条半导体材料由绝缘层分隔而成为多个平面位置中的不同平面位置，分享该多个平面位置中的一个相同平面位置的该些长条半导体材料通过阶梯状结构连接至多个位线接触中的一个相同位线接触，如此该阶梯状结构中的阶梯位于该些长条半导体材料的端点处；

形成第一多条导线安排成正交于该多个叠层之上，且与该多个叠层顺形，如此于该长条半导体材料的表面与该多条导线交会点建立一个三维阵列的交会区域；

形成存储元件于该交会区域，其经由该长条半导体材料与该多条导线建立可存取的该三维阵列的存储单元；

形成多个导电顺形结构，每一个导电顺形结构于该多个叠层中的一不同叠层之上；

形成第二多条导线安排于该多个叠层之上，且与该长条半导体材料平行，该第二多条导线中的每一条导线与该多个导电顺形结构中的不同导电顺形结构电性连接；以及

形成第三多条导线安排于该第一多条导线之上，且与该第一多条导线平行，该第三多条导线中的每一条导线与该第二多条导线中的不同导线连接。

Images