CN105810640A - 一种3d nand源极选择管及其制作方法 - Google Patents

一种3d nand源极选择管及其制作方法 Download PDF

Info

Publication number
CN105810640A
CN105810640A CN201410855753.0A CN201410855753A CN105810640A CN 105810640 A CN105810640 A CN 105810640A CN 201410855753 A CN201410855753 A CN 201410855753A CN 105810640 A CN105810640 A CN 105810640A
Authority
CN
China
Prior art keywords
layer
oxide
oxide layer
crystal
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410855753.0A
Other languages
English (en)
Inventor
熊涛
刘钊
许毅胜
舒清明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Geyi Electronics Co Ltd
GigaDevice Semiconductor Beijing Inc
Original Assignee
Shanghai Geyi Electronics Co Ltd
GigaDevice Semiconductor Beijing Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Geyi Electronics Co Ltd, GigaDevice Semiconductor Beijing Inc filed Critical Shanghai Geyi Electronics Co Ltd
Priority to CN201410855753.0A priority Critical patent/CN105810640A/zh
Publication of CN105810640A publication Critical patent/CN105810640A/zh
Pending legal-status Critical Current

Links

Abstract

本发明公开了一种3D NAND源极选择管及其制作方法。该方法包括:提供衬底,并在衬底上形成第一栅极氧化层,GSL氮化硅层,多个堆叠的氧化介质层和牺牲介质层,SSL氮化硅层,以及保护氧化层;刻蚀形成暴露出衬底的圆柱型沟道,并在沟道露出的衬底表面形成单晶硅外延层;在沟道内依次形成阻挡氧化层、电子俘获层、隧穿氧化层、多晶硅和多晶硅隔离介质层;刻蚀形成暴露出衬底的源极沟槽,并形成公共源极;湿法刻蚀去除氮化硅层,露出单晶硅外延层的侧面;在所述单晶硅外延层的侧面形成GSL栅极氧化层;在所述源极沟槽的侧壁和氧化介质层内壁形成栅极层。该方法提高了GSL栅极氧化层的厚度,并避免对其损害,提高了GSL的可靠性。

Description

一种3D NAND源极选择管及其制作方法
技术领域
本发明涉及半导体制造技术领域,尤其涉及一种3DNAND源极选择管及该3DNAND源极选择管的制作方法。
背景技术
随着闪存存储器的快速发展,三维(3D)闪存存储器结构得到了迅速发展,3DNAND闪存已经广泛应用于半导体器件中。
现有的3DNAND源极选择管的制作方法中,源极选择管(GroundSelectLine,GSL)的栅极氧化层(GateOxideLayer)和存储单元的阻挡氧化层(BlockOxideLayer)同时生成,即,源极选择管的栅极氧化层与该阻挡氧化层厚度相同,通常只有然而由于源极选择管在电路中起到开关的作用,因此对源极选择管的栅极氧化层的可靠性要求很高。现有的源极选择管的栅极氧化层很薄,导致源极选择管存在漏电现象,特别是在多次读写(cycling)之后,漏电现象更为明显,严重时甚至可能发生源极选择管栅极氧化层击穿。
另一方面,现有的制作方法中,形成源极选择管的栅极氧化层之后,紧接着须采用侧壁反应等离子刻蚀(ReactiveIonetching,RIE)工艺去除硅衬底上的阻挡氧化层以露出衬底,使得能够在露出的衬底表面进行单晶硅外延生长,但是上述反应等离子刻蚀也将不可避免的损伤到源极选择管的侧壁氧化层,即损伤到源极选择管的栅极氧化层,导致该栅极氧化层的可靠性进一步恶化。
综上,现有的3DNAND源极选择管中,源极选择管的栅极氧化层的厚度较低,该栅极氧化层的可靠性较差,导致源极选择管存在漏电现象,特别是在多次读写(cycling)之后,漏电现象更为明显。
发明内容
有鉴于此,本发明实施例提供一种3DNAND源极选择管及其制作方法,以提高源极选择管的栅极氧化层的厚度,避免源极选择管的栅极氧化层的干法刻蚀损伤,从而提高源极选择管的可靠性。
一方面,本发明实施例提供了一种3DNAND源极选择管的制作方法,包括:
提供衬底,并在衬底上依次形成第一栅极氧化层,源极选择管氮化硅层,多个堆叠的氧化介质层和牺牲介质层,漏极选择管氮化硅层,以及保护氧化层,其中,所述牺牲介质层形成于相邻的氧化介质层之间;
刻蚀形成暴露出衬底的圆柱型沟道,并在圆柱型沟道露出的衬底表面形成单晶硅外延层;
在圆柱型沟道内依次形成阻挡氧化层、电子俘获层、隧穿氧化层、多晶硅和多晶硅隔离介质层,其中,所述多晶硅隔离介质层形成于所述多晶硅的内部;
刻蚀形成暴露出衬底的源极沟槽,并形成公共源极;
湿法刻蚀去除氮化硅层,露出单晶硅外延层的侧面;
在所述单晶硅外延层的侧面形成源极选择管的第二栅极氧化层;
在所述源极沟槽的侧壁和氧化介质层内壁形成栅极层。
进一步地,刻蚀形成暴露出衬底的圆柱型沟道之前,还包括:
多次光刻及多次刻蚀,形成楼梯形沟槽;
在所述楼梯形沟槽内形成回填氧化层,并对所述回填氧化层进行化学机械研磨处理。
进一步地,所述单晶硅外延层的厚度为
进一步地,在圆柱型沟道内依次形成阻挡氧化层、电子俘获层、隧穿氧化层、多晶硅和多晶硅隔离介质层,包括:
采用原子层沉积工艺在圆柱型沟道侧壁和所述单晶硅外延层顶部形成阻挡氧化层;
在所述阻挡氧化层表面依次形成电子俘获层和隧穿氧化层;
采用干法刻蚀工艺,去除所述单晶硅外延层顶部的阻挡氧化层、电子俘获层和隧穿氧化层;
在所述隧穿氧化层表面和所述单晶硅外延层顶部形成多晶硅,并在所述多晶硅内形成多晶硅隔离介质层。
进一步地,所述阻挡氧化层的厚度为
进一步地,刻蚀形成暴露出衬底的源极沟槽,并形成公共源极,包括:
采用干法刻蚀工艺形成暴露出衬底的源极沟槽;
采用离子注入法对露出的衬底进行掺杂,形成公共源极。
进一步地,湿法刻蚀去除氮化硅层,露出单晶硅外延层的侧面,露出单晶硅外延层的侧面包括:
采用热磷酸刻蚀去除所述牺牲介质层、所述源极选择管氮化硅层和漏极选择管氮化硅层,露出单晶硅外延层的侧面。
进一步地,第二栅极氧化层的厚度为
进一步地,在所述源极沟槽的侧壁和氧化介质层内壁形成栅极层,包括:
在所述源极沟槽的侧壁和氧化介质层内壁依次形成栅极阻挡层、黏附层和栅极层。
另一方面,本发明实施例还提供了一种3DNAND源极选择管,所述3DNAND源极选择管由本发明任意实施例提供的3DNAND源极选择管的制作方法制得。
本发明实施例提供的3DNAND源极选择管及其制作方法,在刻蚀形成圆柱型沟道之后,先在沟道露出的衬底表面形成单晶硅外延层遮挡住圆柱型沟道的底部,使得在后续的形成存储单元的阻挡氧化层的过程中,源极选择管的侧壁不会同时形成栅极氧化层,而是在后续的去除氮化硅之后再在单晶硅外延层的侧面形成源极选择管的第二栅极氧化层。由于第二栅极氧化层与存储单元的阻挡氧化层的生长分成了两个不同的步骤,且二者互不影响,因此可以增加第二栅极氧化层的厚度,从而提高源极选择管的可靠性;另外,在形成单晶硅外延层之后再形成存储单元的阻挡层氧化层,因此在形成存储单元的阻挡层氧化层之后,避免了RIE工艺对GSL栅极氧化层造成的损伤。综上,该方法提高了源极选择管的可靠性。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述,本发明的其它特征、目的和优点将会变得更明显:
图1a-图1g是现有技术中的3DNAND源极选择管制作方法的示意图;
图2为本发明实施例中提供的3DNAND源极选择管制作方法的流程示意图;
图3a-图3n是本发明实施例一中提供的3DNAND源极选择管制作方法的示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是,此处所描述的具体实施例仅仅用于解释本发明,而非对本发明的限定。另外还需要说明的是,为了便于描述,附图中仅示出了与本发明相关的部分而非全部内容。
图1a-图1g是现有技术中的3DNAND源极选择管制作方法的示意图。
如图1a所示,现有的制作方法,提供衬底100,并在衬底100上依次形成第一栅极氧化层111,源极选择管氮化硅层121,多个堆叠的氧化介质层110和牺牲介质层120,漏极选择管氮化硅层122,以及保护氧化层112,其中,所述牺牲介质层120形成于相邻的氧化介质层110之间。
结合图1b和图1c,刻蚀形成暴露出衬底100的圆柱型沟道130,并采用原子层沉积工艺在所述圆柱型沟道130侧壁和底部形成厚度为的阻挡氧化层131。需要注意的是,在后续形成栅极之后,与源极选择管氮化硅层接触的那部分阻挡氧化层将作为源极选择管的栅极氧化层,即,源极选择管的栅极氧化层和存储单元的阻挡氧化层同时形成。为了满足存储器件薄型化的需求,存储单元的阻挡氧化层的厚度通常为使得源极选择管的栅极氧化层非常薄,使源极选择管容易产生漏电现象,尤其是在读写多次之后,漏电现象更为明显,因此现有的源极选择管的可靠性较差。
如图1d所示,采用侧壁RIE刻蚀工艺去除衬底100表面的阻挡氧化层131,以露出衬底100。需要注意的是,该步骤中不可避免的损伤到GSL的侧壁氧化层,即不可避免的损伤到GSL的栅极氧化层,导致GSL的可靠性进一步恶化。
如图1e所示,在露出的衬底100表面外延生长单晶硅,形成单晶硅外延层140,并在所述沟道内依次形成电子俘获层132、隧穿氧化层133、多晶硅134和多晶硅隔离介质层135。
如图1f所示,刻蚀形成暴露出衬底100的源极沟槽150,并形成公共源极160。
如图1g所示,采用热磷酸去除氮化硅层,即,去除GSL氮化硅层121、各牺牲介质层120和漏极选择管(StringSelectLine,SSL)氮化硅层122,并在氧化介质层113内壁和源极沟槽150中依次形成ALO栅极阻挡层151、TIN黏附层152和W栅极180。
因此,现有的3DNAND源极选择管的制作方法中,GSL的栅极氧化层和存储单元的阻挡氧化层在同一步骤中形成,导致GSL的栅极氧化层非常薄,使GSL容易产生漏电现象;另外,在采用RIE工艺去除硅衬底表面的阻挡氧化层时,不可避免的对GSL的栅极氧化层造成损伤。因此,现有的GSL的可靠性较差。
针对上述问题,本发明提供了一种3DNAND源极选择管的制作方法,该方法在两个独立的步骤中分别形成存储单元的阻挡氧化层和GSL的栅极氧化层,提高了GSL的栅极氧化层的厚度;另外,在形成单晶硅外延层之后再形成存储单元的阻挡层氧化层,避免了RIE工艺对GSL栅极氧化层造成的损伤。因此,本发明提供的制作方法提高了源极选择管的可靠性。
实施例一
基于以上描述,本发明实施例一提供了如下的解决方案。
图2为本发明实施例中提供的3DNAND源极选择管的制作方法的流程示意图,如图2所示,该方法可以包括以下步骤:
步骤21、提供衬底,并在衬底上依次形成第一栅极氧化层,源极选择管氮化硅层,多个堆叠的氧化介质层和牺牲介质层,漏极选择管氮化硅层,以及保护氧化层,其中,所述牺牲介质层形成于相邻的氧化介质层之间;
步骤22、刻蚀形成暴露出衬底的圆柱型沟道,并在圆柱型沟道露出的衬底表面形成单晶硅外延层;
步骤23、在圆柱型沟道内依次形成阻挡氧化层、电子俘获层、隧穿氧化层、多晶硅和多晶硅隔离介质层,其中,所述多晶硅隔离介质层形成于所述多晶硅的内部;
步骤24、刻蚀形成暴露出衬底的源极沟槽,并形成公共源极;
步骤25、湿法刻蚀去除氮化硅层,露出单晶硅外延层的侧面;
步骤26、在所述单晶硅外延层的侧面形成源极选择管的第二栅极氧化层;
步骤27、在所述源极沟槽的侧壁和氧化介质层内壁形成栅极层。
本实施例在两个独立的步骤中分别形成存储单元的阻挡氧化层和GSL的栅极氧化层,提高了GSL的栅极氧化层的厚度;另外,在形成单晶硅外延层之后再形成存储单元的阻挡层氧化层,避免了RIE工艺对GSL栅极氧化层造成的损伤。因此,本发明提供的制作方法提高了源极选择管的可靠性。
以下具体介绍本发明中提供的3DNAND选择管的制作方法。
参考图3a所示,清洗并提供衬底300,在衬底300上生长大约的栅极氧化层311,在所述栅极氧化层311上生长大约的GSL氮化硅层321,并采用化学气相沉积(ChemicalVaporDeposition,CVD)技术在所述GSL氮化硅321上生成多个堆叠的氧化介质层310和牺牲介质层320,其中,所述牺牲介质层320形成于相邻的氧化介质层310之间,氧化介质层310可以是的氧化硅,牺牲介质层320可以是的氮化硅。
本发明对牺牲介质层和氧化介质层的层数不作具体限定,可以根据对存储单元容量的需要设计成8、16、32、48和64层等。本实施例中2层为例。
另外,在最上面的氧化介质层310上生长的SSL氮化硅322,以及在所述SSL氮化硅322上生长厚度为的保护氧化层312。
参考图3b和图3c所示,多次光刻及多次刻蚀,且每次刻蚀均停在多晶硅或氮化硅上,形成楼梯形沟槽;还在所述楼梯形沟槽内形成回填氧化层,以填充所述楼梯形沟槽,并对所述回填氧化层进行化学机械研磨(ChemicalMechanicalPolishing,CMP)处理,使所述回填氧化层具有平坦的表面。其中,保护氧化层、各氧化介质层、栅极氧化层和回填氧化层的材料均可以是氧化硅,可以将它们统称为氧化层313。
参考图3d所示,参考图3d所示,依次对保护氧化层、SSL氮化硅层322、多个堆叠的牺牲介质层322和氧化介质层,GSL氮化硅层321,以及栅极氧化层进行图形化处理,形成暴露出衬底的圆柱形沟道圆柱形沟道(Channelhole)330。
参考图3e所示,在圆柱型沟道330露出的硅衬底300表面生长单晶硅外延层340。所述单晶硅外延层340的厚度大约为
参考图3f所示,采用原子层沉积(AtomicLayerDeposition,ALD)在圆柱形沟道330侧壁和底部形成的阻挡氧化层331。需要注意的是,由于单晶硅外延层340与GSL氮化硅层321的侧壁接触,且单晶硅外延层340遮挡住沟槽330底部露出的衬底300和GSL氮化硅层321的侧壁,因此该步骤GSL氮化硅层321的侧壁不生长氧化层,即,该步骤只形成存储单元的阻挡氧化层,而不生成GSL的栅极氧化层。
结合图3g所示,在所述阻挡氧化层331表面依次形成电子俘获层(ChargeTrapLayer)332和隧穿氧化层(TunnelOxideLayer)333。具体的,可以在阻挡氧化层331表面和和单晶硅外延层340顶部形成的电子俘获层332,并在所述电子俘获层332表面形成的隧穿氧化层333,形成存储单元及SSL的O-N-O(氧化硅-氮化硅-氧化硅)介质层。
参考图3h所示,采用侧壁RIE工艺,去除单晶硅外延层340顶部的O-N-O介质层,即去除单晶硅外延层340顶部的阻挡氧化层331、电子俘获层332和隧穿氧化层333,露出单晶硅外延层340顶部。
参考图3i所示,在所述隧穿氧化层333表面形成多晶硅334,并在所述多晶硅334内形成多晶硅隔离介质层335。具体的,可以在隧穿氧化层333的表面形成的多晶硅,随后形成的多晶硅隔离介质层335,并对多晶硅隔离介质层335进行回刻蚀处理,使所述多晶硅隔离介质层335的高度低于所述圆柱型沟道330的高度,随后再次形成的多晶硅,并对该多晶硅进行CMP处理,去除沟道上方的多晶硅,使多晶硅层334与填充氧化层等高。其中,所述多晶硅隔离介质层335的材料可以是氧化硅。
参考图3j所示,采用干法刻蚀(Dryetch)工艺形成暴露出衬底300的源极沟槽(Slit)350,并采用离子注入法在露出的硅衬底300中掺杂N+,形成公共源极(CommonSourceLine,CSL)360。
参考图3k所示,湿法刻蚀去除选择管氮化硅层和牺牲介质层,露出单晶硅外延层的侧面。具体的,可以采用热磷酸刻蚀去除氮化硅层。由于GSL选择管层321和SSL选择管层322的材料与牺牲介质层的材料一致,均是氮化硅,因此在热磷酸腐蚀牺牲介质层过程中GSL选择管层321和SSL选择管层322均被去除,露出单晶硅外延层340的侧面。
参考图3l所示,在所述单晶硅外延层340的侧面形成源极选择管的第二栅极氧化层370。具体的,可以采用热氧化工艺或原位水气生成(In-SituSteamGeneration,ISSG)工艺在单晶硅外延层340的侧面生长GSL的栅极氧化层370。需要注意的是,由于GSL的栅极氧化层370是在单晶硅外延层340的侧面形成的,可以根据需要控制GSL的栅极氧化层370的厚度,如可以生长厚度为的GSL的栅极氧化层370,相比于现有GSL的栅极氧化层厚度仅为本实施例增加了GSL的栅极氧化层厚度,从而提高了GSL的稳定性和可靠性。
参考图3m所示,采用CVD工艺在所述源极沟槽350的侧壁和氧化介质层313内壁依次形成ALO栅极阻挡层351和TIN黏附层352。
参考图3n所示,在所述黏附层表面形成钨栅极380,即同时形成存储单元和选择管的栅极。
综上,本发明实施例中提供的3DNAND源极选择管的制作方法中,在刻蚀形成圆柱型沟道之后,先在沟道露出的衬底表面形成单晶硅外延层遮挡住圆柱型沟道的底部,使得在后续的形成存储单元的阻挡氧化层的过程中,源极选择管的侧壁不会同时形成栅极氧化层,而是在后续的去除氮化硅之后再在单晶硅外延层的侧面形成源极选择管的第二栅极氧化层。由于第二栅极氧化层与存储单元的阻挡氧化层的生长分成了两个不同的步骤,且二者互不影响,因此可以增加第二栅极氧化层的厚度,从而提高源极选择管的可靠性;另外,在形成单晶硅外延层之后再形成存储单元的阻挡层氧化层,因此在形成存储单元的阻挡层氧化层之后,避免了RIE工艺对GSL栅极氧化层造成的损伤。综上,该方法提高了源极选择管的可靠性。
本发明实施例还提供一种3DNAND源极选择管,所述3DNAND源极选择管可以由本发明任意实施例提供的3DNAND源极选择管的制作方法制得。
本发明实施例还提供一种3DNAND闪存,所述3DNAND闪存可以包括本发明任意实施例提供的3DNAND源极选择管。
注意,上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解,本发明不限于这里所述的特定实施例,对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此,虽然通过以上实施例对本发明进行了较为详细的说明,但是本发明不仅仅限于以上实施例,在不脱离本发明构思的情况下,还可以包括更多其他等效实施例,而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种3DNAND源极选择管的制作方法,其特征在于,包括:
提供衬底,并在衬底上依次形成第一栅极氧化层,源极选择管氮化硅层,多个堆叠的氧化介质层和牺牲介质层,漏极选择管氮化硅层,以及保护氧化层,其中,所述牺牲介质层形成于相邻的氧化介质层之间;
刻蚀形成暴露出衬底的圆柱型沟道,并在圆柱型沟道露出的衬底表面形成单晶硅外延层;
在圆柱型沟道内依次形成阻挡氧化层、电子俘获层、隧穿氧化层、多晶硅和多晶硅隔离介质层,其中,所述多晶硅隔离介质层形成于所述多晶硅的内部;
刻蚀形成暴露出衬底的源极沟槽,并形成公共源极;
湿法刻蚀去除氮化硅层,露出单晶硅外延层的侧面;
在所述单晶硅外延层的侧面形成源极选择管的第二栅极氧化层;
在所述源极沟槽的侧壁和氧化介质层内壁形成栅极层。
2.根据权利要求1所述的方法,其特征在于,刻蚀形成暴露出衬底的圆柱型沟道之前,还包括:
多次光刻及多次刻蚀,形成楼梯形沟槽;
在所述楼梯形沟槽内形成回填氧化层,并对所述回填氧化层进行化学机械研磨处理。
3.根据权利要求1所述的方法,其特征在于,所述单晶硅外延层的厚度为
4.根据权利要求1所述的方法,其特征在于,在圆柱型沟道内依次形成阻挡氧化层、电子俘获层、隧穿氧化层、多晶硅和多晶硅隔离介质层,包括:
采用原子层沉积工艺在圆柱型沟道侧壁和所述单晶硅外延层顶部形成阻挡氧化层;
在所述阻挡氧化层表面依次形成电子俘获层和隧穿氧化层;
采用干法刻蚀工艺,去除所述单晶硅外延层顶部的阻挡氧化层、电子俘获层和隧穿氧化层;
在所述隧穿氧化层表面和所述单晶硅外延层顶部形成多晶硅,并在所述多晶硅内形成多晶硅隔离介质层。
5.根据权利要求1所述的方法,其特征在于,所述阻挡氧化层的厚度为
6.根据权利要求1所述的方法,其特征在于,刻蚀形成暴露出衬底的源极沟槽,并形成公共源极,包括:
采用干法刻蚀工艺形成暴露出衬底的源极沟槽;
采用离子注入法对露出的衬底进行掺杂,形成公共源极。
7.根据权利要求1所述的方法,其特征在于,湿法刻蚀去除氮化硅层,露出单晶硅外延层的侧面,露出单晶硅外延层的侧面包括:
采用热磷酸刻蚀去除所述牺牲介质层、所述源极选择管氮化硅层和漏极选择管氮化硅层,露出单晶硅外延层的侧面。
8.根据权利要求1所述的方法,其特征在于,第二栅极氧化层的厚度为
9.根据权利要求1所述的方法,其特征在于,在所述源极沟槽的侧壁和氧化介质层内壁形成栅极层,包括:
在所述源极沟槽的侧壁和氧化介质层内壁依次形成栅极阻挡层、黏附层和栅极层。
10.一种3DNAND源极选择管,其特征在于,由权利要求1-9任一项所述的制作方法制得。
CN201410855753.0A 2014-12-31 2014-12-31 一种3d nand源极选择管及其制作方法 Pending CN105810640A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410855753.0A CN105810640A (zh) 2014-12-31 2014-12-31 一种3d nand源极选择管及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410855753.0A CN105810640A (zh) 2014-12-31 2014-12-31 一种3d nand源极选择管及其制作方法

Publications (1)

Publication Number Publication Date
CN105810640A true CN105810640A (zh) 2016-07-27

Family

ID=56465061

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410855753.0A Pending CN105810640A (zh) 2014-12-31 2014-12-31 一种3d nand源极选择管及其制作方法

Country Status (1)

Country Link
CN (1) CN105810640A (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106876367A (zh) * 2017-03-07 2017-06-20 长江存储科技有限责任公司 三维存储器测试结构及其制作方法、测试方法
CN107527921A (zh) * 2017-08-31 2017-12-29 长江存储科技有限责任公司 一种三维存储器沟道的制备方法及三维存储器
CN107611134A (zh) * 2017-08-31 2018-01-19 长江存储科技有限责任公司 一种3d nand器件的形成方法
CN107706191A (zh) * 2017-08-22 2018-02-16 长江存储科技有限责任公司 一种3d nand闪存沟道孔多晶硅连接层形成方法
CN107816949A (zh) * 2017-11-01 2018-03-20 长江存储科技有限责任公司 一种用于3d nand存储器的存储层薄膜厚度测量方法
CN107871744A (zh) * 2017-11-09 2018-04-03 长江存储科技有限责任公司 一种nand串结构及其制备方法
US20190139982A1 (en) * 2017-11-09 2019-05-09 Yangtze Memory Technologies Co., Ltd. Three-Dimensional Memory Devices and Fabricating Methods Thereof
CN111357110A (zh) * 2020-02-17 2020-06-30 长江存储科技有限责任公司 用于在三维存储器件中形成沟道结构的方法

Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7338908B1 (en) * 2003-10-20 2008-03-04 Novellus Systems, Inc. Method for fabrication of semiconductor interconnect structure with reduced capacitance, leakage current, and improved breakdown voltage
US20110002178A1 (en) * 2009-07-06 2011-01-06 Sung-Min Hwang Vertical non-volatile memory device, method of fabricating the same device, and electric-electronic system having the same device
CN102194821A (zh) * 2010-01-25 2011-09-21 旺宏电子股份有限公司 具有改良串行选择线和位线接触布局的三维存储阵列
CN102201416A (zh) * 2010-03-26 2011-09-28 三星电子株式会社 三维半导体装置及其制造方法
CN102610615A (zh) * 2011-01-19 2012-07-25 旺宏电子股份有限公司 三维nor型阵列的存储器装置
US20120276696A1 (en) * 2011-04-29 2012-11-01 Yang Jun-Kyu Vertical structure non-volatile memory device and method of manufacturing the same
US20130034945A1 (en) * 2011-08-03 2013-02-07 Samsung Electronics Co., Ltd. Nonvolatile Memory Device and Method of Fabricating the Same
US20130134492A1 (en) * 2011-11-24 2013-05-30 Junkyu Yang Semiconductor memory devices and methods for fabricating the same
KR20130090509A (ko) * 2012-02-06 2013-08-14 삼성전자주식회사 수직형 메모리 장치의 제조 방법
CN103258824A (zh) * 2012-02-20 2013-08-21 中芯国际集成电路制造(上海)有限公司 闪存的存储单元及形成方法
US20140038400A1 (en) * 2010-11-17 2014-02-06 Samsung Electronics Co., Ltd. 3d semiconductor devices and methods of fabricating same
CN103633043A (zh) * 2012-08-22 2014-03-12 三星电子株式会社 三维半导体装置
CN104051326A (zh) * 2013-03-12 2014-09-17 旺宏电子股份有限公司 在衬底不同深度有接触着陆区的装置的形成方法及3-d结构
CN104157654A (zh) * 2014-08-15 2014-11-19 中国科学院微电子研究所 三维存储器及其制造方法

Patent Citations (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7338908B1 (en) * 2003-10-20 2008-03-04 Novellus Systems, Inc. Method for fabrication of semiconductor interconnect structure with reduced capacitance, leakage current, and improved breakdown voltage
US20110002178A1 (en) * 2009-07-06 2011-01-06 Sung-Min Hwang Vertical non-volatile memory device, method of fabricating the same device, and electric-electronic system having the same device
CN102194821A (zh) * 2010-01-25 2011-09-21 旺宏电子股份有限公司 具有改良串行选择线和位线接触布局的三维存储阵列
CN102201416A (zh) * 2010-03-26 2011-09-28 三星电子株式会社 三维半导体装置及其制造方法
US20140038400A1 (en) * 2010-11-17 2014-02-06 Samsung Electronics Co., Ltd. 3d semiconductor devices and methods of fabricating same
CN102610615A (zh) * 2011-01-19 2012-07-25 旺宏电子股份有限公司 三维nor型阵列的存储器装置
US20120276696A1 (en) * 2011-04-29 2012-11-01 Yang Jun-Kyu Vertical structure non-volatile memory device and method of manufacturing the same
US20130034945A1 (en) * 2011-08-03 2013-02-07 Samsung Electronics Co., Ltd. Nonvolatile Memory Device and Method of Fabricating the Same
US20130134492A1 (en) * 2011-11-24 2013-05-30 Junkyu Yang Semiconductor memory devices and methods for fabricating the same
KR20130090509A (ko) * 2012-02-06 2013-08-14 삼성전자주식회사 수직형 메모리 장치의 제조 방법
CN103258824A (zh) * 2012-02-20 2013-08-21 中芯国际集成电路制造(上海)有限公司 闪存的存储单元及形成方法
CN103633043A (zh) * 2012-08-22 2014-03-12 三星电子株式会社 三维半导体装置
CN104051326A (zh) * 2013-03-12 2014-09-17 旺宏电子股份有限公司 在衬底不同深度有接触着陆区的装置的形成方法及3-d结构
CN104157654A (zh) * 2014-08-15 2014-11-19 中国科学院微电子研究所 三维存储器及其制造方法

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106876367A (zh) * 2017-03-07 2017-06-20 长江存储科技有限责任公司 三维存储器测试结构及其制作方法、测试方法
CN107706191A (zh) * 2017-08-22 2018-02-16 长江存储科技有限责任公司 一种3d nand闪存沟道孔多晶硅连接层形成方法
CN107527921A (zh) * 2017-08-31 2017-12-29 长江存储科技有限责任公司 一种三维存储器沟道的制备方法及三维存储器
CN107611134A (zh) * 2017-08-31 2018-01-19 长江存储科技有限责任公司 一种3d nand器件的形成方法
CN107816949A (zh) * 2017-11-01 2018-03-20 长江存储科技有限责任公司 一种用于3d nand存储器的存储层薄膜厚度测量方法
CN107816949B (zh) * 2017-11-01 2019-08-06 长江存储科技有限责任公司 一种用于3d nand存储器的存储层薄膜厚度测量方法
CN109887913A (zh) * 2017-11-09 2019-06-14 长江存储科技有限责任公司 一种nand串结构及其制备方法
WO2019091200A1 (en) * 2017-11-09 2019-05-16 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
US20190139982A1 (en) * 2017-11-09 2019-05-09 Yangtze Memory Technologies Co., Ltd. Three-Dimensional Memory Devices and Fabricating Methods Thereof
CN107871744A (zh) * 2017-11-09 2018-04-03 长江存储科技有限责任公司 一种nand串结构及其制备方法
CN110140211A (zh) * 2017-11-09 2019-08-16 长江存储科技有限责任公司 三维存储器件及其制作方法
CN110140211B (zh) * 2017-11-09 2020-07-28 长江存储科技有限责任公司 三维存储器件及其制作方法
US10892274B2 (en) 2017-11-09 2021-01-12 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
CN109887913B (zh) * 2017-11-09 2021-02-23 长江存储科技有限责任公司 一种nand串结构及其制备方法
CN111357110A (zh) * 2020-02-17 2020-06-30 长江存储科技有限责任公司 用于在三维存储器件中形成沟道结构的方法
US11538825B2 (en) 2020-02-17 2022-12-27 Yangtze Memory Technologies Co., Ltd. Methods for forming channel structures with reduced sidewall damage in three-dimensional memory devices

Similar Documents

Publication Publication Date Title
CN105810640A (zh) 一种3d nand源极选择管及其制作方法
US11411085B2 (en) Devices comprising floating gate materials, tier control gates, charge blocking materials, and channel materials
US11031411B2 (en) Vertical non-volatile memory device with high aspect ratio
US9704878B2 (en) Nonvolatile memory devices and methods of forming same
KR102447489B1 (ko) 반도체 메모리 소자
US9023702B2 (en) Nonvolatile memory device and method for fabricating the same
EP3210242B1 (en) Nand memory strings and methods of fabrication thereof
US9691884B2 (en) Monolithic three dimensional NAND strings and methods of fabrication thereof
US9793288B2 (en) Methods of fabricating memory device with spaced-apart semiconductor charge storage regions
US9000510B2 (en) Nonvolatile memory device with upper source plane and buried bit line
KR102509915B1 (ko) 반도체 메모리 소자
US20190244970A1 (en) Three-dimensional semiconductor memory devices
CN105810639B (zh) 一种3d nand闪存结构及其制作方法
US11600638B2 (en) Three-dimensional semiconductor memory devices and methods of fabricating the same
CN109768047A (zh) 三维半导体存储器件
US8921922B2 (en) Nonvolatile memory device and method for fabricating the same
CN109997226A (zh) 三维存储器件及其形成方法
CN109390344A (zh) 包括垂直结构的三维半导体器件及形成其的方法
US9761605B1 (en) Semiconductor memory device
CN105810683A (zh) 一种3d nand闪存结构及其制作方法
CN105118833A (zh) 3d隧穿浮栅存储器的结构及制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication

Application publication date: 20160727

RJ01 Rejection of invention patent application after publication