TWI447855B - 具有二極體在記憶串中的三維陣列記憶體結構 - Google Patents

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Description

具有二極體在記憶串中的三維陣列記憶體結構
本發明是有關於一種高密度記憶體裝置，且特別是有關於一種利用記憶體單元之多平面排列形成的三維陣列記憶體裝置。
隨著積體電路中，裝置之臨界尺寸縮小至一般製造記憶體單元技術的界限，設計者已不斷地在尋找堆疊記憶體單元之多平面的技術，用以使記憶體單元具有更多的儲存空間，以及使每位元花費更低的成本。舉例來說，在Lai,et al.,“A Multi-Layer Stackable Thin-Film Transistor(TFT)NAND-Type Flash Memory,”IEEE Int'1 Electron Devices Meeting,11-13 Dec.2006以及Jung et al.,“Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node”,IEEE Int'1 Electron Devices Meeting,11-13 Dec.2006中，薄膜電晶體技術係被應用於電荷捕捉記憶體技術中。
此外，在Johnson et al.,“512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory Cells”IEEE J.of Solid-State Circuits,vol.38,no.11,Nov.2003中，交點陣列(cross-point array)技術也已被應用於反熔絲(anti-fuse)記憶體中。Johnson et al.的設計中描述，在字元線與位元線之多平面中，提供記憶體元件於交點上。 記憶體元件包括p+多晶矽陽極連接至字元線，以及n-多晶矽陰極連接至位元線，陽極與陰極被反熔絲材料所分離。
在Lai,et al.、Jung,et al.及Johnson et al.所描述的製程中，每一記憶體層都具有特定的微影步驟。因此，隨著層的數量增加，用以製造記憶體裝置所需的特定微影步驟也隨之增加。所以，雖然使用三維陣列達到了高密度的效益，但更高的製造成本也限制了此技術的使用。
在Tanaka et al.,“Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory”,2007 Symposium on VLSI Technology Digest of Technical Papers；12-14 June 2007,pages：14-15中描述了另一種結構，此結構提供垂直反及閘(NAND)記憶體單元至電荷捕捉記憶體技術中。Tanaka et al.描述的結構，包括多閘極場效電晶體結構，此結構具有垂直通道用以操縱例如是NAND閘極，NAND閘極利用矽-氧-氮-氧-矽(silicon-oxide-nitride-oxide-silicon,SONOS)電荷捕捉技術，用以在每一閘極/垂直通道介面製造一儲存區。此記憶體結構係基於柱狀半導體材料排列為垂直通道，以形成多閘極記憶體單元，多閘極記憶體單元具有低選擇性閘極鄰近於基板，及高選擇性閘極位於頂部。多數個水平控制閘極，利用與柱狀半導體材料交叉之平面電極層而形成。用以控制閘極的平面電極層不需要特定的微影步驟，因此可以降低成本。然而，每一垂直記憶體單元仍需要許多特定的微影步驟。此外，以此方式形成的控制閘極數量會受到限制，此限制係由例如是垂直通道的導電性、用以程式化 或抹除的製程等因素所決定。
2010年9月1日提出專利申請之美國臨時申請號61/379,297、2011年1月20日提出專利申請之美國臨時申請號61/434,685及2011年1月21日提出專利申請之美國申請號12/011,717教導垂直反及閘記憶體單元，上述申請案係結合於本案作為參考資料。此些申請案揭露一種記憶體陣列，此記憶體陣列具有源極線與接地選擇線，在反及閘之兩端對應於特定裝置。
本發明係提供一種三維積體電路記憶體結構，此結構具有低製造成本，且包括可信賴、體積非常小的記憶體元件。
本發明係有關於一種三維記憶體陣列的多種實施例，三維記憶體陣列需要一選擇線與由選擇線控制的裝置，選擇線介於源極線與記憶體單元之間。選擇裝置將反及閘記憶體單元串與一位元線或源極線隔絕。三維記憶體陣列在一源極線末端與一位元線末端之間，具有反及閘記憶體單元串之堆疊。在源極線末端，源極線耦接至反及閘記憶體單元串之不同平面位置。在位元線末端，位元線耦接至反及閘記憶體單元串之不同堆疊。接地選擇線控制電晶體選擇性地將位於源極線末端之反及閘記憶體單元串堆疊與源極線隔絕。串選擇線控制電晶體選擇性地將位於位元線末端之反及閘記憶體單元串堆疊與位元線隔絕。
位於源極線末端之二極體將反及閘記憶體單元串堆 疊與源極線電性隔絕。由於二極體所做的電性隔絕，接地選擇線控制電晶體不需要在源極線末端，選擇性地將反及閘記憶體單元串堆疊與源極線電性隔絕。
根據本發明之一方面，提出一種包括積體電路基板及非揮發性記憶體單元之三維陣列的記憶體裝置，非揮發性記憶體單元之三維陣列位於該積體電路基板上。
三維陣列包括：非揮發性記憶體單元之多數個反及閘串之堆疊、一選擇線及多數個二極體。
反及閘串之堆疊具有兩端，包括第一端與第二端。第一端與第二端其中之一端耦接於位元線，第一端與第二端之另一端耦接於源極線。
選擇線僅位於反及閘串之第一端，而不位於反及閘串之第二端。選擇線選擇性地將反及閘串電性連接於位元線與源極線其中之一。選擇線垂直地排列於堆疊之上，且具有與堆疊共形的表面。
多數個二極體體耦接反及閘串至其他位元線與源極線，使得選擇線與二極體位於反及閘串之相反端。
根據本發明之一實施例，包括多數條字元線垂直地排列於堆疊之上，且具有與堆疊共形的表面。字元線將非揮發性記憶體單元建立於堆疊之表面與字元線之表面的交點上。選擇線係位於位元線及源極線其中之一，與字元線之間。
根據本發明之一實施例，源極線電性連接於反及閘串之堆疊的不同水平面位置。
根據本發明之一實施例，位元線電性連接於反及閘串 之不同個堆疊。
根據本發明之一實施例，二極體為半導體p-n接面。
根據本發明之一實施例，二極體為肖特基金屬半導體接面。
根據本發明之一實施例，反及閘串之堆疊平行於積體電路基板。
根據本發明之一實施例，反及閘串之堆疊垂直於積體電路基板。
根據本發明之一實施例，記憶體單元具有介面區域，位於堆疊與字元線之間，介面區域包括一通道層、一電荷捕捉層及一阻隔層。
根據本發明之一實施例，源極線之一第一材料形成二極體之第一節點，反及閘串之堆疊之一第二材料形成二極體之第二節點。
根據本發明之另一方面，提出一種包括積體電路基板及非揮發性記憶體單元之三維陣列的記憶體裝置，非揮發性記憶體單元之三維陣列位於該積體電路基板上。
三維陣列包括：非揮發性記憶體單元之多數個反及閘串之堆疊、一選擇線及多數個二極體。
反及閘串之堆疊具有兩端，包括一第一端與一第二端。第一端與第二端其中之一端耦接於位元線，第一端與第二端之另一端耦接於源極線。
多數個選擇裝置僅位於反及閘串之第一端，而不位於反及閘串之第二端，選擇裝置選擇性地將反及閘串電性連接於位元線與源極線其中之一。
多數個二極體耦接反及閘串至其他位元線與源極線，使得選擇裝置與二極體位於反及閘串之相反端。
根據本發明之一實施例，包括多數條字元線，垂直地排列於堆疊之上，且具有與堆疊共形的表面。字元線將非揮發性記憶體單元建立於堆疊之表面與字元線之表面的交點上。選擇裝置係位於位元線及源極線其中之一，與藉由字元線所建立的記憶體裝置之間。
根據本發明之一實施例，源極線電性連接於反及閘串之堆疊的不同水平面位置。
根據本發明之一實施例，位元線電性連接於反及閘串之不同個堆疊。
根據本發明之一實施例，二極體為半導體p-n接面。
根據本發明之一實施例，二極體為肖特基金屬半導體接面。
根據本發明之一實施例，反及閘串之堆疊平行於積體電路基板。
根據本發明之一實施例，反及閘串之堆疊垂直於積體電路基板。
根據本發明之一實施例，記憶體單元具有介面區域，位於堆疊與字元線之間，介面區域包括一通道層、一電荷捕捉層及一阻隔層。
根據本發明之一實施例，源極線之一第一材料形成二極體之第一節點，反及閘串之堆疊之一第二材料形成二極體之第二節點。
根據本發明之另一方面，提出一種包括積體電路基板 及非揮發性記憶體單元之三維陣列的記憶體裝置，非揮發性記憶體單元之三維陣列位於該積體電路基板上。
三維陣列包括：非揮發性記憶體單元之多數個反及閘串之堆疊及多數個二極體。
反及閘串之堆疊具有兩端，包括一第一端與一第二端。第一端耦接於位元線，第二端耦接於源極線。
多數個二極體耦接反及閘串至源極線。僅二極體提供源極線與反及閘串之第二端之間的電流控制。
根據本發明之一實施例，包括：多數條字元線與選擇裝置。字元線垂直地排列於堆疊之上，且具有與堆疊共形的表面。字元線將非揮發性記憶體單元建立於堆疊之表面與字元線之表面的交點上。
藉由位元線，使得選擇裝置位於反及閘串之第一端。選擇裝置選擇性地將反及閘串電性連接於位元線。選擇裝置係位於位元線及藉由字元線所建立的記憶體裝置之間。
根據本發明之一實施例，源極線電性連接於反及閘串之堆疊的不同水平面位置。
根據本發明之一實施例，位元線電性連接於反及閘串之不同個堆疊。
根據本發明之一實施例，二極體為半導體p-n接面。
根據本發明之一實施例，二極體為肖特基金屬半導體接面。
根據本發明之一實施例，反及閘串之堆疊平行於積體電路基板。
根據本發明之一實施例，反及閘串之堆疊垂直於積體 電路基板。
根據本發明之一實施例，記憶體單元具有介面區域，位於堆疊與該些字元線之間，介面區域包括一通道層、一電荷捕捉層及一阻隔層。
根據本發明之一實施例，源極線之一第一材料形成二極體之第一節點，反及閘串之堆疊之一第二材料形成二極體之第二節點。
根據本發明之另一方面，提出一種操作三維反及閘非揮發性記憶體的方法。
此方法包括提供一程式化偏壓排列序列至三維非揮發性記憶體之反及閘串中，使得二極體耦接於非揮發性記憶體之反及閘串與源極線之間。在程式化過程中，二極體不依賴反及閘串與源極線之間的選擇裝置，而保留了反及閘串之一升壓通道。
三維記憶體裝置包括多數脊狀堆疊，以多數半導體材料條排列而成，半導體材料條被絕緣材料所分離，在一實施例中此些堆疊成串，可透過解碼電路耦接至感測放大器。半導體材料調在脊狀堆疊之側邊具有測表面。在一實施例中多數條導線排列作為字元線，可耦接至列解碼器，並垂直延伸上覆於多數脊狀堆疊。導線具有與堆疊一致之表面(例如是底面)。此共形的結構在介面區域形成多層陣列，介面區域位於堆疊上的半導體材料條之側表面與導線之間。記憶體元件位於半導體材料條之側表面與導線之間的介面區域。記憶體元件可程式化，例如是可程式化電阻結構或如下實施例所述之電荷捕捉結構。結合共形的導 線，記憶體元件與在特定介面之堆疊間的半導體材料條形成記憶體單元之堆疊。因而形成了三維記憶體陣列結構。
多數脊狀堆疊與多數導線使得記憶體單元可自我排列。舉例來說，多數脊狀堆疊中的半導體材料條可以單一蝕刻光罩定義，形成交替的溝槽，溝槽可深入堆疊地垂直排列於半導體材料條之側表面，或排列於由蝕刻所造成的錐形測表面。可利用一層或多層材料，以整片沉積製程形成記憶體元件於多數堆疊上，及其他非特定排列步驟的製程形成記憶體元件。同樣地，多數條導線可以單一蝕刻光罩，利用共形沉積於形成記憶體單元的一層或多層材料之上。因此，可利用多數堆疊中，半導體材料條的唯一排列步驟與多數條導線的唯一排列步驟，形成三維自排列記憶體單元。
本發明同樣基於能帶隙工業矽-氧-氮-氧-矽(bandgap engineered SONOS,BE-SONOS)技術，揭示一種三維埋沒通道無接點反及閘快閃記憶體結構。
本發明提出一種用於極高密度三維反及閘快閃記憶體實際的電路設計結構。
為了對本發明之上述及其他方面與優點有更佳的瞭解，下文特舉範例性實施例，並配合所附圖式，作詳細說明如下：
第1圖繪示一種三維可程式化電阻性記憶體2 x 2陣列的部分透視圖，此記憶體陣列之填充材料在圖中被移 除，用以觀察構成三維陣列的半導體材料條與導線之堆疊。在此圖中，僅顯示出兩平面。然而，平面的數量可增加至非常大的數量。如第1圖所示，記憶體陣列形成於積體電路基板上，積體電路基板具有一絕緣層10在半導體或其他結構(未繪示)下層。記憶體陣列包括半導體材料條11、12、13、14之多數個堆疊，半導體材料條被絕緣材料21、22、23、24分離。如圖所示，堆疊呈脊狀在Y軸方向延伸，使半導體材料條11-14可配置成串。半導體材料條11與13可在一第一記憶體平面中成串。半導體材料條12與14可在一第二記憶體平面中成串。半導體材料之堆疊層15，例如是一反熔絲材料，在本實施例中覆蓋於半導體材料條之多數堆疊，在其他實施例中至少位於半導體材料條之側壁。多數條導線16、17正交於半導體材料條之堆疊上。導線16、17具有與半導體材料條之堆疊共形的表面，填充多數堆疊所定義的溝槽(例如是標號20)，且在堆疊上之半導體材料條11-14之側表面及導線16、17之間的交點，定義出介面區域之多層陣列。一矽化層(例如是矽化鎢、矽化鈷、矽化鈦)18、19可形成於導線16、17之上表面。
半導體材料之堆疊層15可由反熔絲材料所組成，例如是二氧化矽、氮氧化矽或其他矽的氧化物，在一實施例中，堆疊層15具有1至5奈米的厚度。也可以使用其他反熔絲材料，例如是氮化矽。半導體材料條11-14可為具有第一導電型態(例如是p型)之半導體材料。導線16、17可為具有第二導電型態(例如是n型)之半導體材料。 舉例來說，半導體材料條11-14可使用p型多晶矽製造，而導線16、17可使用相對於p型多晶矽具有高度摻雜的n+型多晶矽製造。半導體材料條應具有能夠提供一空乏區足夠空間的寬度，用以操作二極體。因此，記憶體單元形成於多晶矽條與導線之交點的三維陣列中，記憶體單元包括由p-n接面所形成的整流器，p-n接面於陽極與陰極之間具有一可程式化反熔絲層。在其他實施例中，可使用不同的可程式化電阻性記憶體材料，包括過渡金屬氧化物，例如是鎢上的氧化鎢或摻雜金屬氧化物之導電條。此些材料可被程式化及抹除，且可應用於在每一記憶體單元中儲存多數位元的操作。
第2圖繪示形成於導線16與半導體材料條14交點之記憶體單元，沿著X-Z平面切割的剖面圖。主動區25、26在導線16與半導體材料條14之間，並形成於半導體材料條14的兩端。在自然狀態下，反熔絲材料之堆疊層15具有高電阻。在程式化後，反熔絲材料分解，造成主動區25、26其中之一或兩者在反熔絲材料之間為一低電阻狀態。在本實施例中，每一記憶體單元具有兩個主動區25、26，各形成於半導體材料條14之一側。第3圖繪示形成於導線16、17與半導體材料條14交點之記憶體單元，沿著X-Y平面切割的剖面圖。此圖繪示來自字元線之電流路徑，字元線由導線16穿過反熔絲材料之堆疊層15下至半導體材料條14所定義。
如第3圖虛線箭頭所示，電流自n+導線16流至p型半導體材料條，沿著半導體材料條流至感應放大器，感應 放大器可測量電流，用以指示特定記憶體單元的狀態。在一實施例中，使用大約1奈米的氧化矽化層作為反熔絲材料。一程式化脈衝可包括5至7伏特脈衝，且具有大約1微秒的脈衝寬度，參照第17圖所繪示，程式化脈衝被晶片上的控制電路所控制。一讀取脈衝可包括1至2伏特脈衝，依照設定決定其脈衝寬度，參照第17圖所繪示，讀取脈衝被晶片上的控制電路所控制。讀取脈衝可遠短於程式化脈衝。
第4圖繪示記憶體單元之兩平面的示意圖，其中每一平面具有六個記憶體單元。記憶體單元以二極體符號表示，且具有位於陽極與陰極之間的反熔絲材料層，反熔絲材料層以虛線表示。記憶體單元之兩平面在導線60、61與半導體材料條51、52之第一堆疊、半導體材料條53、54之第二堆疊及半導體材料條55、56之第三堆疊的交點被定義，導線60與61作為第一字元線WLn與第二字元線WLn+1，第一堆疊、第二堆疊及第三堆疊分別在陣列之第一與第二層作為堆疊串BLn、BLn+1及BLn+2。記憶體單元之第一平面包括位於半導體材料條52上的記憶體單元30、31、位於半導體材料條54上的記憶體單元32、33及位於半導體材料條56上的記憶體單元34、35。記憶體單元之第二平面包括位於半導體材料條51上的記憶體單元40、41、位於半導體材料條53上的記憶體單元42、43及位於半導體材料條55上的記憶體單元44、45。如圖所示，作為字元線WLn之導線60包括垂直延伸60-1、60-2、60-3，垂直延伸對應於堆疊間的溝槽20，如第1圖所繪示， 用以在每一平面中沿著三個所繪示的半導體材料條，使導線60耦接至記憶體單元。如同此處所述，可實施具有多層之陣列，達成具有極高密度的記憶體或使每一晶片達到兆位元。
第5圖繪示一種三維可程式化電阻性記憶體2 x 2陣列的部分透視圖，此記憶體陣列之填充材料在圖中被移除，用以觀察構成三維陣列的半導體材料條與導線之堆疊。在此圖中，僅顯示出兩平面。然而，平面的數量可增加至非常大的數量。如第5圖所示，記憶體陣列形成於積體電路基板上，積體電路基板具有一絕緣層110在半導體或其他結構(未繪示)下層。記憶體陣列包括半導體材料條111、112、113、114之多數個堆疊(圖中繪示2個)，半導體材料條被絕緣材料121、122、123、124分離。如圖所示，堆疊呈脊狀且於Y軸方向上延伸，使得半導體材料條111-114可配置成串。半導體材料條111與113可在第一記憶體平面作為堆疊串。半導體材料條112與114可在第二記憶體平面作為堆疊串。
絕緣材料121在第一堆疊中介於半導體材料條111與112之間，絕緣材料123在第二堆疊中介於半導體材料條113與114之間，絕緣材料之等效氧化厚度(effective oxide thickness,EOT)大約為40奈米或更多，等效氧化厚度係依據二氧化矽與選定之絕緣材料之介電常數的比例為標準所定義之絕緣材料厚度。此處「大約為40奈米」係用以說明存在10%或其他的變異量，此變異量在製造此類型結構時容易發生。絕緣材料的厚度，在減低相鄰結構層中 記憶體單元之間的干涉，可扮演決定性的角色。在某些實施例中，當各層間具有足夠的隔絕，絕緣材料之等效氧化厚度可小至30奈米。
記憶體材料之疊層115，例如是一介電電荷捕捉結構，在本實施例中覆蓋半導體材料條之多數堆疊。多數條導線116、117正交於半導體材料條之堆疊。導線116、117具有與半導體材料條之堆疊共形的表面，填充多數堆疊所定義的溝槽(例如是標號120)，且在堆疊上之半導體材料條111-114之側表面及導線116、117之間的交點，定義出一介面區域之多層陣列。一矽化層(例如是矽化鎢、矽化鈷、矽化鈦)118、119可形成於導線116、117之上表面。
藉由在導線111-114之通道區域提供奈米線或奈米管結構，奈米線金氧半場效應電晶體(MOSFET)型態的記憶體單元也可以此方式配置，如Paul,et al.,“Impact of a Process Variation on Nanowire and Nanotube Device Performance”,IEEE Transactions on Electron Devices,Vol.54,No.9,September 2007所述，此文章在此可作為完整的參考資料。
因此，可形成一種三維陣列矽-氧-氮-氧-矽(SONOS)型記憶體單元，配置於一反及閘(NAND)快閃陣列中。源極、汲極與通道形成於矽(S)半導體材料條111-114中，半導體材料之堆疊層115包括形成於氧化矽(O)中的通道介電層97、形成於氮化矽(N)中的電荷儲存層98、形成於氧化矽(O)中的阻隔介電層99及包含導線116、117之多晶矽(S)中的閘極。
半導體材料條111-114可為p型半導體材料。導線116、117可為具有相同或不同導電型態之半導體材料(例如是p+型)。舉例來說，半導體材料可使用p型多晶矽或p型磊晶單晶矽製造，而導線116、117可使用具有相對高度摻雜之p+型多晶矽製造。
在另一實施例中，半導體材料條111-114可為n型半導體材料。導線116、117可為具有相同或不同導電型態之半導體材料(例如是p+型)。此n型半導體材料條排列形成埋沒通道、空乏型(depletion mode)電荷捕捉記憶體單元。舉例來說，半導體材料條111-114可使用n型多晶矽或n型磊晶單晶矽製造，而導線116、117可使用具有相對高度摻雜之p+型多晶矽製造。一範例性n型半導體材料條之摻雜濃度可為大約1018/cm3，可利用的實施例大約在1017/cm3至1019/cm3的範圍。n型半導體材料條之使用，在無接點之實施例中尤其有益，可增進沿著反及閘串的導電性，因而允許了更高的讀取電流。
因此，包括場效電晶體之記憶體單元形成於交點之三維陣列中，場效電晶體具有電荷儲存結構。利用半導體材料條與導線之寬度大約為25奈米，且脊狀堆疊之間的溝槽寬度大約為25奈米，具有較少層數(例如是30層)之裝置可在單一晶片中達到兆位元(1012)的容量。
記憶體材料之堆疊層115可包括其他電荷儲存結構。舉例來說，可使用能帶隙工業矽-氧-氮-氧-矽(bandgap engineered SONOS,BE-SONOS)電荷儲存結構，BE-SONOS電荷儲存結構包括介電通道層97，介電通道層 97包括在0偏壓下形成反U型價帶之複合材料。在一實施例中，複合介電通道層包括被稱為電洞通道層的第一層、被稱為能帶偏移層的第二層以及被稱為絕緣層的第三層。在本實施例中，堆疊層115之電洞通道層包括二氧化矽，位於半導體材料條之側表面上，舉例來說，電洞通道層係利用原位蒸氣產生(in-situ steam generation,ISSG)法，藉由在沉積後一氧化氮退火，或在沉積時添加一氧化氮至周圍，對半導體材料條進行氮化。二氧化矽之第一層厚度少於20Å，可為15Å或更少。在範例性實施例中，二氧化矽之第一層厚度可為10Å或12Å。
在本實施例中，位於電洞通道層之上的能帶偏移層包括氮化矽，舉例來說，在680℃利用二氯矽烷(dichlorosilane,DCS)及氨(NH3)前驅物進行低壓化學氣相沉積(low-pressure chemical vapor deposition,LPCVD)而形成。在另一實施例中，能帶偏移層包括氮氧化物，利用類似的製程以一氧化二氮(N2O)為前驅物製造。氮化矽能帶偏移層之厚度少於30Å，可為25Å或更少。
在本實施例中，位於氮化矽之能帶偏移層之上的絕緣層包括二氧化矽，舉例來說，利用LPCVD高溫氧化沉積而形成。二氧化矽絕緣層之厚度少於30Å，可為25Å或更少。此三層通道層形成一反U型價帶能階。
第一位置之價帶能階，為足以誘發電洞穿隧通過於半導體主體及第一位置之介面間之薄區域的電場，亦足以於第一位置之後，提升價帶能階至有效消除第一位置之後於 複合穿隧介電層中之電洞穿隧障壁的能階。此結構係在三層通道介電層中，建立反U型價帶能階，電場能夠幫助電洞以高速穿隧，在無電場時有效地防止電荷漏洩穿透複合通道介面層，或者在小電場時誘發其他操作，例如是自記憶體單元讀取資料或程式化鄰近的記憶體單元。
在一範例性的裝置中，記憶體材料的堆疊層115包括能帶隙工業複合通道介電層，能帶隙工業複合通道介電層包括一少於2奈米厚度的二氧化矽化層、一少於3奈米厚度的氮化矽化層及一少於4奈米厚度的二氧化矽化層。在一實施例中，複合通道介電層由超薄氧化矽化層O1(例如小於或等於15Å)、超薄氮化矽化層N1(例如小於或等於30Å)、及超薄氧化矽化層O2(例如小於或等於35Å)所組成，在介面與半導體本體之偏位為15Å或更少之處，此結構提升了價帶能階至大約2.6eV。O2層藉由一低價帶能階區(高電洞穿隧阻隔)及高導帶能階，將N1層自電荷捕捉層分離於第二偏位(例如距介面約30Å至45Å厚的距離)。由於第二位置距離介面較遠，在通過第二位置後，電場誘導電洞穿隧提升了價帶能階，使其能夠有效地消除電洞穿隧位障。因此，O2層實質上並未妨礙幫助電洞穿隧的電場，反而增進了能帶隙工業通道介電層在低電場時阻隔電荷漏洩的能力。
在本實施例中，位於記憶體材料堆疊層115內之電荷捕捉層包括厚度大於50Å厚的氮化矽，例如是使用低壓化學氣相沉積法形成大約70Å厚的氮化矽。其他電荷捕捉材料也可應用於此，包括例如是氮氧化物(SixOyNz)、多矽 氮化物、多矽氧化物、具有嵌入奈米顆粒的捕捉層等等。
在本實施例中，位於記憶體材料堆疊層115內之阻隔介電層包括厚度大於50Å厚的二氧化矽，例如是使用濕熔爐氧化作用(wet furnace oxidation)製程轉換氮化物，以形成大約90Å厚的二氧化矽。在其他實施例中，可利用高溫氧化或低壓化學氣相沉積二氧化矽來實施。其他阻隔介電層可包括高介電常數(high-κ)材料，例如是氧化鋁。
在一範例性實施例中，電洞穿隧通道層可為13Å厚的二氧化矽；能帶偏移層可為20Å厚的氮化矽；絕緣層可為25Å厚的二氧化矽；電荷捕捉層可為70Å厚的氮化矽；阻隔層可為90Å厚的的氧化矽。閘極材料在導線116、117中為p+多晶矽(功函數大約為5.1eV)。
第6圖繪示形成於導線116與半導體材料條114交點之記憶體單元，沿著X-Z平面切割的剖面圖。主動電荷捕捉區125、126位於導線116與半導體材料條114之間，且形成於半導體材料條114的兩端。如第6圖所示，在本實施例中每一記憶體單元為具有主動電荷捕捉區125、126的雙閘極場效電晶體，主動電荷捕捉區125、126各形成於半導體材料條114之一側。
第7圖繪示形成於導線116、117與半導體材料條114交點之電荷捕捉記憶體單元，沿著之X-Y平面切割的剖面圖。此圖繪示半導體材料條114中的電流路徑。電流如圖中虛線箭頭所示，沿著p型半導體材料條流至感應放大器，感應放大器可測量電流，用以指示特定記憶體單元的狀態。位於作為字元線之導線116、117之間的源/汲極 128、129、130可為“免接點”，不具有與字元線下之通道區的導電型態相反的源極與汲極摻雜。在免接點之實施例中，電荷捕捉場效應電晶體可具有p型通道結構。此外，於某些實施例中，係在定義字元線後，以自對準的佈植方式實施源極與汲極之摻雜。
在另一實施例中，可利用輕度摻雜n型半導體本體於免接點排列中，佈植半導體材料條111-114，用以在電荷捕捉記憶體單元中，形成埋沒通道的場效電晶體與自然轉向的低閥值分佈，埋沒通道的場效電晶體可在空乏區運作。
第8圖繪示記憶體單元之兩平面的示意圖，每一平面具有九個電荷捕捉記憶體單元排列於NAND配置中，用以代表一種可包括多個平面與多條字元線的立方體。記憶體單元之兩平面在導線160、161、162與半導體材料條之第一堆疊、半導體材料條之第二堆疊及半導體材料條之第三堆疊之交點被定義，導線160、161、162作為字元線WLn-1、WLn、WLn+1。
記憶體單元之第一平面包括位於半導體材料條上，在反及閘串中的記憶體單元70、71、72，位於半導體材料條上，在反及閘串中的記憶體單元73、74、75及位於半導體材料條上，在反及閘串中的記憶體單元76、77、78。在本實施例中，記憶體單元之第二平面對應於立方體的底面，包括排列於反及閘中的記憶體單元(例如是80、82、84)，以類似於第一平面的方式排列。
如圖所示，作為字元線WLn之導線161包括垂直延 伸，垂直延伸對應於如第5圖所繪示之堆疊間的溝槽120的材料中，使導線160在溝槽內的界面區域中耦接至記憶體單元(例如是第一平面中的記憶體單元71、74、77)，溝槽位於所有平面之半導體材料條之間。
位元線與源極線位於記憶串的相反端。位元線106、107及108連接至記憶串之不同堆疊，且被位元線訊號BLn-1、BLn及BLn+1所控制。被訊號SLn控制的源極線86在此排列中的上平面終止了反及閘串。類似地，被訊號SLn+1控制的源極線87在此排列中的下平面終止了反及閘串。
在此排列中，串選擇電晶體85、88及89分別連接於反及閘串與位元線106、107及108其中之一。串選擇線83平行於字元線。
區塊選擇電晶體90-95耦接反及閘串至源極線其中之一。在本實施例中，接地選擇線GSL耦接至區塊選擇電晶體90-95的閘極，也可以相同於導線160、161及162之方式實施。在某些實施例中，串選擇電晶體與區塊選擇電晶體可使用與記憶體單元相同之介電堆疊作為閘極氧化物。在其他實施例中，傳統的閘極氧化物也可用來代替。此外，通道長度與寬度可依設計者之設定調整，用以提供電晶體開關函數。
在另一實施例中，移除接地選擇線GSL與由接地選擇線控制的選擇電晶體90-95；此實施例依賴位於源極線與記憶體單元之間的二極體，在記憶串之源極線末端控制電流。
第9圖繪示類似於第5圖之另一實施例結構的透視圖。在第9圖中，類似結構的參考標號將被再次使用，且不再詳述。第9圖不同於第5圖之處，在於絕緣層110之表面110A與半導體材料條113、114之側表面113A、114A曝露於作為字元線的導線116之間，此結構係於形成字元線之蝕刻製程中所形成。因此，記憶體材料之堆疊層115在字元線之間，可被無傷地完全或部分蝕刻。然而，在某些結構中並不需要如這裡所述，透過蝕刻記憶體材料之堆疊層115，以形成介電電荷捕捉結構。
第10圖繪示類似於第6圖在X-Z平面之記憶體單元的剖面圖。第10圖與第6圖是相同的，繪示如第9圖之結構，此結構的剖面如同第5圖所繪示之實施例的剖面。第11圖繪示類似於第7圖在X-Y平面之記憶體單元的剖面圖。第11圖不同於第7圖之處，在於沿著半導體材料條114之側表面(例如是114A)區域128a、129a與130a的半導體材料可能已經被移除。
第12-16圖繪示實施如上所述之三維記憶體陣列基本製程流程各階段的示意圖，此流程係僅用兩個圖案化光罩步驟作為決定性的整列步驟，以形成陣列。在第12圖中，以絕緣層210、212、214及導電層211、213輪流沉積形成一結構，導電層211、213係利用摻雜半導體，例如是在一晶片的陣列區域中進行整片沉積所形成。隨著實施態樣的不同，導電層211、213可利用具有n型或p型摻雜的多晶矽或磊晶單晶矽形成。層間絕緣層210、212、214可利用例如是二氧化矽、其他矽氧化物或氮化矽來形成。 在本技術領域中，這些疊層可以許多不同的方式形成，包括低壓化學氣相沉積。
第13圖繪示第一蝕刻圖案化步驟的結果，用以定義半導體材料條之多數個脊狀堆疊250，在半導體材料條中，導電層211、213被絕緣層212、214所分離。深且具有高度長寬比的溝槽可形成於堆疊中，用以支撐多層疊，溝槽係利用提供碳硬質光罩與活性離子進行蝕刻，以完成基本微影製程。
第14A及14B圖分別繪示兩實施例的下一階段，其中一實施例包括可程式化電阻性記憶體結構，例如是反熔絲記憶體單元結構，另一實施例包括可程式化電荷捕捉記憶體結構，例如是SONOS記憶體單元結構。
第14A圖繪示在一實施例中，記憶體材料之堆疊層215整片沉積的結果，堆疊層215由一單層所組成，如同第1圖所繪示之一反熔絲結構。在另一實施例中，並非使用整片沉積，而是以氧化程序在半導體材料條之曝露側形成氧化物，此氧化物係作為記憶體材料。
第14B圖繪示堆疊層315整片沉積的結果，堆疊層315包括多層電荷捕捉結構，此多層結構包括通道介電層397、電荷捕捉層398及如上述與第4圖有關之阻隔介電層399。如第14A與14B圖所繪示，堆疊層215、315係以與半導體材料條之脊狀堆疊(第13圖標號250)共形的方式，配置於脊狀堆疊上。
第15圖繪示填充高度長寬比之導電材料之步驟，導電材料具有n型或p型摻雜，例如是多晶矽，被配置形成 堆疊層225，用以作為字元線之導線。此外，在利用多晶矽的實施例中，矽化層226可形成於堆疊層225之上。如圖所示，利用多晶矽之高度長寬比沉積技術，例如是低壓化學氣相沉積，以完全地填充脊狀堆疊間的溝槽220，即便在大約10奈米寬，非常狹窄的溝槽中也具有高度長寬比。
第16圖繪示第二蝕刻圖案化步驟的結果，用以定義在三維記憶體陣列中，作為字元線之多數條導線260。第二蝕刻圖案化步驟利用單一光罩，在導線之間蝕刻出高度長寬比之溝槽，以形成陣列之特定尺寸，蝕刻並未穿過脊狀堆疊。利用高度選擇性的蝕刻製程，蝕刻氧化矽或氮化矽上的多晶矽。因此，利用交替蝕刻製程，以同樣的光罩蝕刻導電層與絕緣層，並停止於絕緣層210之上。
一選擇性製造步驟包括在多數條導線上形成硬質光罩，導線包括多數條字元線、接地選擇線及串選擇線。硬質光罩可利用較厚的氮化矽化層，或其他可阻隔離子佈植程序之材料形成。在形成硬質光罩後，可提供離子佈植以增加半導體材料條之摻雜濃度，因而減少沿著半導體材料條之電流路徑的電阻。藉由控制佈植能量，離子佈植可穿透至半導體材料條之底部，且每一佈植在堆疊中覆蓋半導體材料條。
移除硬質光罩，曝露出沿著導線頂部表面形成的矽化層。在陣列頂部形成一層間介電後，便形成貫孔(via)開於接點插塞，此接點插塞例如是利用鎢來填充。覆蓋之金屬線被圖案化作為位元線，以連接解碼電路。在說明之方 法中，三平面之解碼網路被建立，利用一字元線、一位元線及一源極線存取一選定的記憶體單元。詳見美國專利號No.6,906,940“Plane Decoding Method and Device for Three Dimensional Memories”。
在本實施例中，程式化一選定的反熔絲型記憶體單元時，選定之字元線的偏壓可為-7伏特，未選定之字元線偏壓可為0伏特，選定之位元線可被設定為0伏特，未選定之位元線可被設定為0伏特，選定之選擇線可被設定為-3.3伏特，未選定之選擇線可被設定為0伏特。在本實施例中，讀取一選定的記憶體單元時，選定之字元線偏壓可為-1.5伏特，未選定之字元線偏壓可為0伏特，選定之位元線可被設定為0伏特，未選定之位元線可被設定為0伏特，選定之選擇線可被設定為-3.3伏特，未選定之選擇線可被設定為0伏特。
第17圖繪示依據本發明實施例之積體電路的簡化區塊圖。積體電路875包括在此所述之實施例，位於半導體基板上的三維可程式化電阻性記憶體陣列(RRAM)860。列解碼器861耦接於多數條字元線862，且在記憶體陣列860中沿著列排列。行解碼器863耦接於多數條位元線864，且在記憶體陣列860中沿著行排列，用以讀取與程式化在記憶體陣列860中來自記憶體單元的資料。面解碼器858耦接於記憶體陣列860中，位於源極線859上方的多數個平面。位址在匯流排865上被提供至行解碼器863、列解碼器861與面解碼器858。在區塊866中的感應放大器與輸入資料結構，在本實施例中藉由資料匯流排867被 耦接於行解碼器863。來自積體電路875上之輸入/輸出端，或來自其它積體電路875內部或外部的資料，透過輸入資料線871被提供至區塊866中的輸入資料結構。在繪示之實施例中，其它電路874被包含在積體電路中，例如是通用處理機(general purpose processor)、特殊用途應用電路(special purpose application circuitry)、或是提供晶片上之系統由陣列所支持之功能性的模組組合。資料透過來自區塊866中之感應放大器的輸出資料線872被提供至積體電路875上的輸入/輸出端，或被提供至其他積體電路875內部或外部之資料目的地。
在本實施例中，係使用偏壓安排狀態機(bias arrangement state machine)869控制偏壓安排供電電壓，作為一控制器，偏壓安排供電電壓係經由電壓供應器產生或提供，或由區塊868提供，例如是讀取與程式化電壓。如同本領域中所知，控制器可使用特殊用途邏輯電路(special-purpose logic circuitry)來施行。在另一實施例中，控制器包括通用處理機，此通用處理機可施行於相同的積體電路，用來執行電腦程式以控制裝置的操作。在又一實施例中，混合特殊用途邏輯電路與通用處理機可用於控制器的施行。
第18圖繪示依據本發明實施例之積體電路的簡化區塊圖。積體電路975包括一在此所述之實施例，位於半導體基板上，在記憶串中包括二極體之三維反及閘快閃記憶體陣列960。列解碼器961耦接於多數條字元線962，且在記憶體陣列960中沿著列排列。行解碼器963耦接於多 數條位元線964，且在記憶體陣列960中沿著行排列，用以讀取與程式化在記憶體陣列960中來自記憶體單元的資料。面解碼器958耦接於記憶體陣列960中，位於源極線959上方的多數個平面。位址在匯流排965上被提供至行解碼器963、列解碼器961與面解碼器958，行解碼器963包括頁緩衝器。區塊966中的感應放大器與輸入資料結構，在本實施例中藉由資料匯流排967被耦接於行解碼器963。來自積體電路975上之輸入/輸出端，或來自其它積體電路975內部或外部的資料，透過輸入資料線971被提供至區塊966中的輸入資料結構。在繪示之實施例中，其它電路974被包含在積體電路中，例如是通用處理機、特殊用途應用電路、或是提供晶片上之系統由反及閘快閃記憶體單元陣列所支持之功能性的模組組合。資料透過來自區塊966中之感應放大器的輸出資料線972被提供至積體電路975上的輸入/輸出端，或被提供至其他積體電路975內部或外部之資料目的地。
在本實施例中，係使用偏壓安排狀態機969控制偏壓安排供電電壓，作為一控制器，偏壓安排供電電壓係經由電壓供應器產生或提供，或由區塊968提供，例如是讀取、抹除、程式化、抹除確認與程式化確認電壓。如同本領域中所知，控制器可使用特殊用途邏輯電路來施行。在另一實施例中，控制器包括通用處理機，此通用處理機可施行於相同的積體電路，用來執行電腦程式以控制裝置的操作。在又一實施例中，混合特殊用途邏輯電路與通用處理機可用於控制器的施行。
第19圖繪示一8層垂直閘極、薄膜電晶體、BE-SONOS電荷捕捉反及閘裝置之穿透式電子顯微鏡(transmission electron microscope,TEM)的部分剖面圖，此裝置已被組裝與測試，如第8與23圖所示排列，用以解碼。此裝置係以75奈米之半間距所製成。通道為大約18奈米厚的n型多晶矽。無額外的接點佈植，形成一無接點結構。在Z軸方向上，用以絕緣各通道的條間絕緣材料為大約40奈米厚的二氧化矽。閘極為p+多晶矽線。串選擇線SSL裝置，相較於記憶體單元具有較長的通道長度。測試裝置實施三十二字元線，無介面反及閘串。在第19圖中，底部半導體材料條之寬度大於頂部半導體材料條之寬度，係由於以蝕刻溝槽形成此結構，造成一傾斜側壁，傾斜側壁具有隨著溝槽逐漸變深而逐漸變寬的半導體材料條，及介於半導體材料條之間的絕緣材料，絕緣材料被蝕刻多於多晶矽。
第20圖繪示在半導體本體中，包括在反及閘串之共同源極線端上之二極體(例如是二極體1492)之一實施例的透視圖。此結構包括具有半導體材料條1412、1413、1414之多數脊狀堆疊，半導體材料條1412、1413、1414在基板1410上之脊狀堆疊的各平面中。多數條作為字元線之導線1425-1、1425-2至1425-n(為了簡化，在圖式中僅繪示三條導線)垂直延伸通過堆疊，且如上所述與堆疊層共形。導線1427作為串選擇線(SSL)，且導線1427與多數條作為字元線之導線平行排列。這些導線係由導電材料1491所形成，例如是具有n型或p型摻雜的多晶矽，被使 用在作為字元線之導線上。矽化層1426可覆蓋作為字元線與串選擇線之導線的頂部。
在區域1415中，透過共同源極線之內部連接，將半導體材料條1412、1413、1414連接至其他在相同平面中的半導體材料條，以及連接至一面解碼器(未繪示)。二極體(例如是1492)配置於共同源極線(CSL1、CSL2、CSL3)與記憶體單元之間，記憶體單元耦接字元線1425-1到1425-n。在區域1415中，每一平面中的半導體材料條之n型源極線末端，藉由p+型導線或佈植耦接在一起，在每一記憶串之源極線末端上形成PN二極體，記憶串位於共同源極線與字元線之間。半導體材料條係以一步進接觸面積延伸於內部連接的共同源極線中。
在半導體材料條之位元線末端，插塞1450、1451將半導體材料條1412、1413、1414耦接於位元線BLn、BLn+1。插塞1450、1450可包括摻雜多晶矽、鎢或其他垂直內部連接技術。上覆位元線BLn、BLn+1被連接於插塞1450、1450與行解碼電路(未繪示)之間。每一堆疊層之源極線(source lines,SLs)被分別解碼。SSL串選擇線、字元線(word lines,WLs)及位元線(Bit lines,BLs)彼此垂直以形成多層堆疊。在第20圖所繪示之結構中，不需要於陣列內形成串選擇閘極與共同源極選擇閘極的接點。
第20圖中之結構的各種實施態樣使用源極側(源極線)反向感應。在各實施例中，二極體於禁止讀取與程式化操作的期間，抑制雜散電流。
第21圖繪示記憶體單元之兩平面的示意圖，記憶體 單元具有六個電荷捕捉單元排列於一反及閘結構中，以代表可包括多數個平面與多數條字元線的區塊。記憶體單元之兩平面係以作為字元線之導線1159、1160、1161、1162與半導體材料條之第一堆疊及半導體材料條之第二堆疊的交點所定義。
在本實施例中，記憶體單元之第一平面為一頂部平面，且包括位於半導體材料條之反及閘串中的記憶體單元1169、1170、1171、1172，及位於另一半導體材料條之反及閘串中的記憶體單元1173、1174、1175、1176。在本實施例中，記憶體單元之第二平面對應於一底部平面，且包括記憶體單元(例如是1182、1184)以類似於第一平面之方式排列於反及閘串中。
如圖所示，作為字元線WLn之導線1161包括對應於如第5圖所繪示之堆疊間的溝槽120內之材料的垂直延伸，用以在溝槽內之介面區域耦接導線1161至記憶體單元(第一平面中的記憶體單元1171、1175)，溝槽介於所有平面中的半導體材料條之間。
串選擇電晶體1196、1197在此排列中連接於各別的反及閘串與對應的位元線BL1、BL2之間。同樣地，在底部平面上，類似的串選擇電晶體在此排列中連接於各別的反及閘串與對應的位元線BL1、BL2之間，使得行解碼被提供至位元線。如第21圖所示，串選擇線1106連接於串選擇電晶體1196、1197，且平行於字元線排列。
在本實施例中，二極體1110、1111、1112、1113連接於反及閘串與對應之源極線之間。二極體1110、1111、 1112、1113，耦接一特定堆疊層中的反及閘串至共同源極參考線。此二極體位置可禁止程式化。
共同源極參考線透過面解碼器解碼。在某些實施例中，串選擇電晶體可使用與記憶體單元之閘極氧化物相同之介電堆疊。在其他實施例中，傳統的閘極氧化物也可用來替代。此外，通道長度與寬度可依設計者調整至合適的尺寸，用以提供電晶體轉換開關函數。在此記述程式化操作，目標記憶體單元為第21圖中的單元A，程式化干擾狀態需考量單元B、單元C、單元D與單元E，單元B代表相較於目標單元位於同樣的平面/源極線與同樣的列/字元線但不同行/字元線的記憶體單元，單元C代表相較於目標單元位於同樣的列/字元線與同樣的行/位元線但不同的面/源極線的記憶體單元，單元D代表相較於目標單元位於同樣的列/字元線但不同的行/位元線與面/源極線的記憶體單元，單元E代表相較於目標單元位於同樣的面/源極線與相同的行/位元線但不同的列/字元線的記憶體單元。
依據此排列方式，串選擇線以區塊為基數在一區塊上進行解碼。字元線以列為基數在一列上解碼。共同源極線以平面為基數在一平面上解碼。位元線以行為基數在一行上解碼。
第22圖繪示在如同第21圖之一陣列中進行程式化操作的時序圖。
T3：開始程式化單元A。反向通道已在T1時段形成。
第22圖係為在如同第21圖之一陣列中進行程式化操作之一實施例的時序圖。程式化區間被分為標示為T1、 T2及T3的三個主要時段。
在時段T1中，藉由施加於串選擇線SSL及施加於未選擇位元線BLs上的施加電位Vcc，使未選擇位元線BLs自升壓(記憶體單元B與D)。通道電壓Vpass也隨記憶體單元B與D被提升。
在時段T2中，未選擇源極線SLs被提升至高電壓HV。通道電壓Vpass隨記憶體單元被直接提升，記憶體單元耦接至未選擇源極線SLs，例如是記憶體單元C。當源極線SL為0伏特，位元線BLs為3.3伏特時，由於設置於源極線SLs之二極體，已升壓之通道電壓Vpass並不會藉由源極線SLs漏出，二極體具有一低洩漏之反向偏壓。
在時段T3中，記憶體單元A被程式化。在時段T1時，反向通道已形成。當記憶體單元A被程式化，記憶體單元B、C、D各別之升壓通道電壓Vpass，可防止記憶體單元B、C、D被程式化。
第23圖繪示適合於第20圖之結構的讀取偏壓狀態。在第23圖中，依據基板410上之結構的偏壓狀態，藉由提供通過電壓至未選擇字元線及提供讀取參考電壓Vref至一選擇字元線，記憶體單元的一平面被施加偏壓，用以進行讀取。選擇共同源極線耦接至大約為2伏特的電壓，未選擇共同源極線耦接至大約為0伏特的電壓，而串選擇線SSL耦接至大約為3.3伏特的電壓。選擇位元線BLn耦接至大約為0伏特的電壓，未選擇位元線BLn+1耦接至大約為2伏特的預充電壓。在未選擇位元線中的2伏特預充電壓，可防止電流自選擇源極線流至未選擇位元線時產生 雜散讀取電流。
在本實施例中，可利用共同源極線建立頁解碼。因此，在一特定讀取偏壓狀態下，具有相同位元數(在此處為位元線)之一頁可用以讀取三維陣列中的每一選擇共同源極線或平面。選擇共同源極線被設定為大約2伏特的參考電壓，而其他共同源極線被設定為0伏特。位於位元線路徑中的二極體，用以防止未選擇平面產生雜散電流。
在頁讀取操作中，每一字元線讀取區塊中的每一平面一次。同樣地，在以一頁為基數進行程式化操作時，程式化抑制狀態必須足以持續到每一平面之該頁完成程式化操作。因此，在一具有記憶體單元之八個平面的區塊中，程式化抑制狀態在未選擇記憶體單元中必須持續八個程式化的循環。
要注意的是，位元線串中的二極體需要源極線上的偏壓稍微增加，用以補償二極體的接點壓降，此壓降在一實施例中大約為0.7伏特。
在第22、23圖之讀取操作中，每一源極線SL提供某亦正向電壓，用以進行源極側讀取(或反向讀取)。因此源極線SLs係與具有接地電壓之接地線GL有所區別。
第24圖繪示一區塊抹除操作之偏壓狀態。在繪示之排列中，字元線耦接於負電壓，例如是大約-5伏特的電壓，共同源極線與位元線耦接於大約為+8伏特的正電壓，串選擇線SSL耦接至一合適的高通過電壓，例如是大約+8伏特的電壓。此耦接方式可抑制源極偏壓的穿隧標準。其他區塊之串選擇線SSL關閉。位元線BL之高電壓藉由位 元線驅動設計來滿足。在另一實施例中，當共同源極線耦接至例如是13伏特的高電壓時，字元線與串選擇線可接地。
在自我升壓過程中，PN二極體必須維持一升壓通道電位在大約8伏特數十微秒。在8伏特的狀態下，估計反向偏壓的雜散電流應小於100微微安培(pA)，用以維持升壓電位。因此，臨界電壓應高於8伏特。低啟動電壓(例如是小於0.7伏特的電壓)可幫助降低感應的困難度。
第25圖繪示一種在串選擇線中具有肖特基(Schottky)二極體之三維反及閘快閃記憶體結構的透視圖，此串選擇線位於源極線結構與記憶串之間。在本實施例中，半導體2592為肖特基金屬半導體二極體，而非半導體p-n接面。位於源極線末端的金屬矽化物形成肖特基二極體。金屬矽化物具有遠低於矽之電阻，因而減少了源極線的電阻。範例性的矽化材料為鉑(Pt)、鎳(Ni)、鈦(Ti)與鈷(Co)。經過仔細的製程工作，肖特基裝置位障的能帶圖具有足夠的位障高度，用以在金屬/矽接面中維持高的開/關比。肖特基位障具有一臨界電壓，例如在反向偏壓下超過8伏特。
第26圖繪示一種在串選擇線中具有二極體之三維反及閘快閃記憶體結構之垂直通道觀點的透視圖，此串選擇線位於源極線結構與記憶串之間。
垂直通道三維陣列類似於將第21圖之水平通道三維陣列旋轉90度。在垂直通道三維陣列中，反及閘串的半導體材料條垂直延伸至基板1410外。每一源極線CSL1、CSL2、CSL3彼此電性分離。
第27A、27B圖為部分三維反及閘快閃記憶體陣列的TEM圖片。
如圖所示為75奈米半間距(half-pitch)4F2虛接地(virtual ground,VG)陣列裝置的TEM圖片。通道寬與長分別為30與40奈米，而通道高為30奈米。每一裝置為雙閘極(垂直閘極)水平通道裝置，通道為n型輕度摻雜(埋沒通道)，用以增加讀取電流。位元線BL的輪廓係最佳化以形成一平坦的ONO佈局。藉由最佳化的製程可得到一小的側壁凹部。非常平坦的ONO沉積於位元線BL之側壁。
第27A圖為陣列在X方向的剖面圖。電荷捕捉BE-SONOS裝置在每一通道的兩側生成。每一裝置為一雙閘極裝置。通道電流水平流動，而閘極為一般垂直的。側壁ONO之凹部減至最小。
第27B圖為陣列在Y方向的剖面圖。由於密節距與窄位元線寬，聚焦離子束(focused ion beam,FIB)TEM圖片顯示包括位於位元線(水平半導體條)與空間的多閘極雙影像。在顯示之裝置中，通道長度Lg大約為40奈米。
第28圖繪示實驗量側PN二極體的電流-電壓(IV)特性圖。
藉由直接量側連接於垂直閘極(VG)三維反及閘陣列的PN二極體，得到多晶矽PN二極體之正向與反向IV特性。多晶矽的高度/寬度尺寸為30/30奈米。在8伏特的反向偏壓下，反向雜散電流遠小於10微微安培(pA)，可協助消除雜散讀取電流路徑。反向臨界電壓的大小大於8伏 特的反向偏壓，足以讓通道電壓自我升壓，當程式化一選擇記憶體單元時，避免鄰近未選擇記憶體單元被程式化。汲極偏壓Vd與7.5伏特之通道電壓Vpass(在圖中繪示為控制字元線電壓Vcwl)被提供至所有的位元線WLs與串選擇線SSL。PN二極體(30奈米寬與30奈米高)顯示成功的多於5個數量級的開/關比。二極體之正向開啟電壓大小約為0.8伏特。二極體正向電流達到飽和，其被反及閘記憶串之串聯電阻所夾鉗。
第29圖繪示實驗量測連接於三維反閘極記憶體之多晶矽二極體的程式化抑制特性圖。
如圖，繪示記憶體單元A、B、C、D在本實施例中的程式化抑制特性。此實驗結果係基於第22圖所述之三時段(T1、T2、T3)程式化。在本實施例中，Vcc=3.5伏特、HV=8伏特、Vpass=9伏特。增量步進脈衝程式化ISPP(具有步進偏壓)方法被用於記憶體單元A。圖顯示出大於4伏特的無干擾窗口。此為具有二極體絕緣性質的產品。
第30圖繪示實驗量測連接於三維反閘極記憶體之PN二極體程式化/抹除記憶體單元的臨界電壓分布圖，此分布為一棋盤(checkerboard,CKB)分布。
一單階記憶體(single level cell,SLC)之棋盤分布用於解碼三維記憶體陣列之PN二極體。最接近的鄰近記憶體單元(在三維感測中)被程式化為最糟情形之干擾的相反狀態。一般的頁程式化與程式化抑制(記憶體單元B之狀態)方法被用於每一層，接著其他未選擇源極線(記憶體單元C與D)被抑制。頁程式化隨後執行於其他層。未 選擇記憶體單元承受許多在三維陣列中列應力與欄應力的來源。
第31圖繪示在串選擇線中具有二極體之三維反及閘快閃記憶體結構的佈線圖，此串選擇線位於源極線結構與記憶串之間。
在第31圖之佈線中，半導體材料條之堆疊繪示為具有點-短虛線為界線之垂直材料條。半導體材料條之堆疊自位於頂部的位元線接點結構，延伸至位於底部之源極線接點結構。
水平字元線與水平串選擇線SSL上覆於半導體材料條之堆疊，字元線與串選擇線SSL皆以具有點-長虛線為界線之水平條所繪示。串選擇線SSL控制選擇電晶體裝置，選擇電晶體裝置在任一半導體材料條之堆疊與堆疊所對應之位元線接點結構之間，提供選擇性的電性連接。所繪示之字元線以1到N編號，且電性控制於字元線解碼器。在一實施例中，每一區塊具有64條字元線，在其他實施例中，每一區塊具有不同數量的字元線。
源極線SL(ML1)垂直上覆於字元線與串選擇線SSL。一步進接點結構位於圖式底部。此結構電性連接不同的源極線SL(ML1)至反及閘記憶體單元串之堆疊之不同的平面位置。雖然為了便於觀察此結構，源極線SL(ML1)被繪示為在步進接點結構中，終止於對應之源極線SL(ML2)，但源極線SL(ML1)實質上可更長。
源極線SL(ML2)水平上覆於源極線SL(ML1)。源極線SL(ML2)自解碼器傳輸訊號，源極線SL(ML1)耦接此 些解碼器訊號至反及閘記憶體單元串之堆疊的特定平面位置。雖然為了便於觀察此結構，源極線SL(ML2)被繪示為在步進接點結構中，終止於對應之源極線SL(ML1)，但源極線SL(ML2)實質上可更長。
如第31圖所示，具有四條源極線SL(ML1)與四條源極線SL(ML2)。此些源極線足以電性連接至四個平面位置。四個平面位置係藉由位於每一反及閘記憶體單元串中的四個反及閘記憶體單元串所提供。跨過所有堆疊之位於相同堆疊位置之反及閘記憶體單元串係位於相同的面位置。在其他實施例中，可具有不同數量之平面位置，此些平面位置在每一反及閘記憶體單元串之堆疊中，具有對應數量的反及閘記憶體單元串，且具有對應數量之源極線SL(ML1)與源極線SL(ML2)。
位元線BL(ML3)上覆於源極線SL(ML2)，位元線BL(ML3)在圖式之頂部連接接點結構。密節距位元線電性連接於不同的半導體材料條之堆疊。如圖所示，具有八條位元線BL(ML3)。此些位元線足以電性連接至八個反及閘記憶體單元串之堆疊。在其他實施例中，可能具有不同數量之堆疊。
第31圖的佈線可相對於頂部接點與/或底部接點鏡射。在此佈線中，一範例性實施例在X與Y方向上之半間距為42奈米。在Y方向上，自圖式頂部至底部的尺寸如下所述。半數的位元線接點結構大約為0.2微米(μm)。串選擇線通道長度為0.25微米。在64條字元線的實施例中，字元線為2.668微米。最底部的字元線至底部源極線 接點結構的距離為0.3微米。半數的源極線接點結構為0.2微米。
第32圖繪示在串選擇線中具有二極體之三維反及閘快閃記憶體結構的另一佈線圖，此串選擇線位於源極線結構與記憶串之間。
第32圖之佈線類似於第31圖。與第31圖不同之處，在於第32圖之位元線BL與源極線SL位於相同的金屬層ML1上，使得位元線BL與源極線SL較低層延伸於圖中相同的垂直方向。上層之源極線SL係位在高於金屬層ML2的位元線BL與下層的源極線SL兩者。位於金屬層ML2上的源極線SL皆連接於源極線接點結構之一端，在本實施例中位於金屬層ML2上的源極線SL皆連接於源極線接點結構之上。所繪示之約束於金屬層ML2與ML1之間的源極線SL，係發生在畫出每256條位元線BL的水平方向上。被約束的源極線SL佔據大約16位元線BL。
第33圖繪示在串選擇線中具有二極體之三維反及閘快閃記憶體結構的又一佈線圖，此串選擇線位於源極線結構與記憶串之間。
第33圖之佈線類似於第32圖。不同於第32圖中，位於金屬層ML2上的源極線SL皆連接於源極線接點結構之一端，在第33圖中，位於金屬層ML2上的源極線SL被分開連接於源極線接點結構之兩端。如圖所示，源極線由兩個鄰近的區塊共享。位於所繪示之區塊上方或下方的其他區塊，其源極線SL則與所繪示之源極線SL各自獨立。
第34圖繪示在串選擇線中具有二極體之三維反及閘 快閃記憶體結構的透視圖，此串選擇線位於源極線結構與記憶串之間。
第35圖繪示在串選擇線中具有二極體之三維反及閘快閃記憶體結構的另一透視圖，此串選擇線位於源極線結構與記憶串之間。
在第34與35圖中，接地選擇線自字元線WL與源極線接點結構之間移除，接地選擇線控制裝置自字元線WL與源極線接點結構之間移除。
綜上所述，雖然本發明已以範例性實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、110、210、212、214‧‧‧絕緣層
110A、113A、114A‧‧‧表面
11、12、13、14、51、52、53、54、55、56、111、112、113、114、1412、1413、1414‧‧‧半導體材料條
21、22、23、24、121、122、123、124‧‧‧絕緣材料
15、115、215、225、315‧‧‧堆疊層
16、17、60、61、116、117、160、161、162、260、1159、1160、1161、1162、1425-1、1425-2、1425-n、1427‧‧‧導線
18、19、118、119‧‧‧矽化層
20、120、220‧‧‧溝槽
25、26‧‧‧主動區
30、31、32、33、34、35、40、41、42、43、44、45、70、71、72、73、74、75、76、77、78、80、82、84、1169、1170、1171、1172、1173、1174、1175、1176、1182、1184、A、B、C、D、E‧‧‧記憶體單元
60-1、60-2、60-3‧‧‧垂直延伸
83、1106、SSL‧‧‧串選擇線
85、88、89、1196、1197‧‧‧串選擇電晶體
86、87‧‧‧源極線
90、91、92、93、94、95‧‧‧區塊選擇電晶體
97、397‧‧‧通道介電層
98、398‧‧‧電荷儲存層
99、399‧‧‧阻隔介電層
125、126‧‧‧主動電荷捕捉區
128、129、130‧‧‧源/汲極
128a、129a、130a、1415‧‧‧區域
106、107、108、864、964、BL、BLn、BLn+1、BL1、BL2、BLs‧‧‧位元線
211、213‧‧‧導電層
226、1426‧‧‧矽化層
250‧‧‧脊狀堆疊
858、958‧‧‧面解碼器
859、959、CSL1、CSL2、CSL3、SL、SLs‧‧‧源極線
860、960‧‧‧記憶體陣列
861、961‧‧‧列解碼器
862、962、WL、WLn-1、WLn、WLn+1‧‧‧字元線
863、963‧‧‧行解碼器
865、867、965、967‧‧‧匯流排
866、966‧‧‧感應放大器/輸入資料結構
868、968‧‧‧偏壓安排供電電壓
869、969‧‧‧狀態機
871、971‧‧‧輸入資料線
872、972‧‧‧輸出資料線
874、974‧‧‧其它電路
875、975‧‧‧積體電路
1110、1111、1112、1113、1492、2592‧‧‧二極體
410、1410‧‧‧基板
1450、1451‧‧‧插塞
1491‧‧‧導電材料
GSL‧‧‧接地選擇線
HV‧‧‧高電壓
Lg‧‧‧通道長度
ML1、ML2、ML3‧‧‧金屬層
SSLn、SSLn+1、SBLn-1、SBLn、SBLn+1‧‧‧訊號
T1、T2、T3‧‧‧時段
Vcc‧‧‧施加電位
Vpass‧‧‧通道電壓
Vcwl‧‧‧控制字元線電壓
Vd‧‧‧汲極偏壓
Via‧‧‧貫孔
Vpgm‧‧‧程式化電壓
Vref‧‧‧參考電壓
第1圖繪示依照本發明實施例的一種三維記憶體結構的透視圖，三維記憶體結構包括半導體材料條之多數個平面、一記憶體層以及多數條導線，半導體材料條平行於Y方向，且排列於多數脊狀堆疊中，記憶體層位於半導體材料條之側表面，導線具有與脊狀堆疊共行之底面，並排列於脊狀堆疊之上。
第2圖繪示記憶體單元，沿著第1圖結構之X-Z平面切割的剖面圖。
第3圖繪示一種記憶體單元，沿著第1圖結構之X-Y平面切割的剖面圖。
第4圖繪示基於第1圖結構的一種反熔絲半導體的示意圖。
第5圖繪示依照本發明實施例的一種三維記憶體結構的透視圖，三維記憶體結構包括半導體材料條之多數個平面、一電荷捕捉記憶體層以及多數條導線，半導體材料條平行於Y方向，且排列於多數脊狀堆疊中，電荷捕捉記憶體層位於半導體材料條之側表面，導線具有與脊狀堆疊共行之底面，並排列於脊狀堆疊之上。
第6圖繪示一種記憶體單元，沿著第5圖結構之X-Z平面切割的剖面圖。
第7圖繪示一種記憶體單元，沿著第5圖結構之X-Y平面切割的剖面圖。
第8圖繪示具有第5圖及第23圖結構的反及閘快閃記憶體的示意圖。
第9圖繪示依照本發明另一實施例，類似於第5圖之三維反及閘快閃記憶體的透視圖，其中位於導線之間的記憶體層被移除。
第10圖繪示一種記憶體單元，沿著第9圖結構之X-Z平面切割的剖面圖。
第11圖繪示一種記憶體單元，沿著第9圖結構之X-Y平面切割的剖面圖。
第12圖繪示製造一種類似於第1、5及9圖的記憶體單元的第一階段。
第13圖繪示製造一種類似於第1、5及9圖的記憶體單元的第二階段。
第14A圖繪示製造一種類似於第1圖的記憶體單元的第三階段。
第14B圖繪示製造一種類似於第5圖的記憶體單元的第三階段。
第15圖繪示製造一種類似於第1、5及9圖的記憶體單元的第三階段。
第16圖繪示製造一種類似於第1、5及9圖的記憶體單元的第四階段。
第17圖繪示一種積體電路的示意圖，積體電路包括一種具有列、行及面解碼電路的三維可程式化電阻記憶體陣列。
第18圖繪示一種積體電路的示意圖，積體電路包括一種具有列、行及面解碼電路的三維反及閘快閃記憶體陣列。
第19圖繪示一種三維反及閘快閃記憶體陣列之穿透式電子顯微鏡的部分剖面圖。
第20圖繪示一種在串選擇線中具有二極體之三維反及閘快閃記憶體結構的透視圖，此串選擇線位於源極線結構與記憶串之間。
第21圖繪示一種一種在串選擇線中具有二極體之三維反及閘快閃記憶體結構的透視圖，串選擇線位於源極線結構與記憶串之間，此圖顯示記憶體單元之兩平面，每一平面具有六個電荷捕捉單元排列於一反及閘結構中。
第22圖繪示在如同第21圖在串選擇線中具有二極體之陣列，進行程式化操作的時序圖，此串選擇線位於源極 線結構與記憶串之間。。
第23圖繪示一種在串選擇線中具有二極體之三維反及閘快閃記憶體結構，進行讀取操作的透視圖，此串選擇線位於源極線結構與記憶串之間。
第24圖繪示一種在串選擇線中具有二極體之三維反及閘快閃記憶體結構，進行程式化操作的透視圖，此串選擇線位於源極線結構與記憶串之間。
第25圖繪示一種在串選擇線中具有肖特基二極體之三維反及閘快閃記憶體結構的透視圖，此串選擇線位於源極線結構與記憶串之間。
第26圖繪示一種在串選擇線中具有二極體之三維反及閘快閃記憶體結構之垂直通道觀點的透視圖，此串選擇線位於源極線結構與記憶串之間。
第27A、27B圖為部分三維反及閘快閃記憶體陣列的TEM圖片。
第28圖繪示實驗量側PN二極體的電流-電壓(IV)特性圖。
第29圖繪示實驗量測連接於三維反閘極記憶體之多晶矽二極體的程式化抑制特性圖。
第30圖繪示實驗量測連接於三維反閘極記憶體之PN二極體程式化/抹除記憶體單元的臨界電壓分布圖，此分布為一棋盤分布。
第31圖繪示在串選擇線中具有二極體之三維反及閘快閃記憶體結構的佈線圖，此串選擇線位於源極線結構與記憶串之間。
第32圖繪示在串選擇線中具有二極體之三維反及閘快閃記憶體結構的另一佈線圖，此串選擇線位於源極線結構與記憶串之間。
第33圖繪示在串選擇線中具有二極體之三維反及閘快閃記憶體結構的又一佈線圖，此串選擇線位於源極線結構與記憶串之間。
第34圖繪示在串選擇線中具有二極體之三維反及閘快閃記憶體結構的透視圖，此串選擇線位於源極線結構與記憶串之間。
第35圖繪示在串選擇線中具有二極體之三維反及閘快閃記憶體結構的另一透視圖，此串選擇線位於源極線結構與記憶串之間。
1106、SSL‧‧‧串選擇線
1110、1111、1112、1113‧‧‧二極體
1159、1160、1161、1162‧‧‧導線
1169、1170、1171、1172、1173、1174、1175、1176、 1182、1184、A、B、C、D、E‧‧‧記憶體單元
1196、1197‧‧‧串選擇電晶體
BL1、BL2‧‧‧位元線
SL‧‧‧源極線
Vpgm‧‧‧程式化電壓
Vpass‧‧‧通道電壓

Claims (24)

  1. 一種記憶體裝置，包括：一積體電路基板；一非揮發性記憶體單元之三維陣列，位於該積體電路基板上，該三維陣列包括：非揮發性記憶體單元之複數個反及閘串之堆疊，該些反及閘串之堆疊具有兩端，包括一第一端與一第二端，該第一端與該第二端其中之一端耦接於位元線，該第一端與該第二端之另一端耦接於源極線；一選擇線，僅位於該些反及閘串之該第一端，而不位於該些反及閘串之該第二端，該選擇線選擇性地將該些反及閘串電性連接於該些位元線與該些源極線其中之一，該選擇線垂直地排列於該些堆疊之上，且具有與該些堆疊共形的表面；及複數個二極體，該些二極體耦接該些反及閘串至其他該些位元線與該些源極線，使得該選擇線與該些二極體位於該些反及閘串之相反端。
  2. 如申請專利範圍第1項所述之記憶體裝置，更包括：複數條字元線，垂直地排列於該些堆疊之上，且具有與該些堆疊共形的表面，該些字元線將該些非揮發性記憶體單元建立於該些堆疊之表面與該些字元線之表面的交點上，其中該選擇線係位於該些位元線及該些源極線其中之一，與該些字元線之間。
  3. 如申請專利範圍第1項所述之記憶體裝置，其中該些源極線電性連接於該些反及閘串之堆疊的不同水平面位置。
  4. 如申請專利範圍第1項所述之記憶體裝置，其中該些位元線電性連接於該些反及閘串之不同個堆疊。
  5. 如申請專利範圍第1項所述之記憶體裝置，其中該些二極體為半導體p-n接面。
  6. 如申請專利範圍第1項所述之記憶體裝置，其中該些二極體為肖特基金屬半導體接面。
  7. 如申請專利範圍第1項所述之記憶體裝置，其中該些記憶體單元具有介面區域，位於該些堆疊與該些字元線之間，該些介面區域包括一通道層、一電荷捕捉層及一阻隔層。
  8. 如申請專利範圍第1項所述之記憶體裝置，其中該些源極線之一第一材料形成該些二極體之第一節點，該些反及閘串之堆疊之一第二材料形成該些二極體之第二節點。
  9. 一種記憶體裝置，包括：一積體電路基板；一非揮發性記憶體單元之三維陣列，位於該積體電路基板上，該三維陣列包括：非揮發性記憶體單元之複數個反及閘串之堆疊，該些反及閘串之堆疊具有兩端，包括一第一端與一第二端，該第一端與該第二端其中之一端耦接於位元線，該第一端與該第二端之另一端耦接於源極線； 複數個選擇裝置，僅位於該些反及閘串之該第一端，而不位於該些反及閘串之該第二端，該些選擇裝置選擇性地將該些反及閘串電性連接於該些位元線與該些源極線其中之一；及複數個二極體，該些二極體耦接該些反及閘串至其他該些位元線與該些源極線，使得該些選擇裝置與該些二極體位於該些反及閘串之相反端。
  10. 如申請專利範圍第9項所述之記憶體裝置，更包括：複數條字元線，垂直地排列於該些堆疊之上，且具有與該些堆疊共形的表面，該些字元線將該些非揮發性記憶體單元建立於該些堆疊之表面與該些字元線之表面的交點上，其中該些選擇裝置係位於該些位元線及該些源極線其中之一，與藉由該些字元線所建立的該些記憶體裝置之間。
  11. 如申請專利範圍第9項所述之記憶體裝置，其中該些源極線電性連接於該些反及閘串之堆疊的不同水平面位置。
  12. 如申請專利範圍第9項所述之記憶體裝置，其中該些位元線電性連接於該些反及閘串之不同個堆疊。
  13. 如申請專利範圍第9項所述之記憶體裝置，其中該些二極體為半導體p-n接面。
  14. 如申請專利範圍第9項所述之記憶體裝置，其中該些二極體為肖特基金屬半導體接面。
  15. 如申請專利範圍第9項所述之記憶體裝置，其中該些記憶體單元具有介面區域，位於該些堆疊與該些字元線之間，該些介面區域包括一通道層、一電荷捕捉層及一阻隔層。
  16. 如申請專利範圍第9項所述之記憶體裝置，其中該些源極線之一第一材料形成該些二極體之第一節點，該些反及閘串之堆疊之一第二材料形成該些二極體之第二節點。
  17. 一種記憶體裝置，包括：一積體電路基板；一非揮發性記憶體單元之三維陣列，位於該積體電路基板上，該三維陣列包括：非揮發性記憶體單元之複數個反及閘串之堆疊，該些反及閘串之堆疊具有兩端，包括一第一端與一第二端，該第一端耦接於位元線，該第二端耦接於源極線；複數個二極體，該些二極體耦接該些反及閘串至該些源極線，其中僅該些二極體提供該些源極線與該些反及閘串之該第二端之間的電流控制；及複數個選擇裝置，僅位於鄰近該些位元線的該些反及閘串之第一端，而不位於鄰近該些源極線的該些反及閘串之該第二端，該些選擇裝置選擇性地將該些反及閘串電性連接於該些位元線。
  18. 如申請專利範圍第17項所述之記憶體裝置，更包括：複數條字元線，垂直地排列於該些堆疊之上，且具有 與該些堆疊共形的表面，該些字元線將該些非揮發性記憶體單元建立於該些堆疊之表面與該些字元線之表面的交點上；其中該些選擇裝置係位於該些位元線及藉由該些字元線所建立的該些記憶體裝置之間。
  19. 如申請專利範圍第17項所述之記憶體裝置，其中該些源極線電性連接於該些反及閘串之堆疊的不同水平面位置。
  20. 如申請專利範圍第17項所述之記憶體裝置，其中該些位元線電性連接於該些反及閘串之不同個堆疊。
  21. 如申請專利範圍第17項所述之記憶體裝置，其中該些二極體為半導體p-n接面。
  22. 如申請專利範圍第17項所述之記憶體裝置，其中該些二極體為肖特基金屬半導體接面。
  23. 如申請專利範圍第17項所述之記憶體裝置，其中該些記憶體單元具有介面區域，位於該些堆疊與該些字元線之間，該些介面區域包括一通道層、一電荷捕捉層及一阻隔層。
  24. 如申請專利範圍第17項所述之記憶體裝置，其中該些源極線之一第一材料形成該些二極體之第一節點，該些反及閘串之堆疊之一第二材料形成該些二極體之第二節點。
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