WO2021044618A1 - メモリデバイス - Google Patents

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WO2021044618A1
WO2021044618A1 PCT/JP2019/035206 JP2019035206W WO2021044618A1 WO 2021044618 A1 WO2021044618 A1 WO 2021044618A1 JP 2019035206 W JP2019035206 W JP 2019035206W WO 2021044618 A1 WO2021044618 A1 WO 2021044618A1
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WO
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insulator
charge storage
storage film
semiconductor
conductor
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Application number
PCT/JP2019/035206
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English (en)
French (fr)
Inventor
賢史 永嶋
Original Assignee
キオクシア株式会社
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Publication date
Application filed by キオクシア株式会社 filed Critical キオクシア株式会社
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Priority to TW109103144A priority patent/TWI747150B/zh
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Definitions

  • the embodiment relates to a memory device.
  • a memory device capable of storing data non-volatilely is known.
  • this memory device a three-dimensional memory structure for high integration and large capacity is being studied.
  • the memory device of the embodiment has a first conductor included in the first laminated body laminated along the first direction and a second conductor that is separated from the first laminated body and laminated along the first direction.
  • the second conductor in the same layer as the first conductor, which is included in the laminated body, and between the first laminated body and the second laminated body, each extends along the first direction and is the same.
  • a first portion and a second portion that are separated from each other in the layer, and a third portion that electrically connects the first portion and the second portion below the first conductor and the second conductor.
  • the first semiconductor including, the first charge storage film between the first conductor and the first portion of the first semiconductor, and between the second conductor and the second portion of the first semiconductor.
  • a third insulator between the first insulator and the first charge storage film, and a fourth insulator between the second insulator and the second charge storage film are provided.
  • the dielectric constant of the third insulator and the fourth insulator is larger than the dielectric constant of the first insulator and the second insulator.
  • FIG. 3 is a vertical cross-sectional view of the memory cell array along the IV-IV line of FIG. Of the cross-sectional views of the memory cell array along the VV line of FIG. 4, the cross-sectional view of the memory cell array in the horizontal direction corresponding to the V region of FIG.
  • FIG. 3 is a vertical cross-sectional view of a memory cell array for explaining the manufacturing process of the memory device of the first embodiment.
  • FIG. 3 is a vertical cross-sectional view of a memory cell array for explaining the manufacturing process of the memory device of the first embodiment.
  • FIG. 7 is a cross-sectional view of the memory cell array along the line VIII-VIII of FIG.
  • FIG. 3 is a vertical cross-sectional view of a memory cell array for explaining the manufacturing process of the memory device of the first embodiment.
  • FIG. 3 is a vertical cross-sectional view of a memory cell array for explaining the manufacturing process of the memory device of the first embodiment.
  • FIG. 3 is a vertical cross-sectional view of a memory cell array for explaining the manufacturing process of the memory device of the first embodiment.
  • FIG. 12 is a cross-sectional view of the memory cell array along the line XIII-XIII in FIG.
  • FIG. 3 is a vertical cross-sectional view of a memory cell array for explaining the manufacturing process of the memory device of the first embodiment.
  • FIG. 4 is a cross-sectional view of the memory cell array in the horizontal direction along the XV-XV line of FIG.
  • FIG. 5 is a cross-sectional view in a horizontal direction of a memory cell array for explaining a manufacturing process of the memory device of the first embodiment.
  • FIG. 3 is a vertical cross-sectional view of a memory cell array for explaining the manufacturing process of the memory device of the first embodiment.
  • FIG. 17 is a cross-sectional view of the memory cell array along the line XVIII-XVIII of FIG. FIG.
  • FIG. 3 is a vertical cross-sectional view of a memory cell array for explaining the manufacturing process of the memory device of the first embodiment.
  • FIG. 5 is a cross-sectional view in a horizontal direction of a memory cell array for explaining a manufacturing process of the memory device of the first embodiment.
  • FIG. 5 is a cross-sectional view in a horizontal direction of a memory cell array for explaining a manufacturing process of the memory device of the first embodiment.
  • FIG. 3 is a vertical cross-sectional view of a memory cell array for explaining the manufacturing process of the memory device of the first embodiment.
  • FIG. 2 is a cross-sectional view of the memory cell array along the XXIV-XXIV line of FIG. 23 in the horizontal direction.
  • FIG. 5 is a cross-sectional view in a horizontal direction of a memory cell array for explaining a manufacturing process of the memory device of the first embodiment.
  • FIG. 3 is a vertical cross-sectional view of a memory cell array for explaining the manufacturing process of the memory device of the first embodiment.
  • FIG. 26 is a cross-sectional view of the memory cell array along the XXVII-XXVII line of FIG. 26 in the horizontal direction.
  • FIG. 5 is a cross-sectional view of a memory cell array of the memory device of the modified example of the first embodiment in the horizontal direction.
  • FIG. 5 is a cross-sectional view in a horizontal direction of a memory cell array for explaining a manufacturing process of a memory device according to a modification of the first embodiment.
  • FIG. 5 is a cross-sectional view of a memory cell array of the memory device of the second embodiment in the horizontal direction.
  • FIG. 5 is a cross-sectional view in a horizontal direction of a memory cell array for explaining a manufacturing process of the memory device of the second embodiment.
  • FIG. 5 is a cross-sectional view of a memory cell array of the memory device of the modified example of the second embodiment in the horizontal direction.
  • FIG. 5 is a cross-sectional view of a memory cell array of the memory device of the third embodiment in the horizontal direction.
  • FIG. 5 is a cross-sectional view in a horizontal direction of a memory cell array for explaining a manufacturing process of the memory device of the third embodiment.
  • FIG. 5 is a cross-sectional view of a memory cell array of the memory device of the modified example of the third embodiment in the horizontal direction.
  • FIG. 5 is a cross-sectional view of a memory cell array of the memory device of the fourth embodiment in the horizontal direction.
  • FIG. 5 is a cross-sectional view in a horizontal direction of a memory cell array for explaining a manufacturing process of the memory device of the fourth embodiment.
  • the cross section parallel to the laminated surface of the structure laminated on the substrate may be referred to as “horizontal cross section”, and the cross section intersecting the laminated surface is referred to as “vertical cross section”. I may call it.
  • diameter indicates the diameter of the component in the cross section in the horizontal direction
  • film thickness indicates the thickness of the component in the cross section in the horizontal or vertical direction.
  • FIG. 1 is a block diagram for explaining the configuration of a memory system including the memory device according to the first embodiment.
  • the memory device 1 is a NAND flash memory capable of non-volatilely storing data, and is controlled by an external memory controller 2.
  • Communication between the memory device 1 and the memory controller 2 supports, for example, the NAND interface standard.
  • the memory device 1 includes, for example, a memory cell array 10, a command register 11, an address register 12, a sequencer 13, a driver module 14, a row decoder module 15, and a sense amplifier module 16.
  • the memory cell array 10 includes a plurality of blocks BLK0 to BLKn (n is an integer of 1 or more).
  • the block BLK is a set of a plurality of memory cells capable of storing data non-volatilely, and is used, for example, as a data erasing unit.
  • the memory cell array 10 is provided with a plurality of bit lines and a plurality of word lines. Each memory cell is associated with, for example, a bit line and a word line. The detailed configuration of the memory cell array 10 will be described later.
  • the command register 11 holds the command CMD received by the memory device 1 from the memory controller 2.
  • the command CMD includes, for example, an instruction for causing the sequencer 13 to execute a read operation, a write operation, an erase operation, and the like.
  • the address register 12 holds the address information ADD received by the memory device 1 from the memory controller 2.
  • the address information ADD includes, for example, a block address BA, a page address PA, and a column address CA.
  • the block address BA, the page address PA, and the column address CA are used to select the block BLK, the word line, and the bit line, respectively.
  • the sequencer 13 controls the operation of the entire memory device 1. For example, the sequencer 13 controls the driver module 14, the low decoder module 15, the sense amplifier module 16, and the like based on the command CMD held in the command register 11, and executes a read operation, a write operation, an erase operation, and the like. ..
  • the driver module 14 generates a voltage used in a read operation, a write operation, an erase operation, and the like. Then, the driver module 14 applies a generated voltage to the signal line corresponding to the selected word line based on, for example, the page address PA held in the address register 12.
  • the low decoder module 15 selects one block BLK in the corresponding memory cell array 10 based on the block address BA held in the address register 12. Then, the low decoder module 15 transfers, for example, the voltage applied to the signal line corresponding to the selected word line to the selected word line in the selected block BLK.
  • the sense amplifier module 16 applies a desired voltage to each bit line according to the write data DAT received from the memory controller 2. Further, in the read operation, the sense amplifier module 16 determines the data stored in the memory cell based on the voltage of the bit line, and transfers the determination result to the memory controller 2 as the read data DAT.
  • the memory device 1 and the memory controller 2 described above may form one memory system by combining them.
  • Examples of such a memory system include a memory card such as an SD TM card, an SSD (solid state drive), and the like.
  • FIG. 2 is an equivalent circuit diagram of the block BLK.
  • the block BLK includes, for example, eight string units SU (SU0, SU1, SU2, SU3, ..., SU7).
  • eight string units SU0 to SU7 (SU0 to SU3) are shown.
  • Each of the string units SU includes a plurality of memory string MSs.
  • the memory string MS in the string unit SUa any of SU0, SU2, SU4, and SU6
  • the memory string MS in the string unit SUb SU1, SU3, SU5, and SU7.
  • they are called memory strings MSa and MSb, respectively.
  • "a" is added as a subscript to the one corresponding to the string unit SUa
  • "b" is added as a subscript to the one corresponding to the string unit SUb. Are attached to distinguish them from each other.
  • the memory string MS includes, for example, eight memory cell transistors MC (MC0 to MC7) and selection transistors ST1 and ST2.
  • the memory cell transistor MC includes a control gate and a charge storage film, and holds data in a non-volatile manner.
  • the eight memory cell transistors MC are connected in series between the source of the selection transistor ST1 and the drain of the selection transistor ST2.
  • the gate of the selection transistor STa1 included in the string unit SUa (SU0, SU2, SU4, and SU6) is connected to the select gate line SGDa (SGD0, SGD2, SGD4, and SGD6), respectively.
  • the gates of the selection transistors STb1 included in the string units SUb (SU1, SU3, SU5, and SU7) are connected to the select gate lines SGDb (SGD1, SGD3, SGD5, and SGD7), respectively.
  • the select gate lines SGD0 to SGD7 are independently controlled by the low decoder module 15.
  • the gate of the selection transistor STa2 included in the string unit SUa in the same block BLK is commonly connected to, for example, the select gate line SGSa
  • the gate of the selection transistor STb2 included in the string unit SUb in the same block BLK is For example, it is commonly connected to the select gate line SGSb.
  • the select gate lines SGSa and SGSb may be connected in common or may be independently controllable, for example.
  • control gates of the memory cell transistors MCa (MCa0 to MCa7) included in the string unit SUa in the same block BLK are commonly connected to the word lines WLa (WLa0 to WLa7), respectively.
  • control gates of the memory cell transistors MCb (MCb0 to MCb7) included in the string unit SUb are commonly connected to the word lines WLb (WLb0 to WLb7), respectively.
  • the word lines WLa and WLb are independently controlled by the low decoder module 15.
  • Block BLK is, for example, a data erasing unit. That is, the data held in the memory cell transistor MC included in the same block BLK is erased all at once.
  • the drain of the selection transistor ST1 of the memory string MS in the same row in the memory cell array 10 is commonly connected to the bit line BL (BL0 to BL (m-1), where m is a natural number). That is, the bit line BL is commonly connected to one memory string MSa in each of the plurality of string units SUa and one memory string MSb in each of the plurality of string units SUb. Further, the sources of the plurality of selection transistors ST2 are commonly connected to the source line CELSRC.
  • the string unit SU is an aggregate of a plurality of memory string MSs, each of which is connected to a different bit line BL and connected to the same select gate line SGD.
  • an aggregate of memory cell transistors MC commonly connected to the same word line WL is also referred to as a cell unit CU.
  • the block BLK is an aggregate of a plurality of string units SUa sharing the same word lines WLa0 to WLa7 and a plurality of string units SUb sharing the same word lines WLb0 to WLb7.
  • the memory cell array 10 is an aggregate of a plurality of blocks BLKs that share a plurality of bit line BLs with each other.
  • the select gate line SGS, the word line WL, and the select gate line SGD are sequentially stacked on the semiconductor substrate, so that the memory cell transistor MC and the selection transistors ST1 and ST2 are three-dimensionally stacked. There is.
  • FIG. 3 is an example of a planar layout for a portion corresponding to one block in the memory cell array in the memory device according to the first embodiment.
  • components such as an interlayer insulating film and wiring are appropriately omitted in order to make the figure easier to see.
  • two directions parallel to the surface of the semiconductor substrate and orthogonal to each other are defined as the X direction and the Y direction, and the direction orthogonal to the plane (XY plane) including the X and Y directions is the Z direction (the Z direction). (Layering direction).
  • the memory cell array 10 includes a cell area 100 and a hookup area 200 (200a and 200b).
  • the hookup regions 200a and 200b are arranged at both ends of the cell region 100 along the X direction so as to sandwich the cell region 100 along the X direction. That is, the hookup area 200a is arranged at one end of the cell area 100 in the X direction, and the hookup area 200b is arranged at the other end of the cell area 100 in the X direction.
  • the select gate lines SGsa and SGSb (not shown), the word lines WLa0 to WLa7 and WLb0 to WLb7 (partially not shown), and the select gate lines SGD0 to SGD7 are in the Z direction. Stacked along.
  • the select gate lines SGSa and SGSb are provided on the same layer
  • the word lines WLai and WLbi (0 ⁇ i ⁇ 7) are provided on the same layer
  • the select gate lines SGD0 to SGD7 are provided on the same layer.
  • the word line WLa0 and the word line WLb0 are provided in the layer above the select gate lines SGSa and SGSb, and the word lines WLaj and WLbj (1 ⁇ j ⁇ 7) are the word lines WLa (j-1) and WLb ( It is provided in the layer above j-1), and the select gate lines SGD0 to SGD7 are provided in the layer above the word lines WLa7 and WLb7.
  • the select gate lines SGD and SGS, and the word line WL may be collectively referred to as "laminated wiring".
  • Pillar STP2 is provided.
  • the plurality of pillar APs are provided in the central portion of the cell region 100
  • the plurality of pillar STP1s are provided at both ends of the cell region 100 rather than the plurality of pillar APs
  • the plurality of pillar STP2s are provided in the plurality of pillars STP1. It is provided at both ends of the cell area 100.
  • the plurality of trench structures TST extend along the X direction, and each of them is lined up along the Y direction.
  • Each of the plurality of trench structure TSTs is separated into a plurality of memory structures MST by a plurality of pillar APs arranged at predetermined intervals along the X direction.
  • the plurality of pillar APs are arranged in a staggered manner on the plurality of trench structures TST.
  • the plurality of memory structures MST separated from each other by the plurality of pillar APs are also arranged in a staggered pattern.
  • the plurality of memory structure MSTs included in one of the two trench structure TSTs adjacent to each other along the Y direction are half-pitch-shifted along the X direction. Arranged in the correct position.
  • Pillar STP1 is provided at each of both ends of every other trench structure TST out of a plurality of trench structure TSTs arranged along the Y direction so as to divide the trench structure TST.
  • every other trench structure TST out of a plurality of trench structure TSTs arranged along the Y direction has a central portion including a plurality of memory structure MSTs and a memory structure by two pillar STP1s. It is separated into three parts, one at both ends that does not include the MST.
  • FIG. 3 a case where the pillar STP1 is not provided in the two trench structure TSTs adjacent to the trench structure TST separated by the pillar STP1 is shown, but the two trench structure TSTs Pillar STP1 may also be provided at both ends.
  • the portion of the laminated wiring sandwiched by any one of a plurality of trench structure TSTs arranged along the Y direction and one of two trench structure TSTs adjacent to the one trench structure TST is , At one end of both ends of the cell region 100 (for example, on the hookup region 200a side), the cell region 100 is separated by one pillar STP2. Further, the portion of the laminated wiring sandwiched between the one trench structure TST and the other of the two adjacent trench structure TSTs is the other end of both ends of the cell region 100 (for example, the hookup region 200b). On the side), it is separated by one pillar STP2.
  • the laminated wiring includes the comb tooth-shaped portion (select gate line SGSa, word lines WLa0 to WLa7, and select gate line SGDa) extending from the hookup area 200a side and the hook. It is separated into a comb tooth-shaped portion (select gate line SGSb, word line WLb0 to WLb7, and select gate line SGDb) extending from the up region 200b side. Then, the tooth-shaped laminated wiring of the comb is in contact with a plurality of memory structures MST on both side surfaces of the tooth portions facing each other along the X direction.
  • the laminated wiring is formed in a stepped shape. That is, the wiring in the laminated wiring extends longer along the X direction as the wiring is formed in the lower layer, and none of the wirings in the laminated wiring is provided in the terrace area where other wirings in the laminated wiring are not provided above. Has.
  • the wiring provided in the layer corresponding to the select gate wire SGDa among the laminated wiring is separated into four select gate wires SGD0, SGD2, SGD4, and SGD6 by the trench structure TST.
  • the select gate lines SGD0, SGD2, SGD4, and SGD6 are provided with contacts CP0, CP2, CP4, and CP6 on the corresponding terrace areas, respectively.
  • Contact CPWa0 to CPWa7 are provided on the corresponding terrace areas of the word lines WLa0 to WLa7 (partially not shown).
  • a contact (not shown) is provided on the corresponding terrace area (not shown).
  • the wiring provided in the layer corresponding to the select gate wire SGDb among the laminated wiring is separated into four select gate wires SGD1, SGD3, SGD5, and SGD7 by the trench structure TST.
  • the select gate lines SGD1, SGD3, SGD5, and SGD7 are provided with contacts CP1, CP3, CP5, and CP7 on the corresponding terrace areas, respectively.
  • Contact CPWb0 to CPWb7 are provided on the corresponding terrace areas of the word lines WLb0 to WLb7 (partially not shown).
  • a contact (not shown) is provided on the corresponding terrace area (not shown).
  • FIG. 3 only one block BLK of the memory array 10 is shown, and the other blocks BLK are omitted. However, a plurality of blocks BLK0 to BLKn having the same configuration as that of FIG. 3 are shown, for example. They are arranged in order in the Y direction.
  • FIG. 4 is a cross-sectional view taken along the line IV-IV of FIG.
  • components such as an interlayer insulating film are appropriately omitted in order to make the figure easier to see.
  • FIG. 4 illustrates a configuration including a memory structure MST in the trench structure TST belonging to the string units SU0 and SU1 and a plurality of conductors functioning as various wirings connected to the memory structure MST. ..
  • a conductor 21 that functions as a source line CELSRC is provided above the semiconductor substrate 20.
  • the conductor 21 is made of a conductive material, and for example, an n-type semiconductor to which impurities have been added or a metal material is used. Further, for example, the conductor 21 may have a laminated structure of a semiconductor and a metal.
  • a circuit such as a low decoder module 15 and a sense amplifier module 16 may be provided between the semiconductor substrate 20 and the conductor 21.
  • a conductor 22a that functions as a select gate wire SGSa and a conductor 22b that functions as a select gate wire SGSb provided on the same layer via an insulator (not shown) are provided along the Z direction. Stacked. Above the conductor 22a, eight layers of conductors 23a functioning as word lines WLa0 to WLa7 are laminated along the Z direction via an insulator (not shown) between the layers. Similarly, above the conductor 22b, eight layers of conductors 23b functioning as word lines WLb0 to WLb7 are laminated along the Z direction via an insulator (not shown) between the layers. Above the conductors 23a and 23b, a conductor 24a functioning as the select gate line SGD0 and a conductor 24b functioning as the select gate line SGD1 are laminated along the Z direction, respectively, via an insulator (not shown).
  • the conductors 22a to 24a and 22b to 24b are made of a conductive material, and for example, an n-type semiconductor or a p-type semiconductor to which impurities have been added, or a metal material is used.
  • a conductive material for example, an n-type semiconductor or a p-type semiconductor to which impurities have been added, or a metal material is used.
  • a structure in which tungsten (W) is covered with titanium nitride (TiN) is used as a barrier layer for preventing the reaction between tungsten and silicon oxide (SiO 2 ), or as a layer for improving the adhesion of tungsten, for example, when forming tungsten by CVD (chemical vapor deposition).
  • CVD chemical vapor deposition
  • a conductor 27 is provided above the conductors 24a and 24b via an insulator (not shown).
  • the conductor 27 is stretched along the Y direction, and a plurality of conductors 27 are arranged in a line along the X direction, and each of them is used as a bit line BL.
  • the conductor 27 contains, for example, copper (Cu).
  • the memory structure MST is provided extending along the Z direction between the conductors 22a to 24a and the conductors 22b to 24b, and the bottom surface reaches the conductor 21.
  • the conductors 22a to 24a and the conductors 22b to 24b are electrically cut by the trench structure TST including the memory structure MST and extending in the X direction.
  • the memory structure MST includes a core member 30, a semiconductor 31, tunnel insulating films 32a and 32b, a plurality of charge accumulating films 33a, a plurality of block insulating films 34a, a block insulating film 35a, a plurality of charge accumulating films 33b, and a plurality of block insulating films.
  • the film 34b, the block insulating film 35b, and the semiconductor 25 are included.
  • Each of the charge storage film 33a and the block insulating film 34a is provided for each layer of the conductors 22a to 24a.
  • Each of the charge storage film 33b and the block insulating film 34b is provided for each layer of the conductors 22b to 24b.
  • the core member 30 extends along the Z direction, and the upper end is included in the layer above the conductors 24a and 24b, and the lower end is included in the layer below the conductors 22a and 22b.
  • the core member 30 contains, for example, silicon oxide.
  • the semiconductor 31 covers the bottom surface of the core member 30 and two side surfaces facing each other (that is, along the XZ plane) along the Y direction.
  • the upper end of the semiconductor 31 reaches a position equivalent to the upper end of the core member 30, and the lower end of the semiconductor 31 contacts the conductor 21 below the lower end of the core member 30.
  • the semiconductor 31 includes, for example, polysilicon.
  • the tunnel insulating film 32a covers one of the two side surfaces of the semiconductor 31 along the XZ plane, and the tunnel insulating film 32b covers the other of the two side surfaces of the semiconductor 31 along the XZ plane.
  • the upper ends of the tunnel insulating films 32a and 32b reach the same positions as the upper ends of the core member 30 and the semiconductor 31, and include, for example, silicon oxide.
  • the charge storage film 33a is provided on the side surface of the tunnel insulating film 32a along the XZ plane.
  • the block insulating film 34a covers the charge storage film 33a.
  • the block insulating film 35a is provided as a continuous film that covers the plurality of block insulating films 34a.
  • Each of the conductors 22a to 24a is in contact with the block insulating film 34a in the corresponding layer.
  • the charge storage film 33b is provided on the side surface of the tunnel insulating film 32b along the XZ plane.
  • the block insulating film 34b covers the charge storage film 33b.
  • the block insulating film 35b is provided as a continuous film that covers the plurality of block insulating films 34b.
  • Each of the conductors 22b to 24b is in contact with the block insulating film 34b in the corresponding layer.
  • the charge storage films 33a and 33b include, for example, polysilicon, or a metal containing at least one selected from titanium (Ti), tungsten (W), and ruthenium (Ru).
  • the block insulating films 34a and 34b are high dielectric constant (High—k) materials having a higher dielectric constant than the block insulating films 35a and 35b, and include, for example, hafnium silicate (HfSiO) or zirconium silicate (ZrSiO).
  • the block insulating films 35a and 35b include, for example, silicon oxide (SiO 2 ).
  • the semiconductor 25 contains, for example, polysilicon and covers the upper surface of the core member 30, the upper surface of the semiconductor 31, and the upper surfaces of the tunnel insulating films 32a and 32b.
  • the semiconductor 31 can form two parallel current paths arranged along the Y-axis between the semiconductor 25 and the conductor 21 via the core member f30. That is, the semiconductor 25 functions as a joint portion JCT of the current path.
  • a conductor 26 that functions as a columnar contact CP is provided on the upper surface of the semiconductor 25.
  • One corresponding conductor 27 contacts and is electrically connected to the upper surface of each of the conductors 26.
  • the portion where the memory structure MST and the conductor 22a intersect functions as the selection transistor STa2, and the portion where the memory structure MST and the conductor 22b intersect is the selection transistor STb2.
  • the portion where the memory structure MST and the conductor 23a intersect functions as a memory cell transistor MCa
  • the portion where the memory structure MST and the conductor 23b intersect functions as a memory cell transistor MCb
  • the portion where the memory structure MST and the conductor 24a intersect functions as the selection transistor STa1
  • the portion where the memory structure MST and the conductor 24b intersect functions as the selection transistor STb1.
  • the semiconductor 31 is used as a channel and a well region of the selection transistors STa1 and STb1, the memory cell transistors MCa and MCb, and the selection transistors STa2 and STb2, respectively.
  • the charge storage film 33a is used as a floating gate for the memory cell transistors MCa and the selection transistors STa1 and STa2, and the charge storage film 33b is used as a floating gate for the memory cell transistors MCb and the selection transistors STb1 and STb2.
  • the memory structure MST functions as, for example, a set of two memory strings MSa and MSb.
  • the structure of the memory structure MST described above is just an example, and the memory structure MST may have other structures.
  • the number of conductors 23 is based on the number of word line WLs that can be designed to any number.
  • An arbitrary number of conductors 22 and 24 may be assigned to the select gate lines SGS and SGD, respectively.
  • select gate wire SGS When a plurality of layers of conductors 22 are assigned to the select gate wire SGS, different conductors may be used for each of the plurality of layers of conductors 22.
  • An arbitrary number of conductors (not shown) that function as dummy word lines (not shown) between the bottom layer word line WL and the select gate line SGS and between the top layer word line WL and the select gate line SGD. May be provided.
  • the semiconductor 25 and the conductor 27 may be electrically connected via two or more contacts, or may be electrically connected via other wiring.
  • FIG. 5 is a cross-sectional view of the memory cell array along the VV line of FIG. 4 in the horizontal direction corresponding to the V region of FIG.
  • the memory structure MST shown in FIG. 4 the two pillar APs sandwiching the memory structure, the trench structure TST including the pillar STP1, and the conductors 23a and 23b sandwiching the trench structure TST are shown.
  • the configuration including is shown.
  • the trench structure TST is provided between the conductors 23a and the conductors 23b arranged along the Y direction. Further, the trench structure TST is separated by a plurality of pillar APs arranged along the X direction and at least one pillar STP1.
  • the insulator 38 that functions as the pillar AP and the insulator 39 that functions as the pillar STP1 contain, for example, silicon oxide and have an elliptical shape in a plan view.
  • the portion sandwiched between the two insulators 38 is the core member 30, the semiconductor 31, the tunnel insulating films 32a and 32b, the charge storage films 33a and 33b, the block insulating films 34a and 34b, and the block insulating film. Includes 35a and 35b, which extend along the X direction.
  • the portion in contact with the conductor 23a functions as the memory cell transistor MCa
  • the portion in contact with the conductor 23b functions as the memory cell transistor MCb.
  • the portion sandwiched between the insulator 38 and the insulator 39 is the core member 30, the semiconductor 31, the tunnel insulating films 32a and 32b, the charge storage films 33a and 33b, and the block insulating films 34a and 34b. , Block insulating films 35a and 35b, sacrificial materials 36a and 36b, and sacrificial materials 37a and 37b.
  • the core member 30, the semiconductor 31, the tunnel insulating films 32a and 32b, the charge storage films 33a and 33b, and the block insulating films 35a and 35b extend along the X direction from the insulator 38 side to the insulator 39 side. ..
  • the block insulating films 34a and 34b extend from the insulator 38 side along the X direction, but are interrupted by the time they reach the insulator 39. Then, on the extension line on which the block insulating film 34a extends, the sacrificial material 36a is provided so as to be in contact with the charge storage film 33a from the position where the block insulating film 34a is interrupted until it reaches the insulator 39, so as to be in contact with the block insulating film 35a. Is provided with a sacrificial material 37a.
  • the sacrificial material 36b is provided so as to be in contact with the charge storage film 33b from the position where the block insulating film 34b is interrupted until it reaches the insulator 39, so as to be in contact with the block insulating film 35b.
  • Tunnel insulating film 32a, semiconductor 31, core member 30, semiconductor 31, tunnel insulating film 32b, charge storage film 33b, block insulating film 34b, and block insulating film 35b are arranged in this order, and the portion on the insulator 39 side is Y.
  • 36b, sacrificial material 37b, and block insulating film 35b are arranged in this order.
  • the sacrificial material 36a covers the charge storage film 33a
  • the sacrificial material 37a covers the sacrificial material 36a
  • the block insulating film 35a covers the sacrificial material 37a.
  • the sacrificial material 36b covers the charge storage film 33b in each of the layers provided with the conductors 22b to 24b.
  • the sacrificial material 37b covers the sacrificial material 36b
  • the block insulating film 35b covers the sacrificial material 37b.
  • the sacrificial materials 36a and 36b contain, for example, boron (B) or phosphorus (P) -doped silicon oxide, and the sacrificial materials 37a and 37b contain, for example, silicon nitride (SiN).
  • the sacrificial materials 37a and 37b have different etching rates during etching that can selectively remove silicon oxide from (non-doped) silicon oxide that is not doped with boron or phosphorus by doping with boron or phosphorus. It can be made larger.
  • FIGS. 6 to 27 shows an example of a cross-sectional structure including a structure corresponding to a memory cell array in the manufacturing process of the memory device according to the first embodiment.
  • the cross-sectional view of the manufacturing process referred to below includes a vertical cross section on the surface of the semiconductor substrate 20. Further, the region displayed in the cross-sectional view of each manufacturing process corresponds to the region shown in FIG. 4 or 5 except for FIG. 27.
  • the sacrificial material 43, eight layers of sacrificial material 44, and the sacrificial material 45 corresponding to the select gate line SGS, the word lines WL0 to WL7, and the select gate line SGD are laminated.
  • the insulator 41 and the conductor 21 are laminated in this order on the semiconductor substrate 20.
  • the insulator 42 and the sacrificial material 43 are laminated on the conductor 21 in this order.
  • the insulator 42 and the sacrificial material 44 are alternately laminated on the sacrificial material 43 a plurality of times (8 times in the example of FIG. 6).
  • the insulator 42 and the sacrificial material 45 are laminated in this order on the sacrificial material 44. Then, the insulator 46 is further laminated on the sacrificial material 45. The insulator 46 corresponds to a portion where the joint portion JCT is formed.
  • the insulators 41, 42, and 46 contain, for example, silicon oxide, and the sacrificial materials 43, 44, and 45 contain, for example, silicon nitride.
  • the number of layers on which the sacrificial materials 43, 44, and 45 are formed corresponds to the number of selected gate line SGS, word line WL, and select gate line SGD to be laminated, respectively.
  • the region where the trench structure TST is to be formed is removed from the laminate formed by the process shown in FIG. 6, and the trench MT is formed. Specifically, first, a mask in which a region corresponding to the trench structure TST is opened is formed by lithography. Then, the trench MT is formed by anisotropic etching using the formed mask. The lower end of the trench MT reaches, for example, the conductor 21. Anisotropic etching in this step is, for example, RIE (Reactive Ion Etching).
  • FIG. 8 shows a cross-sectional view of the memory cell array 10 along the line VIII-VIII of FIG. As shown in FIG. 8, this step forms a line-and-space shape in which the portion of the laminated body including the sacrificial material 44 and the trench MT are alternately arranged along the Y direction. As shown in FIG. 3, since the laminated wiring has a shape extending longer in the X direction than the trench structure TST, the portion of the laminated body including the sacrificial material 44 is not separated by the trench MT.
  • a part of the sacrificial materials 43, 44, and 45 exposed in the trench MT is selectively removed through the trench MT, for example, by wet etching.
  • the sacrificial materials 43, 44, and 45 in the trench MT are provided by etching in this step, all the insulators 42 except the upper surface of the lowermost insulator and the lowermost insulator 42 along the Y direction.
  • a recess is formed in which the upper and lower surfaces and the lower surface of the insulator 46 are exposed.
  • FIG. 10 shows a cross-sectional view of the memory cell array 10 along the X-ray line of FIG.
  • the opening diameters of the insulators 42 and 46 are indicated by broken lines.
  • the opening diameters of the sacrificial materials 43, 44, and 45 in the trench MT become wider than the opening diameters of the insulators 42 and 46.
  • the block insulating film 35, the sacrificial material 37, the sacrificial material 36, and the charge storage film 33 are formed over the entire surface including the inside of the trench MT.
  • the block insulating film 35, the sacrificial material 37, and the sacrificial material 36 do not embed the recesses formed in the trench MT by the process shown in FIG. 9, but the charge storage film 33 fills the recesses. Thickness is adjusted.
  • a part of the charge storage film 33, a part of the sacrificial material 37, and a part of the sacrificial material 36 are sequentially and selectively removed.
  • isotropic etching that can selectively remove the charge storage film 33 is performed.
  • the selective etching of the charge storage film 33 is carried out in the layer in which the insulators 42 and 46 are formed in the trench MT until the sacrificial material 37 is exposed.
  • the charge storage film 33 is divided into layers in which the sacrificial materials 43, 44, and 45 are formed in the trench MT, and is formed in each of the plurality of recesses formed by the process shown in FIG. The portions 33a and 33b remain.
  • isotropic etching that can selectively remove the sacrificial material 37 is performed.
  • Selective etching of the sacrificial material 37 is performed in the layer in which the insulators 42 and 46 are formed in the trench MT until the sacrificial material 36 is exposed.
  • the sacrificial material 37 is divided into layers in which the sacrificial materials 43, 44, and 45 are formed in the trench MT, and a plurality of sacrificial materials 37 are formed in the plurality of recesses formed by the process shown in FIG. Parts 37a and 37b remain.
  • isotropic etching that can selectively remove the sacrificial material 36 is performed.
  • the selective etching of the sacrificial material 36 is performed in the layer in which the insulators 42 and 46 are formed in the trench MT until the block insulating film 35 is exposed.
  • the sacrificial material 37 is divided into layers in which the sacrificial materials 43, 44, and 45 are formed in the trench MT, and a plurality of sacrificial materials 37 are formed in the plurality of recesses formed by the process shown in FIG. Parts 37a and 37b remain.
  • FIG. 13 shows a cross-sectional view of the memory cell array 10 along the line XIII-XIII of FIG.
  • a block insulating film is formed between the sacrificial material 44 and the trench MT along the Y axis. 35, the sacrificial material 37a (37b), the sacrificial material 36a (36b), and the charge storage film 33a (33b) are formed in this order.
  • the tunnel insulating films 32a and 32b, the semiconductor 31, and the core member 30 are further formed, and the trench MT is embedded. Specifically, after the continuous film including the tunnel insulating films 32a and 32b is formed, the continuous film and the block insulating film 35 formed at the lower end of the trench MT are removed, and the conductor 21 is exposed. As a result, the block insulating film 35 is separated into a portion 35a in contact with the plurality of sacrificial materials 37a and a portion 35b in contact with the plurality of sacrificial materials 37b.
  • the continuous film including the tunnel insulating films 32a and 32b is separated into a portion 32a in contact with the plurality of charge storage films 33a and a portion 32b in contact with the plurality of charge storage films 33b.
  • the etching in this step is, for example, RIE.
  • the semiconductor 31 is formed in the trench MT.
  • the semiconductor 31 has a portion that sandwiches the tunnel insulating film 32a between the plurality of charge storage films 33a and a portion that sandwiches the tunnel insulating film 32b between the plurality of charge storage films 33b. It comes into contact with a plurality of conductors 21.
  • the structure is flattened by CMP (Chemical Mechanical Polishing) or the like, so that the portion above the insulator 46 is removed.
  • CMP Chemical Mechanical Polishing
  • FIG. 15 shows a cross-sectional view of the memory cell array 10 along the XV-XV line of FIG.
  • the block insulating film 35a, the sacrificial material 37a, the sacrificial material 36a, the charge storage film 33a, the tunnel insulating film 32a, and the semiconductor are provided in the space between the sacrificial materials 44 along the Y axis.
  • the core member 30, the semiconductor 31, the tunnel insulating film 32b, the charge storage film 33b, the sacrificial material 36b, the sacrificial material 37b, and the block insulating film 35b are formed in this order.
  • a plurality of holes AH are formed so as to separate the structure in which the trench MT is embedded along the X direction.
  • the ends of the sacrificial materials 36a, 37a, 36b, and 37b extending along the X direction are exposed in each of the plurality of holes AH.
  • the etching in this step is, for example, RIE, which is anisotropic etching so that all the materials of the structure in which the trench MT is embedded have the same etching rate.
  • the sacrificial materials 36a and 36b are selectively removed by wet etching or dry etching through the hole AH.
  • the etching rate is higher than that of non-doped silicon oxide in etching capable of selectively removing silicon oxide.
  • the sacrificial materials 36a and 36b can be selectively removed before all the insulators 42 and 46 exposed in the hole AH, the block insulating films 35a and 35b, and the tunnel insulating films 32a and 32b are removed. ..
  • the sacrificial materials 37a and 37b are selectively removed by wet etching through the hole AH. Since the sacrificial materials 43, 44, and 45 are also exposed in the hole AH in addition to the sacrificial materials 37a and 37b, the sacrificial materials 43, 44, and 45 are also partially exposed by etching in this step. Will be removed. However, since the sacrificial materials 37a and 37b are very thin films of about 1 nanometer (nm), the sacrificial materials 37a and 37b should be selectively removed without damaging the sacrificial materials 43, 44, and 45. Can be done.
  • FIG. 18 shows a cross-sectional view of the memory cell array 10 along the line XVIII-XVIII of FIG.
  • the portion of the sacrificial materials 36a, 36b, 37a, and 37b sandwiched between the two holes AH is completely removed by this step.
  • the portion not sandwiched between the two holes AH that is, the portion scheduled to be sandwiched between the pillar AP and the pillar STP1
  • the sacrificial materials 36a, 36b, 37a, And 37b remain unremoved.
  • a block insulating film 34a was formed in the space from which the sacrificial materials 36a and 37a were removed by the process shown in FIG. 17 through the hole AH, and the 36b and 37b were removed.
  • a block insulating film 34b is formed in the space. Specifically, after a continuous film including the block insulating films 34a and 34b is formed on the inner wall of the hole AH, the continuous film is selectively removed by wet etching through the hole AH.
  • the core member 30, the semiconductor 31, the tunnel insulating films 32a and 32b, the charge accumulating films 33a and 33b, the block insulating films 35a and 35b, and the sacrificial materials 43, 44, and 45 are exposed, and a plurality of the continuous films are exposed. It is separated into a block insulating film 34a and a plurality of block insulating films 34b.
  • FIG. 20 shows a cross-sectional view of the memory cell array 10 along the XX-XX line of FIG.
  • the space from which the sacrificial materials 36a, 36b, 37, and 37b have been removed through the holes AH by this step is filled with the block insulating films 34a and 34b.
  • the structure is flattened by CMP or the like, so that the portion above the insulator 46 is removed.
  • the hole STH1 is formed in the region where the pillar STP1 is to be formed so as to separate the structure in which the trench MT is embedded along the X direction, and corresponds to the pillar STP2.
  • Hall STH2 is formed in the region. Hall STH2 separates the sacrificial materials 43, 44, and 45 into two parts 43a and 43b, 44a and 44b, and 45a and 45b, respectively. Further, the sacrificial materials 43a and 43b, 44a and 44b, and 45a and 45b are exposed in the hole STH1.
  • the etching in this step is, for example, RIE, which is anisotropic etching so that all the materials of the structure in which the trench MT is embedded have the same etching rate.
  • the sacrificial materials 43a, 44a, and 45a are replaced with the conductors 22a, 23a, and 24a, respectively, through the hole STH1, and the sacrificial materials 43b, 44b, and 45b are replaced with the conductors, respectively. It is replaced with 22b, 23b, and 24b.
  • FIG. 24 shows a cross-sectional view of the memory cell array 10 along the XXIV-XXIV line of FIG.
  • the sacrificial materials 43a, 44a, 45a, 43b, 44b, and 45b are selectively removed by this step by wet etching or dry etching through the hole STH1.
  • the conductors 22a and 22b are formed in the space from which the sacrificial materials 43a and 43b have been removed, and the conductors 23a and 23b are formed in the space from which the sacrificial materials 44a and 44b have been removed, respectively.
  • Conductors 25a and 25b are formed in the space from which the above is removed, respectively.
  • the structure is flattened by CMP or the like, so that the portion above the insulator 46 is removed.
  • the semiconductor 25 is formed on the upper surface of the structure in which the trench MT is embedded. Specifically, first, after the insulator 47 is formed over the entire surface, a mask in which a region corresponding to the semiconductor 25 is opened is formed by lithography. Then, by anisotropic etching using the formed mask, holes are formed in the region where the semiconductor 25 is to be formed, and the semiconductor 31 is exposed. By embedding the semiconductor 25 in the hole, the semiconductor 31 is electrically connected to the semiconductor 25.
  • FIG. 27 shows a cross-sectional view of the memory cell array 10 along the line XXVII-XXVII of FIG.
  • the cross-sectional structure below the semiconductor 25, for example, in the layer where the conductors 22a and 22b, 23a and 23b, or 24a and 24b are provided is shown by a broken line.
  • two parts of the semiconductor 31 extending in parallel with each other in the X direction in the portion sandwiched between the two pillar APs are covered with one semiconductor 25.
  • the memory strings MSa and MSb sandwiched between the two pillar APs are formed.
  • the memory cell array 10 is formed through a step of forming the conductor 26 and the conductor 27, a step of forming contacts to the conductors 22a and 22b, 23a and 23b, and 24a and 24b, and the like.
  • the memory structure MST includes two parallel memory strings MSa and MSb connected to the same bit line BL. Therefore, the accumulation density can be improved as compared with the case where one memory string is included in one structure.
  • the memory structure MST is provided between the two pillar APs in the trench structure TST.
  • the portion of the semiconductor 31 corresponding to the memory string MSa and the portion corresponding to the memory string MSb are separated from each other. That is, in the same layer, the semiconductor 31 has a connecting portion connecting a portion corresponding to the memory string MSa and a portion corresponding to the memory string MSb (for example, two portions of the semiconductor 31 separated from each other in FIG. 5 in the Y direction. There is no part to connect along. Therefore, it is possible to suppress the generation of an electric field that wraps around the charge storage films 33a and 33b from the word line WL and reaches the connection portion of the semiconductor 31, and it is possible to suppress erroneous reading.
  • the semiconductor 25 is formed on the upper surface of the portion corresponding to the memory string MSa of the semiconductor 31 and on the upper surface of the portion corresponding to the memory string MSb of the semiconductor 31. Thereby, one end of the memory string MSa and one end of the memory string MSb can be electrically connected.
  • the memory cell transistor MCa has a block insulating film 35a between the conductor 22a and the charge storage film 33a, and a block insulating film 34a between the block insulating film 35a and the charge storage film 33a.
  • the memory cell transistor MCb has a block insulating film 35b between the conductor 22b and the charge storage film 33b, and a block insulating film 34b between the block insulating film 35b and the charge storage film 33b.
  • the block insulating films 34a and 34b have a larger dielectric constant than the block insulating films 35a and 35b. Therefore, the characteristics of the gate insulating film in the memory cell transistor MC can be improved.
  • the block insulating films 34a and 34b contain hafnium (Hf), zirconium (Zr), etc., it is difficult to etch them by the RIE used when forming the holes AH and STH1.
  • the sacrificial materials 36a and 37a are provided in the region where the block insulating film 34a is to be formed, and the sacrificed material is sacrificed in the region where the block insulating film 34b is to be formed.
  • Materials 36b and 37b are provided.
  • the sacrificial materials 36a and 36b contain silicon oxide, and the sacrificial materials 37a and 37b contain silicon nitride. Thereby, when forming the holes AH and STH1, the sacrificial materials 36a, 37a, 36b, and 37b can be easily etched by RIE.
  • the plurality of charge storage films 33a corresponding to each of the plurality of memory cell transistors MCa in the same memory string MS are physically separated from each other. Therefore, even when the charge storage film 33a has a floating gate structure containing polysilicon or metal, the movement of the charges stored in the charge storage film 33a between the memory cell transistors MC can be suppressed. Therefore, the characteristics of the memory cell transistor MC can be improved.
  • the plurality of block insulating films 34a corresponding to each of the plurality of memory cell transistors MCa in the same memory string MS are physically separated from each other. Therefore, even when the block insulating film 34a has a property of accumulating electric charges by containing hafnium (Hf) and zirconium (Zr), the electric charges accumulated in the block insulating film 34a are between the memory cell transistors MC. Movement can be suppressed. Therefore, the characteristics of the memory cell transistor MC can be improved.
  • the sacrificial materials 36a and 37a, and 36b and 37b are removed by etching through the holes AH, respectively, and then replaced with the block insulating films 34a and 34b, respectively.
  • the block insulating films 34a and 34b can be formed in the memory structure MST without etching the block insulating films 34a and 34b by RIE.
  • the portion near the region where the hole STH1 is to be formed remains without being removed in the above-mentioned removing step.
  • the hole STH1 forming step following the removing step it is possible to avoid etching the block insulating films 34a and 34b as in the hole AH forming step. Therefore, the hole STH1 can be formed relatively easily, and the load on the manufacturing process can be reduced.
  • the present invention is not limited to this.
  • the film thicknesses of the charge storage films 33a and 33b and the semiconductor 31 may be formed so as to have a tapered shape in which the end portion is gradually thinner in the X direction than the central portion.
  • FIG. 28 corresponds to FIG. 5 in the first embodiment.
  • an insulator 48a is formed between the portion of the semiconductor 31 corresponding to the memory cell transistor MCa and the insulator 38, and between the core member 30 and the tunnel insulating film 32a.
  • An insulator 48b is formed between the portion of the semiconductor 31 corresponding to the memory cell transistor MCb and the insulator 38, and between the core member 30 and the tunnel insulating film 32b.
  • An insulator 49a is formed between the charge storage film 33a and the insulator 38, and between the tunnel insulating film 32a and the block insulating film 34a.
  • An insulator 49b is formed between the charge storage film 33b and the insulator 38, and between the tunnel insulating film 32b and the block insulating film 34b.
  • the insulators 48a, 48b, 49a, and 49b include, for example, silicon oxide.
  • the insulator 48a includes a portion provided between the semiconductor 31 and the core member 30 and a portion provided between the semiconductor 31 and the tunnel insulating film 32a at the end portion of the semiconductor 31 along the X direction. The portion covers the end portion of the semiconductor 31.
  • the insulator 48b includes a portion provided between the semiconductor 31 and the core member 30 and a portion provided between the semiconductor 31 and the tunnel insulating film 32b at the end portion of the semiconductor 31 along the X direction. The portion covers the end portion of the semiconductor 31.
  • the film thickness of the semiconductor 31 gradually decreases in the direction away from the central portion not covered by the insulator 48a or 48b at the end portion covered with the insulator 48a or 48b. Further, the semiconductor 31 is shorter than the block insulating films 34a, 35a, 34b, and 35b along the X direction.
  • the insulator 49a includes a portion provided between the charge storage film 33a and the tunnel insulating film 32a at the end portion of the charge storage film 33a along the X direction, and covers the end portion of the charge storage film 33a by the portion. ..
  • the insulator 49b includes a portion provided between the charge storage film 33b and the tunnel insulating film 32b at the end portion of the charge storage film 33b along the X direction, and covers the end portion of the charge storage film 33b by the portion. ..
  • the film thicknesses of the charge storage films 33a and 33b gradually decrease in the direction away from the central portion not covered by the insulators 49a and 49b at the ends covered by the insulators 49a and 49b, respectively. Further, the charge storage films 33a and 33b are shorter than the block insulating films 34a and 35a, and 34b and 35b, respectively, along the X direction.
  • FIG. 29 is a step following the step shown in FIG. 20 in the first embodiment.
  • the surfaces of the exposed semiconductor 31 and the charge storage films 33a and 33b are thermally oxidized through the hole AH.
  • the exposed portions of the semiconductor 31 become the insulators 48a and 48b
  • the exposed portions of the charge storage films 33a and 33b become the insulators 49a and 49b, respectively.
  • the semiconductor 31 is in contact with the core member 30 containing silicon oxide and the tunnel insulating films 32a and 32b, oxidation proceeds relatively faster in the vicinity of the boundary with the film containing silicon oxide than in other portions. Therefore, the semiconductor 31 has a tapered shape in which the film thickness becomes thinner toward the end portion.
  • the charge storage films 33a and 33b are in contact with the tunnel insulating films 32a and 32b containing silicon oxide, respectively, oxidation proceeds relatively faster in the vicinity of the boundary with the film containing silicon oxide than in other portions. Therefore, the charge storage films 33a and 33b have a tapered shape in which the film thickness becomes thinner toward the end portion.
  • the end portion of the semiconductor 31 along the X direction is oxidized.
  • the film thickness of the semiconductor 31 gradually decreases toward the end, and the length along the X direction becomes shorter than the block insulating films 34a, 35a, 34b, and 35b. Therefore, the gate controllability of the memory cell transistor MC can be improved, and thus the deterioration of the characteristics of the memory cell transistor MC can be suppressed.
  • the second embodiment is different from the first embodiment in that the exposed semiconductor 31 and the charge storage films 33a and 33b are partially removed and retracted along the X direction before embedding the hole AH.
  • the description of the configuration and the manufacturing method equivalent to those of the first embodiment will be omitted, and the configuration and the manufacturing method different from those of the first embodiment will be mainly described.
  • FIG. 30 is a cross-sectional view in the lateral direction for explaining the configuration of the trench structure of the memory device according to the second embodiment, and corresponds to FIG. 4 in the first embodiment.
  • the memory structure MST is formed in a region sandwiched between two insulators 38A, each of which functions as a pillar AP.
  • the insulator 38A has a portion in contact with the semiconductor 31 and the charge storage films 33a and 33b rather than a portion in contact with the core member 30, the tunnel insulating films 32a and 32b, the block insulating films 34a and 34b, and the block insulating films 35a and 35b.
  • it is long along the X direction.
  • the semiconductor 31 and the charge storage films 33a and 33b are shorter than the block insulating films 34a, 35a, 34b, and 35b along the X direction.
  • FIG. 31 is a cross-sectional view in a horizontal direction for explaining a manufacturing process of the memory device according to the second embodiment.
  • FIG. 31 is a step following the step shown in FIG. 20 in the first embodiment.
  • the exposed semiconductor 31 and the ends of the charge storage films 33a and 33b are selectively removed by wet etching through the hole AH.
  • the ends of the semiconductor 31 and the charge storage films 33a and 33b along the X direction are retracted from the ends of the block insulating films 34a, 34b, 35a and 35b along the X direction.
  • the ends of the semiconductor 31 and the charge storage films 33a and 33b along the X direction are selectively removed.
  • the lengths of the semiconductor 31 and the charge storage films 33a and 33b along the X direction are shorter than those of the block insulating films 34a, 35a, 34b, and 35b. Therefore, the gate controllability of the memory cell transistor MC can be improved, and the deterioration of the characteristics of the memory cell transistor MC can be suppressed.
  • the second embodiment can be applied with the same configuration as the modification of the first embodiment. That is, in the second embodiment, the film thicknesses of the charge storage films 33a and 33b and the semiconductor 31 are formed so as to have a tapered shape in which the end portion is gradually thinner in the X direction than the central portion. May be done.
  • FIG. 32 is a cross-sectional view in the lateral direction for explaining the configuration of the trench structure of the memory device according to the modified example of the second embodiment, and corresponds to FIG. 28 in the modified example of the first embodiment.
  • an insulator 48a is formed between the portion of the semiconductor 31 corresponding to the memory cell transistor MCa and the insulator 38A, and between the core member 30 and the tunnel insulating film 32a.
  • An insulator 48b is formed between the portion of the semiconductor 31 corresponding to the memory cell transistor MCb and the insulator 38A, and between the core member 30 and the tunnel insulating film 32b.
  • An insulator 49a is formed between the charge storage film 33a and the insulator 38A, and between the tunnel insulating film 32a and the block insulating film 34a.
  • An insulator 49b is formed between the charge storage film 33b and the insulator 38A, and between the tunnel insulating film 32b and the block insulating film 34b. Since the configurations of the insulators 48a, 48b, 49a, and 49b are the same as the modified examples of the first embodiment, the description thereof will be omitted.
  • the semiconductor 31 and the charge storage films 33a and 33b are after the ends along the X direction are partially removed by etching capable of selectively removing polysilicon. , Oxidized.
  • the semiconductor 31 is etched until the length along the X direction becomes shorter than the block insulating films 34a, 35a, 34b, and 35b, and then the film thickness gradually decreases toward the end portion. Therefore, the gate controllability of the memory cell transistor MC can be further improved.
  • the third embodiment is different from the second embodiment in that when the exposed semiconductor 31 and the charge storage films 33a and 33b are removed along the X direction, the semiconductor 31 is removed more than the charge storage films 33a and 33b. different.
  • the description of the configuration and the manufacturing method equivalent to those of the second embodiment will be omitted, and the configuration and the manufacturing method different from those of the second embodiment will be mainly described.
  • FIG. 33 is a cross-sectional view in the lateral direction for explaining the configuration of the trench structure of the memory device according to the third embodiment, and corresponds to FIG. 30 in the second embodiment.
  • the memory structure MST is formed in a region sandwiched between two insulators 38B, each of which functions as a pillar AP.
  • the portion in contact with the charge storage films 33a and 33b is X more than the portion in contact with the core member 30, the tunnel insulating films 32a and 32b, the block insulating films 34a and 34b, and the block insulating films 35a and 35b. Long along the direction. Further, the portion of the insulator 38B in contact with the semiconductor 31 is longer in the X direction than the portion in contact with the charge storage films 33a and 33b.
  • the charge storage films 33a and 33b are shorter than the block insulating films 34a, 35a, 34b, and 35b along the X direction, and the semiconductor 31 is shorter than the charge storage films 33a and 33b along the X direction. Will also be shorter.
  • FIG. 34 is a cross-sectional view in the horizontal direction for explaining the manufacturing process of the memory device according to the third embodiment.
  • FIG. 34 is a step following the step shown in FIG. 31 in the second embodiment.
  • the exposed semiconductor 31 and the ends of the charge storage films 33a and 33b are selectively removed by wet etching through the hole AH.
  • the ends of the semiconductor 31 and the charge storage films 33a and 33b along the X direction are retracted from the ends of the block insulating films 34a, 34b, 35a and 35b along the X direction.
  • the charge storage films 33a and 33b further contain boron or carbon (C) in addition to polysilicon. This can be achieved, for example, by diffusing the boron contained in the sacrificial materials 36a and 36b into the charge storage films 33a and 33b, respectively.
  • C boron or carbon
  • the method for the charge storage films 33a and 33b to further contain boron or carbon (C) is not limited to the above example.
  • the film when the charge storage film 33 is formed by the step of FIG. 11 shown in the first embodiment, the film may be formed in a state of being doped with boron or carbon.
  • boron or carbon is doped into the charge storage films 33a and 33b by vapor phase diffusion. May be done.
  • the etching rate of the charge storage films 33a and 33b becomes smaller than the etching rate of the semiconductor 31. Therefore, in the step shown in FIG. 34, the end portion of the semiconductor 31 along the X direction recedes from the end portion of the charge storage films 33a and 33b along the X direction.
  • the ends of the semiconductor 31 and the charge storage films 33a and 33b along the X direction are selectively removed.
  • the lengths of the semiconductor 31 and the charge storage films 33a and 33b along the X direction are shorter than those of the block insulating films 34a, 35a, 34b, and 35b.
  • the length of the semiconductor 31 along the X direction is shorter than that of the charge storage films 33a and 33b. Therefore, the gate controllability of the memory cell transistor MC can be improved, and the deterioration of the characteristics of the memory cell transistor MC can be suppressed.
  • the third embodiment can be applied with the same configurations as the modifications of the first embodiment and the modifications of the second embodiment. That is, in the third embodiment, the film thicknesses of the charge storage films 33a and 33b and the semiconductor 31 are formed so as to have a tapered shape in which the end portion is gradually thinner in the X direction than the central portion. May be done.
  • FIG. 35 is a cross-sectional view in the lateral direction for explaining the configuration of the trench structure of the memory device according to the modified example of the third embodiment, and corresponds to FIG. 28 in the modified example of the first embodiment.
  • an insulator 48a is formed between the portion of the semiconductor 31 corresponding to the memory cell transistor MCa and the insulator 38B, and between the core member 30 and the tunnel insulating film 32a.
  • An insulator 48b is formed between the portion of the semiconductor 31 corresponding to the memory cell transistor MCb and the insulator 38B, and between the core member 30 and the tunnel insulating film 32b.
  • An insulator 49a is formed between the charge storage film 33a and the insulator 38B, and between the tunnel insulating film 32a and the block insulating film 34a.
  • An insulator 49b is formed between the charge storage film 33b and the insulator 38B, and between the tunnel insulating film 32b and the block insulating film 34b. Since the configurations of the insulators 48a, 48b, 49a, and 49b are the same as the modified examples of the first embodiment, the description thereof will be omitted.
  • the semiconductor 31 and the charge storage films 33a and 33b are after the ends along the X direction are partially removed by etching capable of selectively removing polysilicon. , Oxidized.
  • the lengths of the charge storage films 33a and 33b along the X direction are shorter than those of the block insulating films 34a, 35a, 34b, and 35b, and the lengths of the semiconductor 31 along the X direction are the charge storage films 33a and 33b. Will be shorter than.
  • the film thickness of the semiconductor 31 and the charge storage films 33a and 33b gradually becomes thinner toward the end portion. Therefore, the gate controllability of the memory cell transistor MC can be further improved.
  • the second embodiment is different from the first embodiment in that the exposed semiconductor 31 and the charge storage films 33a and 33b are partially removed and retracted along the X direction before embedding the hole AH.
  • the description of the configuration and the manufacturing method equivalent to those of the first embodiment will be omitted, and the configuration and the manufacturing method different from those of the first embodiment will be mainly described.
  • FIG. 36 is a cross-sectional view in the lateral direction for explaining the configuration of the trench structure of the memory device according to the fourth embodiment, and corresponds to FIG. 4 in the first embodiment.
  • the trench structure TST is separated by an insulator 38C that functions as a pillar AP.
  • the memory structure MST is formed in a portion of the trench structure TST sandwiched between two adjacent insulators 38C along the X direction.
  • the portion of the conductor 23a sandwiched between the two insulators 38C along the X direction is shorter along the X direction than the charge storage film 33a.
  • the portion of the conductor 23b sandwiched between the two insulators 38C along the X direction is shorter in the X direction than the charge storage film 33b.
  • FIG. 37 is a cross-sectional view in a horizontal direction for explaining a manufacturing process of the memory device according to the fourth embodiment.
  • FIG. 37 is a step following the step shown in FIG. 20 in the first embodiment.
  • the exposed sacrificial materials 43, 44, and 45 are selectively removed by wet etching through the hole AH.
  • the portions of the sacrificial materials 43, 44, and 45 exposed to the hole AH are isotropically removed in the XY plane.
  • the lengths of the sacrificial materials 43, 44, and 45 sandwiched along the X direction between the two adjacent holes AH along the X direction along the X direction are the lengths of the charge storage films 33a and 33b. It is shorter than the length along the X direction.
  • the sacrificial materials 43, 44, and 45 are replaced with the conductors 23, 24, and 25, respectively, via the hole STH1 in the hole AH. Is partially replaced by the insulator 38 via. The portion replaced with the insulator 38C is not replaced with the conductors 23, 24, and 25 by the step of replacing the sacrificial materials 43, 44, and 45 with the conductors 23, 24, and 25 via the hole STH1. .. As a result, for each of the conductors 23, 24, and 25, the portion sandwiched between the insulators 38C becomes shorter than the charge storage films 33a and 33c along the X direction. Therefore, the gate controllability of the memory cell transistor MC can be improved, and the deterioration of the characteristics of the memory cell transistor MC can be suppressed.
  • the film thicknesses of the charge storage films 33a and 33b and the semiconductor 31 are uniformly formed along the X direction, but the present invention is not limited to this.
  • the film thickness of the end portion may be gradually reduced.
  • the charge storage films 33a and 33b and the semiconductor 31 have the same length as the block insulating films 34a, 35a, 34b, and 35b along the X direction. , Not limited to this.
  • the charge storage films 33a and 33b and the semiconductor 31 may be formed so as to be shorter than the block insulating films 34a, 35a, 34b, and 35b along the X direction.
  • the semiconductor 31 may be formed so as to be shorter than the charge storage films 33a and 33b along the X direction.
  • the block insulating films 35a and 35b are formed as continuous films in the memory strings MSa and MSb, respectively, but the present invention is not limited to this.
  • the block insulating film 35a is provided separately for each of the plurality of memory cell transistors MCa in the memory string MSa
  • the block insulating film 35b is provided for each of the plurality of memory cell transistors MCb in the memory string MSa. It may be provided separately for each. In this case, for example, after the depressions are formed in the layer in which the sacrificial materials 43, 44, and 45 are formed by the process shown in FIG.
  • the block insulating film 35 is formed over the entire area so as to embed the depressions. After that, the block insulating film 35 is selectively removed so that the side surfaces of the insulators 42 and 46 in the trench MT are exposed. As a result, the block insulating films 35a and 35b can be left in the recesses by a predetermined film thickness along the Y direction from the side surfaces of the sacrificial materials 43, 44, and 45.
  • the laminate containing the sacrificial materials 43 to 45 is formed and then replaced with the conductors 22 to 24 has been described, but the present invention is not limited to this.
  • the laminate may be formed to include conductors 22-24.
  • the step of replacing the sacrificial material with the conductor can be omitted, and the step of forming the pillar STP1 can be omitted.
  • the conductors 22 to 24 may include, for example, polysilicon in order to facilitate etching in the formation of the trench MT or the like.

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

メモリセルの特性劣化を抑制しつつ、集積密度を向上させる。 一実施形態のメモリデバイスは、互いに離間する第１及び第２積層体内のそれぞれ同じレイヤにおいて含まれる第１及び第２導電体と、第１及び第２積層体間において、各々が第１及び第２導電体と交差する第１方向に沿って延び、かつ同じレイヤにおいて互いに離間する第１及び第２部分と、第１及び第２導電体より下方において第１及び第２部分を電気的に接続する第３部分と、を含む半導体と、第１導電体と半導体の第１部分との間の第１電荷蓄積膜と、第２導電体と半導体の第２部分との間の第２電荷蓄積膜と、第１導電体と第１電荷蓄積膜との間の第１絶縁体と、第２導電体と第２電荷蓄積膜との間の第２絶縁体と、第１絶縁体と第１電荷蓄積膜との間の第３絶縁体と、第２絶縁体と第２電荷蓄積膜との間の第４絶縁体と、を備える。第３及び第４絶縁体の誘電率は、第１及び第２絶縁体の誘電率より大きい。

Description

メモリデバイス
　実施形態は、メモリデバイスに関する。
　データを不揮発に記憶することが可能なメモリデバイスが知られている。このメモリデバイスにおいては、高集積化、大容量化のための３次元のメモリ構造が検討されている。
日本国特開２０１７－１６３０４４号公報 米国特許出願公開第２０１７／０２６３７８０号明細書 米国特許第９６６６５９４号明細書
　メモリセルの特性劣化を抑制しつつ、集積密度を向上させる。
　実施形態のメモリデバイスは、第１方向に沿って積層される第１積層体に含まれる第１導電体と、上記第１積層体から離間して上記第１方向に沿って積層される第２積層体に含まれ、上記第１導電体と同じレイヤの第２導電体と、上記第１積層体と上記第２積層体との間において、各々が上記第１方向に沿って延び、かつ同じレイヤにおいて互いに離間する第１部分及び第２部分と、上記第１導電体及び上記第２導電体より下方において上記第１部分と上記第２部分とを電気的に接続する第３部分と、を含む第１半導体と、上記第１導電体と上記第１半導体の上記第１部分との間の第１電荷蓄積膜と、上記第２導電体と上記第１半導体の上記第２部分との間の第２電荷蓄積膜と、上記第１導電体と上記第１電荷蓄積膜との間の第１絶縁体と、上記第２導電体と上記第２電荷蓄積膜との間の第２絶縁体と、上記第１絶縁体と上記第１電荷蓄積膜との間の第３絶縁体と、上記第２絶縁体と上記第２電荷蓄積膜との間の第４絶縁体と、を備え、上記第３絶縁体及び上記第４絶縁体の誘電率は、上記第１絶縁体及び上記第２絶縁体の誘電率より大きい。
第１実施形態のメモリデバイスを含むメモリシステムの構成を示すブロック図。 第１実施形態のメモリデバイスのメモリセルアレイを示す回路構成図。 第１実施形態のメモリデバイスのメモリセルアレイを上方から見た平面レイアウト。 図３のＩＶ－ＩＶ線に沿ったメモリセルアレイの縦方向の断面図。 図４のＶ－Ｖ線に沿ったメモリセルアレイの横方向の断面のうち、図３のＶ領域に対応する横方向の断面図。 第１実施形態のメモリデバイスの製造工程を説明するためのメモリセルアレイの縦方向の断面図。 第１実施形態のメモリデバイスの製造工程を説明するためのメモリセルアレイの縦方向の断面図。 図７のＶＩＩＩ－ＶＩＩＩ線に沿ったメモリセルアレイの横方向の断面図。 第１実施形態のメモリデバイスの製造工程を説明するためのメモリセルアレイの縦方向の断面図。 図９のＸ－Ｘ線に沿ったメモリセルアレイの横方向の断面図。 第１実施形態のメモリデバイスの製造工程を説明するためのメモリセルアレイの縦方向の断面図。 第１実施形態のメモリデバイスの製造工程を説明するためのメモリセルアレイの縦方向の断面図。 図１２のＸＩＩＩ－ＸＩＩＩ線に沿ったメモリセルアレイの横方向の断面図。 第１実施形態のメモリデバイスの製造工程を説明するためのメモリセルアレイの縦方向の断面図。 図１４のＸＶ－ＸＶ線に沿ったメモリセルアレイの横方向の断面図。 第１実施形態のメモリデバイスの製造工程を説明するためのメモリセルアレイの横方向の断面図。 第１実施形態のメモリデバイスの製造工程を説明するためのメモリセルアレイの縦方向の断面図。 図１７のＸＶＩＩＩ－ＸＶＩＩＩ線に沿ったメモリセルアレイの横方向の断面図。 第１実施形態のメモリデバイスの製造工程を説明するためのメモリセルアレイの縦方向の断面図。 図１９のＸＸ－ＸＸ線に沿ったメモリセルアレイの横方向の断面図。 第１実施形態のメモリデバイスの製造工程を説明するためのメモリセルアレイの横方向の断面図。 第１実施形態のメモリデバイスの製造工程を説明するためのメモリセルアレイの横方向の断面図。 第１実施形態のメモリデバイスの製造工程を説明するためのメモリセルアレイの縦方向の断面図。 図２３のＸＸＩＶ－ＸＸＩＶ線に沿ったメモリセルアレイの横方向の断面図。 第１実施形態のメモリデバイスの製造工程を説明するためのメモリセルアレイの横方向の断面図。 第１実施形態のメモリデバイスの製造工程を説明するためのメモリセルアレイの縦方向の断面図。 図２６のＸＸＶＩＩ－ＸＸＶＩＩ線に沿ったメモリセルアレイの横方向の断面図。 第１実施形態の変形例のメモリデバイスのメモリセルアレイの横方向の断面図。 第１実施形態の変形例のメモリデバイスの製造工程を説明するためのメモリセルアレイの横方向の断面図。 第２実施形態のメモリデバイスのメモリセルアレイの横方向の断面図。 第２実施形態のメモリデバイスの製造工程を説明するためのメモリセルアレイの横方向の断面図。 第２実施形態の変形例のメモリデバイスのメモリセルアレイの横方向の断面図。 第３実施形態のメモリデバイスのメモリセルアレイの横方向の断面図。 第３実施形態のメモリデバイスの製造工程を説明するためのメモリセルアレイの横方向の断面図。 第３実施形態の変形例のメモリデバイスのメモリセルアレイの横方向の断面図。 第４実施形態のメモリデバイスのメモリセルアレイの横方向の断面図。 第４実施形態のメモリデバイスの製造工程を説明するためのメモリセルアレイの横方向の断面図。
実施形態
　以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
　なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
　以下の説明において、基板上に積層された構造体の積層面に平行な断面は、“横方向の断面”と呼ぶことがあり、当該積層面に交差する断面は、“縦方向の断面”と呼ぶことがある。
　また、“径”は、横方向の断面における、構成要素の直径のことを示し、“膜厚”は、横方向又は縦方向の断面における、構成要素の厚さのことを示す。
　１．　第１実施形態
　第１実施形態に係るメモリデバイスについて説明する。
　１．１　構成
　まず、第１実施形態に係るメモリデバイスの構成について説明する。
　１．１．１　メモリデバイス
　図１は、第１実施形態に係るメモリデバイスを含むメモリシステムの構成を説明するためのブロック図である。メモリデバイス１は、データを不揮発に記憶することが可能なＮＡＮＤ型フラッシュメモリであり、外部のメモリコントローラ２によって制御される。メモリデバイス１とメモリコントローラ２との間の通信は、例えばＮＡＮＤインタフェース規格をサポートする。
　図１に示すように、メモリデバイス１は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備える。
　メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶することが可能な複数のメモリセルの集合であり、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられる。メモリセルアレイ１０の詳細な構成については後述する。
　コマンドレジスタ１１は、メモリデバイス１がメモリコントローラ２から受信したコマンドＣＭＤを保持する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含む。
　アドレスレジスタ１２は、メモリデバイス１がメモリコントローラ２から受信したアドレス情報ＡＤＤを保持する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含む。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
　シーケンサ１３は、メモリデバイス１全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読出し動作、書込み動作、消去動作等を実行する。
　ドライバモジュール１４は、読出し動作、書込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に保持されたページアドレスＰＡに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
　ロウデコーダモジュール１５は、アドレスレジスタ１２に保持されたブロックアドレスＢＡに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
　センスアンプモジュール１６は、書込み動作において、メモリコントローラ２から受信した書込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読出しデータＤＡＴとしてメモリコントローラ２に転送する。
　以上で説明したメモリデバイス１及びメモリコントローラ２は、それらの組み合わせにより１つのメモリシステムを構成しても良い。このようなメモリシステムとしては、例えばＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。
　１．１．２　メモリセルアレイの回路構成
　次に、第１実施形態に係るメモリセルアレイ１０の構成について、図２を用いて説明する。図２は、ブロックＢＬＫの等価回路図である。
　図２に示すように、ブロックＢＬＫは、例えば、８つのストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、ＳＵ３、…、ＳＵ７）を含む。図２の例では、当該８つのストリングユニットＳＵ０～ＳＵ７のうちの４つ（ＳＵ０～ＳＵ３）が示されている。
　ストリングユニットＳＵの各々は、複数のメモリストリングＭＳを含む。以下では、ストリングユニットＳＵａ（ＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６のいずれか）内のメモリストリングＭＳと、ストリングユニットＳＵｂ（ＳＵ１、ＳＵ３、ＳＵ５、及びＳＵ７）内のメモリストリングＭＳと、を区別する場合に、それぞれをメモリストリングＭＳａ及びＭＳｂと呼ぶ。また、その他の構成及び配線等についても、必要に応じて、ストリングユニットＳＵａに対応するものには添え字として“ａ”を付し、ストリングユニットＳＵｂに対応するものには添え字として“ｂ”を付し、互いに区別するものとする。
　メモリストリングＭＳは、例えば８個のメモリセルトランジスタＭＣ（ＭＣ０～ＭＣ７）及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＣは、制御ゲートと電荷蓄積膜とを備え、データを不揮発に保持する。そして８つのメモリセルトランジスタＭＣは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。
　ストリングユニットＳＵａ（ＳＵ０、ＳＵ２、ＳＵ４、及びＳＵ６）に含まれる選択トランジスタＳＴａ１のゲートはそれぞれ、セレクトゲート線ＳＧＤａ（ＳＧＤ０、ＳＧＤ２、ＳＧＤ４、及びＳＧＤ６）に接続される。ストリングユニットＳＵｂ（ＳＵ１、ＳＵ３、ＳＵ５、及びＳＵ７）に含まれる選択トランジスタＳＴｂ１のゲートはそれぞれ、セレクトゲート線ＳＧＤｂ（ＳＧＤ１、ＳＧＤ３、ＳＧＤ５、及びＳＧＤ７）に接続される。セレクトゲート線ＳＧＤ０～ＳＧＤ７は、ロウデコーダモジュール１５によって独立に制御される。
　また、同一のブロックＢＬＫ内のストリングユニットＳＵａに含まれる選択トランジスタＳＴａ２のゲートは、例えばセレクトゲート線ＳＧＳａに共通接続され、同一のブロックＢＬＫ内のストリングユニットＳＵｂに含まれる選択トランジスタＳＴｂ２のゲートは、例えばセレクトゲート線ＳＧＳｂに共通接続される。セレクトゲート線ＳＧＳａ及びＳＧＳｂは、例えば共通に接続されても良いし、独立に制御可能であっても良い。
　また、同一のブロックＢＬＫ内のストリングユニットＳＵａに含まれるメモリセルトランジスタＭＣａ（ＭＣａ０～ＭＣａ７）の制御ゲートはそれぞれ、ワード線ＷＬａ（ＷＬａ０～ＷＬａ７）に共通接続される。他方で、ストリングユニットＳＵｂに含まれるメモリセルトランジスタＭＣｂ（ＭＣｂ０～ＭＣｂ７）の制御ゲートはそれぞれ、ワード線ＷＬｂ（ＷＬｂ０～ＷＬｂ７）に共通接続される。ワード線ＷＬａ及びＷＬｂは、ロウデコーダモジュール１５によって独立に制御される。
　ブロックＢＬＫは、例えばデータの消去単位である。すなわち、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＣに保持されるデータは、一括して消去される。
　更に、メモリセルアレイ１０内において同一列にあるメモリストリングＭＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０～ＢＬ（ｍ－１）、但しｍは自然数）に共通接続される。すなわちビット線ＢＬは、複数のストリングユニットＳＵａの各々における１つのメモリストリングＭＳａと、複数のストリングユニットＳＵｂの各々における１つのメモリストリングＭＳｂと、に共通に接続される。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＣＥＬＳＲＣに共通に接続されている。
　つまり、ストリングユニットＳＵは、各々が異なるビット線ＢＬに接続され且つ同一のセレクトゲート線ＳＧＤに接続された、複数のメモリストリングＭＳの集合体である。ストリングユニットＳＵのうち、同一のワード線ＷＬに共通接続されたメモリセルトランジスタＭＣの集合体を、セルユニットＣＵとも呼ぶ。またブロックＢＬＫは、同一のワード線ＷＬａ０～ＷＬａ７を共有する複数のストリングユニットＳＵａと、同一のワード線ＷＬｂ０～ＷＬｂ７を共有する複数のストリングユニットＳＵｂと、の集合体である。更に、メモリセルアレイ１０は、互いに複数のビット線ＢＬを共有する複数のブロックＢＬＫの集合体である。
　メモリセルアレイ１０内において、上記セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤが半導体基板上方に順次積層されることで、メモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２が三次元に積層されている。
　１．１．３　メモリセルアレイのレイアウト
　次に、第１実施形態に係るメモリセルアレイのレイアウトについて、図３を用いて説明する。
　図３は、第１実施形態に係るメモリデバイスにおけるメモリセルアレイのうち、１つのブロックに対応する部分についての平面レイアウトの一例である。図３では、図を見易くするために、層間絶縁膜及び配線等の構成要素が適宜省略されている。図３を含む以降の図において、半導体基板の表面に平行で互いに直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向を含む面（ＸＹ面）に直交する方向をＺ方向（積層方向）とする。
　図３に示すように、メモリセルアレイ１０は、セル領域１００、並びにフックアップ領域２００（２００ａ及び２００ｂ）を備える。フックアップ領域２００ａ及び２００ｂは、Ｘ方向に沿ってセル領域１００を挟むように、Ｘ方向に沿ったセル領域１００の両端に配置される。すなわち、フックアップ領域２００ａが、セル領域１００のＸ方向の一端に配置され、フックアップ領域２００ｂが、セル領域１００のＸ方向の他端に配置される。
　セル領域１００及びフックアップ領域２００にわたって、セレクトゲート線ＳＧＳａ及びＳＧＳｂ（図示せず）、ワード線ＷＬａ０～ＷＬａ７及びＷＬｂ０～ＷＬｂ７（一部図示せず）、並びにセレクトゲート線ＳＧＤ０～ＳＧＤ７がＺ方向に沿って積層される。例えば、セレクトゲート線ＳＧＳａ及びＳＧＳｂは、同一のレイヤに設けられ、ワード線ＷＬａｉ及びＷＬｂｉ（０≦ｉ≦７）は、同一のレイヤに設けられ、セレクトゲート線ＳＧＤ０～ＳＧＤ７は、同一のレイヤに設けられる。また、ワード線ＷＬａ０及びワード線ＷＬｂ０は、セレクトゲート線ＳＧＳａ及びＳＧＳｂの上方のレイヤに設けられ、ワード線ＷＬａｊ及びＷＬｂｊ（１≦ｊ≦７）は、ワード線ＷＬａ（ｊ－１）及びＷＬｂ（ｊ－１）の上方のレイヤに設けられ、セレクトゲート線ＳＧＤ０～ＳＧＤ７は、ワード線ＷＬａ７及びＷＬｂ７の上方のレイヤに設けられる。以下の説明では、セレクトゲート線ＳＧＤ及びＳＧＳ、並びにワード線ＷＬを総称して、「積層配線」と呼ぶことがある。
　まず、セル領域１００について説明する。
　セル領域１００には、全ての積層配線を貫通するように、複数のトレンチ構造体ＴＳＴ、セル分離用の複数のピラーＡＰ、積層配線置換用の複数のピラーＳＴＰ１、及び積層配線分断用の複数のピラーＳＴＰ２が設けられる。例えば、複数のピラーＡＰは、セル領域１００の中央部に設けられ、複数のピラーＳＴＰ１は、複数のピラーＡＰよりもセル領域１００の両端部に設けられ、複数のピラーＳＴＰ２は、複数のピラーＳＴＰ１よりもセル領域１００の更に両端部に設けられる。
　複数のトレンチ構造体ＴＳＴは、Ｘ方向に沿って延び、各々がＹ方向に沿って並ぶ。複数のトレンチ構造体ＴＳＴの各々は、Ｘ方向に沿って所定間隔で配列される複数のピラーＡＰによって、複数のメモリ構造体ＭＳＴに分離される。複数のピラーＡＰは、複数のトレンチ構造体ＴＳＴ上に、千鳥状に配列される。これにより、当該複数のピラーＡＰによって互いに分離される複数のメモリ構造体ＭＳＴも、千鳥状に配列される。すなわち、Ｙ方向に沿って隣り合う２つのトレンチ構造体ＴＳＴの一方に含まれる複数のメモリ構造体ＭＳＴに対して、他方に含まれる複数のメモリ構造体ＭＳＴは、Ｘ方向に沿って半ピッチずれた位置に配列される。
　Ｙ方向に沿って並ぶ複数のトレンチ構造体ＴＳＴのうち１つおきのトレンチ構造体ＴＳＴの両端部の各々には、当該トレンチ構造体ＴＳＴを分断するようにピラーＳＴＰ１が設けられる。これにより、例えば、Ｙ方向に沿って並ぶ複数のトレンチ構造体ＴＳＴのうち１つおきのトレンチ構造体ＴＳＴは、２つのピラーＳＴＰ１によって、複数のメモリ構造体ＭＳＴを含む中央部分と、メモリ構造体ＭＳＴを含まない両端部分と、の３つの部分に分離される。なお、図３の例では、ピラーＳＴＰ１によって分離されるトレンチ構造体ＴＳＴと隣り合う２つのトレンチ構造体ＴＳＴには、ピラーＳＴＰ１が設けられない場合が示されるが、当該２つのトレンチ構造体ＴＳＴの両端部にもピラーＳＴＰ１が設けられていてもよい。
　積層配線のうち、Ｙ方向に沿って並ぶ複数のトレンチ構造体ＴＳＴのうちの任意の１つと、当該１つのトレンチ構造体ＴＳＴと隣り合う２つのトレンチ構造体ＴＳＴの一方と、によって挟まれる部分は、セル領域１００の両端部のうちの一端（例えばフックアップ領域２００ａ側）において、１つのピラーＳＴＰ２によって分離される。また、積層配線のうち、当該１つのトレンチ構造体ＴＳＴと隣り合う２つのトレンチ構造体ＴＳＴの他方と、によって挟まれる部分は、セル領域１００の両端部のうちの他端（例えばフックアップ領域２００ｂ側）において、１つのピラーＳＴＰ２によって分離される。
　以上のような構成により、積層配線は、セル領域１００において、フックアップ領域２００ａ側から延びる櫛の歯形状の部分（セレクトゲート線ＳＧＳａ、ワード線ＷＬａ０～ＷＬａ７、及びセレクトゲート線ＳＧＤａ）と、フックアップ領域２００ｂ側から延びる櫛の歯形状の部分（セレクトゲート線ＳＧＳｂ、ワード線ＷＬｂ０～ＷＬｂ７、及びセレクトゲート線ＳＧＤｂ）と、に分離される。そして、当該櫛の歯形状の積層配線は、その歯の部分のＸ方向に沿って対向する両側面において、複数のメモリ構造体ＭＳＴに接する。
　次に、フックアップ領域２００について説明する。
　フックアップ領域２００において、積層配線は、階段状に形成される。すなわち、積層配線内の配線は、下方のレイヤに形成された配線ほどＸ方向に沿って長く延び、積層配線内のいずれの配線も、上方に積層配線内の他の配線が設けられないテラス領域を有する。
　フックアップ領域２００ａにおいて、積層配線のうちセレクトゲート線ＳＧＤａに対応するレイヤに設けられた配線は、トレンチ構造体ＴＳＴによって、４つのセレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＤ４、及びＳＧＤ６に分離される。セレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＤ４、及びＳＧＤ６はそれぞれ、対応するテラス領域上にコンタクトＣＰ０、ＣＰ２、ＣＰ４、及びＣＰ６が設けられる。
　ワード線ＷＬａ０～ＷＬａ７（一部図示せず）はそれぞれ、対応するテラス領域上にコンタクトＣＰＷａ０～ＣＰＷａ７（一部図示せず）が設けられる。
　また、セレクトゲート線ＳＧＳａについても、対応するテラス領域（図示せず）上にコンタクト（図示せず）が設けられる。
　フックアップ領域２００ｂにおいて、積層配線のうちセレクトゲート線ＳＧＤｂに対応するレイヤに設けられた配線は、トレンチ構造体ＴＳＴによって、４つのセレクトゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＤ５、及びＳＧＤ７に分離される。セレクトゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＤ５、及びＳＧＤ７はそれぞれ、対応するテラス領域上にコンタクトＣＰ１、ＣＰ３、ＣＰ５、及びＣＰ７が設けられる。
　ワード線ＷＬｂ０～ＷＬｂ７（一部図示せず）はそれぞれ、対応するテラス領域上にコンタクトＣＰＷｂ０～ＣＰＷｂ７（一部図示せず）が設けられる。
　また、セレクトゲート線ＳＧＳｂについても、対応するテラス領域（図示せず）上にコンタクト（図示せず）が設けられる。
　以上のような構成により、フックアップ領域２００から、全ての積層配線をメモリセルアレイ１０の上方に引き出すことができる。
　なお、図３では、メモリセルアレイ１０のうち１つのブロックＢＬＫについてのみ示され、他のブロックＢＬＫについては省略されているが、図３と同等の構成を有する複数のブロックＢＬＫ０～ＢＬＫｎが、例えば、Ｙ方向に順に配列される。
　１．１．４　メモリ構造体
　以下に、第１実施形態に係るメモリデバイスのメモリ構造体の一例について説明する。図４は、図３のＩＶ―ＩＶ線に沿った断面図である。なお、図４では、図を見易くするために層間絶縁膜等の構成要素が適宜省略されている。
　まず、図４を参照して、メモリ構造体ＭＳＴのＹＺ平面に沿う断面の構成について説明する。図４では、ストリングユニットＳＵ０及びＳＵ１に属するトレンチ構造体ＴＳＴ内のメモリ構造体ＭＳＴと、当該メモリ構造体ＭＳＴに接続される各種配線として機能する複数の導電体と、を含む構成が図示される。
　図４に示すように、半導体基板２０の上方には、ソース線ＣＥＬＳＲＣとして機能する導電体２１が設けられる。導電体２１は導電材料により構成され、例えば不純物を添加されたｎ型半導体、または金属材料が用いられる。また、例えば導電体２１は、半導体と金属との積層構造であってもよい。なお、半導体基板２０と導電体２１との間には、ロウデコーダモジュール１５及びセンスアンプモジュール１６等の回路が設けられていてもよい。
　導電体２１の上方には、図示しない絶縁体を介して、同一のレイヤに設けられるセレクトゲート線ＳＧＳａとして機能する導電体２２ａ及びセレクトゲート線ＳＧＳｂとして機能する導電体２２ｂが、Ｚ方向に沿って積層される。導電体２２ａの上方には、各層の間に図示しない絶縁体を介して、ワード線ＷＬａ０～ＷＬａ７として機能する８層の導電体２３ａがＺ方向に沿って積層される。同様に、導電体２２ｂの上方には、各層の間に図示しない絶縁体を介して、ワード線ＷＬｂ０～ＷＬｂ７として機能する８層の導電体２３ｂがＺ方向に沿って積層される。導電体２３ａ及び２３ｂの上方にはそれぞれ、図示しない絶縁体を介して、セレクトゲート線ＳＧＤ０として機能する導電体２４ａ及びセレクトゲート線ＳＧＤ１として機能する導電体２４ｂがＺ方向に沿って積層される。
　導電体２２ａ～２４ａ、及び２２ｂ～２４ｂは導電材料により構成され、例えば不純物を添加されたｎ型半導体またはｐ型半導体、あるいは金属材料が用いられる。例えば、導電体２２ａ～２４ａ、及び２２ｂ～２４ｂとして、タングステン（Ｗ）が窒化チタン（ＴｉＮ）に覆われた構造が用いられる。窒化チタンは、例えばＣＶＤ（chemical vapor deposition）によりタングステンを成膜する際、タングステンと酸化シリコン（ＳｉＯ２）との反応を防止するためのバリア層、あるいはタングステンの密着性を向上させるための層として機能を有する。また、導電体２２ａ～２４ａ、及び２２ｂ～２４ｂは、上述の導電材料が、酸化アルミニウム（ＡｌＯ）によって更に覆われていてもよい。
　導電体２４ａ及び２４ｂの上方に、絶縁体（図示せず）を介して導電体２７が設けられる。導電体２７は、Ｙ方向に沿って延伸し、Ｘ方向に沿って複数本がライン状に配置され、それぞれがビット線ＢＬとして使用される。導電体２７は、例えば銅（Ｃｕ）を含む。
　メモリ構造体ＭＳＴは、導電体２２ａ～２４ａと導電体２２ｂ～２４ｂとの間においてＺ方向に沿って延伸して設けられ、底面が導電体２１に達する。導電体２２ａ～２４ａと導電体２２ｂ～２４ｂとは、メモリ構造体ＭＳＴを含みＸ方向に沿って延びるトレンチ構造体ＴＳＴによって電気的に切断される。
　メモリ構造体ＭＳＴは、コア部材３０、半導体３１、トンネル絶縁膜３２ａ及び３２ｂ、複数の電荷蓄積膜３３ａ、複数のブロック絶縁膜３４ａ、ブロック絶縁膜３５ａ、複数の電荷蓄積膜３３ｂ、複数のブロック絶縁膜３４ｂ、ブロック絶縁膜３５ｂ、並びに半導体２５を含む。電荷蓄積膜３３ａ及びブロック絶縁膜３４ａの各々は、導電体２２ａ～２４ａのレイヤ毎に設けられる。電荷蓄積膜３３ｂ及びブロック絶縁膜３４ｂの各々は、導電体２２ｂ～２４ｂのレイヤ毎に設けられる。
　コア部材３０はＺ方向に沿って延び、上端が導電体２４ａ及び２４ｂよりも上方の層に含まれ、下端が導電体２２ａ及び２２ｂよりも下方の層に含まれる。コア部材３０は、例えば、酸化シリコンを含む。
　半導体３１は、コア部材３０の底面及びＹ方向に沿って対向する（つまり、ＸＺ平面に沿った）２つの側面を覆う。半導体３１の上端は、コア部材３０の上端と同等の位置に達し、半導体３１の下端は、コア部材３０の下端より下方において導電体２１に接触する。半導体３１は、例えば、ポリシリコンを含む。
　トンネル絶縁膜３２ａは、半導体３１のＸＺ平面に沿った２つの側面のうちの一方を覆い、トンネル絶縁膜３２ｂは、半導体３１のＸＺ平面に沿った２つの側面のうちの他方を覆う。トンネル絶縁膜３２ａ及び３２ｂは、上端がコア部材３０及び半導体３１の上端と同等の位置に達し、例えば、酸化シリコンを含む。
　導電体２２ａ～２４ａが設けられるレイヤの各々において、電荷蓄積膜３３ａが、トンネル絶縁膜３２ａのＸＺ平面に沿った側面上に設けられる。導電体２２ａ～２４ａが設けられるレイヤの各々において、ブロック絶縁膜３４ａが電荷蓄積膜３３ａを覆う。ブロック絶縁膜３５ａは、複数のブロック絶縁膜３４ａを覆う連続膜として設けられる。導電体２２ａ～２４ａの各々は、対応するレイヤにおいて、ブロック絶縁膜３４ａに接する。
　導電体２２ｂ～２４ｂが設けられるレイヤの各々において、電荷蓄積膜３３ｂが、トンネル絶縁膜３２ｂのＸＺ平面に沿った側面上に設けられる。導電体２２ｂ～２４ｂが設けられるレイヤの各々において、ブロック絶縁膜３４ｂが電荷蓄積膜３３ｂを覆う。ブロック絶縁膜３５ｂは、複数のブロック絶縁膜３４ｂを覆う連続膜として設けられる。導電体２２ｂ～２４ｂの各々は、対応するレイヤにおいて、ブロック絶縁膜３４ｂに接する。
　電荷蓄積膜３３ａ及び３３ｂは、例えば、ポリシリコン、又はチタン（Ｔｉ）、タングステン（Ｗ）、及びルテニウム（Ｒｕ）から選択される少なくとも１つを含む金属を含む。ブロック絶縁膜３４ａ及び３４ｂは、ブロック絶縁膜３５ａ及び３５ｂよりも誘電率の大きい高誘電率（Ｈｉｇｈ－ｋ）材料であり、例えば、ハフニウムシリケート（ＨｆＳｉＯ）又はジルコニウムシリケート（ＺｒＳｉＯ）を含む。ブロック絶縁膜３５ａ及び３５ｂは、例えば、酸化シリコン（ＳｉＯ２）を含む。
　半導体２５は、例えば、ポリシリコンを含み、コア部材３０の上面、半導体３１の上面、並びにトンネル絶縁膜３２ａ及び３２ｂの上面を覆う。これにより、半導体３１は、半導体２５と導電体２１との間において、コア部材ｆ３０を介してＹ軸に沿って並ぶ、２つの並列な電流経路を形成することができる。すなわち、半導体２５は、電流経路のジョイント部ＪＣＴとして機能する。
　半導体２５の上面には、柱状のコンタクトＣＰとして機能する導電体２６が設けられる。導電体２６の各々の上面には、対応する１つの導電体２７が接触し、電気的に接続される。
　以上で説明したメモリ構造体ＭＳＴにおいて、メモリ構造体ＭＳＴと導電体２２ａとが交差する部分が、選択トランジスタＳＴａ２として機能し、メモリ構造体ＭＳＴと導電体２２ｂとが交差する部分が、選択トランジスタＳＴｂ２として機能する。メモリ構造体ＭＳＴと導電体２３ａとが交差する部分が、メモリセルトランジスタＭＣａとして機能し、メモリ構造体ＭＳＴと導電体２３ｂとが交差する部分が、メモリセルトランジスタＭＣｂとして機能する。メモリ構造体ＭＳＴと導電体２４ａとが交差する部分が、選択トランジスタＳＴａ１として機能し、メモリ構造体ＭＳＴと導電体２４ｂとが交差する部分が、選択トランジスタＳＴｂ１として機能する。
　つまり、半導体３１は、選択トランジスタＳＴａ１及びＳＴｂ１、メモリセルトランジスタＭＣａ及びＭＣｂ、並びに選択トランジスタＳＴａ２及びＳＴｂ２、のそれぞれのチャネル及びウェル領域として使用される。電荷蓄積膜３３ａは、メモリセルトランジスタＭＣａ並びに選択トランジスタＳＴａ１及びＳＴａ２のフローティングゲートとして使用され、電荷蓄積膜３３ｂは、メモリセルトランジスタＭＣｂ並びに選択トランジスタＳＴｂ１及びＳＴｂ２のフローティングゲートとして使用される。これにより、メモリ構造体ＭＳＴは、例えば２つのメモリストリングＭＳａ及びＭＳｂの組として機能する。
　なお、以上で説明したメモリ構造体ＭＳＴの構造はあくまで一例であり、メモリ構造体ＭＳＴはその他の構造を有していても良い。例えば、導電体２３の個数は、任意の本数に設計可能なワード線ＷＬの本数に基づく。セレクトゲート線ＳＧＳ及びＳＧＤにはそれぞれ、任意の個数の導電体２２及び２４が割り当てられても良い。セレクトゲート線ＳＧＳに複数層の導電体２２が割り当てられる場合に、当該複数層の導電体２２の各々には、互いに異なる導電体が使用されても良い。最下層のワード線ＷＬとセレクトゲート線ＳＧＳとの間、及び最上層のワード線ＷＬとセレクトゲート線ＳＧＤとの間には、ダミーワード線（図示せず）として機能する任意の個数の導電体が設けられてもよい。半導体２５と導電体２７との間は、２つ以上のコンタクトを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。
　１．１．５　トレンチ構造体
　次に、図５を参照して、トレンチ構造体ＴＳＴのＸＹ平面に沿う断面の構成について説明する。
　図５は、図４のＶ－Ｖ線に沿ったメモリセルアレイの横方向の断面のうち、図３のＶ領域に対応する横方向の断面図である。図５では、図４に示したメモリ構造体ＭＳＴ、当該メモリ構造体を挟む２つのピラーＡＰ、及びピラーＳＴＰ１を含むトレンチ構造体ＴＳＴと、当該トレンチ構造体ＴＳＴを挟む導電体２３ａ及び２３ｂと、を含む構成が示される。
　図５に示すように、トレンチ構造体ＴＳＴは、Ｙ方向に沿って並ぶ導電体２３ａと導電体２３ｂとの間に設けられる。また、トレンチ構造体ＴＳＴは、Ｘ方向に沿って並ぶ複数のピラーＡＰ、及び少なくとも１つのピラーＳＴＰ１によって分離される。
　ピラーＡＰとして機能する絶縁体３８、及びピラーＳＴＰ１として機能する絶縁体３９は、例えば、酸化シリコンを含み、平面視において楕円形状を有する。
　トレンチ構造体ＴＳＴのうち、２つの絶縁体３８に挟まれる部分は、コア部材３０、半導体３１、トンネル絶縁膜３２ａ及び３２ｂ、電荷蓄積膜３３ａ及び３３ｂ、ブロック絶縁膜３４ａ及び３４ｂ、並びにブロック絶縁膜３５ａ及び３５ｂを含み、これらがＸ方向に沿って延びる。メモリ構造体ＭＳＴのうち、導電体２３ａと接する部分がメモリセルトランジスタＭＣａとして機能し、導電体２３ｂと接する部分がメモリセルトランジスタＭＣｂとして機能する。
　トレンチ構造体ＴＳＴのうち、絶縁体３８と絶縁体３９との間に挟まれる部分は、コア部材３０、半導体３１、トンネル絶縁膜３２ａ及び３２ｂ、電荷蓄積膜３３ａ及び３３ｂ、ブロック絶縁膜３４ａ及び３４ｂ、ブロック絶縁膜３５ａ及び３５ｂ、犠牲材３６ａ及び３６ｂ、並びに犠牲材３７ａ及び３７ｂを含む。このうち、コア部材３０、半導体３１、トンネル絶縁膜３２ａ及び３２ｂ、電荷蓄積膜３３ａ及び３３ｂ、並びにブロック絶縁膜３５ａ及び３５ｂは、絶縁体３８側から絶縁体３９側にわたって、Ｘ方向に沿って延びる。一方、ブロック絶縁膜３４ａ及び３４ｂは、絶縁体３８側からＸ方向に沿って延びるが、絶縁体３９に達するまでに途切れる。そして、ブロック絶縁膜３４ａが延びる延長線上において、ブロック絶縁膜３４ａが途切れた位置から絶縁体３９に達するまで、電荷蓄積膜３３ａに接するように犠牲材３６ａが設けられ、ブロック絶縁膜３５ａに接するように犠牲材３７ａが設けられる。また、ブロック絶縁膜３４ｂが延びる延長線上において、ブロック絶縁膜３４ｂが途切れた位置から絶縁体３９に達するまで、電荷蓄積膜３３ｂに接するように犠牲材３６ｂが設けられ、ブロック絶縁膜３５ｂに接するように犠牲材３７ｂが設けられる。すなわち、絶縁体３８と絶縁体３９との間に挟まれるトレンチ構造体ＴＳＴのうちの絶縁体３８側の部分は、Ｙ方向に沿って、ブロック絶縁膜３５ａ、ブロック絶縁膜３４ａ、電荷蓄積膜３３ａ、トンネル絶縁膜３２ａ、半導体３１、コア部材３０、半導体３１、トンネル絶縁膜３２ｂ、電荷蓄積膜３３ｂ、ブロック絶縁膜３４ｂ、及びブロック絶縁膜３５ｂがこの順に並び、絶縁体３９側の部分は、Ｙ方向に沿って、ブロック絶縁膜３５ａ、犠牲材３７ａ、犠牲材３６ａ、電荷蓄積膜３３ａ、トンネル絶縁膜３２ａ、半導体３１、コア部材３０、半導体３１、トンネル絶縁膜３２ｂ、電荷蓄積膜３３ｂ、犠牲材３６ｂ、犠牲材３７ｂ、及びブロック絶縁膜３５ｂがこの順に並ぶ。
　なお、図５には図示されていないが、トレンチ構造体ＴＳＴのうち、犠牲材３６ａ及び３７ａを含む部分をＹＺ平面に沿った断面では、導電体２２ａ～２４ａが設けられるレイヤの各々において、犠牲材３６ａが電荷蓄積膜３３ａを覆い、犠牲材３７ａが犠牲材３６ａを覆い、ブロック絶縁膜３５ａが犠牲材３７ａを覆う。また、トレンチ構造体ＴＳＴのうち、犠牲材３６ｂ及び３７ｂを含む部分をＹＺ平面に沿った断面では、導電体２２ｂ～２４ｂが設けられるレイヤの各々において、犠牲材３６ｂが電荷蓄積膜３３ｂを覆い、犠牲材３７ｂが犠牲材３６ｂを覆い、ブロック絶縁膜３５ｂが犠牲材３７ｂを覆う。
　犠牲材３６ａ及び３６ｂは、例えば、ボロン（Ｂ）又はリン（Ｐ）がドープされた酸化シリコンを含み、犠牲材３７ａ及び３７ｂは、例えば、窒化シリコン（ＳｉＮ）を含む。犠牲材３７ａ及び３７ｂは、ボロン又はリンがドープされることにより、ボロン又はリンがドープされない（ノンドープの）酸化シリコンに対して、酸化シリコンを選択的に除去し得るエッチングの際に、エッチングレートを大きくすることができる。
　１．２　メモリデバイスの製造方法
　以下に、第１実施形態に係るメモリデバイスにおける、メモリセルアレイの製造工程の一例について説明する。図６～図２７のそれぞれは、第１実施形態に係るメモリデバイスの製造工程における、メモリセルアレイに対応する構造体を含む断面構造の一例を示す。なお、以下で参照される製造工程の断面図には、半導体基板２０の表面に鉛直な断面が含まれる。また、各製造工程の断面図に表示された領域は、図２７を除き、図４又は図５に示した領域に対応する。
　まず、図６に示すように、セレクトゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及びセレクトゲート線ＳＧＤにそれぞれ対応する犠牲材４３、８層の犠牲材４４、及び犠牲材４５が積層される。具体的には、まず半導体基板２０上に、絶縁体４１、導電体２１が順に積層される。導電体２１上に、絶縁体４２及び犠牲材４３が順に積層される。犠牲材４３上に、絶縁体４２及び犠牲材４４が交互に複数回（図６の例では８回）積層される。犠牲材４４上に、絶縁体４２及び犠牲材４５が順に積層される。そして、犠牲材４５上に、更に絶縁体４６が積層される。絶縁体４６は、ジョイント部ＪＣＴが形成される部分に対応する。
　絶縁体４１、４２、及び４６は、例えば酸化シリコンを含み、犠牲材４３、４４、及び４５は、例えば窒化シリコンを含む。犠牲材４３、４４、及び４５が形成される層数がそれぞれ、積層されるセレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤの本数に対応している。
　次に、図７に示すように、図６に示した工程によって形成された積層体のうち、トレンチ構造体ＴＳＴが形成される予定の領域が除去されて、トレンチＭＴが形成される。具体的には、まずリソグラフィによって、トレンチ構造体ＴＳＴに対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、トレンチＭＴが形成される。トレンチＭＴの下端は、例えば、導電体２１に達する。本工程における異方性エッチングは、例えばＲＩＥ（Reactive Ion Etching）である。
　図８は、図７のＶＩＩＩ－ＶＩＩＩ線に沿ったメモリセルアレイ１０の断面図を示す。図８に示すように、本工程によって、犠牲材４４を含む積層体の部分と、トレンチＭＴとが、Ｙ方向に沿って交互に並ぶラインアンドスペース形状が形成される。なお、図３において示したとおり、積層配線は、トレンチ構造体ＴＳＴよりもＸ方向に沿って長く延びる形状であるため、犠牲材４４を含む積層体の部分は、トレンチＭＴによって分離されない。
　次に、図９に示すように、例えばウェットエッチングによって、トレンチＭＴ内に露出する犠牲材４３、４４、及び４５の一部が、トレンチＭＴを介して選択的に除去される。本工程におけるエッチングよって、トレンチＭＴ内の犠牲材４３、４４、及び４５が設けられるレイヤにおいて、Ｙ方向に沿って最下層の絶縁体の上面、最下層の絶縁体４２を除く全ての絶縁体４２の上下面、及び絶縁体４６の下面が露出する窪み（recess）が形成される。
　図１０は、図９のＸ－Ｘ線に沿ったメモリセルアレイ１０の断面図を示す。図１０では、絶縁体４２及び４６の開口径が、破線にて示される。図１０に示すように、本工程によって、トレンチＭＴ内の犠牲材４３、４４、及び４５の開口径が、絶縁体４２及び４６の開口径よりも広くなる。
　次に、図１１に示すように、トレンチＭＴ内を含む全面にわたり、ブロック絶縁膜３５、犠牲材３７、犠牲材３６、及び電荷蓄積膜３３が形成される。ブロック絶縁膜３５、犠牲材３７、及び犠牲材３６は、図９に示した工程によってトレンチＭＴ内に形成された窪みを埋め込まないが、電荷蓄積膜３３は、当該窪みを埋め込むように、各膜の厚さが調整される。
　次に、図１２に示すように、電荷蓄積膜３３の一部、犠牲材３７の一部、及び犠牲材３６の一部が、順次選択的に除去される。
　より具体的には、まず、電荷蓄積膜３３を選択的に除去し得る等方的なエッチングが実行される。当該電荷蓄積膜３３の選択的なエッチングは、トレンチＭＴ内の絶縁体４２及び４６が形成されるレイヤにおいて、犠牲材３７が露出するまで実行される。これにより、電荷蓄積膜３３は、トレンチＭＴ内の犠牲材４３、４４、及び４５が形成されるレイヤ毎に分断され、図９に示した工程によって形成された複数の窪み内にそれぞれ形成された部分３３ａ及び３３ｂが残る。
　続いて、犠牲材３７を選択的に除去し得る等方的なエッチングが実行される。当該犠牲材３７の選択的なエッチングは、トレンチＭＴ内の絶縁体４２及び４６が形成されるレイヤにおいて、犠牲材３６が露出するまで実行される。これにより、犠牲材３７は、トレンチＭＴ内の犠牲材４３、４４、及び４５が形成されるレイヤ毎に分断され、図９に示した工程によって形成された複数の窪み内にそれぞれ形成された複数の部分３７ａ及び３７ｂが残る。
　続いて、犠牲材３６を選択的に除去し得る等方的なエッチングが実行される。当該犠牲材３６の選択的なエッチングは、トレンチＭＴ内の絶縁体４２及び４６が形成されるレイヤにおいて、ブロック絶縁膜３５が露出するまで実行される。これにより、犠牲材３７は、トレンチＭＴ内の犠牲材４３、４４、及び４５が形成されるレイヤ毎に分断され、図９に示した工程によって形成された複数の窪み内にそれぞれ形成された複数の部分３７ａ及び３７ｂが残る。
　図１３は、図１２のＸＩＩＩ－ＸＩＩＩ線に沿ったメモリセルアレイ１０の断面図を示す。図１３に示すように、本工程によって、トレンチＭＴ内の犠牲材４３、４４、及び４５が形成されるレイヤにおいて、犠牲材４４とトレンチＭＴとの間に、Ｙ軸に沿って、ブロック絶縁膜３５、犠牲材３７ａ（３７ｂ）、犠牲材３６ａ（３６ｂ）、及び電荷蓄積膜３３ａ（３３ｂ）が順に形成される。
　次に、図１４に示すように、トンネル絶縁膜３２ａ及び３２ｂ、半導体３１、並びにコア部材３０が更に形成され、トレンチＭＴが埋め込まれる。具体的には、トンネル絶縁膜３２ａ及び３２ｂを含む連続膜が形成された後、トレンチＭＴの下端に形成された当該連続膜及びブロック絶縁膜３５が除去され、導電体２１が露出する。これにより、ブロック絶縁膜３５は、複数の犠牲材３７ａに接する部分３５ａと、複数の犠牲材３７ｂに接する部分３５ｂと、に分離される。また、トンネル絶縁膜３２ａ及び３２ｂを含む連続膜は、複数の電荷蓄積膜３３ａに接する部分３２ａと、複数の電荷蓄積膜３３ｂに接する部分３２ｂと、に分離される。当該工程におけるエッチングは、例えばＲＩＥである。
　続いて、トレンチＭＴ内に半導体３１が形成される。これにより、半導体３１は、複数の電荷蓄積膜３３ａとの間にトンネル絶縁膜３２ａを挟む部分と、複数の電荷蓄積膜３３ｂとの間にトンネル絶縁膜３２ｂを挟む部分と、を有しつつ、複数の導電体２１と接する。
　続いて、コア部材３０が形成されてトレンチＭＴが埋め込まれた後、ＣＭＰ（Chemical Mechanical Polishing）等で構造体が平坦化されることにより、絶縁体４６より上方の部分が除去される。
　図１５は、図１４のＸＶ－ＸＶ線に沿ったメモリセルアレイ１０の断面図を示す。図１５に示すように、本工程によって、犠牲材４４の間の空間に、Ｙ軸に沿って、ブロック絶縁膜３５ａ、犠牲材３７ａ、犠牲材３６ａ、電荷蓄積膜３３ａ、トンネル絶縁膜３２ａ、半導体３１、コア部材３０、半導体３１、トンネル絶縁膜３２ｂ、電荷蓄積膜３３ｂ、犠牲材３６ｂ、犠牲材３７ｂ、及びブロック絶縁膜３５ｂが順に形成される。
　次に、図１６に示すように、トレンチＭＴを埋め込む構造体をＸ方向に沿って分離するように、複数のホールＡＨが形成される。複数のホールＡＨの各々には、Ｘ方向に沿って延びる犠牲材３６ａ、３７ａ、３６ｂ、及び３７ｂの端部が露出する。本工程におけるエッチングは、例えばＲＩＥであり、トレンチＭＴを埋め込む構造体の全ての材料が同等のエッチングレートとなるような異方性エッチングである。
　次に、図１７に示すように、ホールＡＨを介するウェットエッチング又はドライエッチングによって、犠牲材３６ａ及び３６ｂが選択的に除去される。上述の通り、犠牲材３６ａ及び３６ｂは、酸化シリコンにボロンやリンがドープされているため、酸化シリコンを選択的に除去し得るエッチングにおいて、ノンドープの酸化シリコンに対してエッチングレートが大きい。これにより、ホールＡＨ内に露出する絶縁体４２及び４６、ブロック絶縁膜３５ａ及び３５ｂ、トンネル絶縁膜３２ａ及び３２ｂが全て除去される前に、犠牲材３６ａ及び３６ｂを選択的に除去することができる。
　続いて、ホールＡＨを介するウェットエッチングによって、犠牲材３７ａ及び３７ｂが選択的に除去される。なお、ホールＡＨ内には、犠牲材３７ａ及び３７ｂの他に、犠牲材４３、４４、及び４５も露出しているため、本工程によるエッチングによって、犠牲材４３、４４、及び４５も部分的に除去される。しかしながら、犠牲材３７ａ及び３７ｂは１ナノメートル（ｎｍ）程度の非常に薄い膜であるため、犠牲材４３、４４、及び４５をほとんど損なうことなく、犠牲材３７ａ及び３７ｂを選択的に除去することができる。
　図１８は、図１７のＸＶＩＩＩ－ＸＶＩＩＩ線に沿ったメモリセルアレイ１０の断面図を示す。図１８に示すように、本工程によって、犠牲材３６ａ、３６ｂ、３７ａ、及び３７ｂのうち、２つのホールＡＨの間に挟まれる部分は、完全に除去される。一方、２つのホールＡＨに挟まれない部分、すなわちピラーＡＰとピラーＳＴＰ１との間に挟まれる予定部分のうち、ピラーＳＴＰ１が設けられる予定の領域の近傍については、犠牲材３６ａ、３６ｂ、３７ａ、及び３７ｂが除去されずに残る。
　次に、図１９に示すように、ホールＡＨを介して、図１７において示した工程によって犠牲材３６ａ及び３７ａが除去された空間内にブロック絶縁膜３４ａが形成され、３６ｂ及び３７ｂが除去された空間内にブロック絶縁膜３４ｂが形成される。具体的には、ブロック絶縁膜３４ａ及び３４ｂを含む連続膜がホールＡＨの内壁上に形成された後、当該連続膜がホールＡＨを介するウェットエッチングによって選択的に除去される。これにより、コア部材３０、半導体３１、トンネル絶縁膜３２ａ及び３２ｂ、電荷蓄積膜３３ａ及び３３ｂ、ブロック絶縁膜３５ａ及び３５ｂ、並びに犠牲材４３、４４、及び４５が露出し、当該連続膜が複数のブロック絶縁膜３４ａ及び複数のブロック絶縁膜３４ｂに分離される。
　図２０は、図１９のＸＸ－ＸＸ線に沿ったメモリセルアレイ１０の断面図を示す。図２０に示すように、本工程によって、ホールＡＨを介して犠牲材３６ａ、３６ｂ、３７、及び３７ｂが除去された空間は、ブロック絶縁膜３４ａ及び３４ｂによって埋め込まれる。
　次に、図２１に示すように、ホールＡＨが絶縁体３８によって埋め込まれた後、ＣＭＰ等で構造体が平坦化されることにより、絶縁体４６より上方の部分が除去される。
　次に、図２２に示すように、トレンチＭＴを埋め込む構造体をＸ方向に沿って分離するように、ピラーＳＴＰ１が形成される予定の領域にホールＳＴＨ１が形成されると共に、ピラーＳＴＰ２に対応する領域にホールＳＴＨ２が形成される。ホールＳＴＨ２により、犠牲材４３、４４、及び４５はそれぞれ、２つの部分４３ａ及び４３ｂ、４４ａ及び４４ｂ、並びに４５ａ及び４５ｂに分離される。また、ホールＳＴＨ１には、犠牲材４３ａ及び４３ｂ、４４ａ及び４４ｂ、並びに４５ａ及び４５ｂが露出する。本工程におけるエッチングは、例えばＲＩＥであり、トレンチＭＴを埋め込む構造体の全ての材料が同等のエッチングレートとなるような異方性エッチングである。
　次に、図２３に示すように、ホールＳＴＨ１を介して、犠牲材４３ａ、４４ａ、及び４５ａがそれぞれ導電体２２ａ、２３ａ、及び２４ａに置換され、犠牲材４３ｂ、４４ｂ、及び４５ｂがそれぞれ導電体２２ｂ、２３ｂ、及び２４ｂに置換される。
　図２４は、図２３のＸＸＩＶ－ＸＸＩＶ線に沿ったメモリセルアレイ１０の断面図を示す。図２４に示すように、本工程によって、ホールＳＴＨ１を介するウェットエッチング又はドライエッチングによって、犠牲材４３ａ、４４ａ、４５ａ、４３ｂ、４４ｂ、及び４５ｂが選択的に除去される。続いて、犠牲材４３ａ及び４３ｂが除去された空間にそれぞれ導電体２２ａ及び２２ｂが形成され、犠牲材４４ａ及び４４ｂが除去された空間にそれぞれ導電体２３ａ及び２３ｂが形成され、犠牲材４５ａ及び４５ｂが除去された空間にそれぞれ導電体２５ａ及び２５ｂが形成される。
　次に、図２５に示すように、ホールＳＴＨ１が絶縁体３９によって埋め込まれた後、ＣＭＰ等で構造体が平坦化されることにより、絶縁体４６より上方の部分が除去される。
　次に、図２６に示すように、トレンチＭＴを埋め込む構造体の上面上に、半導体２５が形成される。具体的には、まず、全面にわたって絶縁体４７が形成された後、リソグラフィによって、半導体２５に対応する領域が開口したマスクが形成される。そして、形成されたマスクを用いた異方性エッチングによって、半導体２５が形成される予定の領域にホールが形成され、半導体３１が露出する。当該ホール内に半導体２５が埋め込まれることにより、半導体３１は、半導体２５と電気的に接続される。
　図２７は、図２６のＸＸＶＩＩ－ＸＸＶＩＩ線に沿ったメモリセルアレイ１０の断面図を示す。図２７では、半導体２５の下方のうち、例えば、導電体２２ａ及び２２ｂ、２３ａ及び２３ｂ、又は２４ａ及び２４ｂが設けられるレイヤにおける断面構造が、破線にて示される。図２７に示すように、本工程によって、２つのピラーＡＰに挟まれる部分において互いに平行にＸ方向に沿って延びる半導体３１の２つの部分は、１つの半導体２５によって覆われる。
　以上の工程により、２つのピラーＡＰに挟まれるメモリストリングＭＳａ及びＭＳｂが形成される。以後、導電体２６及び導電体２７を形成する工程や、導電体２２ａ及び２２ｂ、２３ａ及び２３ｂ、並び２４ａ及び２４ｂへのコンタクトを形成する工程等を経て、メモリセルアレイ１０が形成される。
　なお、以上で説明した製造工程はあくまで一例であり、各製造工程の間にはその他の処理が挿入されても良いし、問題が生じない範囲で製造工程の順番が入れ替えられても良い。
　１．３　本実施形態に係る効果
　第１実施形態の構成によれば、メモリセルの特性劣化を抑制しつつ、集積密度を向上させることができる。本効果について、以下に説明する。
　メモリ構造体ＭＳＴは、同一のビット線ＢＬに接続された２つの並列なメモリストリングＭＳａ及びＭＳｂを含む。このため、１つの構造体内に１つのメモリストリングを含む場合よりも集積密度を向上させることができる。
　また、メモリ構造体ＭＳＴは、トレンチ構造体ＴＳＴ内において、２つのピラーＡＰの間に設けられる。これにより、半導体３１のメモリストリングＭＳａに対応する部分と、メモリストリングＭＳｂに対応する部分とは、互いに離間する構造となる。すなわち、半導体３１は、同一レイヤにおいて、メモリストリングＭＳａに対応する部分と、メモリストリングＭＳｂに対応する部分とを接続する接続部分（例えば、図５において互いに離間する半導体３１の２つの部分をＹ方向に沿って接続する部分）を有さない。このため、ワード線ＷＬから電荷蓄積膜３３ａ及び３３ｂ回り込んで半導体３１の当該接続部分に達する電界の発生を抑制することができ、誤読出しを抑制することができる。
　また、半導体２５は、半導体３１のメモリストリングＭＳａに対応する部分の上面上、かつ半導体３１のメモリストリングＭＳｂに対応する部分の上面上に形成される。これにより、メモリストリングＭＳａの一端とメモリストリングＭＳｂの一端とを、電気的に接続することができる。
　メモリセルトランジスタＭＣａは、導電体２２ａと電荷蓄積膜３３ａとの間のブロック絶縁膜３５ａと、当該ブロック絶縁膜３５ａと電荷蓄積膜３３ａとの間のブロック絶縁膜３４ａと、を有する。メモリセルトランジスタＭＣｂは、導電体２２ｂと電荷蓄積膜３３ｂとの間のブロック絶縁膜３５ｂと、当該ブロック絶縁膜３５ｂと電荷蓄積膜３３ｂとの間のブロック絶縁膜３４ｂと、を有する。ブロック絶縁膜３４ａ及び３４ｂは、ブロック絶縁膜３５ａ及び３５ｂよりも大きい誘電率を有する。このため、メモリセルトランジスタＭＣ内のゲート絶縁膜の特性を向上させることができる。
　なお、ブロック絶縁膜３４ａ及び３４ｂは、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）等を含むため、ホールＡＨ及びＳＴＨ１を形成する際に用いられるＲＩＥによって、エッチングすることが困難である。第１実施形態によれば、トレンチＭＴを埋め込む際、ブロック絶縁膜３４ａが形成される予定の領域には犠牲材３６ａ及び３７ａが設けられ、ブロック絶縁膜３４ｂが形成される予定の領域には犠牲材３６ｂ及び３７ｂが設けられる。犠牲材３６ａ及び３６ｂは酸化シリコンを含み、犠牲材３７ａ及び３７ｂは窒化シリコンを含む。これにより、ホールＡＨ及びＳＴＨ１を形成する際に、当該犠牲材３６ａ、３７ａ、３６ｂ、及び３７ｂをＲＩＥによって容易にエッチングすることができる。
　また、同一のメモリストリングＭＳ（例えばＭＳａ）内の複数のメモリセルトランジスタＭＣａの各々にそれぞれ対応する複数の電荷蓄積膜３３ａは、互いに物理的に分離される。このため、電荷蓄積膜３３ａがポリシリコンや金属を含むフローティングゲート構造の場合においても、電荷蓄積膜３３ａ内に蓄積された電荷のメモリセルトランジスタＭＣ間での移動を抑制できる。したがって、メモリセルトランジスタＭＣの特性を向上できる。
　同様に、同一のメモリストリングＭＳ（例えばＭＳａ）内の複数のメモリセルトランジスタＭＣａの各々にそれぞれ対応する複数のブロック絶縁膜３４ａは、互いに物理的に分離される。このため、ブロック絶縁膜３４ａがハフニウム（Ｈｆ）やジルコニウム（Ｚｒ）を含むことによって電荷を蓄積する特性を有する場合においても、ブロック絶縁膜３４ａ内に蓄積された電荷のメモリセルトランジスタＭＣ間での移動を抑制できる。したがって、メモリセルトランジスタＭＣの特性を向上できる。
　また、犠牲材３６ａ及び３７ａ、並びに３６ｂ及び３７ｂはそれぞれ、ホールＡＨを介したエッチングによって除去された後、ブロック絶縁膜３４ａ及び３４ｂに置換される。これにより、ブロック絶縁膜３４ａ及び３４ｂをＲＩＥによってエッチングすることなく、メモリ構造体ＭＳＴ内にブロック絶縁膜３４ａ及び３４ｂを形成することができる。
　また、犠牲材３６ａ、３７ａ、３６ｂ、及び３７ｂのうち、ホールＳＴＨ１が形成される予定の領域の近傍の部分は、上述の除去工程において除去されずに残る。これにより、当該除去工程に後続するホールＳＴＨ１の形成工程において、ホールＡＨの形成工程と同様に、ブロック絶縁膜３４ａ及び３４ｂをエッチングすることを回避できる。このため、ホールＳＴＨ１を比較的容易に形成することができ、製造工程の負荷を低減できる。
　１．４　変形例
　なお、上述の第１実施形態は、種々の変形が可能である。
　上述の第１実施形態では、電荷蓄積膜３３ａ及び３３ｂ、並びに半導体３１の膜厚がＸ方向に沿って均一となるように形成される場合について説明したが、これに限られない。例えば、電荷蓄積膜３３ａ及び３３ｂ、並びに半導体３１の膜厚は、中央部よりも端部の方がＸ方向に沿って徐々に薄くなっていく先細り形状となるように形成されてもよい。以下では、第１実施形態と同等の構成及び製造工程について説明を省略し、第１実施形態と異なる構成及び製造工程について主に説明する。
　まず、第１実施形態の変形例に係るメモリデバイスのトレンチ構造体の構成について、図２８に示す横方向の断面図を用いて説明する。図２８は、第１実施形態における図５に対応する。
　図２８に示すように、半導体３１のうちメモリセルトランジスタＭＣａに対応する部分と絶縁体３８との間、かつコア部材３０とトンネル絶縁膜３２ａとの間には、絶縁体４８ａが形成される。半導体３１のうちメモリセルトランジスタＭＣｂに対応する部分と絶縁体３８との間、かつコア部材３０とトンネル絶縁膜３２ｂとの間には、絶縁体４８ｂが形成される。電荷蓄積膜３３ａと絶縁体３８との間、かつトンネル絶縁膜３２ａとブロック絶縁膜３４ａとの間には、絶縁体４９ａが形成される。電荷蓄積膜３３ｂと絶縁体３８との間、かつトンネル絶縁膜３２ｂとブロック絶縁膜３４ｂとの間には、絶縁体４９ｂが形成される。絶縁体４８ａ、４８ｂ、４９ａ、及び４９ｂは、例えば酸化シリコンを含む。
　絶縁体４８ａは、半導体３１のＸ方向に沿った端部において、半導体３１とコア部材３０との間に設けられる部分、及び半導体３１とトンネル絶縁膜３２ａとの間に設けられる部分を含み、当該部分によって半導体３１の端部を覆う。絶縁体４８ｂは、半導体３１のＸ方向に沿った端部において、半導体３１とコア部材３０との間に設けられる部分、及び半導体３１とトンネル絶縁膜３２ｂとの間に設けられる部分を含み、当該部分によって半導体３１の端部を覆う。半導体３１の膜厚は、絶縁体４８ａ又は４８ｂによって覆われる端部において、絶縁体４８ａ又は４８ｂによって覆われない中央部から遠ざかる方向に向かって徐々に薄くなる。また、半導体３１は、Ｘ方向に沿って、ブロック絶縁膜３４ａ、３５ａ、３４ｂ、及び３５ｂよりも短くなる。
　絶縁体４９ａは、電荷蓄積膜３３ａのＸ方向に沿った端部において、電荷蓄積膜３３ａとトンネル絶縁膜３２ａとの間に設けられる部分を含み、当該部分によって電荷蓄積膜３３ａの端部を覆う。絶縁体４９ｂは、電荷蓄積膜３３ｂのＸ方向に沿った端部において、電荷蓄積膜３３ｂとトンネル絶縁膜３２ｂとの間に設けられる部分を含み、当該部分によって電荷蓄積膜３３ｂの端部を覆う。電荷蓄積膜３３ａ及び３３ｂの膜厚はそれぞれ、絶縁体４９ａ及び４９ｂによって覆われる端部において、絶縁体４９ａ及び４９ｂによって覆われない中央部から遠ざかる方向に向かって徐々に薄くなる。また、電荷蓄積膜３３ａ及び３３ｂはそれぞれ、Ｘ方向に沿って、ブロック絶縁膜３４ａ及び３５ａ、並びに３４ｂ及び３５ｂよりも短くなる。
　次に、第１実施形態の変形例に係るメモリデバイスの製造工程について、図２９に示す横方向の断面図を用いて説明する。図２９は、第１実施形態における図２０に示した工程に後続する工程である。
　まず、第１実施形態において示した図６～図２０までの工程が実行される。
　次に、図２９に示すように、ホールＡＨを介して、露出する半導体３１並びに電荷蓄積膜３３ａ及び３３ｂの表面が熱酸化される。これにより、半導体３１の露出する部分が絶縁体４８ａ及び４８ｂとなり、電荷蓄積膜３３ａ及び３３ｂの露出する部分がそれぞれ絶縁体４９ａ及び４９ｂとなる。なお、半導体３１は、酸化シリコンを含むコア部材３０及びトンネル絶縁膜３２ａ及び３２ｂに接するため、酸化シリコンを含む膜との境界付近では、他の部分より酸化が比較的速く進む。このため、半導体３１は、端部に向かって膜厚が薄くなる先細り形状になる。同様に、電荷蓄積膜３３ａ及び３３ｂはそれぞれ、酸化シリコンを含むトンネル絶縁膜３２ａ及び３２ｂに接するため、酸化シリコンを含む膜との境界付近では、他の部分より酸化が比較的速く進む。このため、電荷蓄積膜３３ａ及び３３ｂは、端部に向かって膜厚が薄くなる先細り形状になる。
　その後、第１実施形態において示した図２１～図２７と同等の工程が実行され、トレンチ構造体ＴＳＴが形成される。
　第１実施形態の変形例によれば、半導体３１は、Ｘ方向に沿った端部が酸化される。これにより、半導体３１は、端部に向かって膜厚が徐々に薄くなり、かつＸ方向に沿った長さがブロック絶縁膜３４ａ、３５ａ、３４ｂ、及び３５ｂより短くなる。このため、したがって、メモリセルトランジスタＭＣのゲート制御性を向上することができ、ひいてはメモリセルトランジスタＭＣの特性劣化を抑制することができる。
　２．　第２実施形態
　次に、第２実施形態に係るメモリデバイスについて説明する。第２実施形態は、ホールＡＨを埋め込む前に、露出する半導体３１並びに電荷蓄積膜３３ａ及び３３ｂを部分的に除去し、Ｘ方向に沿って後退させる点において第１実施形態と異なる。以下の説明では、第１実施形態と同等の構成及び製造方法については説明を省略し、第１実施形態と異なる構成及び製造方法について主に説明する。
　２．１　トレンチ構造体
　図３０は、第２実施形態に係るメモリデバイスのトレンチ構造体の構成を説明するための横方向の断面図であり、第１実施形態における図４に対応する。
　図３０に示すように、メモリ構造体ＭＳＴは、各々がピラーＡＰとして機能する２つの絶縁体３８Ａに挟まれる領域に形成される。絶縁体３８Ａは、コア部材３０、トンネル絶縁膜３２ａ及び３２ｂ、ブロック絶縁膜３４ａ及び３４ｂ、並びにブロック絶縁膜３５ａ及び３５ｂに接する部分よりも、半導体３１並びに電荷蓄積膜３３ａ及び３３ｂに接する部分の方が、Ｘ方向に沿って長い。言い換えると、半導体３１、並びに電荷蓄積膜３３ａ及び３３ｂは、Ｘ方向に沿って、ブロック絶縁膜３４ａ、３５ａ、３４ｂ、及び３５ｂよりも短くなる。
　２．２　メモリデバイスの製造方法
　図３１は、第２実施形態に係るメモリデバイスの製造工程を説明するための横方向の断面図である。図３１は、第１実施形態における図２０に示した工程に後続する工程である。
　まず、第１実施形態において示した図６～図２０までの工程が実行される。
　次に、図３１に示すように、ホールＡＨを介するウェットエッチングによって、露出する半導体３１並びに電荷蓄積膜３３ａ及び３３ｂの端部が選択的に除去される。これにより、半導体３１並びに電荷蓄積膜３３ａ及び３３ｂのＸ方向に沿った端部が、ブロック絶縁膜３４ａ、３４ｂ、３５ａ及び３５ｂのＸ方向に沿った端部よりも後退する。
　その後、第１実施形態において示した図２１～図２７と同等の工程が実行され、トレンチ構造体ＴＳＴが形成される。
　２．３　本実施形態に係る効果
　第２実施形態によれば、半導体３１及び電荷蓄積膜３３ａ及び３３ｂは、Ｘ方向に沿った端部が選択的に除去される。これにより、半導体３１及び電荷蓄積膜３３ａ及び３３ｂは、Ｘ方向に沿った長さがブロック絶縁膜３４ａ、３５ａ、３４ｂ、及び３５ｂより短くなる。このため、メモリセルトランジスタＭＣのゲート制御性を向上することができ、ひいてはメモリセルトランジスタＭＣの特性劣化を抑制することができる。
　２．４　変形例
　なお、第２実施形態は、第１実施形態の変形例と同等の構成を適用可能である。すなわち、第２実施形態において、電荷蓄積膜３３ａ及び３３ｂ、並びに半導体３１の膜厚は、中央部よりも端部の方がＸ方向に沿って徐々に薄くなっていく先細り形状となるように形成されてもよい。
　図３２は、第２実施形態の変形例に係るメモリデバイスのトレンチ構造体の構成について説明するための横方向の断面図であり、第１実施形態の変形例における図２８に対応する。
　図３２に示すように、半導体３１のうちメモリセルトランジスタＭＣａに対応する部分と絶縁体３８Ａとの間、かつコア部材３０とトンネル絶縁膜３２ａとの間には、絶縁体４８ａが形成される。半導体３１のうちメモリセルトランジスタＭＣｂに対応する部分と絶縁体３８Ａとの間、かつコア部材３０とトンネル絶縁膜３２ｂとの間には、絶縁体４８ｂが形成される。電荷蓄積膜３３ａと絶縁体３８Ａとの間、かつトンネル絶縁膜３２ａとブロック絶縁膜３４ａとの間には、絶縁体４９ａが形成される。電荷蓄積膜３３ｂと絶縁体３８Ａとの間、かつトンネル絶縁膜３２ｂとブロック絶縁膜３４ｂとの間には、絶縁体４９ｂが形成される。絶縁体４８ａ、４８ｂ、４９ａ、及び４９ｂの構成は、第１実施形態の変形例と同等であるため、説明を省略する。
　第２実施形態の変形例によれば、半導体３１、並びに電荷蓄積膜３３ａ及び３３ｂは、ポリシリコンを選択的に除去可能なエッチングによって、Ｘ方向に沿った端部が部分的に除去された後、酸化される。これにより、半導体３１は、Ｘ方向に沿った長さがブロック絶縁膜３４ａ、３５ａ、３４ｂ、及び３５ｂより短くなるまでエッチングされた後、更に端部に向かって膜厚が徐々に薄くなる。このため、メモリセルトランジスタＭＣのゲート制御性を更に向上することができる。
　３．　第３実施形態
　次に、第３実施形態に係るメモリデバイスについて説明する。第３実施形態は、露出する半導体３１並びに電荷蓄積膜３３ａ及び３３ｂがＸ方向に沿って除去する際に、半導体３１を、電荷蓄積膜３３ａ及び３３ｂよりも多く除去する点において第２実施形態と異なる。以下の説明では、第２実施形態と同等の構成及び製造方法については説明を省略し、第２実施形態と異なる構成及び製造方法について主に説明する。
　３．１　トレンチ構造体
　図３３は、第３実施形態に係るメモリデバイスのトレンチ構造体の構成を説明するための横方向の断面図であり、第２実施形態における図３０に対応する。
　図３３に示すように、メモリ構造体ＭＳＴは、各々がピラーＡＰとして機能する２つの絶縁体３８Ｂに挟まれる領域に形成される。絶縁体３８Ｂは、コア部材３０、トンネル絶縁膜３２ａ及び３２ｂ、ブロック絶縁膜３４ａ及び３４ｂ、並びにブロック絶縁膜３５ａ及び３５ｂに接する部分よりも、電荷蓄積膜３３ａ及び３３ｂに接する部分の方が、Ｘ方向に沿って長い。また、絶縁体３８Ｂは、電荷蓄積膜３３ａ及び３３ｂに接する部分よりも、半導体３１に接する部分の方が、Ｘ方向に沿って長い。言い換えると、電荷蓄積膜３３ａ及び３３ｂは、Ｘ方向に沿って、ブロック絶縁膜３４ａ、３５ａ、３４ｂ、及び３５ｂよりも短くなり、半導体３１は、Ｘ方向に沿って、電荷蓄積膜３３ａ及び３３ｂよりも短くなる。
　３．２　メモリデバイスの製造方法
　図３４は、第３実施形態に係るメモリデバイスの製造工程を説明するための横方向の断面図である。図３４は、第２実施形態における図３１に示した工程に後続する工程である。
　まず、第１実施形態において示した図６～図２０までの工程が実行される。
　次に、図３４に示すように、ホールＡＨを介するウェットエッチングによって、露出する半導体３１並びに電荷蓄積膜３３ａ及び３３ｂの端部が選択的に除去される。これにより、半導体３１並びに電荷蓄積膜３３ａ及び３３ｂのＸ方向に沿った端部が、ブロック絶縁膜３４ａ、３４ｂ、３５ａ及び３５ｂのＸ方向に沿った端部よりも後退する。
　なお、第３実施形態では、電荷蓄積膜３３ａ及び３３ｂは、ポリシリコンに加え、ボロン又は炭素（Ｃ）を更に含む。これは、例えば、犠牲材３６ａ及び３６ｂに含まれるボロンがそれぞれ電荷蓄積膜３３ａ及び３３ｂに拡散することによって実現され得る。
　なお、電荷蓄積膜３３ａ及び３３ｂがボロン又は炭素（Ｃ）を更に含むための方法としては、上述の例に限らない。例えば、第１実施形態において示した図１１の工程によって電荷蓄積膜３３が形成される際に、ボロン又は炭素がドープされた状態で成膜されてもよい。また、例えば、第１実施形態において示した図１２の工程によってトレンチＭＴ内にレイヤ毎に電荷蓄積膜３３ａ及び３３ｂが露出した際、ボロン又は炭素が気相拡散によって電荷蓄積膜３３ａ及び３３ｂにドープされてもよい。
　これにより、ポリシリコンを選択的にエッチングする工程において、電荷蓄積膜３３ａ及び３３ｂのエッチングレートが半導体３１のエッチングレートよりも小さくなる。このため、図３４に示した工程において、半導体３１のＸ方向に沿った端部が、電荷蓄積膜３３ａ及び３３ｂのＸ方向に沿った端部よりも後退する。
　その後、第１実施形態において示した図２１～図２７と同等の工程が実行され、トレンチ構造体ＴＳＴが形成される。
　３．３　本実施形態に係る効果
　第３実施形態によれば、半導体３１及び電荷蓄積膜３３ａ及び３３ｂは、Ｘ方向に沿った端部が選択的に除去される。これにより、半導体３１及び電荷蓄積膜３３ａ及び３３ｂは、Ｘ方向に沿った長さがブロック絶縁膜３４ａ、３５ａ、３４ｂ、及び３５ｂより短くなる。また、半導体３１は、Ｘ方向に沿った長さが電荷蓄積膜３３ａ及び３３ｂより短くなる。このため、メモリセルトランジスタＭＣのゲート制御性を向上することができ、ひいてはメモリセルトランジスタＭＣの特性劣化を抑制することができる。
　３．４　変形例
　なお、第３実施形態は、第１実施形態の変形例及び第２実施形態の変形例と同等の構成を適用可能である。すなわち、第３実施形態において、電荷蓄積膜３３ａ及び３３ｂ、並びに半導体３１の膜厚は、中央部よりも端部の方がＸ方向に沿って徐々に薄くなっていく先細り形状となるように形成されてもよい。
　図３５は、第３実施形態の変形例に係るメモリデバイスのトレンチ構造体の構成について説明するための横方向の断面図であり、第１実施形態の変形例における図２８に対応する。
　図３５に示すように、半導体３１のうちメモリセルトランジスタＭＣａに対応する部分と絶縁体３８Ｂとの間、かつコア部材３０とトンネル絶縁膜３２ａとの間には、絶縁体４８ａが形成される。半導体３１のうちメモリセルトランジスタＭＣｂに対応する部分と絶縁体３８Ｂとの間、かつコア部材３０とトンネル絶縁膜３２ｂとの間には、絶縁体４８ｂが形成される。電荷蓄積膜３３ａと絶縁体３８Ｂとの間、かつトンネル絶縁膜３２ａとブロック絶縁膜３４ａとの間には、絶縁体４９ａが形成される。電荷蓄積膜３３ｂと絶縁体３８Ｂとの間、かつトンネル絶縁膜３２ｂとブロック絶縁膜３４ｂとの間には、絶縁体４９ｂが形成される。絶縁体４８ａ、４８ｂ、４９ａ、及び４９ｂの構成は、第１実施形態の変形例と同等であるため、説明を省略する。
　第３実施形態の変形例によれば、半導体３１、並びに電荷蓄積膜３３ａ及び３３ｂは、ポリシリコンを選択的に除去可能なエッチングによって、Ｘ方向に沿った端部が部分的に除去された後、酸化される。これにより、電荷蓄積膜３３ａ及び３３ｂのＸ方向に沿った長さがブロック絶縁膜３４ａ、３５ａ、３４ｂ、及び３５ｂより短くなり、半導体３１のＸ方向に沿った長さが電荷蓄積膜３３ａ及び３３ｂよりも短くなる。そして、半導体３１、並びに電荷蓄積膜３３ａ及び３３ｂは、更に端部に向かって膜厚が徐々に薄くなる。このため、メモリセルトランジスタＭＣのゲート制御性を更に向上することができる。
　４．　第４実施形態
　次に、第２実施形態に係るメモリデバイスについて説明する。第２実施形態は、ホールＡＨを埋め込む前に、露出する半導体３１並びに電荷蓄積膜３３ａ及び３３ｂを部分的に除去し、Ｘ方向に沿って後退させる点において第１実施形態と異なる。以下の説明では、第１実施形態と同等の構成及び製造方法については説明を省略し、第１実施形態と異なる構成及び製造方法について主に説明する。
　４．１　トレンチ構造体
　図３６は、第４実施形態に係るメモリデバイスのトレンチ構造体の構成を説明するための横方向の断面図であり、第１実施形態における図４に対応する。
　図３６に示すように、トレンチ構造体ＴＳＴは、ピラーＡＰとして機能する絶縁体３８Ｃによって分離される。メモリ構造体ＭＳＴは、トレンチ構造体ＴＳＴのうち、Ｘ方向に沿って隣り合う２つの絶縁体３８Ｃに挟まれる部分に形成される。
　導電体２３ａのうち、２つの絶縁体３８ＣにＸ方向沿って挟まれる部分は、電荷蓄積膜３３ａよりもＸ方向に沿って短い。導電体２３ｂのうち、２つの絶縁体３８ＣにＸ方向沿って挟まれる部分は、電荷蓄積膜３３ｂよりもＸ方向に沿って短い。
　４．２　メモリデバイスの製造方法
　図３７は、第４実施形態に係るメモリデバイスの製造工程を説明するための横方向の断面図である。図３７は、第１実施形態における図２０に示した工程に後続する工程である。
　まず、第１実施形態において示した図６～図２０までの工程が実行される。
　次に、図３７に示すように、ホールＡＨを介するウェットエッチングによって、露出する犠牲材４３、４４、及び４５が選択的に除去される。これにより、犠牲材４３、４４、及び４５のうちホールＡＨに露出する部分が、ＸＹ平面内で等方的に除去される。これにより、Ｘ方向に沿って隣り合う２つのホールＡＨに、Ｘ方向に沿って挟まれる犠牲材４３、４４、及び４５の部分のＸ方向に沿った長さは、電荷蓄積膜３３ａ及び３３ｂのＸ方向に沿った長さよりも短くなる。
　その後、第１実施形態において示した図２１～図２７と同等の工程が実行され、トレンチ構造体ＴＳＴが形成される。
　４．３　本実施形態に係る効果
　第４実施形態によれば、犠牲材４３、４４、及び４５は、ホールＳＴＨ１を介してそれぞれ導電体２３、２４、及び２５に置換される前に、ホールＡＨを介して部分的に絶縁体３８に置換される。絶縁体３８Ｃに置換された部分は、ホールＳＴＨ１を介して犠牲材４３、４４、及び４５の導電体２３、２４、及び２５への置換工程によっても、導電体２３、２４、及び２５に置換されない。これにより、導電体２３、２４、及び２５の各々について、絶縁体３８Ｃに挟まれる部分は、Ｘ方向に沿って、電荷蓄積膜３３ａ及び３３ｃよりも短くなる。このため、メモリセルトランジスタＭＣのゲート制御性を向上することができ、ひいてはメモリセルトランジスタＭＣの特性劣化を抑制することができる。
　５．　その他
　なお、上述の第１実施形態乃至第４実施形態は、種々の変形が可能である。
　例えば、上述の第４実施形態では、電荷蓄積膜３３ａ及び３３ｂ、並びに半導体３１の膜厚がＸ方向に沿って均一に形成される場合について説明したが、これに限られない。例えば、第１実施形態の変形例のように、端部の膜厚が徐々に細くなるように形成されてもよい。
　また、上述の第４実施形態では、電荷蓄積膜３３ａ及び３３ｂ、並びに半導体３１は、Ｘ方向に沿ってブロック絶縁膜３４ａ、３５ａ、３４ｂ、及び３５ｂと同等の長さである場合について説明したが、これに限られない。例えば、第２実施形態のように、電荷蓄積膜３３ａ及び３３ｂ、並びに半導体３１は、Ｘ方向に沿ってブロック絶縁膜３４ａ、３５ａ、３４ｂ、及び３５ｂよりも短くなるように形成されてもよい。また、例えば、第３実施形態のように、半導体３１は、Ｘ方向に沿って電荷蓄積膜３３ａ及び３３ｂよりも短くなるように形成されてもよい。
　また、上述の第１実施形態乃至第４実施形態では、ブロック絶縁膜３５ａ及び３５ｂがそれぞれメモリストリングＭＳａ及びＭＳｂ内に連続膜として形成される場合について説明したが、これに限られない。例えば、ブロック絶縁膜３５ａは、メモリストリングＭＳａ内の複数のメモリセルトランジスタＭＣａの各々に対して個別に分離して設けられ、ブロック絶縁膜３５ｂは、メモリストリングＭＳｂ内の複数のメモリセルトランジスタＭＣｂの各々に対して個別に分離して設けられてもよい。この場合、例えば、図９に示した工程によって犠牲材４３、４４、及び４５が形成されるレイヤにおいて窪みが形成された後、当該窪みを埋め込むように全体にわたってブロック絶縁膜３５が形成される。しかる後、トレンチＭＴ内の絶縁体４２及び４６の側面が露出するようにブロック絶縁膜３５を選択的が除去される。これにより、窪みの中に、犠牲材４３、４４、及び４５の側面上からＹ方向に沿って所定の膜厚だけ、ブロック絶縁膜３５ａ及び３５ｂを残すことができる。
　また、上述の第１実施形態乃至第４実施形態では、犠牲材４３～４５を含む積層体を形成した後、導電体２２～２４に置換する場合について説明したが、これに限られない。例えば、積層体は、導電体２２～２４を含むように形成されてもよい。この場合、犠牲材を導電体に置換する工程を省略することができ、かつピラーＳＴＰ１を形成する工程を省略できる。なお、導電体２２～２４が予め積層される場合、トレンチＭＴ等の形成におけるエッチングを容易にするために、導電体２２～２４は、例えば、ポリシリコンを含む構成となり得る。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (15)

  1. 　第１方向に沿って積層される第１積層体に含まれる第１導電体と、
    　前記第１積層体から離間して前記第１方向に沿って積層される第２積層体に含まれ、前記第１導電体と同じレイヤの第２導電体と、
    　前記第１積層体と前記第２積層体との間において、
    　　各々が前記第１方向に沿って延び、かつ同じレイヤにおいて互いに離間する第１部分及び第２部分と、
    　　前記第１導電体及び前記第２導電体より下方において前記第１部分と前記第２部分とを電気的に接続する第３部分と、
    　を含む第１半導体と、
    　前記第１導電体と前記第１半導体の前記第１部分との間の第１電荷蓄積膜と、
    　前記第２導電体と前記第１半導体の前記第２部分との間の第２電荷蓄積膜と、
    　前記第１導電体と前記第１電荷蓄積膜との間の第１絶縁体と、
    　前記第２導電体と前記第２電荷蓄積膜との間の第２絶縁体と、
    　前記第１絶縁体と前記第１電荷蓄積膜との間の第３絶縁体と、
    　前記第２絶縁体と前記第２電荷蓄積膜との間の第４絶縁体と、
    　を備え、
    　前記第３絶縁体及び前記第４絶縁体の誘電率は、前記第１絶縁体及び前記第２絶縁体の誘電率より大きい、
    　メモリデバイス。
  2. 　前記第１方向に沿って前記第１導電体に積層された第３導電体と、
    　前記第１方向に沿って前記第２導電体に積層され、前記第３導電体と同じレイヤにおいて互いに離間する第４導電体と、
    　前記第３導電体と前記第１半導体の前記第１部分との間の第３電荷蓄積膜と、
    　前記第４導電体と前記第１半導体の前記第２部分との間の第４電荷蓄積膜と、
    　前記第３導電体と前記第３電荷蓄積膜との間の第５絶縁体と、
    　前記第４導電体と前記第４電荷蓄積膜との間の第６絶縁体と、
    　前記第５絶縁体と前記第３電荷蓄積膜との間の第７絶縁体と、
    　前記第６絶縁体と前記第４電荷蓄積膜との間の第８絶縁体と、
    　を備え、
    　前記第７絶縁体及び前記第８絶縁体の誘電率は、前記第５絶縁体及び前記第６絶縁体の誘電率より大きい、
    　請求項１記載のメモリデバイス。
  3. 　前記第３絶縁体及び前記第７絶縁体は、互いに離間し、
    　前記第４絶縁体及び前記第８絶縁体は、互いに離間する、
    　請求項２記載のメモリデバイス。
  4. 　前記第１導電体及び前記第２導電体の上方において、前記第１半導体の前記第１部分の上面上、かつ前記第１半導体の前記第２部分の上面上の第２半導体を更に備えた、
    　請求項１記載のメモリデバイス。
  5. 　前記第１電荷蓄積膜及び前記第２電荷蓄積膜は、ポリシリコン又は金属を含む、
    　請求項１記載のメモリデバイス。
  6. 　前記第３絶縁体及び前記第４絶縁体は、ハフニウム（Ｈｆ）又はジルコニウム（Ｚｒ）を含む、
    　請求項５記載のメモリデバイス。
  7. 　前記第１絶縁体と前記第１電荷蓄積膜との間で前記第３絶縁体と並ぶ第１犠牲材と、
    　前記第２絶縁体と前記第２電荷蓄積膜との間で前記第４絶縁体と並ぶ第２犠牲材と、
    　を更に備え、
    　前記第１犠牲材は、前記第１電荷蓄積膜に接する第１酸化膜と、前記第１絶縁体に接する第１窒化膜を含み、
    　前記第２犠牲材は、前記第２電荷蓄積膜に接する第２酸化膜と、前記第２絶縁体に接する第２窒化膜を含む、
    　請求項１記載のメモリデバイス。
  8. 　前記第１半導体、前記第１電荷蓄積膜、前記第２電荷蓄積膜、前記第１絶縁体、前記第２絶縁体、前記第３絶縁体、及び前記第４絶縁体の各々を、２つの部分に分離する第９絶縁体と、
    　前記第１半導体、前記第１電荷蓄積膜、前記第２電荷蓄積膜、前記第１絶縁体、前記第２絶縁体、前記第１犠牲材、及び前記第２犠牲材の各々を、２つの部分に分離する第１０絶縁体と、
    　を更に備える、
    　請求項７記載のメモリデバイス。
  9. 　前記第１酸化膜及び前記第２酸化膜は、ボロン（Ｂ）又はリン（Ｐ）を含む、
    　請求項７記載のメモリデバイス。
  10. 　前記第１積層体、前記第１絶縁体、前記第３絶縁体、前記第１電荷蓄積膜、前記第１半導体の前記第１部分、前記第１半導体の前記第２部分、前記第２電荷蓄積膜、前記第４絶縁体、前記第２絶縁体、及び前記第２積層体は、前記第１積層体及び前記第２積層体の積層面内の第２方向に沿ってこの順に並び、
    　前記第１絶縁体、前記第３絶縁体、前記第１電荷蓄積膜、前記第１半導体の前記第１部分、前記第１半導体の前記第２部分、前記第２電荷蓄積膜、前記第４絶縁体、及び前記第２絶縁体は、前記積層面内において前記第２方向と交差する第３方向に沿って延びる、
    　請求項１記載のメモリデバイス。
  11. 　前記第１半導体、前記第１電荷蓄積膜、及び前記第２電荷蓄積膜は、前記第３方向に沿って、前記第３絶縁体及び前記第４絶縁体より短い、
    　請求項１０記載のメモリデバイス。
  12. 　前記第１半導体は、前記第３方向に沿って、前記第１電荷蓄積膜及び前記第２電荷蓄積膜より短い、
    　請求項１１記載のメモリデバイス。
  13. 　前記第１電荷蓄積膜及び前記第２電荷蓄積膜は、ボロン（Ｂ）又は炭素（Ｃ）を含む、
    　請求項１２記載のメモリデバイス。
  14. 　各々が前記第１半導体、前記第１電荷蓄積膜、前記第２電荷蓄積膜、前記第１絶縁体、前記第２絶縁体、前記第３絶縁体、及び前記第４絶縁体の各々を２つの部分に分離し、前記第３方向に沿って並ぶ２つの第９絶縁体を更に備え、
    　前記第１導電体のうちの前記２つの第９絶縁体に挟まれる部分の前記第３方向に沿った長さは、前記２つの第９絶縁体に挟まれる前記第１電荷蓄積膜及び前記第２電荷蓄積膜の前記第３方向に沿った長さより短い、
    　請求項１０記載のメモリデバイス。
  15. 　前記第１半導体、前記第１電荷蓄積膜、及び前記第２電荷蓄積膜の各々の膜厚は、前記積層面内において前記第２方向と交差する第３方向に沿った端部に向かって、徐々に薄くなる、
    　請求項１０記載のメモリデバイス。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013016781A (ja) * 2011-06-23 2013-01-24 Micronics Internatl Co Ltd メモリストリングにダイオードを有する３次元アレイのメモリアーキテクチャ
JP2015228484A (ja) * 2014-05-21 2015-12-17 マクロニクス インターナショナル カンパニー リミテッド ３ｄ独立二重ゲートフラッシュメモリ
JP2017168163A (ja) * 2016-03-15 2017-09-21 東芝メモリ株式会社 記憶装置
JP2018160634A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010118530A (ja) * 2008-11-13 2010-05-27 Toshiba Corp 不揮発性半導体記憶装置
JP5395460B2 (ja) * 2009-02-25 2014-01-22 株式会社東芝 不揮発性半導体記憶装置、及びその製造方法
JP5398378B2 (ja) * 2009-06-24 2014-01-29 株式会社東芝 半導体記憶装置及びその製造方法
JP5504053B2 (ja) * 2010-05-27 2014-05-28 株式会社東芝 半導体装置及びその製造方法
US8658499B2 (en) * 2012-07-09 2014-02-25 Sandisk Technologies Inc. Three dimensional NAND device and method of charge trap layer separation and floating gate formation in the NAND device
US9524980B2 (en) * 2015-03-03 2016-12-20 Macronix International Co., Ltd. U-shaped vertical thin-channel memory
US10103155B2 (en) * 2016-03-09 2018-10-16 Toshiba Memory Corporation Semiconductor memory device
JP2018156975A (ja) * 2017-03-15 2018-10-04 東芝メモリ株式会社 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013016781A (ja) * 2011-06-23 2013-01-24 Micronics Internatl Co Ltd メモリストリングにダイオードを有する３次元アレイのメモリアーキテクチャ
JP2015228484A (ja) * 2014-05-21 2015-12-17 マクロニクス インターナショナル カンパニー リミテッド ３ｄ独立二重ゲートフラッシュメモリ
JP2017168163A (ja) * 2016-03-15 2017-09-21 東芝メモリ株式会社 記憶装置
JP2018160634A (ja) * 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体記憶装置

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