CN115050745A - 半导体存储装置 - Google Patents

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Abstract

本发明涉及一种实现高集成化的半导体存储装置，具备：第1导电层，沿着第1方向延伸；第2导电层，在与第1方向交叉的第2方向上从第1导电层分离地配置，沿着第1方向延伸；多个半导体层，设置在第1导电层与第2导电层之间，具备在第1方向上排列的与第1导电层对置的第1区域、与第2导电层对置的第2区域、与第1区域的第1方向的一端及第2区域的第1方向的一端连接的第3区域、以及与第1区域的第1方向的另一端及第2区域的第1方向的另一端连接的第4区域；多个第1存储元件，分别设置在第1导电层与多个半导体层之间；以及多个第2存储元件，分别设置在第2导电层与多个半导体层之间。在第1方向上相邻的两个半导体层之间设置有空隙。

Description

半导体存储装置
本申请享受以日本专利申请2021-037430号(申请日：2021年3月9日)为基础申请的优先权。本申请通过参照该基础申请而包含该基础申请的全部内容。
技术领域
以下所记载的实施方式涉及一种半导体存储装置。
背景技术
已知有一种半导体存储装置，其具备基板、在与该基板的表面交叉的方向上层叠的多个栅极、与该多个栅极对置的半导体层、以及设置在栅极与半导体层之间的栅极绝缘层。栅极绝缘层例如具备氮化硅(SiN)等绝缘性的电荷蓄积部、浮动栅极等导电性的电荷蓄积部等能够存储数据的存储部。
发明内容
本发明要解决的课题在于，提供一种能够高集成化的半导体存储装置。
一个实施方式的半导体存储装置具备：第1导电层，沿着第1方向延伸；第2导电层，在与第1方向交叉的第2方向上从第1导电层分离地配置，并沿着第1方向延伸；多个半导体层，设置在第1导电层与第2导电层之间，具备在第1方向上排列的、与第1导电层对置的第1区域、与第2导电层对置的第2区域、与第1区域的第1方向的一端以及第2区域的第1方向的一端连接的第3区域、以及与第1区域的第1方向的另一端以及第2区域的第1方向的另一端连接的第4区域；多个第1存储元件，分别设置在第1导电层与多个半导体层之间；以及多个第2存储元件，分别设置在第2导电层与多个半导体层之间。在第1方向上相邻的两个半导体层之间设置有空隙。
附图说明
图1是表示第1实施方式的半导体存储装置的示意性等效电路图。
图2是该半导体存储装置的示意性平面图。
图3是该半导体存储装置的示意性截面图。
图4是该半导体存储装置的示意性截面图。
图5是该半导体存储装置的示意性截面图。
图6是该半导体存储装置的示意性截面图。
图7是表示该半导体存储装置的制造方法的示意性截面图。
图8是表示该制造方法的示意性截面图。
图9是表示该制造方法的示意性截面图。
图10是表示该制造方法的示意性截面图。
图11是表示该制造方法的示意性截面图。
图12是表示该制造方法的示意性截面图。
图13是表示该制造方法的示意性截面图。
图14是表示该制造方法的示意性截面图。
图15是表示该制造方法的示意性截面图。
图16是表示该制造方法的示意性截面图。
图17是表示该制造方法的示意性截面图。
图18是表示该制造方法的示意性截面图。
图19是表示该制造方法的示意性截面图。
图20是表示该制造方法的示意性截面图。
图21是表示该制造方法的示意性截面图。
图22是表示该制造方法的示意性截面图。
图23是表示该制造方法的示意性截面图。
图24是表示该制造方法的示意性截面图。
图25是表示该制造方法的示意性截面图。
图26是表示该制造方法的示意性截面图。
图27是表示该制造方法的示意性截面图。
图28是表示该制造方法的示意性截面图。
图29是表示该制造方法的示意性截面图。
图30是表示该制造方法的示意性截面图。
图31是表示该制造方法的示意性截面图。
图32是表示该制造方法的示意性截面图。
图33是表示该制造方法的示意性截面图。
图34是表示该制造方法的示意性截面图。
图35是表示该制造方法的示意性截面图。
图36是表示该制造方法的示意性截面图。
图37是表示该制造方法的示意性截面图。
图38是用于说明第1实施方式的读出动作的示意性截面图。
图39是用于说明第1实施方式的写入动作的示意性截面图。
图40是比较例的半导体存储装置的示意性截面图。
图41是表示第2实施方式的半导体存储装置的示意性截面图。
图42是该半导体存储装置的示意性截面图。
图43是该半导体存储装置的示意性截面图。
图44是该半导体存储装置的制造方法的示意性截面图。
图45是表示该制造方法的示意性截面图。
图46是表示该制造方法的示意性截面图。
图47是表示该制造方法的示意性截面图。
图48是表示该制造方法的示意性平面图。
图49是表示该制造方法的示意性平面图。
图50是表示该制造方法的示意性截面图。
图51是表示该制造方法的示意性截面图。
图52是表示该制造方法的示意性截面图。
符号的说明
100：半导体基板；110：导电层；120：半导体层；130：栅极绝缘层；131：隧道绝缘层；132：电荷蓄积部；133：块绝缘层；150：空隙；150b：空隙。
具体实施方式
接着，参照附图对实施方式的半导体存储装置进行详细说明。另外，以下的实施方式仅为一例，并不意图限定本发明。此外，以下的附图是示意性的附图，为了便于说明，有时省略一部分构成等。此外，对于在多个实施方式中共通的部分标注相同的符号，有时省略说明。
此外，在本说明书中记载为“半导体存储装置”的情况下，有时是指存储管芯(die)，有时是指存储芯片、存储卡、SSD(Solid State Drive)等包括控制管芯的存储系统。进而，有时也是指智能手机、平板电脑终端、个人计算机等包括主计算机的构成。
此外，在本说明书中，在记载为第1构成与第2构成“电连接”的情况下，可以是第1构成与第2构成直接连接，也可以是第1构成经由布线、半导体部材或者晶体管等而与第2构成连接。例如，在将3个晶体管串联连接的情况下，即使第2个晶体管处于断开状态，第1个晶体管也是与第3个晶体管“电连接”。
此外，在本说明书中，在记载为在第2构成与第3构成“之间连接”第1构成的情况下，有时是指第1构成、第2构成以及第3构成串联连接且第2构成经由第1构成而与第3构成连接。
此外，在本说明书中，将与基板的上表面平行的规定方向称作X方向，将与基板的上表面平行且与X方向垂直的方向称作Y方向，将与基板的上表面垂直的方向称作Z方向。
此外，在本说明书中，有时将沿着规定面的方向称作第1方向，将沿着该规定面且与第1方向交叉的方向称作第2方向，将与该规定面交叉的方向称作第3方向。这些第1方向、第2方向以及第3方向可以与X方向、Y方向以及Z方向的任一个对应，也可以不对应。
此外，在本说明书中，“上”、“下”等表现以基板为基准。例如，将沿着上述Z方向远离基板的朝向称作上，将沿着Z方向接近基板的朝向称作下。此外，在对于某个构成记载为下表面、下端的情况下，是指该构成的基板侧的表面、端部，在记载为上表面、上端的情况下，是指该构成的与基板相反侧的表面、端部。此外，将与X方向或者Y方向交叉的表面称作侧面等。
[第1实施方式]
[构成]
图1是第1实施方式的半导体存储装置的示意性等效电路图。
本实施方式的半导体存储装置具备存储元件阵列MCA、以及对存储元件阵列MCA进行控制的控制部CU。
存储元件阵列MCA具备多个存储单元MU。该多个存储单元MU分别具备电气独立的两个存储串MSa、MSb。这些存储串MSa、MSb的一端分别与漏极侧选择晶体管STD连接，并经由它们而与共同的位线BL连接。存储串MSa、MSb的另一端分别与源极侧选择晶体管STS连接，并经由它们而与共同的源极线SL连接。
存储串MSa、MSb分别具备串联连接的多个存储元件MCa以及多个存储元件MCb。存储元件MCa以及存储元件MCb是具备半导体层、栅极绝缘层以及栅极的场效应型的晶体管。半导体层作为沟道区域发挥功能。栅极绝缘层具备能够存储数据的电荷蓄积部。存储元件MCa以及存储元件MCb的阈值电压根据电荷蓄积部中的电荷量而变化。栅极是字线WL的一部分。另外，以下，在不进行区别的情况下，有时将存储元件MCa以及存储元件MCb简称为存储元件MC。
选择晶体管(STD、STS)是具备半导体层、栅极绝缘层以及栅极的场效应型的晶体管。半导体层作为沟道区域发挥功能。漏极侧选择晶体管STD的栅极是漏极侧选择栅极线SGD的一部分。源极侧选择晶体管STS的栅极是源极侧选择栅极线SGS的一部分。
控制部CU例如生成读出动作、写入动作、删除动作所需要的电压，并供给至位线BL、源极线SL、字线WL以及选择栅极线(SGD、SGS)。控制部CU例如可以包括设置在与存储元件阵列MCA相同的基板上的多个晶体管以及布线，也可以包括设置在与存储元件阵列MCA不同的基板上的多个晶体管以及布线。
图2是表示本实施方式的半导体存储装置的构成例的示意性平面图。
本实施方式的半导体存储装置具备半导体基板100。在图示的例子中，在半导体基板100上设置有在X方向以及Y方向上排列的4个存储元件阵列区域RMCA。在各存储元件阵列区域RMCA中设置有在Y方向上排列的多个存储块BLK。各存储块BLK沿着X方向延伸。
图3是表示存储元件阵列区域RMCA的一部分的构成的示意性XY截面图。图4是表示存储元件阵列区域RMCA的一部分的构成的示意性YZ截面图。图5是表示图3的一部分的构成的示意性放大图。图6是将图5所示的构成沿着A-A′线切断并沿着箭头方向观察的情况下的示意性截面图。
例如图3以及图4所示，本实施方式的半导体存储装置具备多个层叠体构造LS以及多个沟槽构造AT。多个层叠体构造LS在半导体基板100上沿着Y方向排列。多个沟槽构造AT分别设置在多个层叠体构造LS之间。
层叠体构造LS(图4)包括多个绝缘层101、多个导电层110、半导体层115以及半导体层116。多个导电层110、半导体层115以及半导体层116分别经由氧化硅(SiO2)等的绝缘层101而在Z方向上层叠。
沟槽构造AT(图3)包括多个半导体层120以及多个空隙150。多个半导体层120以及多个空隙150在X方向上交替地排列。在导电层110与半导体层120之间分别设置有栅极绝缘层130。
半导体基板100(图2)例如是单晶硅(Si)等的半导体基板。半导体基板100例如具备如下的双重阱构造：在半导体基板的上表面具有n型的杂质层，并且在该n型的杂质层中具有p型的杂质层。另外，在半导体基板100的表面上，例如也可以设置有构成控制部CU(图1)的至少一部分的晶体管、布线等。
例如图6所示，导电层110是包括氮化钛(TiN)等的阻挡导电层111、以及钨(W)等的金属膜112的层叠膜。这些导电层110分别作为字线WL以及存储元件MC(图1)的栅极发挥功能。此外，这些导电层110中设置于上部的导电层110的一部分作为漏极侧选择栅极线SGD以及漏极侧选择晶体管STD(图1)的栅极发挥功能。另外，如图6所示，也可以以覆盖导电层110的上表面、下表面以及侧面的一部分的方式设置氧化铝(AlO)等的绝缘性的金属氧化层113。
另外，在以下的说明中，当着眼于在Y方向上相邻的两个层叠体构造LS的情况下，有时将一方的层叠体构造LS中包含的多个导电层110称作导电层110a(图3、图5)。此外，有时将另一方的层叠体构造LS中包含的多个导电层110称作导电层110b(图3、图5)。
导电层110a沿着X方向延伸。导电层110b在Y方向上从导电层110a分离地配置，并沿着X方向延伸。导电层110a与导电层110b电气独立。因而，能够向导电层110a与导电层110b供给不同的电压。导电层110a作为存储串MSa中包含的存储元件MCa的栅极或者存储串MSa中包含的漏极侧选择晶体管STD的栅极发挥功能。导电层110b作为存储串MSb中包含的存储元件MCb的栅极或者存储串MSb中包含的漏极侧选择晶体管STD的栅极发挥功能。
导电层110a以及导电层110b在Z方向上排列设置有多个。在多个导电层110a与半导体层120之间分别设置有多个存储元件MCa(图1)。在导电层110b与半导体层120之间分别设置有多个存储元件MCb(图2)。
半导体层115(图4)沿着X方向延伸。半导体层115例如是包含多晶硅(Si)等的半导体层。半导体层115作为源极侧选择栅极线SGS以及源极侧选择晶体管STS(图1)的栅极发挥功能。
半导体层116沿着X方向延伸。半导体层116例如是包含多晶硅(Si)等的半导体层。半导体层116作为源极线SL的一部分发挥功能。
半导体层120例如是无掺杂的多晶硅(Si)等的半导体层。半导体层120具有大致有底四方筒状的形状，在中心部分设置有氧化硅(SiO2)等的绝缘层125。
另外，在以下的说明中，如图5所示，有时将半导体层120所具备的区域分别称作第1区域120a、第2区域120b、第3区域120c以及第4区域120d。
如图5所示，在XY截面中，第1区域120a设置在导电层110a与导电层110b之间，在X方向上排列，与导电层110a对置。第2区域120b设置在导电层110a与导电层110b之间，在X方向上排列，与导电层110b对置。第3区域120c设置在导电层110a与导电层110b之间，在X方向上排列。此外，第3区域120c与第1区域120a的X方向的一端以及第2区域120b的X方向的一端连接。第4区域120d设置在导电层110a与导电层110b之间，在X方向上排列。此外，第4区域120d与第1区域120a的X方向的另一端以及第2区域120b的X方向的另一端连接。
此外，如图4所示，在YZ截面中，第1区域120a沿着Z方向延伸，并在Y方向上与多个导电层110a对置。第2区域120b沿着Z方向延伸，并在Y方向上与多个导电层110b对置。
第1区域120a作为存储串MSa(图1)中包含的多个存储元件MCa的沟道区域、漏极侧选择晶体管STD以及源极侧选择晶体管STS的沟道区域发挥功能。第2区域120b作为存储串MSb(图1)中包含的多个存储元件MCb的沟道区域、漏极侧选择晶体管STD以及源极侧选择晶体管STS的沟道区域发挥功能。
例如图4所示，在半导体层120的上端设置有包含磷(P)等N型杂质的半导体层121。半导体层121经由钨(W)等的位线接点BLC而与沿着Y方向延伸的位线BL连接。
例如图4所示，半导体层120的下端与半导体层116连接。在这种情况下，半导体层116作为源极线SL(图1)的一部分发挥功能。半导体层120经由半导体层116而与控制部CU电连接。但是，这种构成仅为例示，具体构成能够适当调整。例如，半导体层120的下端也可以与半导体层116以外的布线、半导体层等连接。
栅极绝缘层130(图5)具备从半导体层120侧朝向导电层110侧设置的隧道绝缘层131、电荷蓄积层132以及块绝缘层133。
隧道绝缘层131例如包括氧化硅(SiO2)、氮氧化硅(SiON)或者其他的绝缘层。例如图4所示，隧道绝缘层131也可以沿着半导体层120的外周面而在Z方向上延伸。另外，隧道绝缘层131也可以分别形成于电荷蓄积层132的Y方向的侧面。
电荷蓄积层132例如是包含磷(P)等N型杂质或者硼(B)等P型杂质的多晶硅等的浮动栅极。另外，电荷蓄积层132也可以是包括氮化硅(SiN)等的绝缘性的电荷蓄积部。
另外，在以下的说明中，在着眼于在Y方向上相邻的两个层叠体构造LS的情况下，有时将一方的层叠体构造LS中包含的多个电荷蓄积层132称作电荷蓄积层132a(图5)。此外，有时将另一方的层叠体构造LS中包含的多个电荷蓄积层132称作电荷蓄积层132b(图5)。
在导电层110a与多个半导体层120之间分别设置多个电荷蓄积层132a。在导电层110b与多个半导体层120之间分别设置多个电荷蓄积层132b。另外，例如在电荷蓄积层132为绝缘性的电荷蓄积部的情况下，在Z方向上相邻的两个电荷蓄积层132a可以在Z方向上分离，也可以相连地形成。此外，在这种情况下，在Z方向上相邻的两个电荷蓄积层132b可以在Z方向上分离，也可以相连地形成。
例如图5以及图6所示，块绝缘层133包括绝缘层134、高介电常数层135以及绝缘层136。
绝缘层134例如是包括氧化硅(SiO2)等、或者氮化钛(TiN)以及氧化硅(SiO2)的层叠膜等。如图5所示，绝缘层134被设置为，在XY截面中覆盖电荷蓄积层132的外周面的一部分。此外，如图6所示，绝缘层134在YZ截面中覆盖电荷蓄积层132的上表面、下表面以及导电层110侧的侧面。
高介电常数层135例如包括硅酸铪(HfSiO)等、具有比较高的相对介电常数的绝缘材料。如图5所示，高介电常数层135被设置为，在XY截面中，经由绝缘层134而覆盖电荷蓄积层132的外周面的一部分。此外，如图6所示，高介电常数层135在YZ截面中覆盖绝缘层134的上表面、下表面、以及绝缘层134的导电层110侧的侧面。
绝缘层136例如包括氧化硅(SiO2)等的绝缘层。如图5所示，绝缘层136被设置为，在XY截面中，经由高介电常数层135而覆盖电荷蓄积层132的外周面的一部分。如图6所示，绝缘层136在YZ截面中覆盖高介电常数层135的上表面、下表面以及导电层110侧的侧面。
如图3以及图5所示，空隙150设置于沟槽构造AT的Y方向中央部。此外，空隙150设置于在X方向上相邻的两个半导体层120之间。空隙150是指由配置在空隙150所处的部分周围的固体材料包围而成的所谓的空间，空隙150所处的部分不包括任何固体材料。空隙150例如是包含由氮、氧、以及稀有气体等多种气体的混合物形成的空气等的空间。另外，空隙150也可以以不包含任何气体的方式进行脱气。
此外，如图4所示，空隙150沿着Z方向延伸。空隙150设置在绝缘层155的内部。绝缘层155例如是氧化硅(SiO2)等的绝缘层。
例如图4所示，在空隙150的上方设置有绝缘层151。绝缘层151被设置为，从沟槽构造AT的Y方向的两侧面部朝向Y方向中央部延伸，在Y方向中央部分别分离而具有间隙。绝缘层151例如是氧化硅(SiO2)等的绝缘层。
在沟槽构造AT的Y方向的侧面设置有绝缘层156。绝缘层156例如是氧化硅(SiO2)等的绝缘层。
[制造方法]
接着，参照图7～图37对本实施方式的半导体存储装置的制造方法进行说明。图7、图9、图11、图13、图15、图17、图23、图26、图28、图30、图32、图34、以及图36是用于说明该制造方法的示意性XY截面图，与图3所示的部分对应。图8、图10、图12、图14、图16、图18、图19、图20、图21、图22、图24、图25、图27、图29、图31、图33、图35、图37是用于说明该制造方法的示意性YZ截面图，与图4所示的部分对应。
如图7以及图8所示，在该制造方法中，在未图示的半导体基板100上交替地层叠多个绝缘层101、半导体层116、半导体层115以及牺牲层110A，并在其上形成绝缘层103以及绝缘层160。牺牲层110A以及绝缘层160例如由氮化硅(SiN)等构成。绝缘层103例如由氧化硅(SiO2)等构成。该工序例如通过CVD(Chemical Vapor Deposition)等方法来进行。
接着，如图9以及图10所示，在包括绝缘层160、绝缘层103、牺牲层110A以及绝缘层101的层叠构造中形成沟槽ATT′。在该工序中，例如在图8所示的构造的上表面上形成在与沟槽ATT′对应的部分具有开口的绝缘层，并将其作为掩模来进行RIE(Reactive IonEtching)等。如图9所示，沟槽ATT′沿着X方向延伸。此外，如图10所示，沟槽ATT′沿着Z方向延伸，并贯通绝缘层160、绝缘层103、多个牺牲层110A以及多个绝缘层101，而在Y方向上切断这些的构成。
接着，如图11以及图12所示，在绝缘层160的上表面、沟槽ATT′的底面以及侧面上成膜绝缘层170。绝缘层170例如由氧化硅(SiO2)等构成。该工序例如通过CVD等方法来进行。
此外，在绝缘层170的上表面上形成填埋沟槽ATT′的碳膜171。碳膜171的形成例如通过涂布型碳材料的旋涂等来进行。进而，将碳膜171的上部除去至与绝缘层170的上表面相同的位置。碳膜171的除去例如通过RIE等来进行。
接着，如图13以及图14所示，在图12所示的构造的上表面上形成硬掩模172以及抗蚀剂173。硬掩模172例如由氧化硅(SiO2)等构成。硬掩模172的形成例如通过CVD等来进行。抗蚀剂173的形成通过抗蚀剂材料的旋涂等来进行。
此外，将进行了规定的图案形成的抗蚀剂173作为掩模，而形成开口AHa′。开口AHa′贯通抗蚀剂173、硬掩模172以及绝缘层170，而使碳膜171露出。开口AHa′的形成例如通过光刻以及RIE等方法来进行。
接着，如图15以及图16所示，除去碳膜171以及绝缘层170中的设置于与开口AHa′对应的位置的部分，并形成开口AHa。此外，通过该工序，在沟槽ATT的内壁以及底面上形成绝缘层156。除去碳膜171的工序例如通过RIE等来进行。除去绝缘层170的工序例如通过化学干蚀刻等来进行。以下，将沟槽ATT′中的由在X方向上排列的多个开口Aha划分出的多个部分分别称作沟槽ATT。
接着，如图17以及图18所示，在开口AHa的底面以及侧面上成膜氧化硅(SiO2)等的绝缘层174。此外，在绝缘层174的上表面上形成填埋开口Aha的非晶硅(Si)等的半导体层175。此外，除去抗蚀剂173、硬掩模172以及绝缘层170，使绝缘层160的上表面露出。绝缘层174以及半导体层175的形成例如通过CVD等方法进行。除去抗蚀剂173、硬掩模172以及绝缘层170的工序例如通过RIE等来进行。
接着，如图19所示，从沟槽ATT的内部除去碳膜171的一部分。通过该工序，碳膜171的上表面成为比绝缘层103的上表面靠下方的位置。该工序例如通过RIE等来进行。
接着，如图20所示，在图19所示的构造的上表面上成膜氧化硅(SiO2)等的绝缘层180。该工序例如通过CVD等方法来进行。
接着，如图21所示，将绝缘层180的一部分除去至绝缘层160露出的位置，并形成绝缘层151。该工序通过向Z方向的蚀刻速度较快的例如RIE等方法来进行。
接着，如图22所示，经由绝缘层151的Y方向的间隙，从沟槽ATT的内部除去碳膜171。该工序例如通过灰化等来进行。
接着，如图23以及图24所示，在沟槽ATT的内部经由绝缘层151的Y方向的间隙而成膜绝缘层176。绝缘层176被成膜于沟槽ATT的侧面以及底面。此外，绝缘层176覆盖绝缘层151的下表面、Y方向的间隙、上表面、以及绝缘层160的上表面。该工序例如通过CVD等方法来进行。
接着，如图25所示，将绝缘层176的一部分除去至绝缘层160露出的位置。通过该工序，形成包围空隙150的绝缘层155。该工序例如通过RIE等方法来进行。
接着，如图26以及图27所示，除去开口AHa内部的半导体层175。此外，除去位于开口AHa底面的绝缘层174、半导体层115以及绝缘层101，使半导体层116露出。此外，除去开口AHa侧壁的绝缘层174以及绝缘层103上表面的绝缘层160。除去半导体层175的工序例如通过湿蚀刻等来进行。除去绝缘层174、半导体层115以及绝缘层101以及绝缘层160的工序例如通过RIE等来进行。
接着，如图28以及图29所示，经由开口Aha除去牺牲层110A的一部分，并形成开口AHb。通过该工序，绝缘层101的上表面以及下表面中的位于开口AHa附近的部分露出。该工序例如通过湿蚀刻等来进行。
接着，如图30以及图31所示，经由开口AHb，在开口AHb的侧面上依次形成绝缘层133′以及电荷蓄积层132。依次成膜未图示的绝缘层136、高介电常数层135以及绝缘层134而形成绝缘层133′。此外，经由开口AHb，在开口AHb的侧面上成膜由与电荷蓄积层132相同的材料、例如多晶硅(Si)等构成的半导体层，之后除去半导体层的一部分，由此形成与牺牲层110A对应地在Z方向上排列的多个电荷蓄积层132。该工序例如通过CVD、湿蚀刻等来进行。
接着，如图32以及图33所示，在开口AHb的内周面上形成隧道绝缘层131。该工序例如通过CVD等来进行。此外，除去隧道绝缘层131中的覆盖开口AHb底面的部分。该工序例如通过RIE等来进行。
接着，如图34以及图35所示，在开口AHb的内部形成半导体层120′以及绝缘层177。该工序例如通过CVD等来进行。
接着，如图36以及图37所示，在开口AHb的内部，将绝缘层177的一部分除去至比绝缘层103的上表面靠下方的位置，而形成绝缘层125。此外，在开口AHb的内部，除去半导体层120′的一部分，并在其上部形成与半导体层120的上表面连接的半导体层121。该工序例如通过RIE、CVD等来进行。
接着，经由未图示的开口除去多个牺牲层110A。该工序例如通过湿蚀刻等来进行。
接着，如图6所示，经由未图示的开口，在绝缘层101的上表面及下表面、以及绝缘层136的Y方向的侧面上，形成金属氧化层113、阻挡导电层111。此外，如图4以及图6所示，以填埋除去多个牺牲层110A而形成的空洞的方式形成导电层110。该工序例如通过CVD等来进行。
之后，形成位线接点BLC、位线BL等，由此制造出第1实施方式的半导体存储装置。
[读出动作]
接着，参照图38对本实施方式的半导体存储装置的读出动作进行说明。图38是用于说明该读出动作的示意性截面图。另外，在图38中，说明对存储串MSa中包含的规定的存储元件MCa执行读出动作的例子。
如图38所示，在读出动作中，向作为选择字线WL发挥功能的导电层110a供给读出电压VCGXR，向作为非选择字线WL发挥功能的导电层110a供给读出路径电压VREAD，向作为漏极侧选择栅极线SGD发挥功能的导电层110a供给电压VSG。此外，在读出动作中，向作为字线WL发挥功能的多个导电层110b供给读出切断电压VOFF，向作为漏极侧选择栅极线SGD发挥功能的导电层110b供给接地电压VSS。此外，在读出动作中，向作为源极侧选择栅极线SGS发挥功能的半导体层115供给电压VSG，向作为源极线SL发挥功能的半导体层116供给源极电压VSRC。
读出电压VCGXR是根据记录于存储元件MCa的数据而使存储元件MCa成为开启状态或者关闭状态的程度的电压。例如，在存储元件MCa的阈值电压被控制为n(n为2以上的整数)种状态的情况下，读出电压VCGXR被控制为至少n-1种大小。读出路径电压VREAD是与记录于存储元件MCa的数据无关地使存储元件MCa成为开启状态的程度的电压，大于读出电压VCGXR的最大值。读出切断电压VOFF是与记录于存储元件MCa的数据无关地使存储元件MCa成为关闭状态的程度的电压，小于读出电压VCGXR的最小值。读出切断电压VOFF例如也可以小于接地电压VSS。即，读出切断电压VOFF也可以具有负的极性。电压VSG是使漏极侧选择晶体管STD以及源极侧选择晶体管STS成为开启状态的程度的电压，大于接地电压VSS。源极电压VSRC是与接地电压VSS相同程度的大小的电压，大于接地电压VSS。
由此，在半导体层120的第1区域120a中形成电子的沟道。通过电子的沟道，从位线BL到选择存储元件MCa的沟道区域导通。此外，通过电子的沟道，从选择存储元件MCa到源极线SL的沟道区域导通。选择存储元件MCa根据蓄积于选择存储元件MCa的电荷蓄积层132a的电荷量而成为开启状态或者关闭状态。开启状态或者关闭状态由周边回路PC(图1)判定。例如，通过检测位线BL的电压高低或者在位线BL中流动的电流大小来进行判定。如此，对记录于存储元件MCa的数据进行判定。
另外，在图38中，向作为字线WL发挥功能的全部导电层110b供给读出切断电压VOFF。但是，这种方法仅为例示，具体方法能够适当调整。例如，也可以仅向在Y方向上与作为选择字线WL发挥功能的导电层110a相邻的导电层110b供给读出切断电压VOFF，向作为字线WL发挥功能的除此以外的导电层110b供给接地电压VSS、读出路径电压VREAD或者其他电压。
[写入动作]
接着，参照图39对本实施方式的半导体存储装置的写入动作进行说明。图39是用于说明该写入动作的示意性截面图。另外，在图39中，说明对存储串MSa中包含的规定的存储元件MCa执行写入动作的例子。
在写入动作中，向作为选择字线WL发挥功能的导电层110a供给程序电压VPGM，向作为非选择字线WL发挥功能的导电层110a、导电层110b供给写入路径电压VPASS。此外，在写入动作中，向作为漏极侧选择栅极线SGD发挥功能的导电层110a、导电层110b供给电压VSGD，向作为源极侧选择栅极线SGS发挥功能的导电层110a、导电层110b供给接地电压VSS。
程序电压VPGM是使选择存储元件MCa的电荷蓄积层132a蓄积电子的程度的电压，大于上述读出路径电压VREAD。写入路径电压VPASS是与记录于存储元件MCa的数据无关地使存储元件MCa以及存储元件MCb成为开启状态的程度的电压，与上述读出路径电压VREAD相同或者大于上述读出路径电压VREAD，而小于程序电压VPGM。电压VSGD是在向位线BL供给源极电压VSRC的情况下使漏极侧选择晶体管STD成为开启状态，在向位线BL供给规定的驱动电压的情况下使漏极侧选择晶体管STD成为关闭状态的程度的电压。电压VSGD大于接地电压VSS而小于上述电压VSG。
由此，在半导体层120的第1区域120a中形成使位线BL与选择存储元件MCa的沟道区域导通的电子的沟道。此外，选择存储元件MCa的沟道区域的电子将隧道绝缘层131作为隧道而蓄积于电荷蓄积层132a。
当对本实施方式的半导体存储装置多次执行上述写入动作时，在电荷蓄积层132中逐渐蓄积电荷，而存储元件MC的阈值电压逐渐增大。在本实施方式中，通过这种方法将存储元件MC的阈值电压控制为2种以上的状态，由此存储数据。
[第1实施方式的效果]
图40表示比较例的半导体存储装置的构成。图40是表示与图5对应的部分的构成的示意性截面图。
比较例的半导体存储装置与第1实施方式不同，在X方向上相邻的半导体层120之间不具备空隙150。比较例的半导体存储装置在X方向上相邻的半导体层120之间具备氧化硅(SiO2)等的绝缘层300。
此处，例如，在不如本实施方式那样配置空隙150而设置绝缘层300的比较例中，对于上述写入动作，存在存储元件MC的阈值电压无法良好地增大的情况。可以认为这是由于如下那样的现象而引起的。
即，在执行了参照图39说明的写入动作之后，执行参照图38说明的读出动作，而在位线BL中流动电流的情况下，判定为存储元件MC的阈值电压未达到目标值。此外，在位线BL中未流动电流的情况下，判定为存储元件MC的阈值电压达到目标值。此处，当在比较例的半导体存储装置中执行读出动作时，在半导体层120的第3区域120c以及第4区域120d的Y方向两端附近的部分形成电子的沟道，这有时会成为泄漏路径而流动电流。在这种情况下，即使假设在写入动作中在选择存储元件MC的电荷蓄积层142中蓄积了足够的电荷量的电子的情况下，有时存储元件MC的阈值电压也不会达到目标值。
此外，随着半导体存储装置的高集成化，沟槽构造AT的Y方向宽度的缩小化发展。随着这样的Y方向宽度的缩小化，通过假想线L1(图40)所示的路径而在对置的导电层110a以及导电层110b之间容易产生泄漏。
因此，在本实施方式中，例如图3～图5所示，在X方向上相邻的半导体层120之间配置相对介电常数较低的区域即空隙150。由此，例如，当在进行了写入动作之后执行读出动作时，由于在假想线L2所示的路径的中途存在空隙150，因此能够抑制对第3区域120c以及第4区域120d施加高强度的电场。由此，能够提供一种半导体存储装置，在写入动作中抑制在第3区域120c以及第4区域120d中形成泄漏路径，而良好地控制存储元件MC的阈值电压，并良好地进行动作。
此外，在本实施方式中，由于在假想线L1所示的路径的中途存在空隙150，因此能够抑制在对置的导电层110a以及导电层110b之间产生的泄漏。由此，能够提供一种能够良好地实现高集成化的半导体存储装置。
[第2实施方式]
[构成]
接着，参照图41～图43对第2实施方式的半导体存储装置进行说明。图41是表示存储元件阵列区域RMCA的一部分的构成的示意性XY截面图。图42是表示存储元件阵列区域RMCA的一部分的构成的示意性YZ截面图。图43是表示图41的一部分的构成的示意性放大图。
第2实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置相同地构成。但是，第2实施方式的半导体存储装置与第1实施方式不同，在第1区域120a与第2区域120b之间具备空隙150b。此外，第2实施方式的半导体存储装置代替绝缘层125而具备绝缘层125b。
如图41～图43所示，空隙150b设置在沟槽构造AT的Y方向中央部。此外，如图43所示，空隙150b设置于在Y方向上相邻的一对第1区域120a与第2区域120b之间。空隙150b是指由配置于空隙150b所处的部分周围的固体材料包围而成的所谓的空间，空隙150b所处的部分不包含任何固体材料。空隙150b例如是包含由氮、氧、以及稀有气体等多种气体的混合物形成的空气等的空间。另外，空隙150b也可以以不包括任何气体的方式进行脱气。
此外，如图42所示，空隙150b沿着Z方向延伸。空隙150b设置于绝缘层125b的内部。绝缘层125b例如是氧化硅(SiO2)等的绝缘层。
例如图42所示，在空隙150b的上方设置有半导体层121a以及半导体层121b。半导体层121a以及半导体层121b被设置为，从沟槽构造AT的Y方向的两侧面部朝向Y方向中央部延伸，在Y方向中央部分别分离而具有间隙。
[制造方法]
接着，参照图44～图52对第2实施方式的半导体存储装置的制造方法进行说明。图44以及图49是用于说明该制造方法的示意性XY截面图，与图41所示的部分对应。图45、图46、图47、图48、图50、图51以及图52是用于说明该制造方法的示意性YZ截面图，与图42所示的部分对应。
在第2实施方式的半导体存储装置的制造时，执行参照图7～图35说明过的工序。
接着，如图44以及图45所示，从图35所示的构造的上表面除去绝缘层177的一部分，在开口AHb的内部形成绝缘层177′。绝缘层177′的上表面位置形成得比绝缘层103的上表面位置靠下方。该工序例如通过RIE等来进行。
接着，如图46所示，在图45所示的半导体层120′的上表面上成膜包含多晶硅(Si)等的半导体层，并形成膜厚大于半导体层120′的膜厚的多晶硅(Si)等的半导体层120″。由此，与形成半导体层120″之前相比较，开口AHb的半导体层120″的Y方向的开口宽度变窄。该工序例如通过CVD等来进行。
接着，如图47所示，从图46所示的构造的上表面对半导体层120″的上表面进行回蚀，并形成多晶硅(Si)等的半导体层120″′。由此，在开口AHb中使绝缘层177′的上表面露出。在该工序中，与形成半导体层120″′之前相比较，开口AHb的半导体层120″′的Y方向的开口宽度没有变化。该工序例如通过RIE等来进行。
接着，如图48所示，经由开口AHb的半导体层120″′的Y方向的间隙，除去开口AHb内部的绝缘层177′。该工序例如通过湿蚀刻等来进行。
接着，如图49以及图50所示，在开口AHb的内部经由半导体层120″′的Y方向的间隙而成膜绝缘层125b′。绝缘层125b′被成膜于开口AHb的侧面以及底面。此外，绝缘层125b′覆盖半导体层120″′的底面、Y方向的间隙以及上表面。该工序例如通过CVD等方法来进行。
接着，如图51所示，经由开口AHb除去开口AHb内部的绝缘层125b′的一部分，绝缘层125b′的上表面形成得比绝缘层103的上表面靠下方。该工序例如通过RIE等来进行。
接着，如图52所示，在图51所示的半导体层120″′的上表面上成膜了包括多晶硅(Si)等的半导体层之后进行回蚀，形成与半导体层120的上表面连接的半导体层121。该工序例如通过CVD、RIE等来进行。
接着，经由未图示的开口除去多个牺牲层110A。该工序例如通过湿蚀刻等来进行。
接着，如图6所示，经由未图示的开口，在绝缘层101的上表面及下表面、以及绝缘层136的Y方向的侧面上，形成金属氧化层113、阻挡导电层111。此外，如图40所示，以填埋除去多个牺牲层110A而形成的空洞的方式形成导电层110。该工序例如通过CVD等来进行。
之后，形成位线接点BLC、位线BL等，由此制造出第2实施方式的半导体存储装置。
[第2实施方式的效果]
参照图40所示的比较例对第2实施方式的效果进行说明。在比较例中，如图40所示，在半导体层120的内侧设置有绝缘层125。在这种构造中，有时经由绝缘层125而对置的存储元件MCa与存储元件MCb电容耦合并相互干涉，妨碍针对存储元件的高精度的读出以及写入动作。
因此，在本实施方式中，如图41以及图43所示，在对置的存储元件MCa以及存储元件MCb之间设置相对介电常数较低的区域即空隙150b。由此，能够提供一种半导体存储装置，抑制对置的存储元件MCa与存储元件MCb之间的电容耦合，抑制两个元件间的干涉而良好地进行动作。
[其他]
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而提示的，并不意图对发明的范围进行限定。这些新的实施方式能够以其他各种方式加以实施，在不脱离发明的主旨的范围内能够进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围及主旨中，并且包含于专利请求范围所记载的发明和与其等同的范围中。

Claims (7)

1.一种半导体存储装置，具备：
第1导电层，沿着第1方向延伸；
第2导电层，在与上述第1方向交叉的第2方向上从上述第1导电层分离地配置，沿着上述第1方向延伸；
多个半导体层，设置在上述第1导电层与上述第2导电层之间，具备在上述第1方向上排列的、与上述第1导电层对置的第1区域、与上述第2导电层对置的第2区域、与上述第1区域的上述第1方向的一端及上述第2区域的上述第1方向的一端连接的第3区域、以及与上述第1区域的上述第1方向的另一端及上述第2区域的上述第1方向的另一端连接的第4区域；
多个第1存储元件，分别设置在上述第1导电层与上述多个半导体层之间；以及
多个第2存储元件，分别设置在上述第2导电层与上述多个半导体层之间，
在上述第1方向上相邻的两个上述半导体层之间设置有空隙。
2.根据权利要求1所述的半导体存储装置，其中，
在与上述第1方向以及上述第2方向交叉的第3方向上，排列设置有多个上述第1导电层以及上述第2导电层。
3.根据权利要求2所述的半导体存储装置，其中，
上述第1区域沿着上述第3方向延伸，并在上述第2方向上与多个上述第1导电层对置，上述第2区域沿着上述第3方向延伸，并在上述第2方向上与多个上述第2导电层对置。
4.根据权利要求1所述的半导体存储装置，其中，
在上述第1区域与上述第2区域之间设置有空隙。
5.根据权利要求4所述的半导体存储装置，其中，
在上述第3区域与上述第4区域之间设置有空隙。
6.根据权利要求5所述的半导体存储装置，其中，
当将上述多个半导体层中的在上述第1方向上相邻的两个半导体层设为第1半导体层以及第2半导体层时，
在上述第1半导体层所具备的上述第3区域与上述第2半导体层所具备的上述第4区域之间设置有空隙。
7.根据权利要求1至6中任一项所述的半导体存储装置，具备：
多个第1电荷蓄积层，分别设置在上述第1导电层与上述多个半导体层之间；以及
多个第2电荷蓄积层，分别设置在上述第2导电层与上述多个半导体层之间，
在上述第1方向上相邻的两个上述第1电荷蓄积层在上述第1方向上分离，在上述第1方向上相邻的两个上述第2电荷蓄积层在上述第1方向上分离。
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Application publication date: 20220913

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