JP2015228484A - ３ｄ独立二重ゲートフラッシュメモリ - Google Patents

３ｄ独立二重ゲートフラッシュメモリ Download PDF

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Abstract

【課題】３次元集積回路メモリのための構造を提供する。
【解決手段】独立二重ゲートセルのために構成可能であり、セル毎にマルチビットを記憶するメモリデバイスは、ワード線として構成される導電ストリップの多層スタックを含む。複数のアクティブピラーが第１及び第２のスタックのペアの間に配置され、各アクティブピラーは垂直チャネル構造、電荷蓄積層、および絶縁層を含む。アクティブピラーの柱筒の絶縁層は、第１のスタックの層の第１の導電ストリップの第１の弧状端縁と、第２のスタックの同じ層の第２の導電ストリップの第２の弧状端縁とに接触する。複数の絶縁柱は、アクティブピラーとともに、ワード線のスタックを、各アクティブピラーの反対の偶数サイド及び奇数サイドと接触する偶数及び奇数の線に分割するために作用する。アクティブピラーは、長軸が第１及び第２の導電ストリップと平行な略楕円の形状とすることができる。
【選択図】図２

Description

本発明は、高密度メモリデバイスに関し、特に、３次元の３Ｄアレイを提供するべく複数のメモリセルの平板が配列されたメモリデバイスに関する。
集積回路におけるデバイスの限界寸法が一般的なメモリセル技術の限界まで縮まってきていることから、設計者は、複数のメモリセルの平板を積み重ねてより大きな記憶容量を達成し、かつ、より低いビット当たりのコストを達成する技術に注目してきた。例えば、非特許文献１および非特許文献２では、薄膜トランジスタ技術が電荷トラッピングメモリ技術に応用されている。
非特許文献３では、電荷トラッピングメモリ技術において垂直ＮＡＮＤセルを提供する別の構造が記載されている。非特許文献３で記載されている構造は垂直ＮＡＮＤゲートを含み、ＳＯＮＯＳ（シリコン−酸化物−窒化物−酸化物−シリコン）電荷トラッピング技術を使用して各ゲート／垂直チャネル界面に記憶サイト（storage site）を作り出す。メモリ構造は、基板に隣接する下側選択ゲートおよび最上部（頂部）の上側選択ゲートとともに、ＮＡＮＤゲートのための垂直チャネルとして構成される半導体材料の柱（column）に基づく。柱と交差する平面ワード線層を使用して複数の水平ワード線が形成され、図１に図示されるように、いわゆる全周ゲート（gate all around）セルを各層において形成する。
図１は、非特許文献３に記載されるようなパイプ形状のＢｉＣＳフラッシュセルの柱の、ワード線（ＷＬ）の高さにおける水平断面図である。この構造は、ワード線層のスタックを通って垂直に延びる半導体材料のピラー１０を含む。ピラー１０は、堆積技術によって生じる、中央を通るシーム１１を有していてもよい。例えば第１のシリコン酸化物層１２、シリコン窒化物層１３、および第２のシリコン酸化物層１４（ＯＮＯと呼ぶ）を含む誘電体電荷トラッピング構造、あるいは、他の多層誘電体電荷トラッピング構造がピラー１０を取り囲む。ピラーは全周ゲートワード線と交差する。各層におけるピラーの柱筒（frustum）は当該層の全周ゲートワード線構造と結合してメモリセルを形成する。
高密度メモリデバイスのために、ピラー１０のチャネル直径を可能な限り小さくすることが望ましい。しかしながら、チャネル直径が小さくなり、例えば４０ｎｍ以下に近づくと、ワード線１５とピラー１０との間の電界の増強の度合いを表わす電界増強因子がチャネル表面において増大し、読み出し動作およびプログラム動作中にメモリセル内にトラップされる電荷の擾乱（disturbance）を伴う問題に至る可能性がある。その結果、構造の信頼性が低下する。
非特許文献３は、マルチビット・パー・セル・プログラミング技術（multiple-bit-per-cell programming technologies）を使用して構造の実装が可能であると提案している。このマルチビット・パー・セル・プログラミング技術は、閾値電圧に関する微細な制御を必要とし、リードディスターブ特性およびプログラムディスターブ特性をさらに決定的なものとする。したがって、高密度３次元フラッシュ技術を用いてさえもデータ記憶の密度が制限され得る。
擾乱の制限に使用される誘電体電荷トラッピング構造および柱の断面が比較的大きいことから、３次元メモリ構造の密度が制限される。
米国特許出願１４／１５３，９３４（PROGRAMMING MULTIBIT MEMORY CELLS; by Hsieh et al., filed on 13 January 2014 (P1020033US)）
Lai, et al., "A Multi-Layer Stackable Thin-Film Transistor (TFT) NAND-Type Flash Memory," IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006 Jung et al., "Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node," IEEE Int'l Electron Devices Meeting, 11-13 Dec. 2006 Katsumata, et al., "Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices," 2009 Symposium on VLSI Technology Digest of Technical Papers, 2009
信頼性があり、非常に小さなメモリ素子と、高いデータ密度とを備え、製造コストの低い３次元集積回路メモリのための構造を提供することが望まれている。
独立二重ゲート、マルチビット・パー・セル動作（independent double gate, multiple-bit per cell operation）のために構成可能な３Ｄメモリデバイスが記載される。非常に高密度のデータ記憶が達成可能である。
独立二重ゲート動作のために構成された垂直チャネル３Ｄ ＮＡＮＤアレイが記載される。スタックの各層におけるワード線が水平に共有可能であり、偶数サイドおよび奇数サイドに分割される。その結果として、偶数と奇数のワード線のペアそれぞれの間に独立二重ゲートセルの行が配置される。ストリング選択構造も、独立二重ゲート構造を使用して、スタックの最上層において、すべて分離されかつ独立にデコードされて実装可能である。
この構造は、垂直チャネル構造と、各層のワード線構造を偶数サイドおよび奇数サイドに分割する絶縁ピラーとをその中に形成するための孔を形成する孔形エッチングを使用して作成することが可能である。孔形エッチングを使用して実現可能であることから、各アクティブピラー（active pillar）の各柱筒におけるメモリセルは、第１の弧状端縁接触（first arcuate edge contacting）および偶数ワード線と、第２の弧状端縁接触（second arcuate edge contacting）および奇数ワード線とを有する。
アレイのアクティブピラーの各柱筒におけるメモリセルの各サイドに別々にプログラムすることを含む動作方法が記載される。この結果、１ビットよりも多く保持するべくそれぞれプログラム可能な２つの電荷蓄積サイト（charge storage site）が各メモリセルにもたらされる。したがって、この構造は、セル当たり４ビットまたはそれよりも多いビットの記憶を可能にし、非常に高いデータ密度を達成する。
本明細書に記載のメモリアレイの行（row）は、各層が偶数および奇数のワード線を含むことが可能となるように、導電ストリップ（conductive strip）の第１および第２の多層スタックを含む。複数のアクティブピラーが第１と第２のスタックの間に配置される。各アクティブピラーは、垂直チャネル構造、電荷蓄積層、および絶縁層を含む。アクティブピラーの柱筒における絶縁層は、その柱筒の層における第１のスタックの第１の導電ストリップの第１の弧状端縁と接触し、かつ、その柱筒の層における第２のスタックの第２の導電ストリップの第２の弧状端縁と接触する。スタック間絶縁柱が第１と第２のスタックの間の複数のアクティブピラーの間に交互配置され、偶数と奇数のワード線を分離する。
アクティブピラーは、長軸が導電ストリップと略平行になる楕円状または細長い断面を有してもよい。その結果として、第１および第２の弧状端縁の平均曲率半径が、同一層における絶縁柱に隣接する柱筒の平均曲率半径よりも大きくなるように、特定の柱筒におけるアクティブピラーの断面が構成される。これは、曲率半径を小さくすることで起こりうる電荷蓄積構造における電界増強を減少させ、メモリセルにおける擾乱に対する耐性を向上させる。
この基本構造が、非常に密なメモリ構造を形成するアレイに拡張される例が記載される。
本明細書に記載のメモリデバイスを製造するための方法も提供される。
本発明の他の形態および利点は、以下の図面、詳細な説明、および特許請求の範囲を参照することで理解できる。
従来技術の全周ゲートメモリセルの断面図である。 本明細書に記載の３Ｄアレイのための独立二重ゲートフラッシュメモリセルの断面図である。 本明細書に記載の独立二重ゲートフラッシュメモリセルの単一柱の斜視図である。 １つのサイドに電荷が蓄積される独立二重ゲートフラッシュメモリセルを図示したものである。 本明細書に記載の独立二重ゲートフラッシュメモリセルのアレイのレイアウト図である。 本明細書に記載の独立二重ゲートフラッシュメモリセルのアレイの斜視図である。 図５Ａ，５Ｂに図示される構造の製造プロセスの段階を図示したものである。 図５Ａ，５Ｂに図示される構造の製造プロセスの段階を図示したものである。 図５Ａ，５Ｂに図示される構造の製造プロセスの段階を図示したものである。 図５Ａ，５Ｂに図示される構造の製造プロセスの段階を図示したものである。 図５Ａ，５Ｂに図示される構造の製造プロセスの段階を図示したものである。 図５Ａ，５Ｂに図示される構造の製造プロセスの段階を図示したものである。 図５Ａ，５Ｂに図示される構造の製造プロセスの段階を図示したものである。 図５Ａ，５Ｂに図示される構造の製造プロセスの段階を図示したものである。 図５Ａ，５Ｂに図示される構造の製造プロセスの段階を図示したものである。 図５Ａ，５Ｂに図示される構造の製造プロセスの段階を図示したものである。 図５Ａ，５Ｂに図示される構造の製造プロセスの段階を図示したものである。 偶数および奇数のワード線の実施形態を図示したワード線層のレイアウト図である。 独立二重ゲートＳＳＬスイッチの実施形態を図示したストリング選択線層のレイアウト図である。 本明細書に記載のメモリブロックを図示したものである。 本明細書に記載のメモリデバイスの複数ブロックのレイアウト図である。 二重ゲートストリング選択線構造を示した代替的な実装の斜視図である。 本明細書に記載の３Ｄブロックのための代替的なレイアウトを図示したものである。 本明細書に記載の３Ｄアレイのための基板ソース線を備える代替的な実装を図示したものである。 垂直チャネルＮＡＮＤ構造のためのより多くのワード線層を有する構造を図示したものである。 マルチビット・パー・サイド・オブ・セル・プログラミング技術（multibit-per-side-of-the-cell programming technologies）を備えた独立二重ゲート垂直チャネルメモリアレイを有する集積回路メモリの簡易ブロック図である。 本明細書に記載の製造プロセスの簡易フローチャートである。
図２〜２２を参照して本発明の実施形態の詳細な説明を行う。
図２は、３Ｄアレイにおけるフラッシュメモリセルの柱（column）を通るワード線レベルの水平断面図である。図示されるように、半導体材料の垂直チャネル構造１０がワード線層のスタックを通って垂直に延びる。垂直チャネル構造１０は、中央を通るシーム（seam）２１を有していてもよい。例えば第１のシリコン酸化物層２２、シリコン窒化物層１３、および第２のシリコン酸化物層２４を含む多層誘電体電荷トラッピング構造が垂直チャネル構造１０を取り囲む。半導体材料の垂直チャネル構造１０と、垂直チャネル構造１０を取り囲む多層誘電体電荷トラッピング構造とを含むこの柱状構造（columnar structure）を、ここではアクティブピラー（active pillar）と呼ぶことができる。
偶数ワード線２５および奇数ワード線２６がアクティブピラーの反対側に配置される。二酸化ケイ素または他の絶縁材料を含むことが可能な絶縁ピラー２８および２９がワード線方向に沿ってアクティブピラーの両側に配置され、後続の図面からより明確にわかるように、偶数ワード線２５を奇数ワード線２６から分け隔てている。偶数ワード線２５および奇数ワード線２６は、これらのワード線を独立に動作させるべく構成されるワード線駆動回路に結合できる。
特定のワード線層では、偶数ワード線および奇数ワード線がアクティブピラーの柱筒と組み合わさって、独立二重ゲートフラッシュメモリセルを形成する。
ワード線は、ドープされた半導体と、金属と、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＴｉＮ、ＴａＮ、Ｗ、Ｐｔ等の導電性化合物とを含む多様な材料を含むことができる。垂直半導体チャネルは、メモリデバイスにおけるアクティブピラーの一部であり、メモリセルのためのチャネルとして動作するべく適応された、Ｓｉ、Ｇｅ、ＳｉＧＥ、ＧａＡｓ、ＳｉＣ、グラフェン等の材料を含む半導体材料を含むことができる。メモリデバイスにおける電荷蓄積構造は、ＳＯＮＯＳ、ＢＥ−ＳＯＮＯＳ、ＴＡＮＯＳ、ＭＡ ＢＥ−ＳＯＮＯＳ等の、フラッシュメモリ技術から周知の多層誘電体電荷トラッピング構造を含むことができる。
図３は、単一のアクティブピラー４０をアレイの他の要素を取り除いて示した斜視図である。これからわかるように、アクティブピラー４０はソース線導体構造３０からワード線層を通って延びる。ソース線導体構造３０は多様な方法で実装可能であり、グラウンド選択線ＧＳＬスイッチ等のスイッチを含むことができる。ソース線導体構造３０は、アクティブピラーにおけるメモリセルのストリングのためのソース側バイアス電圧回路への電流路を提供する。
ワード線層のそれぞれは、絶縁体３３，３２によって、その上に積み重なる層から分離される。絶縁層３４は最下層のワード線層をその下のソース線導体構造３０から絶縁する。柱状構造４０に隣接するワード線層のそれぞれは、偶数ワード線２５−１，２５−２，２５−３および奇数ワード線２６−１，２６−２，２６−３を含む。絶縁ピラー２８，２９はアクティブピラー４０の両側に沿って配置され、偶数と奇数のワード線を分離する。
図４は、フラッシュメモリセルの柱（column）を通る図２に類似の水平断面図である。図４を参照して、本明細書に記載の独立二重ゲートメモリセルの多様な特徴を説明する。図２に使用されている参照番号を図４に適用して再度の説明を省略する。図示された実施形態では、パイプ形状の垂直チャネル構造２０と、断面においてそれを取り囲む誘電体電荷蓄積層２２，２３，２４とを含むアクティブピラーは、長軸および短軸を有するとみなし得るような楕円形を形成している。厳密な意味での楕円を形成する必要はない。いくつかの実施形態では長軸が短軸よりもかなり長い（substantially longer）。これに関して「かなり長い」とは、図示の例のような約７／６倍長い場合のように、アクティブピラーにおける垂直チャネル構造と導電性ワード線ストリップの間の電界増強が、円形断面の場合と比較して、読み出し擾乱がはっきりと低減され得るような量低減される程に十分に長いことを意味する。
図４に示される実施形態において、この例ではアクティブピラーの外側表面がシリコン酸化物層２４の外側表面であり、第１の弧状端縁４１に沿って偶数ワード線２５と接触し、第２の弧状端縁４２に沿って奇数ワード線２６と接触する。第１および第２の弧状端縁４１，４２の平均曲率半径は、絶縁柱２８，２９と隣接するアクティブピラー４０の平均曲率半径より大きくなり得る。この増大された平均曲率半径は、ワード線と柱２０の半導体材料の間の電界増強を大幅に低減し、かつ、デバイスのための読み出しディスターブパフォーマンスおよびプログラムディスターブパフォーマンスを有意に改善させることができる。
図示されるように、アクティブピラーの断面の楕円形状の長軸は、偶数および奇数のワード線２５，２６に対し略平行である。結果として、アクティブピラー２０の断面の楕円形状の短軸上で得られる幅Ｗは、アクティブピラー２０の断面の楕円形状の長軸に沿って得られる長さよりも短くすることができる。このことにより、偶数および奇数のワード線構造のピッチを小さくできることがある。
独立二重ゲートメモリ構造の実施形態には、ワード線層のうちの１つまたは複数において方形、矩形、円形、および／または他の形状の断面を有するアクティブピラーを含めることができる。
図５Ａおよび５Ｂは、複数のアクティブピラーを含む３Ｄブロックのレイアウト図および斜視図である。図５Ａには、アクティブピラーを密に詰め込むことが可能なハニカムパターンで配置された４行（row）（「行」はアレイレイアウトのためのワード線の方向とみなす）７列（column）（「列」はアレイレイアウトのためのグローバルビット線の方向とみなす）のアクティブピラーを含むレイアウト図が提供されている。図５Ｂには、３行５列のアクティブピラーを含むブロックの斜視図が示されている。図５Ａを参照すると、アクティブピラーの行のそれぞれがソース線導体構造６０，６１，６２，６３の上に重なっているが、その例を以下に説明する。ソース線導体構造は基板（半導体チップの上の絶縁層等）の上に配置できる。したがって、アクティブピラーの第１の行は柱８０−１，８０−２，および８０−３を含む。第２の行は、アクティブピラー８１−１，８１−２，８１−３，および８１−４を含む。第３の行は、アクティブピラー８２−１，８２−２，および８２−３を含む。第４の行は、アクティブピラー８３−１，８３−２，８３−３，および８３−４を含む。行におけるアクティブピラーは、図示されるように、ハニカムパターンを形成するべくオフセットされる。各層における偶数および奇数のワード線として構成される導電ストリップ２５，２６，４５，４６，６５が、図示されるように、行の間に配置されている。
アクティブピラーのアレイの列は、図示されるように、上に重なる金属ビット線９０，９１，９２によって相互接続される。上に重なる金属ビット線はアレイの列９３，９４，９５，および９６にも沿って配置されることになるが、図には示されていない。図示されるように、偶数および奇数のワード線は、アクティブピラーおよび絶縁ピラー（例えば、絶縁ピラー９８および９９）によって互いに絶縁されて独立二重ゲート動作が可能になる。
図５Ｂを参照すると、アレイ構造の斜視図が図示されている。このアレイは、ソース線導体構造６０，６１，６２の組の上に重なっている。アレイは、ソース線導体構造６０の上の第１の行におけるアクティブピラー８０−２および８０−３と、ソース線導体構造６１の上の第２の行におけるアクティブピラー８１−２，８１−３，および８１−４と、ソース線導体構造６２の上の第３の行におけるアクティブピラー８２−２および８２−３とを含む。上に重なる金属ビット線９０および９１は、図示されるように、対応するアレイの列のアクティブピラー８１−４や、アクティブピラー８０−３および８２−３と接続される。説明を目的として、アクティブピラー８１−２は、最上部のワード線層１０１Ａと交わる箇所である柱筒１０１、中間のワード線層１０２Ａにおける偶数および奇数のワード線と交わる箇所である柱筒１０２、および下側のワード線層１０３Ａにおける偶数と奇数のワード線と交わる箇所である柱筒１０３に概略的に分割されている。以上に説明したように、独立二重ゲートメモリセルは、アクティブピラー８１−２に沿って柱筒１０１，１０２，１０３のそれぞれにおける構造によって形成される。アクティブピラーのそれぞれは、メモリセルが形成されるピラーの柱筒を参照して説明することが可能である。
上記のアクティブピラーは、アクティブピラーのそれぞれの端にストリング選択スイッチとグラウンド選択スイッチを配置して、ＮＡＮＤストリングとして構成可能である。ストリング選択スイッチおよびグラウンド選択スイッチに関しては、説明の簡略化のために、以上では説明していない。
図６〜１２はメモリブロックのための製造プロセスにおける段階を図示しており、これらの図について図５Ａおよび５Ｂを参照して説明する。
図６および７は、基板（図示せず）上の絶縁層１１０（図７）上に形成されるソース線構造のためのパターンを図示している。製造プロセスは、基板上に絶縁層を形成した後、３Ｄ構造のＮＡＮＤストリング上のグラウンド選択線ＧＳＬとして使用するのに適したポリシリコン等の導電材料または他の導体の層を堆積することによって開始することができる。続いてこの層が、絶縁基板１１０上のグラウンド選択線１１１，１１２，１１３，１１４を画定するべくパターン化される。グラウンド選択線の間の溝（trench）は、シリコン窒化物等の犠牲材料、または、以下に述べる後続のプロセスステップにおいて除去可能な他の材料で満たされる。犠牲材料によってグラウンド選択線の間にフォーム１０６，１０７，１０８，１０９が提供され、ソース線構造の導電素子がアレイの行に沿って形成される。
図８Ａおよび８Ｂは、他の一連の製造ステップの後の構造を図示している。製造ステップは、グラウンド選択線１１１〜１１４およびフォーム１０６〜１０９の上の、ワード線材料と絶縁材料が交互に入れ替わるスタックを形成することと、その後、孔をエッチングすることと、絶縁ピラー１２８〜１４１を形成するために絶縁材料で孔を満たすこととを含む。絶縁ピラー１２８〜１４１はフォーム１０６，１０７，１０８，１０９に沿うアレイの行に、アレイの列に沿って配列される。図８Ａは、アレイブロックの部分のレイアウト図であるが、ワード線の接続を示していない。ＮＡＮＤストリングの実施形態では最上部のワード線層をストリング選択線の形成に利用することができる。より完全なワード線層およびストリング選択線のレイアウトについては、図１３および１４を参照しながら後で説明する。
図８Ｂからわかるように、このワード線層のスタックは、最上層１２５−１、中間層１２５−２、および最下層１２５−３を含む。絶縁層１４０−１，１４０−２，１４０−３がワード線層を分け隔てる。典型的な実施形態では、より多くのワード線層が存在していてもよい。絶縁ピラー（例えば１２８，１２９）は、ワード線層のスタックを通り抜けて、犠牲フォーム１０６，１０７，１０８に至るまで、または、部分的に犠牲フォーム１０６，１０７，１０８の中まで延伸する。絶縁孔がエッチングされ、その後、絶縁孔が二酸化ケイ素等の絶縁体または他の適切な絶縁体で満たされ、それが、アレイにおけるアクティブピラーとともに、ワード線層を分離して独立したワード線にする役割を果たす。
孔のエッチングプロセスは、ハードマスクプロセスを使用して行うことができる。例えば、孔パターンは、フォトレジストや、カーボンハードマスク膜の上に重なる誘電体膜の上から液浸１９３ｎｍリソグラフィツールを用いる光露出を利用して作成することができる。その後、エッチングによってフォトレジストパターンが誘電体膜上に転写される。誘電体膜は、犠牲カーボンハードマスクに孔を開けるためのハードマスクとしての役割を果たすことになり、犠牲カーボンハードマスクは、スタック内に孔を開けるために使用されることになり、いずれも同じ領域で行なわれる。
エッチングは、この例では誘電体電荷トラッピング構造のシリコン窒化物およびシリコン酸化物等であるメモリ材料や導体材料（この例ではポリシリコン）に対して同一の（もしくは同一に近い）エッチングレートを有するプラズマエッチング法を利用して行うことができる。これは、例えばＮＦ３、ＣＨ２Ｆ２、ＨＢｒ、Ｏ２、ＣＨ４、およびＨｅの組み合わせを使用して行うことが可能である。
図９Ａおよび９Ｂは、さらに別の一連の製造ステップの後の構造を図示している。製造ステップには、図示されるように、アレイの行およびアレイの列に沿って絶縁ピラー１２８〜１４１と交互配置される楕円孔１５０〜１６３のアレイを形成することが含まれる。楕円孔１５０〜１６３の形成後、スタックにおけるワード線層が偶数ワード線３００，３０２，３０４，・・・と、奇数ワード線３０１，３０３，・・・とに分離される。図９Ｂからわかるように、楕円孔は、ワード線層を通り抜けて、犠牲フォーム１０６，１０７，１０８まで、または、部分的に犠牲フォーム１０６，１０７，１０８の中まで延伸する。孔のエッチングは、前述したプロセスを使用して行うことができる。楕円形状の使用は、孔のエッチングプロセスのためのより大きなプロセスウインドウを提供し、結果として、前述のような改善された特性を有することが可能な構造がもたらされる。楕円形状の孔は、ワード線層が分離されるように、絶縁ピラーにオーバーラップする。エッチングプロセスは、犠牲フォーム１０６，１０７，１０８の内側で停止することができる。孔の先細り（taper）により、スタックの低部の層において楕円形状の孔と絶縁ピラーとがオーバーラップしない場合に発生し得るような、偶数と奇数のワード線の間の橋絡の発生確率を低減するために、楕円形状の長さを増加させることができる。また、絶縁材料を用いて絶縁ピラーを充填する前に、絶縁ピラーの外縁の周りの層におけるシリコンを消費することが可能な酸化ステップを実行することもできる。
また図示されるように、後述のようにアレイの列に沿って、上に重なるビット線の密度が高く、かつ、ピッチが小さくなるようにすべく、ハニカム構造で配置されるように、レイアウトは「ねじれて（twisted）」いる。
図１０は、犠牲フォーム１０６，１０７，１０８，１０９の除去に使用されるエッチングプロセス後の構造の斜視図である。この結果、グラウンド選択線導体１１１，１１２，１１３，１１４の間に溝状のボイド１７０，１７１，１７２が形成される。このエッチングは、犠牲材料がシリコン窒化物である場合には熱リン酸溶液を使用して、または、ボイド内から犠牲材料を効果的に除去可能な他のエッチング方法を使用して実行できる。その結果、アクティブピラーのための孔は構造内で浮いた状態となる。しかしながら、構造は、周囲のワード線構造および絶縁ピラーによって容易に支持される。また、最下部（底部）のゲート選択線構造が全体の構造の支持を助ける。
図１１Ａ〜１１Ｃは、さらなる製造ステップの後の構造を図示している。具体的には、誘電体電荷トラッピング構造を形成するシリコン酸化物、シリコン窒化物、及びシリコン酸化物の層の共形堆積（conformal deposition）と、それに続く、シリコン等の材料を使用する垂直チャネル構造の共形堆積とを含む製造ステップが図１０の構造に対して適用され、これらの組み合わせにより、「マカロニ」型のアクティブピラー２５０〜２６３、または、材料の共形堆積からもたらされるシームとともに垂直チャネル構造を含むアクティブピラーがもたらされる。代表的なデバイスでは、メモリ材料の層１１５はバンドギャップエンジニアド複合トンネリング誘電体層（bandgap engineered composite tunneling dielectric layer）を含むことができ、バンドギャップ操作複合トンネリング誘電体層は、２ｎｍ未満の厚さの二酸化ケイ素の層と、３ｎｍ未満の厚さのシリコン窒化物の層と、４ｎｍ未満の厚さの二酸化ケイ素の層とを含む。１つの実施形態では、複合トンネリング誘電体層が、超薄シリコン酸化物層Ｏ１（例えば１５Å以下）、超薄シリコン窒化物層Ｎ１（例えば３０Å以下）、および超薄シリコン酸化物層Ｏ２（例えば３５Å以下）からなり、これは、半導体ボディとの境界面から１５Å以下のオフセットにおいて、約２．６ｅＶの価電子帯エネルギーレベルの増加をもたらす。第２のオフセット（例えば、境界面から約３０Å〜４５Å）において、価電子帯エネルギーレベルが低く（正孔トンネリング障壁が高く）、かつ、伝導帯エネルギーレベルが高い領域で、Ｏ２層は電荷トラッピング層からＮ１層を分離する。第２の位置は境界面から大きく離れていることから、正孔トンネリングの誘導に十分な電界が、第２の位置の後の価電子帯エネルギーレベルを、正孔トンネリング障壁を効果的に除去するレベルまで上昇させる。したがって、Ｏ２層は、正孔トンネリングをアシストする電界と大きく干渉することはなく、電界が小さいときにリーク（leakage）をブロックするエンジニアドトンネリング誘電体（engineered tunneling dielectric）の性能を改善する。これらの層は、例えばＬＰＣＶＤを使用して共形堆積できる。
本実施形態のメモリ材料の層１１５における電荷トラッピング層は、５０Åよりも厚いシリコン窒化物を含み、その厚さは、例えばＬＰＣＶＤを使用して形成される本実施形態では約７０Åである。例えば、酸窒化ケイ素（ＳｉｘＯｙＮｚ）、シリコンリッチ窒化物、シリコンリッチ酸化物、埋め込みナノ粒子を含むトラッピング層等の他の電荷トラッピング材料および構造も採用することができる。
本実施形態のメモリ材料の層１１５におけるブロッキング誘電体層は、５０Åよりも厚い（本実施形態では例えば約９０Åの厚さの）二酸化ケイ素の層を含み、ＬＰＣＶＤ、または、他の湿式炉酸化プロセスによる窒化物からの湿式転化によって形成可能である。他のブロッキング誘電体は酸化アルミニウム等の高κ材料を含むことができる。
これらのＢＥ−ＳＯＮＯＳ ＯＮＯ膜およびチャネル材料の層を形成するために適用される堆積技術は、従来のＬＰＣＶＤプロセスによって簡単に実行可能であり、それにより、必要とされる優れた膜品質および共形性が提供される。一方、これらの膜のために原子層堆積ＡＬＤツール等のツールを開発することも可能である。
誘電体電荷トラッピング構造および垂直チャネル構造を形成する層の堆積において、ボイド１７０，１７１，１７２も充填され、その結果、誘電体電荷トラッピング構造の誘電体層をボイドにライニング（lining）し、それらを又は部分的にそれらを、垂直チャネル構造の形成にも使用される半導体層で満たす構造がもたらされる。この結果、領域２０６，２０７，２０８，２０９によって模式的に表わされているソース線構造がもたらされ、当該ソース線構造は、メモリ構造における「Ｕ字形」電流路のための、アクティブピラーの最上部からソース線構造を通って隣接するアクティブピラーまでの、または、そのソース線導体構造を共有する他のアクティブピラーまでの電流路を提供する。
図１１Ｃは、アレイの行に沿って得られる断面構造を図示しており、当該断面構造は絶縁ピラー１２８，１２９，１３０によって分け隔てられるアクティブピラー２５０，２５１，２５２を含む。ソース線構造２０６は、誘電体電荷トラッピング材料３１０，３１１によってライニングされ、垂直チャネルの半導体材料で満たされる。垂直チャネル構造のそれぞれは、この例ではシームを含み、各セルの独立二重ゲートの両側の間に改善された絶縁を提供できる。
これらの材料の堆積の後、ブロックの最上部を、例えば化学機械研磨を使用して平坦化し、スタックの最上部の垂直チャネル構造を孤立させる（isolate）ことができる。
図１２は、後続の製造ステップの後の構造を図示している。当該ステップは、スタックの最上部の上における層間絶縁体と、層間コネクタ（図示せず）と、アレイの列のそれぞれにおけるアクティブピラーと接触するビット線１９０〜１９６を含むパターン化された金属層との形成を含む。
図１２を参照しながら、アレイ領域におけるメモリセルのブロックのレイアウト寸法について代表的な設計規則を説明する。図では、楕円アクティブピラーの長軸をＹ寸法とし、楕円アクティブピラーの短軸をＸ寸法として考える。したがって、アクティブピラーはＹピッチＹ１を有し、それを７０ｎｍ台とすることができる。同様に、絶縁ピラーはＹピッチＹ２を有し、それも７０ｎｍ台（図でのスケール）とすることができる。アクティブピラーおよび絶縁ピラーのレイアウトピッチは、先細りする構造（tapered structures）により、アクティブピラー／絶縁ピラーのセルのＹピッチＹ３をハーフピッチ約６０ｎｍに対応して約１２０ｎｍとして、パターン化されたマスク層において互いにオーバーラップするようにさせることができる。単一行におけるハーフピッチがＹ寸法で約６０ｎｍとなる結果として、上に重なる金属ビット線のピッチを図示のハニカムレイアウト構造では約３０ｎｍとすることができる。
Ｘ寸法においては、絶縁ピラーのピッチＸ１およびアクティブピラーのピッチＸ１を、それぞれ約６０ｎｍとすることができる。他の実施形態ではこれらの値を変えてもよい。アクティブピラー／絶縁ピラー、ワード線の組み合わせのＸピッチも６０ｎｍのハーフピッチに対応して約１２０ｎｍとすることができる。
楕円アクティブピラーの短軸に関する最小Ｘピッチは、誘電体電荷トラッピング層の厚さや垂直チャネル構造の最小直径に対応する必要がある。誘電体電荷トラッピング構造が最大で約２０ｎｍの厚さを有し、垂直チャネル構造が少なくとも２０ｎｍの外径を有していなければならないと仮定すると、構造は最下層で少なくとも６０ｎｍに対応できなければならない。パターン化された層のピッチはこの結果に対応する程に十分な大きさでなければならない。楕円または細長いパターンではアクティブピラーのＸピッチをより小さくできることから、電界増強の低減のため、Ｘピッチを以前の設計より小さくすることができる。
当然のことながら、特定の実装の必要性に合うようサイズを増加または減少させることができる。
図１３は、層間コネクタ構造と、偶数および奇数のワード線構造とを含むメモリセルのブロックのためのワード線層のレイアウトを示している。図示されるように、偶数ワード線構造２００および奇数ワード線構造２０１は、互いに組み合わせられたアクティブピラーのアレイ内へのワード線の延長を有する。アクティブピラーのアレイは、ハニカム配置でオフセットされる複数の行を含む。第１の行はアクティブピラー２０２−１，２０２−２，２０２−３，２０２−４，および２０２−５を含む。図示されるように、絶縁ピラー２１２−１〜２１２−５がアクティブピラーの間に配置される。次の行の第１のアクティブピラーはピラー２０３−５を含む。レイアウトの右側の他のアクティブピラーの行はアクティブピラー２０８−１〜２０８−５を含み、それらは絶縁ピラー２１８−１〜２１８−５によって分離される。偶数ワード線構造２００は切り抜き（cutout）２２０，２２１，２２２，および２２３によって奇数ワード線構造２０１から分離される。同様に、奇数ワード線構造２０１は切り抜き２２４〜２２８によって偶数ワード線構造２００から分離される。その結果、各行において偶数ワード線（例えば切り抜き２２６において終了しているワード線２４４）と奇数ワード線（例えば切り抜き２２２において終了しているワード線２４５）とが各アクティブピラーの両側で隣接して存在するように、ワード線がアクティブピラーの行の間に延びる。
各行の端のアクティブピラー（例えばアクティブピラー２０２−１およびアクティブピラー２０３−５）はメモリ動作において利用されないことがあるが、それにもかかわらず、偶数と奇数のワード線を分離するためのプロセスの一部として形成される。
偶数ワード線構造２００はランディングパッド領域（landing pad area）２５０を含む。同様に、奇数ワード線構造２０１はランディングパッド領域２５１を含む。階段状コンタクト構造（stairstep contact structure）２４０，２４１は個々の層へのアクセスに使用される。偶数ワード線構造２００上の階段状コンタクト構造２４０を参照すると、８つの層間コンタクト２３０〜２３７が形成され、それらは、この例における８つのワード線層のそれぞれのランディングパッド領域と接触する。層間コンタクト２３０は最上層の偶数ワード線構造２００のパッド領域２５０の上に接地する。層間コンタクト２３１は上から２番目の偶数ワード線構造のパッド領域の上に接地するなどし、層間コンタクト２３７は上から８番目の層における偶数ワード線構造のパッド領域の上に接地する。図示されるように、これらの層間コンタクトはビア（via）内に配置可能であり、そこでは、ワード線コンタクト２３４〜２３７を囲い込む大きい破線の矩形が４つの層を通って開口している。ワード線コンタクト２３６および２３７、ならびにコンタクト２３２および２３３を囲い込んでいる中サイズの破線の矩形はそれぞれ２つの層を通って開口している。ワード線コンタクト２３１，２３３，２３５，および２３７を囲い込んでいる小さい破線の矩形はそれぞれ１つの層を通って開口している。当然のことながら、ワード線層の間での層間接触のために他の配置を利用してもよい。
図１４は、メモリアレイのブロックにおける最上位のワード線層のストリング選択線層のレイアウト図である。この構造は、図１３に示されるパターンを有する最上位のワード線層を通る切り込み（cut）を、切欠き２２０〜２２３および２２４〜２２８を通る線に沿って作ることによって形成される。このパターンは、アクティブピラーの各行の間に独立したストリング選択線２７０，２７１，２７２，２７３，２７４，・・・，２７８の形成をもたらす。層間コンタクトは、構造の偶数側では部位２９０〜２９８に、奇数側では部位２９１〜２９７に配置できる。以下に説明するように、これらの層間コンタクトは上に重なるストリング選択線構造への接続の形成を可能にする。
図１４に示されるストリング選択線層の形成は、アレイにおけるアクティブ列（active columns）のそれぞれのための、アクティブピラーの上側柱筒と、隣接する独立ストリング選択線との組み合わせによって形成される独立二重ゲートストリング選択線スイッチ（independent double gate string select line switches）の形成をもたらす。
図１５は、上に重なるパターン化された導体層（金属層等）のレイアウトを図示しており、これらは、３次元メモリのブロックと結合されるグローバルビット線、ストリング選択線、およびワード線として作用する。アクティブアレイ（active array）は破線２９０と２９１の間に配置され、それぞれの端に使用されないアクティブピラーがある。図１４に示されるような構造をブロックの最上位にもたらす独立二重ゲートストリング選択切り抜き（independent double gate string select cut）が直線２９４および２９６上に作られている。図１３の階段状導体領域（stairstep conductor regions）２４０および２４１上の層間導体は、偶数側ではパターン化されたワード線３０１−Ｅ〜３０８−Ｅに、奇数側ではパターン化されたワード線３０１−Ｏ〜３０８−Ｏに結合される。同様に、上に重なる導体線（金属線等）はグローバルビット線として構成され、アクティブピラーのハニカムパターンに起因する狭いピッチで配される。したがって、導体線３２５が、１つのアレイの列に沿って配置され、導体線３３０が、隣接するがオフセットされたアレイの列に配置される。導体線３３１，３２６，３２７，３２８，および３２９は、メモリで使用されるアクティブピラーのそれぞれの列に沿って配置される。
図１１Ｃで示されるソース線導体構造を使用するアーキテクチャでは、アクティブピラーのうちのいくつかを、ソース線導体構造によって単一行の他のソース線と結合される電気的ローカルソース線として専用することができる。電気的ローカルソース線として専用されるアクティブピラーは低閾値状態または消去状態に維持される。本実施形態では、ソース線導体構造によってＵ字形経路が提供され、アクティブピラーの列のうちの少なくとも１つがローカルソース線として使用される。この例では、アクティブピラーの行のそれぞれが少なくとも１つのローカルソース線を含むように、導体線３３０および導体線３３１がローカルソース線として使用される。この形態で実装されるローカルソース線の数は、構造のコンダクタンスおよび他のファクターに依存する。１つの例では、１つの行において４つのアクティブピラーごとに少なくとも１つのローカルソース線が存在する場合がある。
選択されたページ（ページバッファに結合可能なグローバルビット線で並列に読み出し可能なビット）は、２つの独立二重ゲートストリング選択線スイッチと、それらの対応する偶数および奇数のストリング選択線（ＳＳＬ（ｉ）およびＳＳＬ（ｉ＋１））とによって制御される。ストリング選択線は、上に重なるパターン化された導体線と、偶数側ではコンタクト３１０〜３１４において、奇数側ではコンタクト３１６〜３１９において結合される。２つの選択されたＳＳＬスイッチの互いに対向するサイドと直に隣接する非選択の独立二重ゲートストリング選択線スイッチは、隣接行のアクティブ列（active column）における垂直チャネル構造を空乏化（deplete）させることによって非選択のストリングをオフにするのに十分な、比較的高い強度の負電圧を隣接するストリング選択線に印加することによってオフにすることができる。他のＳＳＬ線（離れた（遠い）側の線）は、約−０．５Ｖ等のオフ電圧に設定することができる。
図１５に示される導体構造およびブロックアーキテクチャを使用し、選択されたワード線層上のセルの行の偶数サイド３５０，３５１，３５２を読み出すための読み出しバイアス設定（read bias arrangement）を理解することができる。アドレシングスキームによれば、ワード線層および偶数または奇数のワード線構造は、ワード線導体３０１−Ｅ〜３０８−Ｅ、または３０１−Ｏ〜３０８−Ｏのうちの１つを使用して選択される。ページは、選択されたブロックに結合され、かつ、アクティブピラーの選択されたサイドに接触しているグローバルビット線の組と、選択された行のアクティブピラーの両サイドのストリング選択線によって選択される特定の行との組み合わせによって選択される。
表１に、代表的な読み出しバイアス設定を示す。
Figure 2015228484
なお、各ページにつき、グローバルビット線の半分だけが利用される。グローバルビット線の他方の半分におけるデータを検知するためには、このバイアス設定を使用して同じワード線上の２つの隣接ページを順次アクセスしなければならない。偶数／奇数のワード線がそれぞれ、２つのアクティブピラーの１つのサイドと接触することから、説明した読み出し方法は、選択されたワード線の１つのサイドに蓄積された電荷のみを読み出す。この方法では、選択されたアクティブ列におけるセルの各サイドに別々にアクセスすることが可能であり、各ピラーの各柱筒のセル１つ当たり、２つの電荷蓄積サイトが配置される。いくつかの実施形態では、２つの電荷蓄積サイトのそれぞれがセル当たり１ビットを記憶できる。他の実施形態では、セル毎の２つの電荷蓄積サイトのそれぞれが、サイド当たり２ビットというように、１ビットより多く記憶できる。この形態では、各ピラーの各柱筒のセルが４ビット以上のデータを記憶する。これは、非常に高密度のメモリアレイをもたらすことができる。
例えば、ＳＳＬ（ｉ）およびＳＳＬ（ｉ＋１）によって選択されたページと、ＳＳＬ（ｉ）およびＳＳＬ（ｉ−１）によって選択されたページのような、２つのページを一緒に開くことにより、アクティブピラーの第１の行における１つのサイド（この説明では左側）のセルの偶数ワード線側３５０〜３５２と、隣接行におけるアクティブピラーの１つのサイド（この説明では右側）のセルの偶数ワード線サイド３５３，３５４とを読み出すべく、表２に示されているようなバースト読み出しバイアス（burst read bias）を使用して、すべてのグローバルビット線３２５，３２６，３２７，３２８，３２９を並列に使用することができる。
Figure 2015228484
表３は、代表的なプログラムバイアス設定（program bias arrangement）を示している。このアーキテクチャでのアレイは、一度に各アクティブピラーの一方のサイドだけにプログラムするようバイアスをかけることできる。これは、所望の実装および利用されるプログラミングアルゴリズムに応じて、サイド当たり１ビットまたはサイド当たりマルチビットのいずれかで、各層の各アクティブピラーの両サイドをデータの記憶に使用することを可能にする。１つの例では、プログラミングアルゴリズムを、パルス高の増大と所望の閾値レベルが満たされるまで実行されるプログラム検証ステップとを伴う増加型ステップパルスプログラミングシーケンスＩＳＰＰとすることが可能である。
同時係属の共有の特許文献１に記載されるように、他のシステムでは、単一パスでマルチレベルのプログラム動作を適用することが可能である。当該出願は、参照することにより全体が記載されているかのように本明細書に引用される。マルチビット・パー・セル・メモリを動作させるためにコントローラによって実行されるプロセスの１つの例は、複数のマルチレベルメモリセルにプログラムするためのデータセットの記憶を含み、当該データセットは、複数のメモリセルのそれぞれについて、複数のプログラム状態のいずれかまたは禁止状態を示し、複数のプログラム状態は、マルチレベルメモリセルについての、対応する複数のターゲットプログラムレベル（target progmram level）に対応する。データセットに関しては、この方法は、複数のマルチレベルメモリセルのための複数のプログラムサイクルの実行を含み、複数のプログラムサイクルのうちの１つのプログラムサイクルは、複数のプログラム状態にあるマルチレベルメモリセルにプログラムバイアスを印加することと、プログラムバイアスの印加後に、複数のマルチレベルメモリセルのうちの、示されたターゲットプログラムレベルにおける検証を通過したマルチレベルメモリセルに対して、データセットのプログラム状態を禁止状態に変更するために、複数のプログラムレベルのうちの２以上のためのプログラム検証ステップを適用することとを含む。データセットへは、１パス内の各サイクルで、選択されたセルについて禁止状態かプログラム状態かを判断するマルチレベル動作を適用することができる。
Figure 2015228484
表４は、代表的な消去バイアス設定（erace bias arrangement）を示している。ブロック消去バイアスは、図１５に図示されるような、複数のセルブロックを含む周期的なアレイに印加することができる。
Figure 2015228484
図１６は、図１５に図示される構造を有する複数のブロックのレイアウトの実施形態を示している。図１５に適用されている参照番号が図１６においても使用されている。
図１６では、第１のブロック４０１および第２のブロック４０２が図示されており、それらはアレイの列方向、またはビット線方向に沿ってレイアウトされている。したがって、ブロック４０１の上に重なるグローバルビット線は、当該グローバルビット線に沿って続くブロック４０２等と共有される。グローバルビット線の単一セットに沿って共有されるブロックの数は、アレイの特性に基づいて決定することができる。
ブロックは、ワード線層の間に絶縁領域４０３を形成することによって分離される。また、偶数および奇数のワード線構造での導電率を向上させるために、シリサイド等の導電性材料を用いて、ワード線構造のサイド４０４，４０５，４０６，４０７をコーティングできる。シリサイドは、サリサイド（SAlicide）として知られる自己整合プロセスを使用して形成することができる。
このレイアウトでは、グローバルビット線は、ブロックによって共有されるページバッファまでグローバルビット線に沿って延びるパターン化された導体の第１の金属層を使用して実装することができる。ワード線も、偶数ワード線層を偶数ワード線デコーダに接続し、かつ、奇数ワード線層を奇数ワード線デコーダに接続するパターン化された導体の第１の金属層を使用して実装することができる。
ストリング選択線ＳＳＬは、第１の金属層の上に重なる第２の金属層を使用して実装することができ、ＳＳＬ線はストリング選択デコーダへ接続される。
他の実施形態では、上に重なるパターン化された導体層の他の組み合わせをメモリセルのブロックの相互接続のために使用することができる。
図１７は、ストリング選択線が独立二重ゲート線ではなく二重ゲート線として実装される代替的な構造を図示している。この例では、ワード線材料のストリング選択線層がゆとりのあるピッチを有し、アクティブピラーの行のペアの間のＳＳＬ層内に絶縁切断４８０，４８１のためのスペースがある。ストリング選択線は、各行の一方の端のコンタクト領域４８２まで延び、層間コンタクト４８３は、上に重なるパターン化された導体線への接続を提供する。二重ゲートストリング選択線構造は、メモリデバイスのいくつかの動作モードのためのデコーディングプロセスを簡略化することができる。
図１８は、「ねじれた」配置または「ハニカム」配置とは別のものとして、アクティブピラーが「方形」配置でレイアウトされるアレイレイアウトについてのさらに別の代替案を図示している。したがって、行に沿った第１の列におけるアクティブピラー（例えば４９０）は、アレイの列方向に、列に沿った各行におけるアクティブピラー（例えば４９１，４９２，４９３）と整列される。ハニカムレイアウト内に図示されるように、上に重なる金属ビット線４９５，４９６，４９７は、隔行ではなく、各行のアクティブピラーに接する。この方形レイアウトはそれほど複雑でないが、これはビット線の大きいピッチおよび低い密度の代償としてもたらされるものである。
図１９は、代替的なソース線導体構造を、図１１Ｂに関して前述したものとの比較で図示している。図１１Ｂの参照番号を適切なところで再度使用する。この例では、ドープされたポリシリコンまたは他の導電層５０１（基板から絶縁されている）が、共通ソース線ＣＳＬとしてアクティブピラーのアレイの最下部に配置される。層間コンタクト（模式的に示した５０２）が、ドープされた導体領域５０１を共通ソース線ＣＳＬのためのソース側基準電圧回路またはバイアス電圧回路へ接続するために、アレイ上（例えば各ブロックの間又はブロックの周囲のパターン内など）に配置される。
図２０は、ワード線層の数を増加させることによってメモリセルのブロックの密度を増加させるための技術を図示している。エッチングプロセスが約８９．５°未満のわずかなテーパー角度を有することから、多数のワード線層を有する構造については、最下層の孔の寸法が最上層より大幅に小さくなる場合があり、大きなスタックのためのアレイのピッチが制限される。また、構造の機械的な曲りもエッチングの深さに対する他の制限要因となり得る。したがって、図２０に表示される実施形態では、少なくともアクティブピラーのためであって、かつ、必要があれば絶縁ピラーのためでもある孔のエッチングプロセスを、１より多い数のエッチングステップに分割できる。このプロセスは、絶縁層によって分離されるワード線層の第１のスタックの形成（図中の２つより多く存在する場合がある）と、絶縁材料およびアクティブピラーのための孔を含むワード線層のパターンのエッチングとを含む。次にスタックが平坦化され、その構造の上にワード線層の第２のスタックが形成される。その後、第１のスタックに適用されたパターンに合わせて、第２のスタックにワード線層のパターンがエッチングされる。結果として、アクティブピラー６００，６０１のための孔は、テーパー付きの壁６０２を有する下側部分と、下側部分と上側部分との間の遷移領域（transition region）６０３と、およびテーパー付きの壁６０４を有する上側部分とを有する。アクティブピラー６００，６０１のための孔の形成後、誘電体電荷トラッピング層が堆積され、それに続いて垂直チャネル構造のための材料の堆積がなされる。誘電体電荷トラッピング層６０６および垂直チャネル構造６０７が電気的に接続されることを保証するために、誘電体電荷トラッピング層６０６および垂直チャネル構造６０７は上側スタックのパターン形成後に堆積される必要がある。
図２１は、３Ｄの独立二重ゲートの垂直チャネルＮＡＮＤアレイを含む集積回路９０１のチップのブロックの簡略図である。集積回路９０１は、本明細書で説明した１または複数のメモリブロックを含むメモリアレイ９６０を、セル当たりマルチビットを有する独立二重ゲートの垂直チャネルセルとともに集積回路基板上に含む。
ＳＳＬデコーダ９４０は、メモリアレイ９６０に配置される複数のＳＳＬ線９４５に結合される。偶数／奇数レベルデコーダ９５０は複数の偶数／奇数ワード線９５５に結合される。メモリアレイ９６０からのデータの読み出しおよびメモリアレイ９６０へのデータの書き込みのために、グローバルビット線列デコーダ９７０は、メモリアレイ９６０における列に沿って配置された複数のグローバルビット線９６５に結合される。アドレスは、バス９３０上において、制御ロジック９１０からデコーダ９７０、デコーダ９４０、およびデコーダ９５０へ供給される。センスアンプおよびプログラムバッファ回路９８０は、列デコーダ９７０に、この例では第１のデータ線９７５を介して結合される。回路９８０におけるプログラムバッファは、選択されたビット線のプログラム状態または禁止状態を示すために、マルチレベルプログラミングのためのプログラムコード、またはプログラムコードの関数である値を記憶することができる。列デコーダ９７０は、プログラムバッファのデータ値に応じてメモリのビット線にプログラム電圧および禁止電圧を選択的に印加するための回路を含むことができる。
センスアンプ／プログラムバッファ回路からの検知データは、第２のデータ線９８５を介してマルチレベルデータバッファ９９０に供給され、マルチレベルデータバッファ９９０はデータパス９９３を介して入力／出力回路９９１に結合されている。また、この例では、アレイの独立二重ゲートセルの独立した各サイドについてのマルチレベルプログラム動作のサポートに使用するために、入力データがマルチレベルデータバッファ９９０に印加される。
入力／出力回路９９１は集積回路９０１の外部の目的先にデータを送る。入力／出力データおよび制御信号は、データバス９０５を介して、入力／出力回路９９１、制御ロジック９１０、および集積回路９０１上の入力／出力ポート、または、集積回路９０１の内部または外部の他のデータ源の間を移動する。「他のデータ源」は、汎用プロセッサや専用回路、或いはメモリアレイ９６０にサポートされるシステムオンチップ（ＳｏＣ）機能を提供するモジュールの組み合わせなどである。
図２１に示される例では、制御ロジック（control logic）９１０がバイアス設定状態マシン（bias arrangement state machine）を使用して、ブロック９２０における１または複数の電圧供給（例えば読み出しバイアス電圧、消去バイアス電圧、検証バイアス電圧、プログラムバイアス電圧等）を通じて生成または提供される供給電圧の印加を制御する。制御ロジック９１０は、マルチレベルバッファ９９０およびメモリアレイ９６０に結合される。制御ロジック９１０は、マルチレベルプログラム動作を制御するロジックを含む。本明細書に記載の独立二重ゲート垂直ＮＡＮＤ構造をサポートする実施形態では、ロジックが次に示す方法を実行するように構成される。
アレイにおけるメモリセルの層を、ワード線層デコーダの使用等によって選択すること、
選択された層における垂直チャネル構造のサイドを、偶数サイドまたは奇数サイドのワード線構造を選択すること等によって選択すること、
アレイにおける選択された行における垂直チャネル構造を、垂直チャネル構造の行のＳＳＬスイッチを使用すること等によって選択すること、および
アレイにおける１または複数の選択された列における垂直チャネル構造の選択されたサイドの選択された層の電荷トラッピングサイトに電荷を蓄積して、垂直チャネル構造の選択された行に結合されているグローバルビット線のページバッファ等のビット線回路を使用してデータを表わすこと。
いくつかの実施形態では、ロジックが、層を選択したり、アレイの選択された層における奇数および偶数の互いに組み合わせられたワード線構造のうちの１つを選択すること（例えば偶数および奇数のワード線層デコーダを制御すること等）によってサイドを選択したりするように構成される。
いくつかの実施形態では、ロジックが、１ビットよりも大きいデータを表すべく、選択されたサイドの選択された層における電荷トラッピングサイトに複数レベルの電荷を蓄積するように構成される。この形態では、アレイの垂直チャネル構造の選択された柱筒における選択されたセルが２ビットよりも大きいビットを記憶する（セルの各サイドに１ビットよりも大きいビットが含まれる）。
制御ロジック９１０は、本技術分野で周知の専用ロジック回路（special-purpose logic circuitry）を使用して実装することができる。代替的な実施形態では、制御ロジックは、同一の集積回路上に実装可能であり、かつ、デバイスの動作を制御するコンピュータプログラムを実行する汎用プロセッサを含む。さらに他の実施形態では、制御ロジックの実装のために、専用ロジック回路および汎用プロセッサの組み合わせを利用することができる。
メモリアレイ９６０は、蓄積される電荷の量に対応する複数のプログラムレベルの確立により、セル毎にマルチビットを記憶するように構成された電荷トラッピングメモリセルを含むことができ、メモリセル閾値電圧ＶＴが設定される。
図２２は、メモリデバイスを製造するための方法を図示したフローチャートである。この方法は、図１５の構造に類似する構造を有する３Ｄメモリブロックを形成するために基板上の領域を識別することを含む。フローチャートは、３次元垂直チャネルＮＡＮＤアレイを形成するための基板を用意することから開始される（１００９）。このプロセスは、半導体基板の上の絶縁層、または他の絶縁構造をメモリアレイの領域に形成することを含んでもよい。そして、用意された基板上にソース線導体構造が形成される（１０１０）。このプロセスは、図６および７に関連して上記で説明したステップ、すなわちメモリアレイ領域における行にグラウンド選択線および犠牲フォームのパターンが形成されるステップを含んでもよい。
その後、ワード線導体材料の複数の層がソース線導体構造の上に形成される（１０１１）。ワード線導体材料の層は絶縁材料の層によって分離され、ワード線導体構造およびストリング選択線導体構造の形成のために使用される。第１のパターンの孔のエッチングがワード線導体材料の層のスタックを貫通するようにして行なわれ、その後、それらの孔が絶縁材料で満たされ、図８Ａ〜８Ｂに示されるようなアレイで使用される絶縁ピラーが形成される（１０１２）。図９Ａ〜９Ｂに図示される形態で、第２のパターンの孔のエッチングがワード線導体材料の層のスタックを貫通するようにして行われる（１０１３）。
その後、第２のパターンの孔の下側の犠牲フォームが図１０に図示されるように取り除かれ、ソース線ボイドが形成される（１０１４）。続くプロセスは、図１１Ａ〜１１Ｃに図示されるように、第２のパターンの孔およびソース線ボイドに、誘電体電荷トラッピング構造および垂直チャネル構造を含むメモリ構造および材料を充填することを含む（１０１５）。また、プロセスは、ワード線導体材料の複数の層におけるワード線層パターンのエッチングと、図１３および１４に図示されるパターン等のようなストリング選択線パターンに従うワード線導体材料の最上層のエッチングとをそれぞれ含む（１０１６）。メモリアレイの各ブロックに隣接する層間コネクタを使用して、グラウンド選択線構造に対する接続を行うことができる。
上に重なるパターン化された導体であって、グローバルビット線、共通ソース線、ワード線、およびストリング選択線を含む導体が、図１２に示されるような１または複数のパターン化された導体層を使用して、基板上のメモリ領域に形成される（１０１７）。また、ビット線回路、ワード線回路、ページバッファ、センスアンプ等を含む周辺回路が基板上（通常はメモリ領域の外側）に設けられる（１０１８）。バック・エンド・オブ・ライン（ＢＥＯＬ）動作が完了してパッケージングされた集積回路が形成される。
上記に詳細に記載した好ましい実施形態および実施例を参照して本発明を開示したが、これらの例は限定的な意味ではなく例示的な意味を意図していると理解されるべきである。当業者は変形および組み合わせを容易に思いつくであろうが、それらの変形および組み合わせは、本発明の趣旨および下記の特許請求の範囲内であることが意図されている。

Claims (17)

  1. 導電ストリップの第１および第２の多層スタックと、
    前記第１および第２のスタックの間の複数のアクティブピラーであって、各アクティブピラーが垂直チャネル構造、電荷蓄積層、および絶縁層を含み、アクティブピラーの柱筒における絶縁層が、前記第１のスタックの層における第１の導電ストリップの第１の弧状端縁と、前記第２のスタックの同じ層における第２の導電ストリップの第２の弧状端縁とに接触している、複数のアクティブピラーと、
    前記第１および第２のスタックの間の前記複数のアクティブピラーの間に交互配置される複数のスタック間絶縁柱と、
    を含むメモリデバイス。
  2. 少なくとも１つの前記柱筒における前記アクティブピラーの断面は、前記第１および第２の導電ストリップと略平行な長軸を有する略楕円形であり、前記断面の前記長軸は短軸よりもかなり長い、
    請求項１に記載のメモリデバイス。
  3. 前記柱筒における前記アクティブピラーの断面は、前記第１の弧状端縁および前記第２の弧状端縁の平均曲率半径が同じ層の前記絶縁柱に隣接する前記柱筒の平均曲率半径よりも大きくなるように構成される、
    請求項１に記載のメモリデバイス。
  4. 前記複数のアクティブピラーのそれぞれのアクティブピラーをビット線回路へ接続する前記スタックの上の連結素子と、
    前記アクティブピラーの最上柱筒のストリング選択スイッチと、
    前記複数のアクティブピラーの下方のソース線導体構造と、
    前記ソース線導体構造に接続される前記第１および第２の多層スタックの間のアクティブピラーを含み、前記導電ストリップの前記第１および第２の多層スタックの上に直交して配置される少なくとも１つの基準線構造と、を含む、
    請求項１に記載のメモリデバイス。
  5. 前記スタック間絶縁柱と前記アクティブピラーとは組み合わさって前記導電ストリップの前記第１および第２の多層スタックを分離する、
    請求項１に記載のメモリデバイス。
  6. 前記導電ストリップの前記第１および第２の多層スタックにおける前記導電ストリップの独立バイアシングのために構成されるワード線駆動回路と、
    ランディングパッド素子の第１の多層スタックであって、当該第１の多層スタックにおけるランディングパッド素子が、前記導電ストリップの前記第１の多層スタックの対応する層における導電ストリップに接続される、ランディングパッド素子の第１の多層スタックと、
    ランディングパッド素子の第２の多層スタックであって、当該第２の多層スタックにおけるランディングパッド素子が、前記導電ストリップの前記第２の多層スタックの対応する層における導電ストリップに接続される、ランディングパッド素子の第２の多層スタックと、をさらに含み、
    前記ワード線駆動回路は、前記ランディングパッド素子の前記第１および第２の多層スタックにおけるランディングパッド素子を介して前記第１および第２の導電ストリップに接続される、
    請求項１に記載のメモリデバイス。
  7. 前記垂直チャネル構造は中央シームを有する、
    請求項１に記載のメモリデバイス。
  8. 複数のワード線層であって、当該複数のワード線層のうちのワード線層が、第１のランディングパッド素子および前記第１のランディングパッド素子から離れて延びる複数の偶数ワード線を含む第１のワード線構造と、第２のランディングパッド素子および前記第２のランディングパッド素子から離れて延びて前記複数の偶数ワード線と互いに組み合わされる複数の奇数ワード線を含む第２のワード線構造とを含む、複数のワード線層と、
    前記複数のワード線層を通って延びるアクティブピラーおよび絶縁ピラーの複数の行であって、前記複数の行のうちの行が、対応する偶数ワード線と奇数ワード線との間に配置され、前記複数の行のうちの行における前記アクティブピラーが、それぞれ、垂直チャネル構造、電荷蓄積層、および外側絶縁層を含み、当該行における前記絶縁ピラーが、前記アクティブピラーの間の前記偶数および奇数のワード線を分離する、アクティブピラーおよび絶縁ピラーの複数の行と、を含み、
    前記複数のワード線層における前記アクティブピラーの柱筒では、前記アクティブピラーの前記外側絶縁層が偶数ワード線の第１の弧状端縁および奇数ワード線の第２の弧状端縁と接触する、
    を含むメモリデバイス。
  9. 少なくとも１つの前記柱筒における前記アクティブピラーの断面は、第１および第２の導電ストリップと略平行な長軸を有する略楕円形であり、前記断面の前記長軸は短軸よりもかなり長い、
    請求項８に記載のメモリデバイス。
  10. 前記柱筒における前記アクティブピラーの断面は、前記第１の弧状端縁および前記第２の弧状端縁の平均曲率半径が同じ層の絶縁柱に隣接する前記柱筒の平均曲率半径よりも大きくなるように構成される、
    請求項８に記載のメモリデバイス。
  11. 前記複数の行における前記アクティブピラーの列のそれぞれをページバッファへ接続するスタックの上のグローバルビット線と、
    前記アクティブピラーの最上柱筒のストリング選択スイッチと、
    前記複数の層における第１および第２のワード線構造の独立バイアシングのために構成されるワード線駆動回路と、
    前記アクティブピラーの複数の行の下方のソース線導体構造と、を含み、
    各行における少なくとも１つの前記アクティブピラーが、当該行の下方の前記ソース線導体構造と前記複数のワード線層の上のソース線とに接続される、
    請求項８に記載のメモリデバイス。
  12. 絶縁材料によって分離される第１の導電性材料の複数の層を集積回路基板上に形成することと、
    前記第１の導電性材料の複数の層を通って延びるアクティブピラーおよび絶縁ピラーの複数の行を形成することであって、前記複数の行うちの行における前記アクティブピラーが、それぞれ、垂直チャネル構造、電荷蓄積層、および外側絶縁層を含み、所与の行における前記絶縁ピラーが、当該所与の行における前記アクティブピラーの間に配置されることと、
    第１のランディングパッド素子と、アクティブピラーおよび絶縁ピラーの行の間を前記第１のランディングパッド素子から離れて延びる複数の偶数ワード線とを含む第１のワード線構造と、第２のランディングパッド素子と、アクティブピラーおよび絶縁ピラーの行の間を前記第２のランディングパッド素子から離れて延び、前記複数の偶数ワード線と互いに組み合わされる複数の奇数ワード線とを含む第２のワード線構造とを、前記複数の層のうちの層において画定するために、前記複数の層のエッチングを行うことと、を含み、
    前記複数のワード線層における前記アクティブピラーの柱筒では、前記アクティブピラーの前記外側絶縁層が偶数ワード線の第１の弧状端縁および奇数ワード線の第２の弧状端縁と接触する、
    メモリデバイスを製造するための方法。
  13. 前記複数の行を形成することは、
    前記複数の層において第１のパターンの孔のエッチングを行うこと、および、前記第１のパターンの孔に絶縁材料を満たすことと、
    前記複数の層において、前記第１のパターンの孔に満たされる絶縁材料と接触する第２のパターンの孔のエッチングを行うこと、および、行を形成することと、
    多層誘電体電荷蓄積構造および垂直チャネル構造を前記第２のパターンの孔における孔の内側に堆積させることと、を含む、
    請求項１２に記載の方法。
  14. 前記第２のパターンの孔のうちの孔は、前記行と並ぶ長軸を有する楕円形であり、前記第１および第２の弧状端縁の平均曲率半径は、前記第１のパターンの孔に隣接する前記第２のパターンの孔の平均曲率半径よりも大きい、
    請求項１２に記載の方法。
  15. 前記複数の層において前記第１および第２のワード線構造の独立バイアシングのために構成されるワード線駆動回路を形成することと、
    ストリング選択線を画定するために前記複数の層の最上層をエッチングすることによって、前記最上層の前記アクティブピラーの柱筒にストリング選択スイッチが形成されることと、
    前記複数の層の下方にソース線導体構造を形成することと、をさらに含む、
    請求項１２に記載の方法。
  16. 垂直チャネル構造の複数の行および列をメモリセルとともに複数の層において有するアレイを含む垂直チャネル３Ｄ ＮＡＮＤフラッシュメモリを動作させるための方法であって、
    前記アレイにおけるメモリセルの層を選択することと、
    選択された前記層における前記垂直チャネル構造のサイドを選択することと、
    前記アレイの選択された行における垂直チャネル構造を選択することと、
    データを表すために、前記アレイの選択された１または複数の列における垂直チャネル構造の選択された前記サイドの前記選択された層の電荷トラッピングサイトに電荷を蓄積することと、
    を含む方法。
  17. 前記層を選択することと前記サイドを選択することとは、前記アレイの前記選択された層における、偶数および奇数の互いに組み合わせられたワード線構造のうちの１つを選択することを含み、
    前記電荷を蓄積することは、１ビットよりも大きいデータを表わすために、前記選択されたサイドの前記選択された層における前記電荷トラッピングサイトに、複数レベルの電荷を、前記アレイにおける垂直チャネル構造の選択された柱筒の選択されたセルが２ビットよりも大きいビットを記憶するように蓄積することを含む、
    請求項１６に記載の方法。
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