TWI749455B - 記憶體裝置 - Google Patents
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Abstract
本發明之實施形態提供一種抑制晶片尺寸增加之記憶體裝置。
實施形態之記憶體裝置具備：複數個第1導電體，其等沿著第1方向積層；第2導電體、第3導電體、及第4導電體，其等於較上述複數個第1導電體更靠上方積層於同一層；複數個第5導電體，其等沿著上述第1方向積層；第6導電體，其積層於較上述複數個第5導電體更靠上方；第1半導體，其於上述第2導電體與上述第6導電體之間沿著上述第1方向延伸；第2半導體，其於上述第3導電體與上述第6導電體之間沿著上述第1方向延伸；及第3半導體，其於上述第4導電體與上述第6導電體之間沿著上述第1方向延伸。
Description
實施形態係關於一種記憶體裝置。
已知有能夠非揮發地記憶資料之記憶體裝置。於該記憶體裝置中，正研究用於高積體化、大容量化之三維記憶體構造。
本發明所欲解決之課題係提供一種抑制晶片尺寸增加之記憶體裝置。
實施形態之記憶體裝置具備：複數個第1導電體，其等沿著第1方向積層；第2導電體、第3導電體、及第4導電體，其等於較上述複數個第1導電體更靠上方積層於同一層；複數個第5導電體，其等沿著上述第1方向積層；第6導電體，其積層於較上述複數個第5導電體更靠上方；第1半導體，其於上述第2導電體與上述第6導電體之間沿著上述第1方向延伸；第2半導體，其於上述第3導電體與上述第6導電體之間沿著上述第1方向延伸；及第3半導體，其於上述第4導電體與上述第6導電體之間沿著上述第1方向延伸。
1:記憶體裝置
2:記憶體控制器
10:記憶胞陣列
11:指令暫存器
12:位址暫存器
13:定序器
14:驅動機模組
15:列解碼器模組
20:半導體基板
21:導電體
22a:導電體
22b:導電體
23a:導電體
23b:導電體
24a0:導電體
24a2:導電體
24a4:導電體
24a6:導電體
24b:導電體
24b1:導電體
24b3:導電體
24b5:導電體
24b7:導電體
25:導電體
26:導電體
27a0:導電體
27a2:導電體
27a4:導電體
27a6:導電體
27b:導電體
27b1:導電體
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27b7:導電體
27b13:導電體
27b35:導電體
27b57:導電體
28a0:導電體
28a2:導電體
28a4:導電體
28a6:導電體
28b:導電體
30:核心構件
31:半導體
32:隧道絕緣膜
33a:電荷蓄積膜
33b:電荷蓄積膜
34a:塊狀絕緣膜
34b:塊狀絕緣膜
35:半導體
36:絕緣體
41:絕緣體
42:絕緣體
43:犧牲材
44:犧牲材
45:犧牲材
46:犧牲材
47:犧牲材
48:絕緣體
49:絕緣體
100:單元區域
200a:耦接區域
200b:耦接區域
ADD:位址資訊
AP:記憶體柱
BL:位元線
BL0:位元線
BL2:位元線
BL(m-1):位元線
BLK:區塊
CC0:接點
CC1:接點
CC2:接點
CC3:接點
CC4:接點
CC5:接點
CC6:接點
CC7:接點
CC13:接點
CC35:接點
CC57:接點
CCb:接點
CCWa7:
CCWad1:接點
CCWb7:
CCWbd1:接點
CELSRC:源極線
CMD:指令
CP:接點
CU:胞單元
DAT:寫入資料
MCa:記憶胞電晶體
MCa0:記憶胞電晶體
MCa1:記憶胞電晶體
MCa2:記憶胞電晶體
MCa3:記憶胞電晶體
MCa4:記憶胞電晶體
MCa5:記憶胞電晶體
MCa6:記憶胞電晶體
MCa7:記憶胞電晶體
MCad1:虛設單元電晶體
MCad2:虛設單元電晶體
MCb:記憶胞電晶體
MCb0:記憶胞電晶體
MCb1:記憶胞電晶體
MCb2:記憶胞電晶體
MCb3:記憶胞電晶體
MCb4:記憶胞電晶體
MCb5:記憶胞電晶體
MCb6:記憶胞電晶體
MCb7:記憶胞電晶體
MCbd1:虛設單元電晶體
MCbd2:虛設單元電晶體
MSa:記憶體串
MSb:記憶體串
SGD0:選擇閘極線
SGD2:選擇閘極線
SGD4:選擇閘極線
SGD6:選擇閘極線
SGDb:選擇閘極線
SGSa:選擇閘極線
SGSb:選擇閘極線
MSa:記憶體串
MSb:記憶體串
STa1:選擇電晶體
STa2:選擇電晶體
STb1:選擇電晶體
STb2:選擇電晶體
STP1:柱
STP2:柱
SU0:串單元
SU1:串單元
SU2:串單元
SU3:串單元
SU4:串單元
SU5:串單元
SU6:串單元
SU7:串單元
TST:溝槽構造體
Vcgr:電壓
VPASS:電壓
VPGM:電壓
VREAD:電壓
VSS:電壓
Vsgp:電壓
Vsgr:電壓
WLa:字元線
WLa0:字元線
WLa1:字元線
WLa2:字元線
WLa3:字元線
WLa4:字元線
WLa5:字元線
WLa6:字元線
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WLad1:虛設字元線
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WLb:字元線
WLb0:字元線
WLb1:字元線
WLb2:字元線
WLb3:字元線
WLb4:字元線
WLb5:字元線
WLb6:字元線
WLb7:字元線
WLbd1:虛設字元線
WLbd2:虛設字元線
X:方向
Y:方向
Z:方向
圖1係表示包含第1實施形態之記憶體裝置之記憶體系統之構成之方塊圖。
圖2係表示第1實施形態之記憶體裝置之記憶胞陣列之電路構成圖。
圖3係表示第1實施形態之記憶體裝置之記憶胞陣列內之2個記憶體串之電路構成圖。
圖4係自上方觀察第1實施形態之記憶體裝置之記憶胞陣列所得之平面佈局。
圖5係沿著圖4之V-V線之記憶體柱之縱方向之剖視圖。
圖6係沿著圖5之VI-VI線之記憶體柱之橫方向之剖視圖。
圖7係沿著圖4之VII-VII線之耦接區域之縱方向之剖視圖。
圖8係沿著圖4之VIII-VIII線之耦接區域之縱方向之剖視圖。
圖9係表示第1實施形態之記憶體裝置中之寫入動作之模式圖。
圖10係表示第1實施形態之記憶體裝置中之讀出動作之模式圖。
圖11係用以說明第1實施形態之記憶體裝置之製造步驟之自上方觀察記憶胞陣列所得之平面佈局。
圖12係沿著圖11之XII-XII線之單元區域之縱方向之剖視圖。
圖13係沿著圖11之XIII-XIII線之耦接區域之縱方向之剖視圖。
圖14係沿著圖11之XIV-XIV線之耦接區域之縱方向之剖視圖。
圖15係用以說明第1實施形態之記憶體裝置之製造步驟之自上方觀察記憶胞陣列所得之平面佈局。
圖16係沿著圖15之XVI-XVI線之單元區域之縱方向之剖視圖。
圖17係用以說明第1實施形態之記憶體裝置之製造步驟之自上方觀察記憶胞陣列所得之平面佈局。
圖18係沿著圖17之XVIII-XVIII線之單元區域之縱方向之剖視圖。
圖19係用以說明第1實施形態之記憶體裝置之製造步驟之自上方觀察記憶胞陣列所得之平面佈局。
圖20係沿著圖19之XX-XX線之耦接區域之縱方向之剖視圖。
圖21係沿著圖19之XXI-XXI線之耦接區域之縱方向之剖視圖。
圖22係自上方觀察第2實施形態之記憶體裝置之記憶胞陣列所得之平面佈局。
圖23係沿著圖22之XXIII-XXIII線之耦接區域之縱方向之剖視圖。
圖24係自上方觀察第3實施形態之記憶體裝置之記憶胞陣列所得之平面佈局。
圖25係沿著圖24之XXV-XXV線之耦接區域之縱方向之剖視圖。
以下，參照圖式對實施形態進行說明。
各實施形態例示了用以將發明之技術思想具體化之裝置或方法。圖式係模式性或概念性者，各圖式之尺寸及比率等未必與現實相同。本發明之技術思想並非由構成要素之形狀、構造、配置等確定。
再者，於以下說明中，對於具有大致相同之功能及構成之構成要素附加相同符號。構成參照符號之字符之後之數字係用於區別由包含相同字
符之參照符號參照且具有同樣構成之要素彼此。於無須相互區別由包含相同字符之參照符號表示之要素之情形時，該等要素分別由僅包含字符之參照符號參照。
於以下說明中，有時將與積層於基板上之構造體之積層面平行之剖面稱為“橫向剖面”，有時將與該積層面交叉之剖面稱為“縱向剖面”。
1.第1實施形態
對第1實施形態之記憶體裝置進行說明。
1.1構成
首先，對第1實施形態之記憶體裝置之構成進行說明。
1.1.1記憶體裝置
圖1係用以說明包含第1實施形態之記憶體裝置之記憶體系統之構成之方塊圖。記憶體裝置1係能夠非揮發地記憶資料之NAND(“反及”)型快閃記憶體，且由外部之記憶體控制器2控制。記憶體裝置1與記憶體控制器2之間之通信例如支援NAND介面標準。
如圖1所示，記憶體裝置1例如具備記憶胞陣列10、指令暫存器11、位址暫存器12、定序器13、驅動機模組14、列解碼器模組15、及感測放大器模組16。
記憶胞陣列10包含複數個區塊BLK0~BLKn(n為1以上之整數)。區塊BLK係能夠非揮發地記憶資料之複數個記憶胞之集合，且用作例如資料之抹除單位。又，於記憶胞陣列10設置複數條位元線及複數條字元線。各記憶胞係例如與1條位元線及1條字元線建立關聯。對於記憶胞陣列10之詳細構成，下文進行敍述。
指令暫存器11保存記憶體裝置1自記憶體控制器2接收之指令CMD。指令CMD例如包含使定序器13執行讀出動作、寫入動作、抹除動作等之命令。
位址暫存器12保存記憶體裝置1自記憶體控制器2接收之位址資訊ADD。位址資訊ADD例如包含區塊位址BA、頁面位址PA、及行位址CA。例如，區塊位址BA、頁面位址PA、及行位址CA分別用於區塊BLK、字元線、及位元線之選擇。
定序器13控制記憶體裝置1整體之動作。例如，定序器13基於保存於指令暫存器11中之指令CMD，控制驅動機模組14、列解碼器模組15、及感測放大器模組16等，執行讀出動作、寫入動作、抹除動作等。
驅動機模組14產生讀出動作、寫入動作、抹除動作等中使用之電壓。繼之，驅動機模組14例如基於位址暫存器12中保存之頁面位址PA，對與已選擇之字元線對應之信號線施加所產生之電壓。
列解碼器模組15基於位址暫存器12中保存之區塊位址BA，選擇對應之記憶胞陣列10內之1個區塊BLK。繼之，列解碼器模組15例如將施加至與已選擇之字元線對應之信號線之電壓傳送至已選擇之區塊BLK內之已選擇之字元線。
感測放大器模組16於寫入動作中，根據自記憶體控制器2接收之寫入資料DAT，對各位元線施加所需之電壓。又，感測放大器模組16於讀出動作中，基於位元線之電壓，對記憶胞中記憶之資料進行判定，且將判定結果作為讀出資料DAT傳送至記憶體控制器2。
以上說明之記憶體裝置1及記憶體控制器2亦可藉由其等之組合而構成1個記憶體系統。作為此種記憶體系統，例如可列舉如SD(secure digital，安全數位)TM卡之記憶卡或SSD(solid state drive，固態驅動機)等。
1.1.2記憶胞陣列之電路構成
繼而，使用圖2對第1實施形態之記憶胞陣列10之構成進行說明。圖2係區塊BLK之等效電路圖。
如圖2所示，區塊BLK例如包含8個串單元SU(SU0、SU1、SU2、SU3、…、SU7)。於圖2之例中，示出了該8個串單元SU0~SU7中之4個(SU0~SU3)。以下，將串單元SU0、SU2、SU4、及SU6總稱為串單元SUa，將串單元SU1、SU3、SU5、及SU7總稱為串單元SUb。
串單元SU分別包含複數個記憶體串MS。以下，於區分串單元SUa內之記憶體串MS與串單元SUb內之記憶體串MS之情形時，分別稱為記憶體串MSa及MSb。又，對於其他構成及配線等，亦視需要，對與串單元SUa對應者附加“a”作為下標，對與串單元SUb對應者附加“b”作為下標，相互進行區別。
記憶體串MS例如包含8個記憶胞電晶體MC(MC0~MC7)、2個虛設單元電晶體MCd1及MCd2、及選擇電晶體ST1及ST2。記憶胞電晶體MC具備控制閘極及電荷蓄積膜，且非揮發地保存資料。繼而，8個記憶胞電晶體MC及2個虛設單元電晶體MCd串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。更具體而言，虛設單元電晶體MCd1串聯連接於選擇電晶體ST1與記憶胞電晶體MC7之間，虛設單元電晶體MCd2串聯連接於選擇電晶體ST2與記憶胞電晶體MC0之間。
串單元SUa中包含之選擇電晶體STa1之閘極分別連接於選擇閘極線SGDa。另一方面，串單元SUb中包含之選擇電晶體STb1之閘極共通連接於選擇閘極線SGDb。5個選擇閘極線SGD0、SGD2、SGD4、SGD6、及SGDb由驅動機模組14獨立地控制。
又，同一區塊BLK內之串單元SUa中包含之選擇電晶體STa2之閘極例如共通連接於選擇閘極線SGSa。同一區塊BLK內之串單元SUb中包含之選擇電晶體STb2之閘極例如共通連接於選擇閘極線SGSb。選擇閘極線
SGSa及SGSb例如既可共通連接，亦可獨立地進行控制。
又，同一區塊BLK內之串單元SUa中包含之記憶胞電晶體MCa(MCa0~MCa7)及虛設單元電晶體MCad(MCad1及MCad2)之控制閘極分別共通連接於字元線WLa(WLa0~WLa7)及虛設字元線WLad(WLad1及WLad2)。另一方面，串單元SUb中包含之記憶胞電晶體MCb(MCb0~MCb7)及虛設單元電晶體MCbd(MCbd1及MCbd2)之控制閘極分別共通連接於字元線WLb(WLb0~WLb7)及虛設字元線WLbd(WLbd1及WLbd2)。字元線WLa及WLb、以及虛設字元線WLad及WLbd由驅動機模組14獨立地控制。
區塊BLK係例如資料之抹除單位。即，保存於同一區塊BLK內中包含之記憶胞電晶體MC之資料係一次性抹除。
進而，記憶胞陣列10內處於同一行之記憶體串MS之選擇電晶體ST1之汲極共通連接於位元線BL(BL0~BL(m-1)，其中m為自然數)。即，位元線BL共通連接於複數個串單元SUa各自中之1個記憶體串MSa、及複數個串單元SUb各自中之1個記憶體串MSb。進而，複數個選擇電晶體ST2之源極共通連接於源極線CELSRC。
亦即，串單元SU係連接於分別不同之位元線BL，且連接於同一選擇閘極線SGD之複數個記憶體串MS之集合體。串單元SU中共通連接於同一字元線WL之記憶胞電晶體MC之集合體亦稱為胞單元CU。又，區塊BLK
係共有同一字元線WLa0~WLa7之複數個串單元SUa與共有同一字元線WLb0~WLb7之複數個串單元SUb之集合體。進而，記憶胞陣列10係相互共有複數個位元線BL之複數個區塊BLK之集合體。
於記憶胞陣列10內，上述選擇閘極線SGS、虛設字元線WLd2、字元線WL0~WL7、虛設字元線WLd1、及選擇閘極線SGD依次積層於半導體基板上方，藉此，將選擇電晶體ST2、虛設單元電晶體MCd1、記憶胞電晶體MC0~MC7、虛設單元電晶體MCd2、及選擇電晶體ST1依序三維地進行積層。
再者，並聯連接於共通之位元線之1個記憶體串MSa與1個記憶體串MSb可構成1個組。對於該記憶體串MSa及MSb之組之電路構成，使用圖3所示之電路圖進一步進行說明。於圖3中，作為一例，示出了包括串單元SU0內之記憶體串MSa與串單元SU1內之記憶體串MSb之組。
如圖3所示，包括1個記憶體串MSa及1個記憶體串MSb之1個組可相互共有各個電流路徑。具體而言，選擇電晶體STa1與虛設單元電晶體MCad1之間之電流路徑係與選擇電晶體STb1與虛設單元電晶體MCbd1之間之電流路徑電性連接。虛設單元電晶體MCad1與記憶胞電晶體MCa7之間之電流路徑係與虛設單元電晶體MCbd1與記憶胞電晶體MCb7之間之電流路徑電性連接。彼此相鄰之記憶胞電晶體MCak與MCa(k+1)之間之電流路徑係與彼此相鄰之記憶胞電晶體MCbk與MCb(k+1)之間之電流路徑電性連接(0≦k≦7)。記憶胞電晶體MCa0與虛設單元電晶體MCad2之間之
電流路徑係與記憶胞電晶體MCb0與虛設單元電晶體MCbd2之間之電流路徑電性連接。虛設單元電晶體MCad2與選擇電晶體STa2之間之電流路徑係與虛設單元電晶體MCbd2與選擇電晶體STb2之間之電流路徑電性連接。
1.1.3記憶胞陣列之佈局
繼而，使用圖4對第1實施形態之記憶胞陣列之佈局進行說明。
圖4係對於第1實施形態之記憶體裝置中之記憶胞陣列中與1個區塊對應之部分之平面佈局之一例。於圖4中，為便於觀察圖，而適當地將層間絕緣膜及配線等構成要素省略。於包含圖4在內以後之圖中，將與半導體基板之表面平行且相互正交之2方向設為X方向及Y方向，將與包含該等X方向及Y方向之面(XY面)正交之方向設為Z方向(對應於第1方向)(積層方向)。
如圖4所示，記憶胞陣列10具備單元區域100、及耦接區域200(200a及200b)。耦接區域200a及200b以沿著X方向夾隔單元區域100之方式，配置於沿著X方向之單元區域100之兩端。即，耦接區域200a配置於單元區域100之沿X方向之一端，耦接區域200b配置於單元區域100之沿X方向之另一端。
遍及單元區域100及耦接區域200，沿著Z方向將設置選擇閘極線SGSa及SGSb之層、設置虛設字元線WLad2及WLbd2之層、設置字元線WLa0及WLb0之層、設置字元線WLa1及WLb1之層、…、設置字元線
WLa7及WLb7之層、設置虛設字元線WLad1及WLbd1之層、及設置選擇閘極線SGD0、SGD2、SGD4、SGD6、及SGDb之層進行積層。
例如，選擇閘極線SGSa及SGSb設置於同一層，虛設字元線WLad2及WLbd2設置於同一層。字元線WLai及WLbi(0≦i≦7)設置於同一層。虛設字元線WLad1及WLbd1設置於同一層，選擇閘極線SGD0、SGD2、SGD4、SGD6、及SGDb設置於同一層。
又，字元線WLa0及字元線WLb0設置於選擇閘極線SGSa及SGSb之上方，字元線WLaj及WLbj(1≦j≦7)設置於字元線WLa(j-1)及WLb(j-1)之上方。選擇閘極線SGD0、SGD2、SGD4、SGD6設置於字元線WLa7之上方，選擇閘極線SGDb設置於字元線WLb7之上方。於以下說明中，有時將選擇閘極線SGD及SGS、以及虛設字元線WLd及字元線WL總稱為「積層配線」。
首先，對單元區域100進行說明。
於單元區域100以貫通所有積層配線之方式設置複數個溝槽構造體TST、包含記憶胞之構成要素之複數個記憶體柱AP、積層配線置換用之複數個柱STP1、及積層配線分斷用之複數個柱STP2。例如，複數個記憶體柱AP設置於單元區域100之中央部，複數個柱STP1設置於較複數個記憶體柱AP更靠單元區域100之兩端部，複數個柱STP2設置於較複數個柱STP1更靠端部側。
複數個溝槽構造體TST係沿著X方向延伸，且分別沿著Y方向排列。複數個溝槽構造體TST各自藉由沿X方向以特定間隔排列之複數個記憶體柱AP而分離。複數個記憶體柱AP係錯位狀排列於複數個溝槽構造體TST上。即，以將沿Y方向相鄰之2個溝槽構造體TST中之其中一個分斷之方式設置之複數個記憶體柱AP相對於以將另一個分斷之方式設置之複數個記憶體柱AP排列於沿X方向錯開一半間距之位置。
於沿Y方向排列之複數個溝槽構造體TST中之每隔1個之溝槽構造體TST之兩端部之各者，以將該溝槽構造體TST分斷之方式設置柱STP1。藉此，例如沿Y方向排列之複數個溝槽構造體TST中之每隔一個之溝槽構造體TST藉由2個柱STP1而分離為設置複數個記憶體柱AP之中央部分、及未設置記憶體柱AP之兩端部分之3個部分。再者，於圖4之例中，示出了於與由柱STP1分離之溝槽構造體TST相鄰之2個溝槽構造體TST未設置柱STP1之情形，但亦可亦於該2個溝槽構造體TST之兩端部設置柱STP1。
積層配線中之藉由沿Y方向排列之複數個溝槽構造體TST中之任意之1個及與該1個溝槽構造體TST相鄰之2個溝槽構造體TST之其中一個夾著之部分於單元區域100之兩端部中之一端(例如耦接區域200a側)藉由1個柱STP2而分離。又，積層配線中之藉由該1個溝槽構造體TST及相鄰之2個溝槽構造體TST之另一個夾著之部分於單元區域100之兩端部中之另一端(例如耦接區域200b側)藉由1個柱STP2而分離。
藉由以上構成，積層配線於單元區域100分離為自耦接區域200a側延伸之梳齒形狀之部分(選擇閘極線SGSa、虛設字元線WLad2、字元線WLa0~WLa7、虛設字元線WLad1、及選擇閘極線SGDa)、及自耦接區域200b側延伸之梳齒形狀之部分(選擇閘極線SGSb、虛設字元線WLbd2、字元線WLb0~WLb7、虛設字元線WLbd1、及選擇閘極線SGDb)。而且，該梳齒形狀之積層配線於其齒部分之沿X方向對向之兩側面，與複數個記憶體柱AP相接。
繼而，對耦接區域200進行說明。
於耦接區域200，積層配線例如沿X方向形成為階梯狀。即，積層配線內之配線如形成於下方之層之配線般沿著X方向長狀延伸，積層配線內之任一配線均具有於上方未設置積層配線內之其他配線之階台區域。
於耦接區域200a，與選擇閘極線SGDa對應之配線例如藉由3個溝槽構造體TST分離為4個部分。該分離所得之4個部分分別對應於選擇閘極線SGD0、SGD2、SGD4、及SGD6。於該4個部分各自之階台區域上設置接點CC0、CC2、CC4、及CC6。
虛設字元線WLad1於對應之階台區域上設置接點CCWad1。
字元線WLa0~WLa7(一部分未圖示)分別於對應之階台區域上設置接點CPWa0~CPWa7(一部分未圖示)。
又，對於虛設字元線WLad2及選擇閘極線SGSa，亦分別於對應之階台區域(未圖示)上設置接點(未圖示)。
於耦接區域200b，與選擇閘極線SGDb對應之配線例如未藉由溝槽構造體TST分離。即，與選擇閘極線SGDb對應之配線由串單元SU1、SU3、SU5、及SU7共有。於與選擇閘極線SGDb對應之配線之階台區域上設置接點CCb。
虛設字元線WLbd1於對應之階台區域上設置接點CCWbd1。
字元線WLb0~WLb7(一部分未圖示)分別於對應之階台區域上設置接點CPWb0~CPWb7(一部分未圖示)。
又，對於虛設字元線WLbd2及選擇閘極線SGSb，亦分別於對應之階台區域(未圖示)上設置接點(未圖示)。
藉由如上構成，可自耦接區域200將所有積層配線牽引至記憶胞陣列10之上方。
再者，於圖4中，僅示出了記憶胞陣列10中之1個區塊BLK，而省略了其他區塊BLK，但具有與圖4同等之構成之複數個區塊BLK0~BLKn例如依序排列於Y方向。
1.1.4記憶體柱
以下，對第1實施形態之記憶體裝置之記憶體柱之一例進行說明。
1.1.4.1縱方向之剖面構造
首先，使用圖5，對第1實施形態之記憶體裝置之記憶體柱之縱方向之剖面構造進行說明。
圖5係沿著圖4之V-V線之剖視圖。再者，於圖5中，為便於觀察圖而將層間絕緣膜等構成要素適當省略。
首先，參照圖5，對記憶體柱AP之沿YZ平面之剖面之構成進行說明。於圖5中，圖示了包含與串單元SU0內之1個記憶體串MSa及串單元SU1內之1個記憶體串MSb之組對應之記憶體柱AP、及作為連接於該記憶體柱AP之各種配線發揮功能之複數個導電體之構成。
如圖5所示，於半導體基板20之上方設置作為源極線CELSRC發揮功能之導電體21。導電體21包含導電材料，且例如使用添加有雜質之n型半導體、或金屬材料。又，例如，導電體21亦可為半導體與金屬之積層構造。再者，亦可於半導體基板20與導電體21之間設置驅動機模組14、列解碼器模組15、及感測放大器模組16等電路。
於導電體21之上方，介隔未圖示之絕緣體沿著Z方向，積層設置於同
一層之作為選擇閘極線SGSa發揮功能之導電體22a及作為選擇閘極線SGSb發揮功能之導電體22b。於導電體22a之上方，介隔各層之間未圖示之絕緣體，沿著Z方向積層作為虛設字元線WLad2、字元線WLa0~WLa7、及虛設字元線WLad1發揮功能之10層導電體23a(對應於第1導電體)。同樣地，於導電體22b之上方，介隔各層之間未圖示之絕緣體，沿著Z方向積層作為虛設字元線WLbd2、字元線WLb0~WLb7、及虛設字元線WLbd1發揮功能之10層導電體23b(對應於第5導電體)。於導電體23a及23b之上方，分別介隔未圖示之絕緣體，沿著Z方向積層作為選擇閘極線SGD0發揮功能之導電體24a0(對應於第2導電體)、及作為選擇閘極線SGDb發揮功能之導電體24b(對應於請求項1之第6導電體)中之與串單元SU1對應之部分。
導電體22a~24a0、及22b~24b係包含導電材料，且例如使用添加有雜質之n型半導體或p型半導體、或者金屬材料。例如，作為導電體22a~24a0及22b~24b，使用鎢(W)被氮化鈦(TiN)覆蓋之構造。氮化鈦具有例如於利用CVD(chemical vapor deposition，化學氣相沈積)將鎢成膜時，作為用以防止鎢與氧化矽(SiO2)反應之障壁層、或用以提昇鎢之密接性之層之功能。又，導電體22a~24a0及22b~24b係上述導電材料亦可由氧化鋁(AlO)進而覆蓋。
於導電體24a0及24b之上方介隔絕緣體(未圖示)設置導電體26。導電體26係沿著Y方向延伸，且沿著X方向線狀地配置複數條，分別用作位元線BL。導電體26例如包含銅(Cu)。
記憶體柱AP係於導電體22a~24a0與導電體22b~24b之間沿著Z方向
延伸設置，且底面到達導電體21。導電體22a~24a0與導電體22b~24b藉由記憶體柱AP、由該記憶體柱AP分斷之溝槽構造體TST、及柱STP1及STP2而電性分離。
記憶體柱AP包含核心構件30、半導體31(對應於第1、第2或第3半導體)、隧道絕緣膜32(32a及32b)、複數個電荷蓄積膜33(複數個電荷蓄積膜33a(對應於第1、第3或第5電荷蓄積膜)及複數個電荷蓄積膜33b(對應於第2、第4或第6電荷蓄積膜))、塊狀絕緣膜34(34a及34b)、及半導體35。電荷蓄積膜33a設置於導電體22a~24a0之每一層。電荷蓄積膜33b設置於導電體22b~24b之每一層。
核心構件30係沿著Z方向延伸，且上端包含於較導電體24a0及24b更靠上方之層，下端包含於較導電體22a及22b更靠下方之層。核心構件30例如包含氧化矽。
半導體31覆蓋核心構件30之底面及側面。半導體31之上端於較核心構件30之上端更靠上方，例如到達與半導體35之上端同等之位置。半導體31之下端於較核心構件30之下端更靠下方，與導電體21接觸。半導體31例如包含多晶矽。
隧道絕緣膜32覆蓋半導體31之側面。隧道絕緣膜32係上端到達與半導體31之上端同等之位置，且例如包含氧化矽。
於設置有導電體22a~24a0之各層，電荷蓄積膜33a設置於隧道絕緣
膜32之沿XZ平面之側面上。塊狀絕緣膜34a係作為將複數個電荷蓄積膜33a覆蓋之連續膜設置。導電體22a~24a0各自於對應之層中，與塊狀絕緣膜34a相接。
於設置有導電體22b~24b之各層，電荷蓄積膜33b設置於隧道絕緣膜32b之沿XZ平面之側面上。塊狀絕緣膜34b係作為將複數個電荷蓄積膜33b覆蓋之連續膜設置。導電體22b~24b各自於對應之層中，與塊狀絕緣膜34b相接。
電荷蓄積膜33a及33b例如包含多晶矽。塊狀絕緣膜34a及34b例如包含氧化矽(SiO2)。再者，於電荷蓄積膜33a與塊狀絕緣膜34a之間、及電荷蓄積膜33b與塊狀絕緣膜34b之間亦可進而設置未圖示之塊狀絕緣膜。該進而設置之塊狀絕緣膜係介電常數大於塊狀絕緣膜34a及34b之高介電常數(High-k)材料，例如包含氧化矽鉿(HfSiO)或矽酸鋯(ZrSiO)。
半導體35例如包含多晶矽，且與核心構件30之上表面及半導體31中較核心構件30更靠上方之部分之側面相接。
於半導體35之上表面上設置作為柱狀之接點CP發揮功能之導電體25。對應之1個導電體26與導電體25各自之上表面上接觸而電性連接。藉此，半導體31可於導電體26與導電體21之間形成介隔核心構件30沿著Y軸排列之2個並列之電流路徑。
於以上說明之記憶體柱AP中，與導電體22a交叉之部分作為選擇電晶體STa2發揮功能，與導電體22b交叉之部分作為選擇電晶體STb2發揮功能。又，與導電體23a交叉之部分作為虛設單元電晶體MCad及記憶胞電晶體MCa發揮功能，與導電體23b交叉之部分作為虛設單元電晶體MCbd及記憶胞電晶體MCb發揮功能。又，與導電體24a0交叉之部分作為選擇電晶體STa1發揮功能，與導電體24b交叉之部分作為選擇電晶體STb1發揮功能。
亦即，半導體31係用作選擇電晶體STa1及STb1、虛設單元電晶體MCad及MCbd、記憶胞電晶體MCa及MCb、以及選擇電晶體STa2及STb2各自之通道。複數個電荷蓄積膜33a係用作記憶胞電晶體MCa及虛設單元電晶體MCad以及選擇電晶體STa1及STa2之浮閘。複數個電荷蓄積膜33b係用作記憶胞電晶體MCb及虛設單元電晶體MCbd以及選擇電晶體STb1及STb2之浮閘。藉此，記憶體柱AP作為2個記憶體串MSa及MSb之組發揮功能。
再者，以上說明之記憶體柱AP之構造僅為一例，記憶體柱AP亦可具有其他構造。例如，導電體23之個數係基於能夠設計為任意條數之字元線WL及虛設字元線WLd之條數。亦可對選擇閘極線SGS及SGD分別分配任意個數之導電體22及24。於對選擇閘極線SGS分配複數層導電體22之情形時，該複數層導電體22中考分別使用互不相同之導電體。半導體35與導電體26之間可經由2個以上之接點而電性連接，亦可經由其他配線而電性連接。
1.1.4.2橫方向之剖面構造
繼而，使用圖6，對第1實施形態之記憶體裝置之記憶體柱之橫方向之剖面構造進行說明。
圖6係沿著圖5之VI-VI線之剖視圖，且表示字元線WLa及WLb、及形成於字元線WLa及WLb之間之記憶體柱AP及溝槽構造體TST。
如圖6所示，半導體31係於XY平面覆蓋核心構件30。即，半導體31係與電荷蓄積膜33a之間夾著隧道絕緣膜32之部分及與電荷蓄積膜33b之間夾著隧道絕緣膜32之部分藉由沿X方向延伸之部分而連接。藉此，同一層中之記憶胞電晶體MCa及MCb各自之通道藉由作為連續膜形成之半導體31而電性連接。
因此，1個記憶體柱AP中包含之記憶體串MSa及MSb之組可形成圖3中說明之電路構成。
1.1.5耦接區域中之選擇閘極線SGD
繼而，參照圖7及圖8，對耦接區域中之選擇閘極線SGD之構成進行說明。
圖7係沿著圖4之VII-VII之記憶胞陣列10之耦接區域200a之剖視圖，圖8係沿著圖4之VIII-VIII之記憶胞陣列10之耦接區域200b之剖視圖。
即，圖7表示耦接區域200a中包含接點CC0、CC2、CC4、及CC6之剖面，圖8表示耦接區域200b中包含接點CCb之剖面。
首先，參照圖7，對耦接區域200a中之選擇閘極線SGDa之構成進行說明。
如圖7所示，導電體24a係藉由分別作為溝槽構造體TST發揮功能之3個絕緣體36而分離為導電體24a0、24a2(對應於第3導電體)、24a4(對應於第4導電體)、及24a6。導電體24a0、24a2、24a4、及24a6分別作為選擇閘極線SGD0、SGD2、SGD4、及SGD6發揮功能。
於導電體24a0、24a2、24a4、及24a6之上表面上分別設置作為接點CC0、CC2、CC4、及CC6發揮功能之導電體27a0、27a2、27a4、及27a6。於導電體27a0、27a2、27a4、及27a6之上表面上分別設置導電體28a0、28a2、28a4、及28a6。導電體28a0、28a2、28a4、及28a6分別電性連接於以獨立驅動選擇閘極線SGD0、SGD2、SGD4、及SGD6之方式構成於驅動機模組14內之4個SGD驅動機(未圖示)。
繼而，參照圖8，對耦接區域200b中之選擇閘極線SGDb之構成進行說明。
如圖8所示，於導電體24b之上表面上設置作為接點CCb發揮功能之導電體27b。再者，於圖8之例中，表示1個導電體27b以橫跨串單元SU3及
SU5之交界之方式設置之情形，但並不限於此，任意個數之導電體27b可設置於導電體24b上之任意位置。
於導電體27b之上表面上設置導電體28b。導電體28b電性連接於以驅動選擇閘極線SGDb之方式構成於驅動機模組14內之1個SGD驅動機(未圖示)。
藉由以上述方式構成，5個選擇閘極線SGD0、SGD2、SGD4、SGD6、及SGDb分別電性連接於對應之SGD驅動機。
1.2記憶體裝置之動作
繼而，對第1實施形態之記憶體裝置中之動作進行說明。
圖9及圖10係用以說明於寫入動作及讀出動作中施加至與串單元SU0內之記憶體串MSa及串單元SU1內之記憶體串MSb之組連接之積層配線之電壓之模式圖。於圖9(A)中表示選擇記憶體串MSa之記憶胞電晶體MCa4作為寫入動作對象之情形，於圖9(B)中表示選擇記憶體串MSb之記憶胞電晶體MCb4作為寫入動作對象之情形。於圖10(A)中，表示選擇記憶體串MSa之記憶胞電晶體MCa4作為讀出動作對象之情形，於圖10(B)中表示選擇記憶體串MSb之記憶胞電晶體MCb4作為讀出動作對象之情形。
首先，參照圖9，對寫入動作時施加之電壓進行說明。
於圖9(A)中，表示於對記憶體串MSa內之記憶胞電晶體MCa4寫入資料之情形時施加之電壓。如圖9(A)所示，列解碼器模組15對選擇字元線WLa4施加電壓VPGM，對其他非選擇字元線WLa0~WLa3、WLa5~WLa7、及WLb0~WLb7、以及虛設字元線WLad1、WLad2、WLbd1、及WLbd2施加電壓VPASS。電壓VPASS係與保存資料無關地使記憶胞電晶體MC接通之電壓。電壓VPGM係高於電壓PASS且可對電荷蓄積膜33a或33b注入電荷使閾值電壓上升之電壓。
又，列解碼器模組15對選擇閘極線SGD0施加電壓Vsgp，對選擇閘極線SGDb、SGSa及SGSb施加電壓VSS。電壓VSS係使選擇電晶體ST1及ST2、以及虛設單元電晶體MCd斷開之電壓。電壓Vsgp係例如寫入動作時施加至選擇電晶體ST1及ST2且使選擇電晶體ST1及ST2接通之電壓。
藉此，於記憶體串MSa內形成經由選擇電晶體STa1、虛設單元電晶體MCad1、及記憶胞電晶體MCa7~MCa5供給用以使記憶胞電晶體MCa4之閾值電壓上升之電荷之路徑。
於圖9(B)表示於對記憶體串MSb內之記憶胞電晶體MCb4寫入資料之情形時施加之電壓。如圖9(B)所示，列解碼器模組15對選擇字元線WLb4施加電壓VPGM，對其他非選擇字元線WLb0~WLb3、WLb5~WLb7、及WLa0~WLa7、以及虛設字元線WLad1、WLad2、WLbd1、及WLbd2施加電壓VPASS。
又，列解碼器模組15對選擇閘極線SGD0施加電壓Vsgp，對選擇閘極線SGDb、SGSa及SGSb施加電壓VSS。
藉此，於記憶體串MSa及MSb內形成經由選擇電晶體STa1、虛設單元電晶體MCbd1、及記憶胞電晶體MCb7~MCb5供給用以使記憶胞電晶體MCb4之閾值電壓上升之電荷之路徑。
如此一來，列解碼器模組15於串單元SU0及SU1之任一個成為寫入對象之情形時，均將選擇電晶體STa1設為接通狀態，將選擇電晶體STb1設為斷開狀態。藉此，列解碼器模組15可將用以使閾值電壓上升之電荷藉由經由選擇電晶體STa1之路徑供給至寫入對象之記憶胞電晶體MC。
繼而，參照圖10，對讀出動作時施加之電壓進行說明。
於圖10(A)表示於自記憶體串MSa內之記憶胞電晶體MCa4讀出資料之情形時施加之電壓。如圖10(A)所示，列解碼器模組15對選擇字元線WLa4施加電壓Vcgr，對其他非選擇字元線WLa0~WLa3、WLa5~WLa7、及WLb0~WLb7、以及虛設字元線WLad1、WLad2、WLbd1、及WLbd2施加電壓VREAD。電壓VREAD係與保存資料無關地均使記憶胞電晶體MC接通之電壓。電壓Vcgr係低於電壓VREAD且用以判定記憶胞電晶體MC之閾值電壓處於哪一電壓範圍之電壓。例如，於讀出對象之記憶胞電晶體MC具有低於電壓Vcgr之閾值電壓之情形時，讀出電流流入該記憶胞電晶體MC，且於具有高於電壓Vcgr之閾值電壓之情形時，讀出
電流不流動。
又，列解碼器模組15對選擇閘極線SGD0施加電壓Vsgr，對選擇閘極線SGDb、SGSa及SGSb施加電壓VSS。電壓Vsgr係例如讀出動作時施加至選擇電晶體ST1及ST2使選擇電晶體ST1及ST2接通之電壓。
藉此，於記憶體串MSa內形成用以使讀出電流經由選擇電晶體STa1、虛設單元電晶體MCad1、及記憶胞電晶體MCa7~MCa5流入記憶胞電晶體MCa4之電流路徑。
於圖10(B)表示於自記憶體串MSb內之記憶胞電晶體MCb4讀出資料之情形時施加之電壓。如圖10(B)所示，列解碼器模組15對選擇字元線WLb4施加電壓Vcgr，對其他非選擇字元線WLb0~WLb3、WLb5~WLb7、及WLa0~WLa7、以及虛設字元線WLad1、WLad2、WLbd1、及WLbd2施加電壓VREAD。
又，列解碼器模組15對選擇閘極線SGD0施加電壓Vsgr，對選擇閘極線SGDb、SGSa及SGSb施加電壓VSS。
藉此，於記憶體串MSa及MSb內形成用以使讀出電流經由選擇電晶體STa1、虛設單元電晶體MCbd1、及記憶胞電晶體MCb7~MCb5流入記憶胞電晶體MCb4之電流路徑。
如此一來，列解碼器模組15於串單元SU0及SU1之任一者成為讀出對象之情形時，均將選擇電晶體STa1設為接通狀態，將選擇電晶體STb1設為斷開狀態。藉此，列解碼器模組15於串單元SU0及SU1之任一者成為讀出對象之情形時，均可形成用以使讀出電流經由選擇電晶體STa1流入讀出對象之記憶胞電晶體MC之電流路徑。
1.3記憶體裝置之製造方法
以下，對第1實施形態之記憶體裝置中之記憶胞陣列之製造步驟之一例進行說明。圖11、圖15、圖17、及圖19表示第1實施形態之記憶體裝置之製造步驟中自上方觀察記憶胞陣列之情形之平面佈局之一例。圖12、圖13、圖14、圖16、圖18、圖20、及圖21表示上述各製造步驟中之與平面佈局對應之記憶胞陣列之局部剖面構造之一例。再者，上述各製造步驟中之平面佈局係與圖4對應，且適當地省略層間絕緣膜及配線等構成要素。
首先，如圖11所示，形成將分別對應於選擇閘極線SGS、字元線WL0~WL7、及選擇閘極線SGD之複數個犧牲材積層而成之積層體。積層體係以被積層之犧牲材各自於沿Y方向之兩端部(對應於耦接區域200a及200b之部分)具有階台區域之方式形成為階梯狀。其後，於該積層體內，以沿著Y方向並排之方式形成分別沿X方向延伸之複數個溝槽構造體TST。
圖12係表示沿圖11之XII-XII線之記憶胞陣列10之單元區域100中之剖視圖。如圖12所示，首先，於半導體基板20上依序積層絕緣體41、導電體21。於導電體21上依序積層絕緣體42、犧牲材43、絕緣體42、及犧
牲材44。於犧牲材44上，將絕緣體42及犧牲材45交替地積層複數次(圖12之例中為8次)。於犧牲材45上依序積層絕緣體42、犧牲材46、絕緣體42、及犧牲材47。而且，於犧牲材47上進而積層絕緣體48。
絕緣體41、42、及48例如包含氧化矽，犧牲材43~47例如包含氮化矽。形成犧牲材43~47之層數分別對應於被積層之選擇閘極線SGS、虛設字元線WLd2、字元線WL、虛設字元線WLd1、及選擇閘極線SGD之條數。
繼而，藉由微影術形成與溝槽構造體TST對應之區域開口之遮罩。繼之，藉由使用所形成之遮罩之各向異性蝕刻而形成溝槽。溝槽之下端例如到達導電體21。本步驟中之各向異性蝕刻係例如RIE(Reactive Ion Etching，反應離子蝕刻)。其後，以填埋該溝槽之方式於溝槽內形成絕緣體36。
圖13表示沿著圖11之XIII-XIII線之記憶胞陣列10之耦接區域200a中之剖視圖，圖14表示沿著圖11之XIV-XIV線之記憶胞陣列10之耦接區域200b中之剖視圖。
如圖13所示，於耦接區域200a，於積層體內形成沿Y方向排列之3個溝槽構造體TST。由該3個溝槽構造體TST區分之4個區域分別成為作為串單元SU0、SU2、SU4、及SU6發揮功能之預定區域。另一方面，如圖14所示，於耦接區域200b，於積層體內未形成溝槽構造體TST。
繼而，如圖15所示，於單元區域100，以橫跨溝槽構造體TST之方式形成複數個記憶體柱AP。
圖16表示沿著圖15之XVI-XVI線之記憶胞陣列10之單元區域100中之剖視圖。如圖16所示，於記憶體柱AP內形成圖5中說明之與記憶體串MSa及MSb對應之構造。
更具體而言，例如，藉由微影術形成與記憶體柱AP對應之區域開口之遮罩。繼之，藉由使用所形成之遮罩之各向異性蝕刻而形成孔。孔之下端例如到達導電體21。本步驟中之各向異性蝕刻例如為RIE。其後，例如藉由濕式蝕刻，將孔內露出之犧牲材43~47之一部分經由孔選擇性地去除。藉由本步驟中之蝕刻，於孔內之設置犧牲材43~47之層，形成露出最下層之絕緣體42之上表面、除最下層之絕緣體42以外之所有絕緣體42之上下表面、及絕緣體48之下表面之凹部(recess)。
繼而，於孔內依序形成塊狀絕緣膜及電荷蓄積膜。凹部未被塊狀絕緣膜完全填埋，但被電荷蓄積膜完全填埋。其後，將電荷蓄積膜之一部分各向同性且選擇性地去除，直至露出絕緣體42為止。藉此，將電荷蓄積膜分離為與犧牲材43~47之層數對應之複數個電荷蓄積膜33a及複數個電荷蓄積膜33b。繼而，於孔內形成隧道絕緣膜之後，將孔下端之塊狀絕緣膜及隧道絕緣膜去除，露出導電體21。藉此，將塊狀絕緣膜分離為與記憶體串MSa對應之部分34a、及與記憶體串MSb對應之部分34b。
繼而，於孔內形成半導體31及核心構件30，將孔填埋。其後，將核心構件30中之一部分進行回蝕，該藉由回蝕而形成之空間內被半導體35填埋。藉由以上所述，形成記憶體柱AP。
繼而，如圖17所示，分別將犧牲材43置換為導電體22a及22b，將犧牲材44~46置換為導電體23a及23b，將犧牲材45置換為導電體24a及24b。
更具體而言，例如，藉由微影術形成與柱STP1及STP2對應之區域開口之遮罩。繼之，藉由使用所形成之遮罩之各向異性蝕刻而形成孔。孔之下端例如到達導電體21。本步驟中之各向異性蝕刻例如為RIE。藉此，將犧牲材43~46分離為與串單元SUa對應之部分、及與串單元SUb對應之部分之2部分。又，將犧牲材47分離為與串單元SU0、SU2、SU4、SU6、及SUb對應之5個部分。
繼而，藉由經由該孔之濕式蝕刻或乾式蝕刻而將犧牲材43~47選擇性地去除。繼而，於已將犧牲材43去除之空間中之與串單元SUa對應之部分形成導電體22a，於與串單元SUb對應之部分形成導電體22b。於已將犧牲材44~46去除之空間中之與串單元SUa對應之部分形成導電體23a，於與串單元SUb對應之部分形成導電體23b。於已將犧牲材47去除之空間中之與串單元SUa對應之部分形成導電體24a，於與串單元SUb對應之部分形成導電體24b。再者，導電體24a係分離地形成為與串單元SU0對應之部
分24a0、與串單元SU2對應之部分24a2、與串單元SU4對應之部分24a4、及與串單元SU6對應之部分24a6。其後，形成孔被絕緣體填埋之柱STP1及STP2。
繼而，如圖19所示，於耦接區域200a及200b，形成對於積層體內之導電體之接點CC。
圖20表示沿圖19之XX-XX線之記憶胞陣列10之耦接區域200a中之剖視圖，圖21表示沿圖19之XXI-XXI線之記憶胞陣列10之耦接區域200b中之剖視圖。
如圖20所示，於絕緣體48上形成絕緣體49之後，於耦接區域200a，例如藉由微影術而形成與接點CC0、CC2、CC4、及CC6對應之區域開口之遮罩。繼之，藉由使用所形成之遮罩之各向異性蝕刻而形成孔。孔之下端例如到達導電體24a0、24a2、24a4、及24a6。本步驟中之各向異性蝕刻例如為RIE。其後，於到達導電體24a0、24a2、24a4、及24a6之孔內之各者形成導電體27a0、27a2、27a4、及27a6。
又，如圖21所示，例如與圖20之步驟同時地，於耦接區域200b藉由微影術而形成與接點CCb對應之區域開口之遮罩。繼之，藉由使用所形成之遮罩之各向異性蝕刻而形成孔。孔之下端例如到達導電體24b。本步驟中之各向異性蝕刻例如為RIE。其後，於到達導電體24b之孔內之各者形成導電體27b。
以後，經由形成分別與導電體27a0、27a2、27a4、27a6、及27b電性連接之導電體28a0、28a2、28a4、28a6、及28b之步驟等，形成記憶胞陣列10。
再者，以上說明之製造步驟僅為一例，可於各製造步驟之間插入其他處理，亦可於不產生問題之範圍內更換製造步驟之順序。
1.3本實施形態之效果
根據第1實施形態之構成，可抑制晶片尺寸之增加。以下對本效果進行說明。
於耦接區域200a中，向上方拔出之導電體24a0、24a2、24a4、及24a6分別對應於串單元SU0、SU2、SU4、及SU6。另一方面，於耦接區域200b中，向上方拔出之導電體24b於串單元SU1、SU3、SU5、及SU7中共有。藉此，可利用5條選擇閘極線SGD0、SGD2、SGD4、SGD6、及SGDb控制8個串單元SU。因此，可為了對選擇閘極線SGD供給電壓而使設置於驅動機模組14內之SGD驅動機之個數自8個減少為5個。因此，可抑制SGD驅動機於晶片中所占之尺寸增加，進而可抑制晶片尺寸之增加。
若進行補充，則記憶體柱AP包含並聯連接於位元線BL與源極線CELSRC之間之2個記憶體串MSa及MSb。1個記憶體柱AP內之記憶體串MSa及MSb共有作為通道發揮功能之半導體31。藉此，可藉由適當控制記
憶體串MSa及MSb內之電晶體之接通斷開而將記憶體串MSa內之電晶體與記憶體串MSb內之電晶體電性連接。因此，於寫入動作及讀出動作中，可藉由一面將選擇電晶體STb1設為斷開狀態，一面將選擇電晶體STa1設為接通狀態，而選擇串單元SU1、SU3、SU5、及SU7內之記憶體串MSb。因此，即便串單元SU1、SU3、SU5、及SU7共有選擇閘極線SGDb，亦可藉由經由選擇閘極線SGD0、SGD2、SGD4、及SGD6之控制而獨立地控制區塊BLK內之所有串單元SU0~SU7。
2.第2實施形態
繼而，對第2實施形態之記憶體裝置進行說明。於第1實施形態中，對串單元SU1、SU3、SU5、及SU7共有選擇閘極線SGDb之情形進行了說明。第2實施形態係於串單元SU1、SU3、SU5、及SU7分別具有不同之選擇閘極線SGD1、SGD3、SGD5、及SGD7之方面不同於第1實施形態。於以下說明中，主要對與第1實施形態不同之構成進行說明。
2.1記憶胞陣列之佈局
圖22係與第2實施形態之記憶體裝置中之記憶胞陣列中與1個區塊對應之部分相關之平面佈局之一例，且對應於第1實施形態中之圖4。
如圖22所示，於耦接區域200b，與選擇閘極線SGDb對應之配線例如藉由3個溝槽構造體TST而分離為4個部分。該分離所得之4個部分分別對應於串單元SU1、SU3、SU5、及SU7。於該4個部分各自之階台區域上設置接點CC1、CC3、CC5、及CC7。
藉由以上構成，可自耦接區域200將所有積層配線向記憶胞陣列10之上方引出。
2.2耦接區域中之選擇閘極線SGDb
繼而，參照圖23，對耦接區域中之選擇閘極線SGDb之構成進行說明。
圖23係沿圖22之XXIII-XXIII之記憶胞陣列10之耦接區域200b之剖視圖，且對應於第1實施形態中之圖8。即，圖23表示耦接區域200b中之包含接點CC1、CC3、CC5、及CC7之剖面。
如圖23所示，導電體24b係藉由分別作為溝槽構造體TST發揮功能之3個絕緣體36而分離為導電體24b1(對應於請求項12之第6導電體)、24b3(對應於請求項12之第7導電體)、24b5、及24b7。導電體24b1、24b3、24b5、及24b7分別對應於串單元SU1、SU3、SU5、及SU7。
於導電體24b1、24b3、24b5、及24b7之上表面上分別設置作為接點CC1(對應於請求項12之第1接點)、CC3(對應於請求項12之第2接點)、CC5、及CC7發揮功能之導電體27b1、27b3、27b5、及27b7。於導電體27b1、27b3、27b5、及27b7之上表面上設置1個導電體28b(對應於請求項12之第8導電體)。導電體28b係電性連接於與選擇閘極線SGDb對應之SGD驅動機。
藉由以上構成，即便導電體24b分離為每一串單元SU之情形時，亦
可與第1實施形態同樣地將5個選擇閘極線SGD0、SGD2、SGD4、SGD6、及SGDb分別電性連接於對應之SGD驅動機。
2.3本實施形態之效果
根據第2實施形態之構成，導電體24b係藉由溝槽構造體TST而分離為4個導電體24b1、24b3、24b5、及24b7。於導電體24b1、24b3、24b5、及24b7之上表面上分別形成導電體27b1、27b3、27b5、及27b7。藉此，耦接區域200a及200b夾隔單元區域100而左右對稱地形成。因此，可抑制記憶胞陣列10之設計負荷，並且可簡化製造步驟。
又，導電體27b1、27b3、27b5、及27b7各自之上表面係與1個導電體28b相接。藉此，可將導電體24b1、24b3、24b5、及24b7相互電性連接，且可經由選擇閘極線SGDb，利用1個SGD驅動機控制該等之電位。因此，可與第1實施形態同樣地，藉由5個SGD驅動機而獨立地控制8個串單元SU0~SU7。
3.第3實施形態
繼而，對第3實施形態之記憶體裝置進行說明。於第2實施形態中，對形成分別與串單元SU1、SU3、SU5、及SU7對應之接點CC1、CC3、CC5、及CC7之情形進行了說明。第3實施形態係於複數個串單元SU間共有接點CC之方面不同於第2實施形態。於以下說明中，主要對與第2實施形態不同之構成進行說明。
3.1記憶胞陣列之佈局
圖24係與第3實施形態之記憶體裝置中之記憶胞陣列中之與1個區塊對應之部分相關之平面佈局之一例，且對應於第2實施形態中之圖22。
如圖24所示，於耦接區域200b中，與選擇閘極線SGDb對應之配線例如藉由3個溝槽構造體TST而分離為4個部分。該分離所得之4個部分分別對應於串單元SU1、SU3、SU5、及SU7。於該4個部分中之與串單元SU1及SU3對應之2個部分之階台區域上，以橫跨將該2個部分分離之溝槽構造體TST之方式設置接點CC13。於該4個部分中之與串單元SU3及SU5對應之2個部分之階台區域上，以橫跨將該2個部分分離之溝槽構造體TST之方式設置接點CC35。於該4個部分中之與串單元SU5及SU7對應之2個部分之階台區域上，以橫跨將該2個部分分離之溝槽構造體TST之方式設置接點CC57。
藉由以上構成，可自耦接區域200將所有積層配線向記憶胞陣列10之上方引出。
3.2耦接區域中之選擇閘極線SGDb
繼而，參照圖25，對耦接區域中之選擇閘極線SGDb之構成進行說明。
圖25係沿圖24之XXV-XXV之記憶胞陣列10之耦接區域200b之剖視圖，且對應於第2實施形態中之圖23。即，圖25表示耦接區域200b中之包
含接點CC13、CC35、及CC57之剖面。
如圖25所示，導電體24b係藉由分別作為溝槽構造體TST發揮功能之3個絕緣體36而分離為導電體24b1(對應於請求項7之第6導電體)、24b3(對應於請求項7之第7導電體)、24b5、及24b7。導電體24b1、24b3、24b5、及24b7分別對應於串單元SU1、SU3、SU5、及SU7。
於導電體24b1及24b3之上表面上，橫跨將導電體24b1及24b3分離之絕緣體36，設置作為接點CC13(對應於請求項7之接點)發揮功能之導電體27b13。於導電體24b3及24b5之上表面上，橫跨將導電體24b3及24b5分離之絕緣體36，設置作為接點CC35發揮功能之導電體27b35。於導電體24b5及24b7之上表面上，橫跨將導電體24b5及24b7分離之絕緣體36，設置作為接點CC57發揮功能之導電體27b57。於導電體27b13、27b35、及27b57之上表面上設置導電體28b。導電體28b電性連接於與選擇閘極線SGDb對應之SGD驅動機。
藉由以上構成，即便導電體24b分離為每一串單元SU之情形時，亦可與第1實施形態同樣地，將5個選擇閘極線SGD0、SGD2、SGD4、SGD6、及SGDb分別電性連接於對應之SGD驅動機。
3.3本實施形態之效果
根據第3實施形態之構成，導電體24b係藉由溝槽構造體TST而分離為4個導電體24b1、24b3、24b5、及24b7。於導電體24b1及24b3之上表面上形
成導電體27b13，於導電體24b3及24b5之上表面上形成導電體27b35，於導電體24b5及24b7之上表面上形成導電體27b57。導電體27b13、27b35、及27b57各自之上表面與1個導電體28b相接。藉此，可將導電體24b1、24b3、24b5、及24b7相互地電性連接，從而可經由選擇閘極線SGDb，利用1個SGD驅動機控制該等之電位。因此，可與第1實施形態同樣地，藉由5個SGD驅動機而獨立地控制8個串單元SU0~SU7。
4.其他
再者，上述第1實施形態至第3實施形態能夠進行各種變化。
例如，於上述第1實施形態至第3實施形態中，對電荷蓄積膜33a及33b分別於記憶體串MSa及MSb內分離地形成於每一層之情形進行了說明，但不限於此。例如，電荷蓄積膜33a及33b亦可分別於記憶體串MSa及MSb內以連續膜設置。又，1個記憶體柱AP內之電荷蓄積膜33a及33b亦能夠以連續膜設置。於此情形時，例如，電荷蓄積膜選擇電荷收集型之材料(例如氮化矽)而不選擇浮閘型。
又，於上述第3實施形態中，對於對分別對應於2個串單元SU之2個導電體24b之部分(例如24b1及24b3)設置1個導電體27b(例如27b13)之情形進行了說明，但不限於此。例如，亦可對分別與3個以上之串單元對應之3個以上之導電體24b之部分設置1個導電體27b。
對本發明之若干實施形態進行了說明，但該等實施形態係作為示例
而提示者，並非意圖限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，且可於不脫離發明主旨之範圍內進行各種省略、置換、變更。該等實施形態或其變化包含於發明之範圍或主旨中，並且包含在申請專利範圍中記載之發明及其均等之範圍內。
20:半導體基板
21:導電體
22a:導電體
22b:導電體
23a:導電體
23b:導電體
24a0:導電體
24b:導電體
25:導電體
26:導電體
30:核心構件
31:半導體
32:隧道絕緣膜
33a:電荷蓄積膜
33b:電荷蓄積膜
34a:塊狀絕緣膜
34b:塊狀絕緣膜
35:半導體
AP:記憶體柱
BL:位元線
CELSRC:源極線
CP:接點
MCa0:記憶胞電晶體
MCa1:記憶胞電晶體
MCa2:記憶胞電晶體
MCa3:記憶胞電晶體
MCa4:記憶胞電晶體
MCa5:記憶胞電晶體
MCa6:記憶胞電晶體
MCa7:記憶胞電晶體
MCad1:虛設單元電晶體
MCad2:虛設單元電晶體
MCb0:記憶胞電晶體
MCb1:記憶胞電晶體
MCb2:記憶胞電晶體
MCb3:記憶胞電晶體
MCb4:記憶胞電晶體
MCb5:記憶胞電晶體
MCb6:記憶胞電晶體
MCb7:記憶胞電晶體
MCbd1:虛設單元電晶體
MCbd2:虛設單元電晶體
MSa記憶體串
MSb:記憶體串
SGD0:選擇閘極線
SGDb:選擇閘極線
SGSa:選擇閘極線
SGSb:選擇閘極線
STa1:選擇電晶體
STa2:選擇電晶體
STb1:選擇電晶體
STb2:選擇電晶體
SU0:串單元
SU1:串單元
WLa0:字元線
WLa1:字元線
WLa2:字元線
WLa3:字元線
WLa4:字元線
WLa5:字元線
WLa6:字元線
WLa7:字元線
WLad1:虛設字元線
WLad2:虛設字元線
WLb0:字元線
WLb1:字元線
WLb2:字元線
WLb3:字元線
WLb4:字元線
WLb5:字元線
WLb6:字元線
WLb7:字元線
WLbd1:虛設字元線
WLbd2:虛設字元線
X:方向
Y:方向
Z:方向
Claims (16)
- 一種記憶體裝置，其具備： 複數個第1導電體，其等沿著第1方向積層； 第2導電體、第3導電體、及第4導電體，其等於較上述複數個第1導電體更靠上方處積層於同一層； 複數個第5導電體，其等沿著上述第1方向積層； 第6導電體，其積層於較上述複數個第5導電體更靠上方； 第1半導體，其於上述第2導電體與上述第6導電體之間沿著上述第1方向延伸； 第2半導體，其於上述第3導電體與上述第6導電體之間沿著上述第1方向延伸；及 第3半導體，其於上述第4導電體與上述第6導電體之間沿著上述第1方向延伸。
- 如請求項1之記憶體裝置，其更具備： 上述第2導電體與上述第1半導體之間之第1電荷蓄積膜、 上述第6導電體與上述第1半導體之間之第2電荷蓄積膜、 上述第3導電體與上述第2半導體之間之第3電荷蓄積膜、 上述第6導電體與上述第2半導體之間之第4電荷蓄積膜、 上述第4導電體與上述第3半導體之間之第5電荷蓄積膜、及 上述第6導電體與上述第3半導體之間之第6電荷蓄積膜。
- 如請求項2之記憶體裝置，其中 上述第1電荷蓄積膜與上述第2電荷蓄積膜彼此分離， 上述第3電荷蓄積膜與上述第4電荷蓄積膜彼此分離，且 上述第5電荷蓄積膜與上述第6電荷蓄積膜彼此分離。
- 如請求項2之記憶體裝置，其中 上述第1電荷蓄積膜與上述第2電荷蓄積膜係連續膜， 上述第3電荷蓄積膜與上述第4電荷蓄積膜係連續膜，且 上述第5電荷蓄積膜與上述第6電荷蓄積膜係連續膜。
- 如請求項1之記憶體裝置，其中 上述第2導電體、上述第3導電體、上述第4導電體、及上述第6導電體彼此電性切斷。
- 如請求項1之記憶體裝置，其更具備： 第1接點，其與上述第2導電體之上表面相接； 第2接點，其與上述第3導電體之上表面相接； 第3接點，其與上述第4導電體之上表面相接；及 第4接點，其與上述第6導電體之上表面相接。
- 一種記憶體裝置，其具備： 複數個第1導電體，其等沿著第1方向積層； 第2導電體及第3導電體，其等於較上述複數個第1導電體更靠上方處積層於同一層； 複數個第5導電體，其等沿著上述第1方向積層； 第6導電體及第7導電體，其等於較上述複數個第5導電體更靠上方處積層於同一層； 第1半導體，其於上述第2導電體與上述第6導電體之間沿著上述第1方向延伸； 第2半導體，其於上述第3導電體與上述第6導電體之間沿著上述第1方向延伸； 第3半導體，其於上述第3導電體與上述第7導電體之間沿著上述第1方向延伸；及 接點，其係與上述第6導電體之上表面及上述第7導電體之上表面相接。
- 如請求項7之記憶體裝置，其更具備： 上述第2導電體與上述第1半導體之間之第1電荷蓄積膜、 上述第6導電體與上述第1半導體之間之第2電荷蓄積膜、 上述第3導電體與上述第2半導體之間之第3電荷蓄積膜、 上述第6導電體與上述第2半導體之間之第4電荷蓄積膜、 上述第3導電體與上述第3半導體之間之第5電荷蓄積膜、及 上述第7導電體與上述第3半導體之間之第6電荷蓄積膜。
- 如請求項8之記憶體裝置，其中 上述第1電荷蓄積膜與上述第2電荷蓄積膜彼此分離， 上述第3電荷蓄積膜與上述第4電荷蓄積膜彼此分離，且 上述第5電荷蓄積膜與上述第6電荷蓄積膜彼此分離。
- 如請求項8之記憶體裝置，其中 上述第1電荷蓄積膜與上述第2電荷蓄積膜係連續膜， 上述第3電荷蓄積膜與上述第4電荷蓄積膜係連續膜，且 上述第5電荷蓄積膜與上述第6電荷蓄積膜係連續膜。
- 如請求項7之記憶體裝置，其中 上述第2導電體、上述第3導電體、及上述接點彼此電性切斷。
- 一種記憶體裝置，其具備： 複數個第1導電體，其等沿著第1方向積層； 第2導電體及第3導電體，其等於較上述複數個第1導電體更靠上方處積層於同一層； 複數個第5導電體，其等沿著上述第1方向積層； 第6導電體及第7導電體，其等於較上述複數個第5導電體更靠上方處積層於同一層； 第1半導體，其於上述第2導電體與上述第6導電體之間沿著上述第1方向延伸； 第2半導體，其於上述第3導電體與上述第6導電體之間沿著上述第1方向延伸； 第3半導體，其於上述第3導電體與上述第7導電體之間沿著上述第1方向延伸； 第1接點，其係與上述第6導電體之上表面相接； 第2接點，其係與上述第7導電體之上表面相接；及 第8導電體，其係與上述第1接點之上表面及上述第2接點之上表面相接。
- 如請求項12之記憶體裝置，其更具備 上述第2導電體與上述第1半導體之間之第1電荷蓄積膜、 上述第6導電體與上述第1半導體之間之第2電荷蓄積膜、 上述第3導電體與上述第2半導體之間之第3電荷蓄積膜、 上述第6導電體與上述第2半導體之間之第4電荷蓄積膜、 上述第3導電體與上述第3半導體之間之第5電荷蓄積膜、及 上述第7導電體與上述第3半導體之間之第6電荷蓄積膜。
- 如請求項13之記憶體裝置，其中 上述第1電荷蓄積膜與上述第2電荷蓄積膜彼此分離， 上述第3電荷蓄積膜與上述第4電荷蓄積膜彼此分離，且 上述第5電荷蓄積膜與上述第6電荷蓄積膜彼此分離。
- 如請求項13之記憶體裝置，其中 上述第1電荷蓄積膜與上述第2電荷蓄積膜係連續膜， 上述第3電荷蓄積膜與上述第4電荷蓄積膜係連續膜， 上述第5電荷蓄積膜與上述第6電荷蓄積膜係連續膜。
- 如請求項12之記憶體裝置，其中 上述第2導電體、上述第3導電體、及上述第8導電體彼此電性切斷。
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