CN110416220B - 半导体存储装置 - Google Patents

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Abstract

本发明涉及半导体存储装置。实施方式的半导体存储装置具备：第1及第2信号线；设置在第1及第2信号线之间的第1绝缘层；第1及第2布线层；对第1信号线与第1布线层之间、以及第2信号线与第2布线层之间分别施加电压来存储信息的第1及第2存储单元；设置在第1及第2信号线上的第1导电层；第3及第4布线层；设置在第1导电层上的第3及第4信号线；设置在第3及第4信号线之间的第2绝缘层；以及对第3信号线与第3布线层之间以及第4信号线与第4布线层之间分别施加电压来存储信息的第3及第4存储单元。

Description

半导体存储装置
本申请享有以日本专利申请2018-87081号(申请日：2018年4月27日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
技术领域
实施方式主要涉及半导体存储装置。
背景技术
作为半导体存储装置，已知有NAND型闪速存储器。
发明内容
实施方式提供一种能够提高可靠性的半导体存储装置。
实施方式的半导体存储装置包括：半导体基板；第1信号线，沿第1方向延伸；第2信号线，在与第1方向交叉且与半导体基板平行的第2方向上与第1信号线分离地配置，并沿第1方向延伸；第1绝缘层，设置在第1信号线与第2信号线之间；第1布线层，在半导体基板的上方沿与第1方向及第2方向交叉且与半导体基板平行的第3方向延伸；第2布线层，沿第3方向延伸；第1存储单元，对第1信号线与第1布线层之间施加电压来存储第1信息；第2存储单元，对第2信号线与第2布线层之间施加电压来存储第2信息；第1导电层，设置在第1信号线和第2信号线之上；第3布线层，在第1布线层的上方沿第3方向延伸；第4布线层，位于在第2方向上与第3布线层分离的位置，并沿第3方向延伸；第3信号线，沿第1方向延伸，并设置在第1导电层上；第4信号线，在第2方向上与第3信号线分离地配置，沿第1方向延伸，并设置在第1导电层上；第2绝缘层，设置在第3信号线与第4信号线之间；第3存储单元，对第3信号线与第3布线层之间施加电压来存储第3信息；以及第4存储单元，对第4信号线与第4布线层之间施加电压来存储第4信息。
附图说明
图1是第1实施方式的半导体存储装置的框图。
图2是第1实施方式的半导体存储装置所具备的存储单元阵列的电路图。
图3是第1实施方式的半导体存储装置所具备的存储单元阵列的立体图。
图4是第1实施方式的半导体存储装置所具备的存储单元阵列中的导电层111的俯视图。
图5是第1实施方式的半导体存储装置所具备的存储单元阵列的剖视图。
图6～图14是示出第1实施方式的半导体存储装置所具备的存储单元阵列的制造工序的图。
图15是示出第1实施方式的半导体存储装置中的读取动作时的各布线的电压的一例的图。
图16是第2实施方式的半导体存储装置所具备的存储单元阵列的剖视图。
图17是第2实施方式的半导体存储装置所具备的存储单元阵列中的存储柱LMP的剖视图。
图18是第3实施方式的半导体存储装置所具备的存储单元阵列中的导电层111的俯视图。
图19是第3实施方式的半导体存储装置所具备的存储单元阵列的剖视图。
图20是示出第3实施方式的半导体存储装置所具备的存储单元阵列的制造工序的图。
图21～图27是示出第3实施方式的半导体存储装置所具备的存储单元阵列的制造工序的图。
图28是第4实施方式的半导体存储装置所具备的存储单元阵列的剖视图。
图29是第5实施方式的第1例的半导体存储装置所具备的存储单元阵列的立体图。
图30是第5实施方式的第2例的半导体存储装置所具备的存储单元阵列的立体图。
具体实施方式
1.第1实施方式
对第1实施方式的半导体存储装置进行说明。以下，作为半导体存储装置，举出存储单元晶体管三维层叠在半导体基板上方而成的三维层叠型NAND型闪速存储器为例进行说明。
1.1构成
1.1.1半导体存储装置的整体构成
首先，使用图1对半导体存储装置的整体构成进行说明。图1是示出半导体存储装置的基本整体构成的框图的一例。此外，在图1中，通过箭头线示出各框的连接的一部分，但框之间的连接并不限定于此。
如图1所示，半导体存储装置1大致包括存储核心(core)部10和周边电路部20。
存储核心部10包括存储单元阵列11、行解码器12以及感测放大器(读出放大器)13。
存储单元阵列11具备多个块BLK。在图1的例子中，示出了3个块BLK0～BLK2，但其数量没有限定。块BLK包括与行及列相关联且三维地层叠的多个存储单元晶体管。
行解码器12对从未图示的外部控制器接收到的行地址进行解码。并且，行解码器12基于解码结果来选择存储单元阵列11的行方向。更具体而言，对用于选择行方向的各种布线提供电压。
感测放大器13在读取数据时对从任意的块BLK读取出的数据进行感测。另外，在数据的写入时，将与写入数据对应的电压提供给存储单元阵列11。
周边电路部20包括定序器21及电压产生电路22。
定序器21控制半导体存储装置1整体的动作。更具体而言，定序器21在写入动作、读取动作及擦除动作时控制电压产生电路22、行解码器12及感测放大器13等。
电压产生电路22产生写入动作、读取动作及擦除动作所需的电压，并供给至行解码器12及感测放大器13等。
1.1.2存储单元阵列的电路构成
接着，使用图2对存储单元阵列11的电路构成进行说明。图2示出1个块BLK中的存储单元阵列11的电路图。
如图2所示，块BLK包括多个串单元SU(SU0、SU1、…)。另外，各个串单元SU包括多个存储组MG。存储组MG各自包括4个存储串LMSL、LMSR、UMSL及UMSR。存储串LMSL与LMSR并联连接，存储串UMSL与UMSR并联连接。并且，并联连接的存储串LMSL及LMSR与并联连接的存储串UMSL及UMSR串联连接。以下，在不限定存储串LMSL及LMSR的情况下，记为存储串LMS，在不限定存储串UMSL及UMSR的情况下，记为存储串UMS。而且，在不限定存储串LMS及UMS的情况下，记为存储串MS。此外，1个存储组MG所包括的存储串MS的个数并不限定于4个。存储组MG也可以包括2m(m为3以上的整数)个以上的存储串MS。
存储串LMSL例如包括8个存储单元晶体管MCL0～MCL7、以及3个选择晶体管STL2A、STL2B及STL2C。同样地，存储串LMSR例如包括8个存储单元晶体管MCR0～MCR7、以及3个选择晶体管STR2A、STR2B及STR2C。另外，存储串UMSL例如包括8个存储单元晶体管MCL8～MCL15、以及3个选择晶体管STL1A、STL1B以及STL1C。存储串UMSR例如包括8个存储单元晶体管MCR8～MCR15、以及3个选择晶体管STR1A、STR1B及STR1C。
以下，在不限定存储单元晶体管MCL0～MCL15的情况下，记为存储单元晶体管MCL，在不限定MCR0～MCR15的情况下，记为存储单元晶体管MCR。而且，在不限定存储单元晶体管MCL及MCR的情况下，记为存储单元晶体管MC。另外，在不限定选择晶体管STL1A～STL1C以及STR1A～STR1C的情况下，记为选择晶体管ST1。在不限定选择晶体管STL2A～STL2C以及STR2A～STR2C的情况下，记为选择晶体管ST2。
存储单元晶体管MC具备控制栅和电荷蓄积层，非易失地保持数据。此外，存储单元晶体管MC既可以是在电荷蓄积层使用了绝缘层的MONOS型，也可以是在电荷蓄积层使用了导电层的FG型。以下，在本实施方式中，以MONOS型为例进行说明。另外，存储串MS中的各个所包括的存储单元晶体管MC的个数也可以是16个、32个、48个、64个、96个、128个等，其数量没有限定。而且，存储串LMS中的各个所包括的选择晶体管ST2的个数及存储串UMS中的各个所包括的选择晶体管ST1的个数是任意的，只要分别为1个以上即可。
存储串LMSL所包括的存储单元晶体管MC以及选择晶体管ST2分别串联连接。更具体而言，选择晶体管STL2C、STL2B及STL2A、以及存储单元晶体管MCL0～MCL7，其电流路径串联连接。同样地，存储串LMSR所包括的选择晶体管STR2C、STR2B及STR2A、以及存储单元晶体管MCR0～MCR7，其电流路径串联连接。并且，存储单元晶体管MCL7的漏与存储单元晶体管MCR7的漏连接。选择晶体管STL2C的源与选择晶体管STR2C的源共通(共同)连接于源线SL。
存储串UMSL所包括的存储单元晶体管MCL8～MCL15、以及选择晶体管STL1C、STL1B及STL1A，其电流路径串联连接。同样地，存储串UMSR所包括的存储单元晶体管MCR8～MCR15、以及选择晶体管STR1C、STR1B及STR1A，其电流路径串联连接。并且，存储单元晶体管MCL8的源、存储单元晶体管MCR8的源、存储单元晶体管MCL7的漏、以及存储单元晶体管MCR7的漏，相互共通连接。选择晶体管STL1A的漏和选择晶体管STR1A的漏共通连接于多条位线BL(BL0、…、BL(N-1)，其中(N-1)为2以上的整数)中的任一条。
与串单元SU(SU0、SU1、…)对应地设置有选择栅线SGDL(SGDL0、SGDL1、…)及选择栅线SGDR(SGDR0、SGDR1、…)。并且，串单元SU内的多个选择晶体管STL1A、STL1B以及STL1C的栅，共通连接于对应的选择栅线SGDL。同样地，串单元SU内的多个选择晶体管STR1A、STR1B及STR1C的栅共通连接于对应的选择栅线SGDR。以下，在不限定选择栅线SGDL及SGDR的情况下，记为选择栅线SGD。各选择栅线SGD由行解码器12独立地控制。
与块BLK对应地设置有选择栅线SGSL及SGSR。并且，同一块BLK内的多个选择晶体管STL2A、STL2B及STL2C的栅共通连接于对应的选择栅线SGSL，选择晶体管STR2A、STR2B及STR2C的栅共通连接于对应的选择栅线SGSR。选择栅线SGSL及SGSR例如既可以共通连接于行解码器12，也可以由行解码器12独立地控制。以下，在不限定选择栅线SGSL及SGSR的情况下，记为选择栅线SGS。
同一块BLK内的存储单元晶体管MCL0～MCL15及MCR0～MCR15的控制栅，分别共通连接于按照每个块BLK而设置的字线WLL0～WLL15及WLR0～WLR15。字线WLL0～WLL15及WLR0～WLR15由行解码器12独立地控制。以下，在不限定字线WLL及WLR的情况下，记为字线WL。
块BLK例如是数据的擦除单位，同一块BLK内包含的存储单元晶体管MC所保持的数据被一并擦除。另外，写入动作及读取动作，针对共通连接于1个串单元SU的1个字线WL的多个存储单元晶体管MC一并进行。
在存储单元阵列11内，处于同一列的存储组MG的选择晶体管STL1A的漏以及STR1A的漏共通连接于任意的位线BL。即，位线BL在多个串单元SU间共通地连接存储组MG。也就是说，串单元SU包括多个与不同的位线BL连接且与同一选择栅线SGD连接的存储组MG。另外，块BLK包括多个共用字线WL的多个串单元SU。并且，存储单元阵列11包括共用位线BL的多个块BLK。并且，在存储单元阵列11内，通过将选择栅线SGS、字线WL及选择栅线SGD层叠于半导体基板上方，从而使存储单元晶体管MC三维地层叠。
1.1.3存储单元阵列的整体构成
接着，使用图3对存储单元阵列11的整体构成进行说明。图3是与存储单元阵列11的1个块BLK对应的立体图。此外，在图3的例子中，省略了绝缘膜的一部分。
如图3所示，在半导体基板100的上方形成有沿与半导体基板100平行的XY平面延伸的布线层101。布线层101作为源线SL发挥功能。在布线层101的上方，沿Y方向延伸的3层布线层102在与半导体基板100垂直的Z方向上分离，即，在各自的层间夹设有未图示的层间绝缘膜地层叠。布线层102作为选择栅线SGS、或用于生成擦除动作时的擦除电流的栅电极而发挥功能。在布线层101的顶面的一部分，以在X方向上分离最下层的布线层102的方式形成有沿Y方向延伸的半导体层105。半导体层105的顶面处于比最下层的布线层102的顶面高且比中间的布线层102的底面低的位置。
在3层布线层102的上方，在Z方向上分离地层叠有沿Y方向延伸且作为字线WL0～WL7发挥功能的8层布线层103。并且，以使8层布线层103及上层的2层布线层102在X方向上分离的方式，在半导体层105上形成有沿Y方向延伸的存储沟槽LMT。在存储沟槽LMT的侧面，依次层叠有块(block)绝缘膜106、电荷蓄积层107及隧道绝缘膜108。并且，形成有侧面与隧道绝缘膜108的侧面相接且底面与半导体层105相接的半导体层109。而且，比存储沟槽LMT内的半导体层109靠内侧的部分由芯层110填埋。
以将沿Y方向延伸的存储沟槽LMT在Y方向上分离的方式，沿着Y方向形成有底面到达半导体层105的多个孔LAH。以下，将分离出的存储沟槽LMT中的1个称为存储柱LMP。1个存储柱LMP作为1个存储组MG的存储串LMSL及LMSR发挥功能。
在沿着Y方向配置的多个存储柱LMP上分别形成有导电层111。
在导电层111的上方，沿Y方向延伸的作为字线WL8～WL15发挥功能的8层布线层103及沿Y方向延伸的作为选择栅线SGD发挥功能的3层布线层104，在Z方向上分离地层叠。并且，以使8层布线层103及3层布线层104在X方向上分离的方式，形成有沿Y方向延伸且底面的一部分到达导电层111的存储沟槽UMT。与存储沟槽LMT同样地，存储沟槽UMT由块绝缘膜106、电荷蓄积层107、隧道绝缘膜108、半导体层109及芯层110填埋。
以将存储沟槽UMT在Y方向上分离的方式，沿着Y方向形成有底面到达孔LAH或导电层111的多个孔UAH。以下，将分离出的存储沟槽UMT中的1个称为存储柱UMP。1个存储柱UMP作为1个存储组MG的存储串UMSL及UMSR发挥功能。以下，在不限定存储柱LMP及UMP的情况下，记为存储柱MP。
存储组MG包括存储柱LMP、UMP以及将存储柱LMP与存储柱UMP电连接的导电层111。
在沿着Y方向配置的多个存储柱UMP上分别形成有导电层112。并且，在各导电层112上形成有接触插塞113。接触插塞113的顶面例如与沿X方向延伸的位线BL连接。
1.1.4存储单元阵列的平面构成
接着，使用图4对存储单元阵列11的平面构成进行说明。图4示出与半导体基板100平行的XY平面内的导电层111的平面。此外，在图4的例子中，省略了层间绝缘膜。
如图4所示，沿Y方向延伸的字线WLL7(布线层103)及字线WLR7(布线层103)以在X方向上相邻的方式配置。在字线WLL7与WLR7之间，沿着Y方向交替地配置有多个存储柱LMP及多个孔LAH。在沿Y方向延伸的存储柱LMP的两个侧面依次层叠有块绝缘膜106、电荷蓄积层107、隧道绝缘膜108及半导体层109，存储柱LMP的内部由芯层110填埋。块绝缘膜106、电荷蓄积层107、隧道绝缘膜108、半导体层109以及芯层110与沿X方向延伸的存储柱LMP的侧面相接。即，与存储柱MP的两个侧面相接的块绝缘膜106、电荷蓄积层107、隧道绝缘膜108以及半导体层109在X方向上相互分离。在图4的例子中，由包括字线WLL7和形成于存储柱LMP的左侧面的块绝缘膜106、电荷蓄积层107、隧道绝缘膜108、半导体层109的区域形成存储单元晶体管MCL7，由包括字线WLR7和形成于存储柱LMP的右侧面的块绝缘膜106、电荷蓄积层107、隧道绝缘膜108、半导体层109的区域形成存储单元晶体管MCR7。
孔LAH是为了在Y方向上分离存储沟槽LMT而设置的。因此，X方向上的孔LAH的长度(宽度)比X方向上的存储沟槽LMT即存储柱LMP的长度(宽度)长。
在存储柱LMP上以覆盖存储柱LMP的顶面的方式设置有导电层111。在对存储沟槽UMT进行加工时，导电层111作为保护存储柱LMP的顶面的蚀刻阻挡层而发挥功能。因此，导电层111的X方向及Y方向上的长度比存储柱LMP的X方向及Y方向上的长度长。
将沿着Y方向配置的两个导电层111间的距离设为W1，将在未图示的存储沟槽UMT内X方向上的块绝缘膜106、电荷蓄积层107以及隧道绝缘膜108所形成的宽度(膜厚)设为W2。这样一来，优选使距离W1为宽度W2的2倍以下，即优选处于W1≤2×W2的关系。在处于该关系的情况下，在对存储沟槽UMT进行加工时，即使导电层111间的孔LAH被加工，在存储沟槽UMT的填埋中也会由块绝缘膜106、电荷蓄积层107及隧道绝缘膜108填埋孔LAH内的加工区域，半导体层109不会进入孔LAH内。
1.1.5存储单元阵列的剖面构成
接着，使用图5对存储单元阵列11的剖面构成进行说明。图5是沿着图4的A1-A2线的存储单元阵列11的剖视图。此外，在图5中，省略了层间绝缘膜。
如图5所示，在半导体基板100的上方，夹设未图示的层间绝缘膜地形成有作为源线发挥功能的布线层101。布线层101例如使用掺杂了磷(P)等的多晶硅。此外，也可以在半导体基板100与布线层101之间设置有行解码器12、感测放大器13等电路。
在布线层101的上方，作为选择栅线SGSL及SGSR发挥功能的3层布线层102及作为字线WL0～WL7发挥功能的8层布线层103，以在各自的层间夹设未图示的层间绝缘膜的方式依次层叠。布线层102以及布线层103由导电材料形成，例如使用添加了杂质的n型半导体或p型半导体、或者金属材料。在本实施方式中，对布线层102及103使用钨(W)及氮化钛(TiN)的情况进行说明。TiN作为形成W时的势垒金属及紧贴层发挥功能。
在布线层101上，以在X方向上分离最下层的布线层102的方式设置有半导体层105。半导体层105例如使用通过选择CVD(chemical vapor deposition：化学气相沉积)形成的硅。
在半导体层105上形成有存储沟槽LMT，在存储沟槽LMT内形成有包括块绝缘膜106、电荷蓄积层107、隧道绝缘膜108、半导体层109以及芯层110的存储柱LMP。块绝缘膜106、隧道绝缘膜108及芯层110例如使用硅氧化膜(SiO2)。电荷蓄积层例如使用硅氮化膜(SiN)或铪氧化物(HfO)等。半导体层109是供形成存储单元晶体管MC的沟道的区域。因此，半导体层109作为将存储单元晶体管MC的电流路径连接的信号线发挥功能。半导体层109例如使用多晶硅。
在图5的例子中，相对于半导体层105及存储柱LMP配置在纸面左侧的布线层102作为选择栅线SGSL发挥功能，8层布线层103从下层起作为字线WLL0～WLL7发挥功能。例如，由包括作为字线WLL0发挥功能的布线层103和设置于存储柱LMP的左侧面的块绝缘膜106、电荷蓄积层107、隧道绝缘膜108及半导体层109的一部分的区域形成存储单元晶体管MCL0。其他存储单元晶体管MCL1～MCL7及选择晶体管STL2A～STL2C也同样如此。
另外，配置在纸面右侧的布线层102作为选择栅线SGSR发挥功能，8层布线层103从下层起作为字线WLR0～WLR7发挥功能。例如，由包括作为字线WLR0发挥功能的布线层103、和设置于存储柱LMP的右侧面的块绝缘膜106、电荷蓄积层107、隧道绝缘膜108及半导体层109的一部分的区域，形成存储单元晶体管MCR0。其他存储单元晶体管MCR1～MCR7及选择晶体管STR2A～STR2C也同样如此。
因此，存储单元晶体管MCL0和MCR0形成于相同的层，与存储单元晶体管MCL0及MCR0的各自对应的布线层103、电荷蓄积层107及半导体层109在相同的层(XY平面)相互分离。即，存储单元晶体管MCL0及MCR0的沟道相互分离。其他存储单元晶体管MCL及MLR也同样如此。另外，选择晶体管STL2A～STL2C以及STR2A～STL2C也同样如此，例如，选择晶体管STL2A和STR2A形成于相同的层。
在存储柱LMP上形成有导电层111。导电层111由导电材料形成，例如采用使用了多晶硅的n型半导体。
在导电层111的上方，作为字线WL8～WL15发挥功能的8层布线层103及作为选择栅线SGD发挥功能的3层布线层104，以在各自的层间夹设未图示的层间绝缘膜的方式依次层叠。与布线层102及103同样地，布线层104由导电材料形成，例如使用添加了杂质的n型半导体或p型半导体、或者金属材料。在本实施方式中，与布线层102及103同样地，对布线层104使用了W及TiN的情况进行说明。
在导电层111上形成有存储沟槽UMT，在存储沟槽UMT内形成有包括块绝缘膜106、电荷蓄积层107、隧道绝缘膜108、半导体层109以及芯层110的存储柱UMP。因此，导电层111与存储柱LMP及UMP的半导体层109相接。即，经由导电层111，存储串LMSL、LMSR、UMSL、UMSR的沟道相互电连接。
在图5的例子中，相对于存储柱UMP配置在纸面左侧的8层布线层103从下层起作为字线WLL8～WLL15发挥功能，布线层104作为选择栅线SGDL发挥功能。例如，由包括作为字线WLL8发挥功能的布线层103、和设置于存储柱UMP的左侧面的块绝缘膜106、电荷蓄积层107、隧道绝缘膜108及半导体层109的一部分的区域，形成存储单元晶体管MCL8。其他存储单元晶体管MCL9～MCL15及选择晶体管STL1A～STL1C也同样如此。
另外，配置在纸面右侧的8层布线层103从下层起作为字线WLR8～WLR15发挥功能，布线层104作为选择栅线SGDR发挥功能。例如，由包括作为字线WLR8发挥功能的布线层103、和设置于存储柱UMP的右侧面的块绝缘膜106、电荷蓄积层107、隧道绝缘膜108及半导体层109的一部分的区域，形成存储单元晶体管MCR8。其他存储单元晶体管MCR9～MCR15及选择晶体管STR1A～STR1C也同样如此。
在存储柱UMP上形成有导电层112。导电层112由导电材料形成，例如使用多晶硅。另外，在导电层112上形成有用于与位线BL连接的接触插塞113。接触插塞113由导电材料形成，例如使用W及TiN。在接触插塞113上形成未图示的位线BL。
此外，存储柱MP也可以层叠3级以上。在该情况下，在各存储柱MP之间设置导电层111。
1.2存储单元阵列的制造方法
接着，使用图6～图14对存储单元阵列11的制造方法进行说明。图6～图14分别示出制造工序中的存储单元阵列的顶面(阵列顶面)及沿着A1-A2线的剖面(A1-A2剖面)。在本实施方式中，对使用下述方法(以下，称为“回埋”)的情况进行说明：在由牺牲层121形成了相当于布线层102、103及104的结构之后除去牺牲层121，然后用导电材料填埋而形成布线层102、103及104。以下，对使用硅氮化膜(SiN)作为牺牲层121且使用W及TiN作为布线层102、103及104的导电材料的情况，进行说明。TiN作为在对W进行成膜时例如用于防止W与基底的Si的反应的势垒层、或用于提高W的紧贴性的紧贴层，而发挥功能。此外，牺牲层121并不限定于SiN。例如可以是氮氧化硅膜(SiON)，只要是能够充分得到层间绝缘膜和湿式蚀刻的选择比的材料即可。
如图6所示，在半导体基板100上，形成绝缘层120作为层间绝缘膜，在其上形成布线层101。接着，在布线层101上形成绝缘层120(例如SiO2)后，将与3层布线层102及8层布线层103对应的11层牺牲层121、和11层绝缘层120交替层叠。
如图7所示，以使得底面到达布线层101的方式加工存储沟槽LMT。接着，在最下层的牺牲层121的侧面形成绝缘层120的薄膜，以使得最下层的牺牲层121的侧面不在存储沟槽LMT内露出。接着，在通过Si的外延生长而露出了的布线层101上形成半导体层105。接着，由块绝缘膜106、电荷蓄积层107、隧道绝缘膜108、半导体层109及芯层110来填埋存储沟槽LMT。更具体而言，首先，形成块绝缘膜106、电荷蓄积层107及隧道绝缘膜108，并且通过干式蚀刻除去最上层的绝缘层120及存储沟槽LMT底面的块绝缘膜106、电荷蓄积层107及隧道绝缘膜108。接着，在形成半导体层109及芯层110而填埋了存储沟槽LMT之后，除去绝缘层120上的剩余的半导体层109以及芯层110。
如图8所示，在形成底面的一部分到达半导体层105的孔LAH之后，由绝缘层122(例如SiO2)填埋孔LAH内。更具体而言，在形成绝缘层122而填埋孔LAH后，例如通过干式蚀刻或CMP(chemical mechanical polishing：化学机械抛光)使绝缘层122的表面平坦化。由此，存储沟槽LMT在Y方向上分离，形成存储柱LMP。
如图9所示，在存储柱LMP上形成导电层111。导电层111作为对存储沟槽UMT进行加工时的蚀刻阻挡层而发挥功能。因此，导电层111的Z方向上的膜厚设为：使得在加工了存储沟槽UMT时导电层111被除去而存储柱LMP不会露出的膜厚。
如图10所示，在由绝缘层120覆盖导电层111之后，交替地层叠与8层布线层103以及3层布线层104对应的11层牺牲层121、和11层绝缘层120。
如图11所示，对底面到达导电层111以及填埋孔LAH的绝缘层122的存储沟槽UMT进行加工。接着，与存储沟槽LMT同样地，由块绝缘膜106、电荷蓄积层107、隧道绝缘膜108、半导体层109及芯层110来填埋存储沟槽UMT。
如图12所示，在形成底面的一部分到达导电层111的孔UAH之后，由绝缘层122填埋孔UAH内。由此，存储沟槽UMT在Y方向上分离，形成存储柱UMP。
如图13所示，在存储柱UMP上形成导电层112。
如图14所示，在用绝缘层120覆盖导电层112之后，进行回埋，形成布线层102、103及104。更具体而言，首先，以使得牺牲层121的侧面露出的方式形成未图示的狭缝(slit)或孔。接着，例如进行使用了磷酸(H3PO4)的湿式蚀刻。由此，从狭缝对牺牲层121进行蚀刻，形成空洞。接着，依次形成TiN及W而填埋空洞。接着，除去狭缝的侧面及表面的绝缘层120上的剩余的W及TiN，形成布线层102、103及104。接着，例如由绝缘层填埋狭缝。
1.3读取动作
接着，使用图15对读取动作进行说明。图15的例子简略示出1个存储组MG的等效电路，示出了选择存储串UMSR的存储单元晶体管MC作为读取对象的情况。
如图15所示，在选择了存储串UMSR的存储单元晶体管MC的情况下，行解码器12对与存储串UMSR对应的选择栅线SGD施加电压Von，使存储串UMSR的选择晶体管ST1(STR1A、STR1B及STR1C)成为导通状态。电压Von是使选择晶体管ST1及ST2成为导通状态的电压。另外，行解码器12对与并联连接于存储串UMSR的非选择的存储串UMSL对应的选择栅线SGD施加电压Voff，使存储串UMSL的选择晶体管ST1(STL1A、STL1B以及STL1C)成为截止状态。电压Voff是使选择晶体管ST1及ST2成为截止状态的电压，是比电压Von低的电压(例如接地电压VSS)。而且，行解码器12对与非选择的存储串LMSL及LMSR对应的选择栅线SGS施加电压Von，使存储串LMSL及LMSR的选择晶体管ST2(STL2A、STL2B、STL2C、STR2A、STR2B及STR2C)成为导通状态。此外，例如在存储串LMSL及LMSR中的任一个被选择了的情况下，行解码器12使得所选择的存储串LMS的选择晶体管ST2、以及非选择的存储串UMSL及UMSR的选择晶体管ST1为导通状态，使得非选择的存储串LMS的选择晶体管ST2为截止状态。
另外，行解码器12对与在存储串UMSR中选择出的存储单元晶体管MC对应的字线WL(以下，称为选择字线WL)施加电压Vcgxxr，对与非选择的存储单元晶体管MC对应的字线WL(以下，称为非选择字线WL)施加电压Vread。电压Vcgxxr是与读取对象数据的读取电平相应的电压。例如，在所选择的存储单元晶体管MC的阈值电压低于电压Vcgxxr的情况下，存储单元晶体管MC成为导通状态，在阈值电压为电压Vcgxxr以上的情况下，存储单元晶体管MC成为截止状态。电压Vread是与存储单元晶体管MC的阈值电压无关地使存储单元晶体管MC成为导通状态的电压。例如，电压Vcgxxr是比电压Vread及电压Von低且比电压Voff高的电压。
另外，行解码器12使与存储串UMSL对应的非选择字线WL(WLL8～WLL15)成为浮置状态。而且，行解码器12对与存储串LMSL及LMSR对应的非选择字线WL(WLL0～WLL7及WLR0～WLR7)施加电压Vread。因此，存储串LMSL及LMSR的存储单元晶体管MC及选择晶体管ST2成为导通状态，例如作为从位线BL向源线SL流通电流时的电流路径而发挥功能。此外，例如在存储串LMS中的任一个被选择了的情况下，行解码器12对所选择的存储串LMS、以及存储串UMSL及UMSR的非选择字线WL施加电压Vread，使非选择的存储串LMS的非选择字线WL成为浮置状态。
在该状态下，感测放大器13对与成为读取对象的存储单元晶体管MC对应的位线BL施加电压VBL。另外，对源线SL施加电压VSRC。电压VBL和电压VSRC处于VBL>VSRC的关系。
在所选择的存储单元晶体管MC为导通状态的情况下，电流经由存储串UMSR、LMSL及LMSR从位线BL向源线SL流动。因此，当将1个存储串MS作为电流路径发挥功能的情况下的电阻值设为2R时，1个存储组MG中的合成电阻值为3R。另一方面，在所选择的存储单元晶体管MC为截止状态的情况下，电流不从位线BL流向源线SL。感测放大器13例如对从位线BL向源线SL流动的电流进行感测，从而读取存储单元晶体管MC的数据。
1.4本实施方式的效果
根据本实施方式的构成，能够提高可靠性。对本效果进行详述。
在1个存储柱MP中，在形成于相同层的2个存储单元晶体管MCL及MCR的半导体层109未分离的情况下、即在沟道共用的情况下，在读取动作时，电流有可能在存储单元区域外的沟道中流动而发生误读取。
与此相对，如果是本实施方式的构成，则能够使在1个存储柱MP中形成于相同层的2个存储单元晶体管MCL及MCR的半导体层109即沟道分离。由此，能够抑制电流在存储单元区域外的沟道中流动而发生误读取的可能性。因此，能够提高半导体存储装置的可靠性。
而且，如果是本实施方式的构成，则能够在存储柱LMP与存储柱UMP之间设置导电层111。通过将导电层111用作存储沟槽UMT加工时的蚀刻阻挡层，能够抑制对存储柱LMP的加工损伤。由此，即使在将存储柱UMP和存储柱LMP层叠了的情况下，也能够抑制存储柱LMP的形状及电特性的劣化。因此，能够提高半导体存储装置的可靠性。
而且，如果是本实施方式的构成，则能够使形成在夹着孔LAH而相邻的存储柱LMP上的导电层111间的距离为：X方向上的块绝缘膜106、电荷蓄积层107以及隧道绝缘膜108所形成的宽度(膜厚)的2倍的厚度以下。由此，即使在加工了存储沟槽UMT时导电层111间的孔LAH内的绝缘层122被加工，在填埋存储沟槽UMT时，也能由块绝缘膜106、电荷蓄积层107及隧道绝缘膜108填埋孔LAH内的加工区域。因此，能够抑制半导体层109进入孔LAH内。因此，能够抑制：由残留在孔LAH内的半导体层109引起的存储柱LMP中的泄漏的产生、影响单元动作的浮动电位的形成。
而且，如果是本实施方式的构成，则能够在读取动作时经由与读取对象的存储柱MP连接的非选择的存储柱MP的2个存储串MS使单元电流流动。由此，能够抑制存储组MG中的电阻值的增加，从而抑制单元电流的降低。因此，能够抑制读取动作中的误读取。
2.第2实施方式
接着，对第2实施方式进行说明。在第2实施方式中，对与第1实施方式不同的存储柱MP的形状进行说明。以下，仅对与第1实施方式不同的点进行说明。
2.1存储单元阵列的剖面构成
接着，使用图16及图17对存储单元阵列11的剖面构成进行说明。图16是存储单元阵列11的剖视图。图17是存储柱LMP的放大图。此外，在图16中，省略了层间绝缘膜。另外，图17示出了存储柱LMP，存储柱UMP也是同样的。
如图16所示，在本实施方式中，半导体层109的X方向(即，存储柱MP的径向)的膜厚在存储柱MP的底部附近比存储柱MP的上端部厚。其他构成与第1实施方式的图5相同。
如图17所示，更具体而言，存储柱LMP大致包括：包括存储柱LMP的上端的柱上部UP和包括存储柱LMP的下端的柱下部LP。若在柱下部LP的侧面将半导体层109的X方向的膜厚设为L1、在柱上部UP的侧面将半导体层109的X方向的膜厚设为L2，则处于L1>L2的关系。
2.2存储单元阵列的制造方法
接着，对存储单元阵列11的制造方法进行简略说明。
在本实施方式中，当填埋存储沟槽LMT(或UMT)时，首先形成块绝缘膜106、电荷蓄积层107、隧道绝缘膜108、半导体层109及覆盖绝缘层。覆盖绝缘层是为了保护半导体层109的表面而设置的，例如使用SiO2。接着，通过干式蚀刻，除去最上层的绝缘层120及存储沟槽LMT(或UMT)底面的块绝缘膜106、电荷蓄积层107、隧道绝缘膜108、半导体层109、以及覆盖绝缘层。接着，例如通过湿式蚀刻来除去覆盖绝缘层。接着，形成半导体层109及芯层110而填埋存储沟槽LMT。以后的工序与第1实施方式相同。由此，柱下部LP中的半导体层109的X方向的膜厚比柱上部UP中的半导体层109的X方向的膜厚厚。
2.3本实施方式的效果
根据本实施方式的构成，能够得到与第1实施方式相同的效果。
3.第3实施方式
接着，对第3实施方式进行说明。在第3实施方式中，对在孔LAH及UAH内形成存储柱LMP及UMP的情况进行说明。以下，仅对与第1及第2实施方式不同的点进行说明。
3.1存储单元阵列的平面构成
首先，使用图18对存储单元阵列11的平面构成进行说明。图18示出与半导体基板100平行的XY平面内的导电层111的平面。此外，在图18的例子中，省略了层间绝缘膜。
如图18所示，沿Y方向延伸的字线WLL7(布线层103)及字线WLR7(布线层103)以在X方向上相邻的方式配置。在字线WLL7与WLR7之间沿着Y方向形成有多个孔LAH。在孔LAH内，形成有包括块绝缘膜106、电荷蓄积层107、隧道绝缘膜108、半导体层109及芯层110的存储柱LMP。
字线WLL7和WLR7通过沿着Y方向形成的存储沟槽LMT而在X方向上分离。在本实施方式中，存储沟槽LMT内由绝缘层123填埋。另外，存储柱LMP通过存储沟槽LMT而在X方向上被分离为左区域和右区域这两个区域。在图18的例子中，由包括字线WLL7和存储柱LMP的左区域的区域形成存储单元晶体管MCL7，并且由包括字线WLR7和存储柱LMP的右区域的区域形成存储单元晶体管MCR7。
为了不将形成存储单元晶体管MC的沟道的半导体层109除去，X方向上的存储沟槽LMT的长度(宽度)比半导体层109的X方向上的内径短。
在存储柱LMP上，以覆盖存储柱LMP的顶面的方式设置有导电层111。导电层111的X方向及Y方向上的长度比存储柱LMP的直径长。
与第1实施方式的图4同样地，沿着Y方向配置的两个导电层111间的距离W1与X方向上的块绝缘膜106、电荷蓄积层107以及隧道绝缘膜108所形成的宽度(膜厚)W2，优选处于W1≤2×W2的关系。
3.2存储单元阵列的剖面构成
接着，使用图19对存储单元阵列11的剖面构成进行说明。图19是存储单元阵列11的剖视图。此外，在图19中，省略了层间绝缘膜。
如图19所示，在半导体层105上形成有孔LAH。孔LAH内由块绝缘膜106、电荷蓄积层107、隧道绝缘膜108、半导体层109以及芯层110填埋，而形成有存储柱LMP。并且，以使存储柱LMP在X方向上分离为2个的方式，形成有底面到达半导体层105的存储沟槽LMT。存储沟槽LMT内由绝缘层123填埋。绝缘层123例如使用SiO2。
在存储柱LMP上形成有导电层111。在导电层111上形成有孔UAH。孔UAH内由块绝缘膜106、电荷蓄积层107、隧道绝缘膜108、半导体层109以及芯层110填埋，而形成有存储柱UMP。并且，以使存储柱UMP在X方向上分离为2个的方式，形成有底面到达半导体层105的存储沟槽UMT。存储沟槽UMT内由绝缘层123填埋。
此外，存储柱MP也可以层叠3级以上。在该情况下，在各存储柱MP之间设置导电层111。
3.3存储单元阵列的制造方法
接着，使用图20～图27对存储单元阵列11的制造方法进行说明。图20～图27分别示出制造工序中的阵列顶面及A1-A2剖面。
如图20所示，在形成第1实施方式的图6中说明了的牺牲层121和绝缘层120的层叠结构之后，以使得底面到达布线层101的方式加工孔LAH。接着，在最下层的牺牲层121的侧面形成绝缘层120的薄膜，以使最下层的牺牲层121的侧面不在孔LAH内露出。接着，在通过Si的选择CVD而露出了的布线层101上形成半导体层105。接着，由块绝缘膜106、电荷蓄积层107、隧道绝缘膜108、半导体层109及芯层110填埋孔LAH。更具体而言，首先，形成块绝缘膜106、电荷蓄积层107及隧道绝缘膜108，并且通过干式蚀刻而除去最上层的绝缘层120及孔LAH底面的块绝缘膜106、电荷蓄积层107及隧道绝缘膜108。接着，在形成半导体层109以及芯层110而填埋存储沟槽LMT之后，除去绝缘层120上的剩余的半导体层109以及芯层110。
如图21所示，在形成了底面到达半导体层105的存储沟槽LMT之后，由绝缘层123填埋存储沟槽LMT内。由此，存储柱LMP在X方向上被分离为2个。
如图22所示，与第1实施方式的图9同样地，在存储柱LMP上形成导电层111。
如图23所示，在由绝缘层120覆盖导电层111之后，交替地层叠与8层布线层103以及3层布线层104对应的11层牺牲层121、和11层绝缘层120。
如图24所示，加工底面到达导电层111的孔UAH。接着，与孔LAH同样地，由块绝缘膜106、电荷蓄积层107、隧道绝缘膜108、半导体层109及芯层110填埋孔UAH。
如图25所示，在形成底面到达导电层111及填埋存储沟槽LMT的绝缘层123的存储沟槽UMT之后，由绝缘层123填埋存储沟槽UMT内。由此，存储柱UMP在X方向上被分离为2个。
如图26所示，在存储柱UMP上形成导电层112。
如图27所示，与第1实施方式的图14同样地，在用绝缘层120覆盖导电层112之后，进行回埋，而形成布线层102、103及104。
3.4本实施方式的效果
根据本实施方式的构成，能够得到与第1实施方式相同的效果。此外，本实施方式也可以与第2实施方式组合。
4.第4实施方式
接着，对第4实施方式进行说明。在第4实施方式中，对应用了FG型的存储单元晶体管MC的情况进行说明。
4.1存储单元阵列的剖面构成
使用图28对存储单元阵列11的剖面构成进行说明。图28是存储单元阵列11的剖视图。此外，在图28中，省略了层间绝缘膜。
如图28所示，在本实施方式中，与布线层102、103及104对应地形成有多个块绝缘膜106及多个电荷蓄积层130。更具体而言，块绝缘膜106的XY平面中的一方的侧面与布线层102、103及104中的任一个的侧面相接，XY平面中的另一方的侧面与电荷蓄积层130的XY平面中的一方的侧面相接。并且，电荷蓄积层130的XY平面中的另一方的侧面与形成于存储沟槽LMT(或UMT)的侧面的隧道绝缘膜108相接。电荷蓄积层130例如使用多晶硅。此外，电荷蓄积层130也可以含有氮化钽(TaN)、TiN、W、钌(Ru)等金属。
另外，在存储沟槽LMT(或UMT)内，形成有侧面与隧道绝缘膜108的侧面相接且底面与半导体层105(或导电层111)相接的半导体层109。半导体层109的内部由芯层110填埋。
4.2本实施方式的效果
如果是本实施方式的构成，则能够得到与第1实施方式相同的效果。
此外，本实施方式也可以与第2和/或第3实施方式组合。
5.第5实施方式
接着，对第5实施方式进行说明。在第5实施方式中，关于存储组MG包括6个存储串MS的情况、即层叠有3个存储柱MP的情况，示出2个例子。以下，仅对与第1至第4实施方式不同的点进行说明。
5.1第1例
首先，使用图29对第1例进行说明。在第1例中，对第2实施方式中说明了的存储柱MP层叠为3级的情况进行说明。图29是与存储单元阵列11的1个块BLK对应的立体图。此外，在图29的例子中，省略了绝缘膜的一部分。
如图29所示，本例的存储组MG包括：存储柱LMP、MMP及UMP；将存储柱LMP与存储柱MMP电连接的导电层111a；以及将存储柱MMP与存储柱UMP电连接的导电层111b。与第2实施方式的图16同样地，各存储柱MP的径向上的半导体层109的膜厚在存储柱MP的底部附近比存储柱MP的上端部厚。另外，导电层111a及111b与在第1实施方式中说明了的导电层111相同。
更具体而言，在存储柱LMP上形成有导电层111a。并且，在导电层111a的上方，沿Y方向延伸的作为字线WL发挥功能的例如10层的布线层103在Z方向上分离地层叠着。并且，以使10层的布线层103在X方向上分离的方式，形成有沿Y方向延伸且底面的一部分到达导电层111a的存储沟槽MMT。与存储沟槽LMT及UMT同样地，存储沟槽MMT由块绝缘膜106、电荷蓄积层107、隧道绝缘膜108、半导体层109及芯层110填埋。
以使存储沟槽MMT在Y方向上分离的方式，沿着Y方向形成有底面到达孔LAH或导电层111a的多个孔MAH。分离出的存储沟槽MMT中的1个作为存储柱MMP发挥功能。
并且，在存储柱MMP上形成导电层111b，在导电层111b上形成存储柱UMP。
5.2第2例
接着，使用图30对第2例进行说明。在第2例中，对与第3实施方式同样地在孔AH内形成有存储柱MP的情况进行说明。图30是与存储单元阵列11的1个块BLK对应的立体图。此外，在图30的例子中，省略了绝缘膜的一部分。另外，在本例中，半导体层105被废除。
如图30所示，在布线层101的上方形成有沿Y方向延伸的布线层102p。与布线层102同样地，布线层102p作为选择栅线SGS、或用于生成擦除动作时的擦除电流的栅电极而发挥功能。布线层102p由导电材料形成，例如使用添加了杂质的n型半导体。在布线层102p的上方，2层布线层102及8层布线层103在Z方向上分离地层叠着。并且，形成有贯通8层布线层103、2层布线层102及布线层102p且底面到达布线层101的孔LAH。孔LAH内由块绝缘膜106、电荷蓄积层107、隧道绝缘膜108、半导体层109以及芯层110填埋，而形成有存储柱LMP。与第2实施方式的图16同样地，存储柱LMP的径向上的半导体层109的膜厚在存储柱LMP的底部附近比存储柱LMP的上端部厚。并且，以在X方向上将布线层102p、102、103以及存储柱LMP分离为2个的方式，形成有沿Y方向延伸且底面到达布线层101的存储沟槽LMT。存储沟槽LMT的内部由绝缘层填埋。
在存储柱LMP上形成有导电层111a。并且，在导电层111a的上方，形成有与布线层103同样地作为字线WL发挥功能的布线层103p，进而，在布线层103p的上方，例如9层布线层103在Z方向上分离地层叠着。与布线层102p同样地，布线层103p由导电材料形成，例如使用添加了杂质的n型半导体。形成有贯通布线层103p及103的孔MAH，在孔MAH内与存储柱LMP同样地形成有存储柱MMP。并且，以将布线层103p、103以及存储柱MMP在X方向上分离为2个的方式，形成有沿Y方向延伸且底面到达导电层111a的存储沟槽MMT。
在存储柱MMP上形成有导电层111b。并且，在导电层111b的上方形成有布线层103p，进而，在布线层103p的上方，例如6层布线层103以及3层布线层104在Z方向上分离地层叠着。形成有贯通布线层103p、103及104的孔UAH，在孔UAH内与存储柱LMP及MMP同样地形成有存储柱UMP。并且，以将布线层103p、103、104以及存储柱UMP在X方向上分离为2个的方式，形成有沿Y方向延伸且底面到达导电层111b的存储沟槽UMT。
5.3本实施方式的效果
如果是本实施方式的构成，则能够得到与第1实施方式相同的效果。
此外，第1至第5实施方式能够尽可能地组合。
6.变形例等
上述实施方式的半导体存储装置包括：半导体基板(100)；第1信号线(MCL7侧109)，沿第1方向(Z方向)延伸；第2信号线(MCR7侧109)，在与第1方向交叉且与半导体基板平行的第2方向(X方向)上与第1信号线分离地配置，并沿第1方向延伸；第1绝缘层(110)，设置在第1信号线与第2信号线之间；第1布线层(103)，在半导体基板的上方，沿与第1方向及第2方向交叉且与半导体基板平行的第3方向(Y方向)延伸；第2布线层(103)，沿第3方向延伸；第1存储单元(MCL7)，对第1信号线与第1布线层之间施加电压来存储第1信息；第2存储单元(MCR7)，对第2信号线与第2布线层之间施加电压来存储第2信息；第1导电层(111)，设置在第1信号线和第2信号线之上；第3布线层(103)，在第1布线层的上方沿第3方向延伸；第4布线层(103)，位于在第2方向上与第3布线层分离的位置，并沿第3方向延伸；第3信号线(109)，沿第1方向延伸，并设置在第1导电层上；第4信号线(109)，在第2方向上与第3信号线分离地配置，沿第1方向延伸，并设置在第1导电层上；第2绝缘层(110)，设置在第3信号线与第4信号线之间；第3存储单元(MCL8)，对第3信号线与第3布线层之间施加电压来存储第3信息；以及第4存储单元(MCR8)，对第4信号线与第4布线层之间施加电压来存储第4信息。
通过应用上述实施方式，可以提供一种能够提高可靠性的半导体存储装置。
此外，实施方式并不限定于上述说明的方式，能够进行各种变形。
此外，上述实施方式中的“连接”也包括在其间夹设例如晶体管或电阻等其他部件而间接地连接的状态。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子而示出的，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内能够进行各种省略、置换、变更。这些实施方式、其变形，包含在发明的范围、主旨中，并且包含在技术方案所记载的发明及与其等同的范围内。

Claims (15)

1.一种半导体存储装置，包括：
半导体基板；
第1信号线，沿第1方向延伸；
第2信号线，在与所述第1方向交叉且与所述半导体基板平行的第2方向上与所述第1信号线分离地配置，并沿所述第1方向延伸；
第1绝缘层，设置在所述第1信号线与所述第2信号线之间；
第1布线层，在所述半导体基板的上方沿与所述第1方向及所述第2方向交叉且与所述半导体基板平行的第3方向延伸；
第2布线层，位于在所述第2方向上与所述第1布线层分离的位置，并沿所述第3方向延伸；
第1存储单元，对所述第1信号线与所述第1布线层之间施加电压来存储第1信息；
第2存储单元，对所述第2信号线与所述第2布线层之间施加电压来存储第2信息；
第1导电层，设置在所述第1信号线和所述第2信号线之上；
第3布线层，在所述第1布线层的上方沿所述第3方向延伸；
第4布线层，位于在所述第2方向上与所述第3布线层分离的位置，并沿所述第3方向延伸；
第3信号线，沿所述第1方向延伸，并设置在所述第1导电层上；
第4信号线，在所述第2方向上与所述第3信号线分离地配置，沿所述第1方向延伸，并设置在所述第1导电层上；
第2绝缘层，设置在所述第3信号线与所述第4信号线之间；
第3存储单元，对所述第3信号线与所述第3布线层之间施加电压来存储第3信息；以及
第4存储单元，对所述第4信号线与所述第4布线层之间施加电压来存储第4信息。
2.根据权利要求1所述的半导体存储装置，
所述第1信号线和所述第2信号线设置在所述第1布线层与所述第2布线层之间，所述第3信号线和所述第4信号线设置在所述第3布线层与所述第4布线层之间。
3.根据权利要求1所述的半导体存储装置，还具备：
第5信号线，设置在所述第1布线层与所述第2布线层之间，在所述第3方向上与所述第1信号线相邻地配置，并沿所述第1方向延伸；
第6信号线，设置在所述第5信号线与所述第2布线层之间，在所述第3方向上与所述第2信号线相邻地配置，并沿所述第1方向延伸；以及
第2导电层，设置在所述第5信号线和所述第6信号线之上。
4.根据权利要求3所述的半导体存储装置，还具备：
第7信号线，设置在所述第3布线层与所述第4布线层之间，沿所述第1方向延伸，并设置在所述第2导电层上；和
第8信号线，设置在所述第7信号线与所述第4布线层之间，沿所述第1方向延伸，并设置在所述第2导电层上。
5.根据权利要求1所述的半导体存储装置，
所述第1存储单元包括第3绝缘层、第1电荷蓄积层及第4绝缘层。
6.根据权利要求1所述的半导体存储装置，
所述第2存储单元包括第5绝缘层、第2电荷蓄积层及第6绝缘层。
7.根据权利要求3所述的半导体存储装置，
所述第1导电层与所述第2导电层的所述第3方向上的距离为所述第2方向上的所述第1存储单元的宽度的2倍以下。
8.根据权利要求1所述的半导体存储装置，
所述第1信号线包括:相对于所述半导体基板沿着所述第1方向位于所述第1导电层侧的第1部、和相对于所述第1部沿着所述第1方向离所述半导体基板近的第2部，所述第2部的所述第2方向的膜厚比所述第1部的所述第2方向的膜厚厚。
9.根据权利要求1所述的半导体存储装置，还具备：
第2导电层，设置在所述第3信号线和所述第4信号线之上；和
第3导电层，连接于所述第2导电层，并沿所述第2方向延伸。
10.根据权利要求1所述的半导体存储装置，还具备：
半导体层，设置在所述第1信号线和所述第2信号线之下；和
第5布线层，设置在所述半导体层之下。
11.根据权利要求10所述的半导体存储装置，
所述第1绝缘层的底面接触于所述半导体层。
12.根据权利要求1所述的半导体存储装置，还具备：
第2导电层，设置在所述第3信号线和所述第4信号线之上；
第5布线层，在所述第3布线层的上方沿所述第3方向延伸；
第6布线层，位于在所述第2方向上与所述第5布线层分离的位置，并沿所述第3方向延伸；
第5信号线，沿所述第1方向延伸，并设置在所述第2导电层上；
第6信号线，在所述第2方向上与所述第5信号线分离地配置，沿所述第1方向延伸，并设置在所述第2导电层上；
第3绝缘层，设置在所述第5信号线与所述第6信号线之间；
第5存储单元，对所述第5信号线与所述第5布线层之间施加电压来存储第5信息；以及
第6存储单元，对所述第6信号线与所述第6布线层之间施加电压来存储第6信息。
13.一种半导体存储装置，具备：
第1存储串，包括串联连接的第1选择晶体管、第1存储单元及第2存储单元；
第2存储串，包括串联连接的第2选择晶体管及第3存储单元；
第3存储串，包括串联连接的第3选择晶体管及第4存储单元；
第4存储串，包括串联连接的第4选择晶体管及第5存储单元，所述第5存储单元的电流路径的一端共通连接于所述第2存储单元、所述第3存储单元及所述第4存储单元的电流路径的一端；
位线，连接有所述第1选择晶体管及所述第2选择晶体管的电流路径的一端；
源线，连接有所述第3选择晶体管及所述第4选择晶体管的电流路径的一端；
第1字线、第2字线、第3字线、第4字线以及第5字线，分别连接于所述第1存储单元至所述第5存储单元的栅；
第1选择栅线、第2选择栅线、第3选择栅线以及第4选择栅线，分别连接于所述第1选择晶体管至所述第4选择晶体管的栅；
行解码器，连接有所述第1字线至所述第5字线及所述第1选择栅线至所述第4选择栅线；以及
控制电路，控制所述行解码器。
14.根据权利要求13所述的半导体存储装置，
在所述第1存储单元的读取动作中，所述控制电路控制所述行解码器，对所述第1字线施加读取电压，对所述第2字线、所述第4字线及所述第5字线施加比所述读取电压高的第1电压，使所述第2存储单元、所述第4存储单元及所述第5存储单元成为导通状态，使所述第3字线成为浮置状态，对所述第1选择栅线、所述第3选择栅线及所述第4选择栅线施加比所述读取电压高的第2电压，使所述第1选择晶体管、所述第3选择晶体管及所述第4选择晶体管成为导通状态，对所述第2选择栅线施加比所述读取电压低的第3电压，使所述第2选择晶体管成为截止状态。
15.根据权利要求13所述的半导体存储装置，
在所述第1存储单元的读取动作中，在所述第1存储单元为导通状态的情况下，电流从所述位线经由所述第1存储串、所述第3存储串及所述第4存储串流到所述源线。
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