TWI690063B - 半導體記憶裝置 - Google Patents

半導體記憶裝置 Download PDF

Info

Publication number
TWI690063B
TWI690063B TW108100813A TW108100813A TWI690063B TW I690063 B TWI690063 B TW I690063B TW 108100813 A TW108100813 A TW 108100813A TW 108100813 A TW108100813 A TW 108100813A TW I690063 B TWI690063 B TW I690063B
Authority
TW
Taiwan
Prior art keywords
layer
signal line
memory
wiring layer
memory cell
Prior art date
Application number
TW108100813A
Other languages
English (en)
Other versions
TW201946255A (zh
Inventor
永嶋賢史
中圭祐
荒井史
荒井伸也
內山泰宏
Original Assignee
日商東芝記憶體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日商東芝記憶體股份有限公司 filed Critical 日商東芝記憶體股份有限公司
Publication of TW201946255A publication Critical patent/TW201946255A/zh
Application granted granted Critical
Publication of TWI690063B publication Critical patent/TWI690063B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

實施形態的半導體記憶裝置是具備： 第1及第2訊號線； 被設在第1及第2訊號線之間的第1絕緣層； 第1及第2配線層； 在第1訊號線與第1配線層之間及第2訊號線與第2配線層之間分別施加電壓而記憶資訊的第1及第2記憶格； 被設在第1及第2訊號線上的第1導電層； 第3及第4配線層； 被設在第1導電層上的第3及第4訊號線； 被設在第3及第4訊號線之間的第2絕緣層；及 在第3訊號線與第3配線層之間及第4訊號線與第4配線層之間分別施加電壓而記憶資訊的第3及第4記憶格。

Description

半導體記憶裝置
實施形態主要關於半導體記憶裝置。
半導體記憶裝置有NAND型快閃記憶體為人所知。
實施形態是提供可提升可靠度的半導體記憶裝置。 實施形態的半導體記憶裝置是具備： 半導體基板； 第1訊號線，其係延伸於第1方向； 第2訊號線，其係與前述第1訊號線交叉於前述第1方向，在與前述半導體基板平行的第2方向分離而配置，延伸於前述第1方向； 第1絕緣層，其係被設在前述第1訊號線與前述第2訊號線之間； 第1配線層，其係於前述半導體基板的上方，交叉於前述第1及第2方向，在與前述半導體基板平行的第3方向延伸； 第2配線層，其係延伸於前述第3方向； 第1記憶格，其係於前述第1訊號線與前述第1配線層之間施加電壓而記憶第1資訊； 第2記憶格，其係於前述第2訊號線與前述第2配線層之間施加電壓而記憶第2資訊； 第1導電層，其係被設在前述第1訊號線與前述第2訊號線上； 第3配線層，其係於前述第1配線層的上方，延伸於前述第3方向； 第4配線層，其係與前述第3配線層在前述第2方向分離而位置，延伸於前述第3方向； 第3訊號線，其係延伸於前述第1方向，被設在前述第1導電層上； 第4訊號線，其係與前述第3訊號線在前述第2方向分離而配置，延伸於前述第1方向，被設在前述第1導電層上； 第2絕緣層，其係被設在前述第3訊號線與前述第4訊號線之間； 第3記憶格，其係於前述第3訊號線與前述第3配線層之間施加電壓而記憶第3資訊；及 第4記憶格，其係於前述第4訊號線與前述第4配線層之間施加電壓而記憶第4資訊。
1.第1實施形態 說明有關第1實施形態的半導體記憶裝置。以下，作為半導體記憶裝置是舉記憶格電晶體被三次元地層疊於半導體基板上方的三次元層疊型NAND型快閃記憶體為例進行說明。 1.1 構成 1.1.1 半導體記憶裝置的全體構成 首先，利用圖1來說明有關半導體記憶裝置的全體構成。圖1是表示半導體記憶裝置的基本的全體構成的方塊圖之一例。另外，在圖1中，藉由箭號線來表示各區塊的連接的一部分，但區塊間的連接是不限於此。 如圖1所示般，半導體記憶裝置1大致包含記憶體核心部10及周邊電路部20。 記憶體核心部10是包含記憶格陣列11、行解碼器(row decoder)12及感測放大器(Sense Amplifier)13。 記憶格陣列11是具備複數的區塊BLK。圖1的例子是表示3個的區塊BLK0~BLK2，但其數量是未被限定。區塊BLK是與行(row)及列(column)建立關聯，包含被三次元地層疊的複數的記憶格電晶體。 行解碼器12是將從未圖示的外部控制器接收的行位址(row address)解碼。然後，行解碼器12是根據解碼結果來選擇記憶格陣列11的行方向。更具體而言，對於用以選擇行方向的各種的配線賦予電壓。 感測放大器13是在資料的讀出時，感測從任一個的區塊BLK讀出的資料。並且，在資料的寫入時，將對應於寫入資料的電壓給予記憶格陣列11。 周邊電路部20是包含定序器(Sequencer)21及電壓產生電路22。 定序器21是控制半導體記憶裝置1全體的動作。更具體而言，定序器21是在寫入動作、讀出動作及消去動作時，控制電壓產生電路22、行解碼器12及感測放大器13等。 電壓產生電路22是使在寫入動作、讀出動作及消去動作所必要的電壓產生，供給至行解碼器12及感測放大器13等。 1.1.2 記憶格陣列的電路構成 其次，利用圖2來說明有關記憶格陣列11的電路構成。圖2是表示1個的區塊BLK的記憶格陣列11的電路圖。 如圖2所示般，區塊BLK是包含複數的串單元(string unit)SU(SU0、SU1、…)。並且，各個的串單元SU是包含複數的記憶體群組(memory group)MG。記憶體群組MG的各者是包含4個的記憶體串(memory string)LMSL、LMSR、UMSL及UMSR。記憶體串LMSL及LMSR會被並聯，記憶體串UMSL及UMSR會被並聯。而且，被並聯的記憶體串LMSL及LMSR是與被並聯的記憶體串UMSL及UMSR串聯。以下，不限定記憶體串LMSL及LMSR時，表記成記憶體串LMS，不限定記憶體串UMSL及UMSR時，表記成記憶體串UMS。更不限定記憶體串LMS及UMS時，表記成記憶體串MS。另外，在1個的記憶體群組MG中所含的記憶體串MS的個數是不限於4個。記憶體群組MG是亦可包含2m(m是3以上的整數)個以上的記憶體串MS。 記憶體串LMSL是例如包含8個的記憶格電晶體MCL0~ MCL7和3個的選擇電晶體STL2A、STL2B及STL2C。同樣，記憶體串LMSR是例如包含8個的記憶格電晶體MCR0~ MCR7和3個的選擇電晶體STR2A、STR2B及STR2C。又，記憶體串UMSL是例如包含8個的記憶格電晶體MCL8~MCL15和3個的選擇電晶體STL1A、STL1B及STL1C。記憶體串UMSR是例如包含8個的記憶格電晶體MCR8~MCR15和3個的選擇電晶體STR1A、STR1B及STR1C。 以下，不限定記憶格電晶體MCL0~MCL15時，表記成記憶格電晶體MCL，不限定MCR0~MCR15時，表記成記憶格電晶體MCR。更不限定記憶格電晶體MCL及MCR時，表記成記憶格電晶體MC。又，不限定選擇電晶體STL1A~ STL1C及STR1A~STR1C時，表記成選擇電晶體ST1。不限定選擇電晶體STL2A~STL2C及STR2A~STR2C時，表記成選擇電晶體ST2。 記憶格電晶體MC是具備控制閘極及電荷蓄積層，非揮發性地保持資料。另外，記憶格電晶體MC是亦可為在電荷蓄積層使用絕緣層的MONOS型，或亦可為在電荷蓄積層使用導電層的FG型。以下，在本實施形態中，以MONOS型為例進行說明。並且，在記憶體串MS的各者所含的記憶格電晶體MC的個數是亦可為16個或32個、48個、64個、96個、128個等，其數量是不被限定。而且，在記憶體串LMS的各者所含的選擇電晶體ST2的個數及在記憶體串UMS的各者所含的選擇電晶體ST1的個數為任意，只要各者有1個以上即可。 在記憶體串LMSL所含的記憶格電晶體MC及選擇電晶體ST2是分別被串聯。更具體而言，選擇電晶體STL2C、STL2B及STL2A和記憶格電晶體MCL0~MCL7是其電流路徑會被串聯。同樣，在記憶體串LMSR所含的選擇電晶體STR2C、STR2B及STR2A和記憶格電晶體MCR0~MCR7是其電流路徑會被串聯。而且，記憶格電晶體MCL7的汲極與記憶格電晶體MCR7的汲極會被連接。選擇電晶體STL2C的源極與選擇電晶體STR2C的源極是共通連接至源極線SL。 在記憶體串UMSL所含的記憶格電晶體MCL8~MCL15和選擇電晶體STL1C、STL1B及STL1A是其電流路徑會被串聯。同樣，在記憶體串UMSR所含的記憶格電晶體MCR8~MCR15和選擇電晶體STR1C、STR1B及STR1A是其電流路徑會被串聯。而且，記憶格電晶體MCL8的源極、記憶格電晶體MCR8的源極、記憶格電晶體MCL7的汲極及記憶格電晶體MCR7的汲極是彼此共通連接。選擇電晶體STL1A的汲極與選擇電晶體STR1A的汲極是共通連接至複數的位元線BL(BL0、…、BL(N-1)；(N-1)是2以上的整數)的任一。 對應於串單元SU(SU0、SU1、…)來設置選擇閘極線SGDL(SGDL0、SGDL1、…)及選擇閘極線SGDR(SGDR0、SGDR1、…)。而且，串單元SU內的複數的選擇電晶體STL1A、STL1B及STL1C的閘極是共通連接至對應的選擇閘極線SGDL。同樣，串單元SU內的複數的選擇電晶體STR1A、STR1B及STR1C的閘極是共通連接至對應的選擇閘極線SGDR。以下，不限定選擇閘極線SGDL及SGDR時，表記成選擇閘極線SGD。各選擇閘極線SGD是藉由行解碼器12來獨立地控制。 對應於區塊BLK來設置選擇閘極線SGSL及SGSR。而且，同一的區塊BLK內的複數的選擇電晶體STL2A、STL2B及STL2C的閘極是共通連接至對應的選擇閘極線SGSL，選擇電晶體STR2A、STR2B及STR2C的閘極是共通連接至對應的選擇閘極線SGSR。選擇閘極線SGSL及SGSR是例如亦可共通連接至行解碼器12，或亦可藉由行解碼器12來獨立地控制。以下，不限定選擇閘極線SGSL及SGSR時，表記成選擇閘極線SGS。 同一的區塊BLK內的記憶格電晶體MCL0~MCL15及MCR0~MCR15的控制閘極是分別共通連接至按每個區塊BLK而設的字元線WLL0~WLL15及WLR0~WLR15。字元線WLL0~WLL15及WLR0~WLR15是藉由行解碼器12來獨立地控制。以下，不限定字元線WLL及WLR時，表記成字元線WL。 區塊BLK是例如為資料的消去單位，在同一區塊BLK內所含的記憶格電晶體MC的保持的資料是一併被消去。並且，寫入動作及讀出動作是對於共通連接至1個的串單元SU的1條的字元線WL之複數的記憶格電晶體MC一併進行。 在記憶格陣列11內，位於同一列的記憶體群組MG的選擇電晶體STL1A的汲極及STR1A的汲極是共通連接至任一的位元線BL。亦即，位元線BL是在複數的串單元SU間共通連接記憶體群組MG。亦即，串單元SU是包含複數個被連接至不同的位元線BL，且被連接至同一的選擇閘極線SGD的記憶體群組MG。並且，區塊BLK是包含複數個將字元線WL形成共通的複數的串單元SU。而且，記憶格陣列11是包含將位元線BL形成共通的複數的區塊BLK。然後，在記憶格陣列11內，選擇閘極線SGS、字元線WL及選擇閘極線SGD會被層疊於半導體基板上方，藉此記憶格電晶體MC會被層疊成三次元。 1.1.3 記憶格陣列的全體構成 其次，利用圖3來說明有關記憶格陣列11的全體構成。圖3是對應於記憶格陣列11的1個的區塊BLK的立體圖。另外，在圖3的例子中，絕緣膜的一部分會被省略。 如圖3所示般，在半導體基板100的上方形成有延伸於與半導體基板100平行的XY平面之配線層101。配線層101是作為源極線SL機能。在配線層101的上方，延伸於Y方向的3層的配線層102會在與半導體基板100垂直的Z方向分離，亦即使未圖示的層間絕緣膜介於各者的層間，而被層疊。配線層102是作為選擇閘極線SGS或消去動作時的消去電流產生用的閘極電極機能。在配線層101的上面的一部分是形成有以能將最下層的配線層102分離於X方向的方式延伸於Y方向的半導體層105。半導體層105的上面是位於比最下層的配線層102的上面更高，比中間的配線層102的底面更低的位置。 在3層的配線層102的上方，延伸於Y方向，作為字元線WL0~WL7機能的8層的配線層103會在Z方向分離而被層疊。然後，以使8層的配線層103及上層2層的配線層102分離於X方向的方式，在半導體層105上形成有延伸於Y方向的記憶體溝(memory trench)LMT。在記憶體溝LMT的側面是區塊絕緣膜106、電荷蓄積層107及隧道絕緣膜108會依序被層疊。然後，形成側面會接觸於隧道絕緣膜108的側面，底面會接觸於半導體層105的半導體層109。而且比記憶體溝LMT內的半導體層109還內側是藉由核心層110來埋入。 以將延伸於Y方向的記憶體溝LMT分離於Y方向的方式，底面到達半導體層105的複數的孔LAH會沿著Y方向而形成。以下，將被分離的記憶體溝LMT的1個稱為記憶體柱(memory pillar)LMP。1個的記憶體柱LMP會作為1個的記憶體群組MG的記憶體串LMSL及LMSR機能。 在沿著Y方向而配置的複數的記憶體柱LMP上是分別形成有導電層111。 在導電層111的上方，作為延伸於Y方向的字元線WL8~WL15機能的8層的配線層103及作為延伸於Y方向的選擇閘極線SGD機能的3層的配線層104會在Z方向分離而被層疊。然後，以使8層的配線層103及3層的配線層104分離於X方向的方式，形成有延伸於Y方向，底面的一部分到達導電層111的記憶體溝UMT。記憶體溝UMT是與記憶體溝LMT同樣，藉由區塊絕緣膜106、電荷蓄積層107、隧道絕緣膜108、半導體層109及核心層110來埋入。 以將記憶體溝UMT分離於Y方向的方式，底面到達孔LAH或導電層111的複數的孔UAH會沿著Y方向而形成。以下，將被分離的記憶體溝UMT的1個稱為記憶體柱UMP。1個的記憶體柱UMP會作為1個的記憶體群組MG的記憶體串UMSL及UMSR機能。以下，不限定記憶體柱LMP及UMP時，表記成記憶體柱MP。 記憶體群組MG是包含記憶體柱LMP及UMP和電性連接記憶體柱LMP與記憶體柱UMP的導電層111。 在沿著Y方向而配置的複數的記憶體柱UMP上是分別形成有導電層112。然後，在各導電層112上是形成有接觸插塞113。接觸插塞113的上面是例如被連接至延伸於X方向的位元線BL。 1.1.4 記憶格陣列的平面構成 其次，利用圖4來說明有關記憶格陣列11的平面構成。圖4是表示與半導體基板100平行的XY平面內的導電層111的平面。另外，在圖4的例子中，層間絕緣膜是被省略。 如圖4所示般，以延伸於Y方向的字元線WLL7(配線層103)及字元線WLR7(配線層103)會在X方向鄰接的方式配置。在字元線WLL7與WLR7之間是沿著Y方向來交替配置有複數的記憶體柱LMP及複數的孔LAH。在延伸於Y方向的記憶體柱LMP的2個的側面是依序層疊有區塊絕緣膜106、電荷蓄積層107、隧道絕緣膜108及半導體層109，記憶體柱LMP的內部是藉由核心層110來埋入。在延伸於X方向的記憶體柱LMP的側面是區塊絕緣膜106、電荷蓄積層107、隧道絕緣膜108、半導體層109及核心層110會接觸。亦即接觸於記憶體柱MP的2個的側面之區塊絕緣膜106、電荷蓄積層107、隧道絕緣膜108及半導體層109是在X方向互相被分離。在圖4的例子中，藉由包含字元線WLL7及被形成於記憶體柱LMP的左側面的區塊絕緣膜106、電荷蓄積層107、隧道絕緣膜108、半導體層109的區域來形成記憶格電晶體MCL7，藉由包含字元線WLR7及被形成於記憶體柱LMP的右側面的區塊絕緣膜106、電荷蓄積層107、隧道絕緣膜108、半導體層109的區域來形成記憶格電晶體MCR7。 孔LAH是為了使記憶體溝LMT分離於Y方向而設。因此，X方向的孔LAH的長度(寬度)是比X方向的記憶體溝LMT，亦即記憶體柱LMP的長度(寬度)更長。 在記憶體柱LMP上是以覆蓋記憶體柱LMP的上面之方式設有導電層111。導電層111是加工記憶體溝UMT時，作為保護記憶體柱LMP的上面之蝕刻阻擋層(etching stopper)機能。因此，導電層111的X方向及Y方向的長度是比記憶體柱LMP的X方向及Y方向的長度更長。 將沿著Y方向而配置的2個的導電層111間的距離設為W1，且在未圖示的記憶體溝UMT內，將X方向的區塊絕緣膜106、電荷蓄積層107及隧道絕緣膜108的寬度(膜厚)設為W2。於是，將距離W1設為寬度W2的2倍以下，亦即處於W1≦2×W2的關係為理想。處於此關係的情況，加工記憶體溝UMT時，即使導電層111間的孔LAH被加工，也會在記憶體溝UMT的埋入中，藉由區塊絕緣膜106、電荷蓄積層107及隧道絕緣膜108來埋入孔LAH內的加工區域，半導體層109不會進入孔LAH內。 1.1.5 記憶格陣列的剖面構成 其次，利用圖5來說明有關記憶格陣列11的剖面構成。圖5是沿著圖4的A1-A2線的記憶格陣列11的剖面圖。另外，在圖5中，層間絕緣膜是被省略。 如圖5所示般，在半導體基板100的上方是使介入未圖示的層間絕緣膜來形成有作為源極線機能的配線層101。在配線層101是例如可使用摻雜磷(P)等的多結晶矽。另外，在半導體基板100與配線層101之間是亦可設有行解碼器12或感測放大器13等的電路。 在配線層101的上方，作為選擇閘極線SGSL及SGSR機能的3層的配線層102及作為字元線WL0~WL7機能的8層的配線層103會使未圖示的層間絕緣膜介於各者的層間而依序被層疊。配線層102及配線層103是藉由導電材料所構成，例如可使用被添加雜質的n型半導體或p型半導體或金屬材料。在本實施形態中，說明有關在配線層102及103使用鎢(W)及氮化鈦(TiN)的情況。TiN是作為形成W時的位障金屬(barrier metal)及接著層機能。 在配線層101上是以將最下層的配線層102分離於X方向的方式設有半導體層105。在半導體層105是例如可使用藉由選擇CVD(chemical vapor deposition)所形成的矽。 在半導體層105上是形成有記憶體溝LMT，在記憶體溝LMT內形成有包含區塊絕緣膜106、電荷蓄積層107、隧道絕緣膜108、半導體層109及核心層110的記憶體柱LMP。在區塊絕緣膜106、隧道絕緣膜108及核心層110是例如可使用矽氧化膜(SiO 2)。在電荷蓄積層是例如可使用矽氮化膜(SiN)或鉿氧化物(HfO)等。半導體層109是形成有記憶格電晶體MC的通道的區域。因此，半導體層109是作為連接記憶格電晶體MC的電流路徑的訊號線機能。在半導體層109是例如可使用多結晶矽。 在圖5的例子中，半導體層105及對於記憶體柱LMP被配置在紙面左側的配線層102會作為選擇閘極線SGSL機能，8層的配線層103會從下層起作為字元線WLL0~WLL7機能。例如，藉由包含作為字元線WLL0機能的配線層103及被設在記憶體柱LMP的左側面的區塊絕緣膜106、電荷蓄積層107、隧道絕緣膜108及半導體層109的一部分的區域來形成記憶格電晶體MCL0。其他的記憶格電晶體MCL1 ~MCL7及選擇電晶體STL2A~STL2C也同樣。 並且，被配置於紙面右側的配線層102會作為選擇閘極線SGSR機能，8層的配線層103會從下層起作為字元線WLR0~WLR7機能。例如，藉由包含作為字元線WLR0機能的配線層103及被設在記憶體柱LMP的右側面的區塊絕緣膜106、電荷蓄積層107、隧道絕緣膜108及半導體層109的一部分的區域來形成記憶格電晶體MCR0。其他的記憶格電晶體MCR1~MCR7及選擇電晶體STR2A~STR2C也同樣。 因此，記憶格電晶體MCL0與MCR0是被形成於同層，對應於記憶格電晶體MCL0及MCR0的各者的配線層103、電荷蓄積層107及半導體層109是在同層(XY平面)互相被分離。亦即，記憶格電晶體MCL0及MCR0的通道是互相被分離。其他的記憶格電晶體MCL及MLR也同樣。又，選擇電晶體STL2A~STL2C及STR2A~STL2C也同樣，例如，選擇電晶體STL2A與STR2A會被形成於同層。 在記憶體柱LMP上是形成有導電層111。導電層111是藉由導電材料所構成，例如可使用利用多結晶矽的n型半導體。 在導電層111的上方，作為字元線WL8~WL15機能的8層的配線層103及作為選擇閘極線SGD機能的3層的配線層104會使層間絕緣膜介於各者的層間來依序被層疊。配線層104是與配線層102及103同樣，藉由導電材料所構成，例如可使用被添加雜質的n型半導體或p型半導體或金屬材料。在本實施形態中，與配線層102及103同樣，說明有關在配線層104使用W及TiN的情況。 在導電層111上是形成有記憶體溝UMT，在記憶體溝UMT內是形成有包含區塊絕緣膜106、電荷蓄積層107、隧道絕緣膜108、半導體層109及核心層110的記憶體柱UMP。因此，導電層111是接觸於記憶體柱LMP及UMP的半導體層109。亦即，記憶體串LMSL、LMSR、UMSL、UMSR的通道會經由導電層111來電性地互相連接。 在圖5的例子中，對於記憶體柱UMP被配置在紙面左側的8層的配線層103會從下層起作為字元線WLL8~WLL15機能，配線層104會作為選擇閘極線SGDL機能。例如，藉由包含作為字元線WLL8機能的配線層103及被設在記憶體柱UMP的左側面的區塊絕緣膜106、電荷蓄積層107、隧道絕緣膜108及半導體層109的一部分的區域來形成記憶格電晶體MCL8。其他的記憶格電晶體MCL9~MCL15及選擇電晶體STL1A~STL1C也同樣。 並且，被配置於紙面右側的8層的配線層103會從下層起作為字元線WLR8~WLR15機能，配線層104會作為選擇閘極線SGDR機能。例如，藉由包含作為字元線WLR8機能的配線層103及被設在記憶體柱UMP的右側面的區塊絕緣膜106、電荷蓄積層107、隧道絕緣膜108及半導體層109的一部分的區域來形成記憶格電晶體MCR8。其他的記憶格電晶體MCR9~MCR15及選擇電晶體STR1A~STR1C也同樣。 在記憶體柱UMP上形成有導電層112。導電層112是藉由導電材料所構成，例如可使用多結晶矽。並且，在導電層112上是形成有用以和位元線BL連接的接觸插塞113。接觸插塞113是藉由導電材料所構成，例如使用W及TiN。在接觸插塞113上是形成有未圖示的位元線BL。 另外，記憶體柱MP是亦可被層疊3段以上。此情況，在各記憶體柱MP間設置導電層111。 1.2 記憶格陣列的製造方法 其次，利用圖6~圖14來說明有關記憶格陣列11的製造方法。圖6~圖14是分別表示製造工程的記憶格陣列的上面(陣列上面)及沿著A1-A2線的剖面(A1-A2剖面)。在本實施形態中，說明有關以犧牲層121來形成配線層102、103及104之後，除去犧牲層121之後以導電材料埋入而形成配線層102、103及104的方法(以下稱為「填回」)的情況。以下是說明有關使用矽氮化膜(SiN)作為犧牲層121，使用W及TiN作為配線層102、103及104的導電材料的情況。TiN是將W成膜時，例如具有作為用以防止W與底層的Si反應的屏障層或用以使W的接著性提升的接著層機能。另外，犧牲層121是不限於SiN。例如亦可為矽氧氮化膜(SiON)，只要是層間絕緣膜與濕式蝕刻的選擇比可充分地取得的材料即可。 如圖6所示般，在半導體基板100上，形成絕緣層120作為層間絕緣膜，在其上形成配線層101。其次，在配線層101上形成絕緣層120(例如SiO 2)之後，交替地層疊對應於3層的配線層102及8層的配線層103之11層的犧牲層121及11層的絕緣層120。 如圖7所示般，以底面到達配線層101的方式加工記憶體溝LMT。其次，以最下層的犧牲層121的側面不會露出至記憶體溝LMT內的方式，在最下層的犧牲層121的側面形成絕緣層120的薄膜。其次，藉由Si的磊晶成長在露出的配線層101上形成半導體層105。其次，藉由區塊絕緣膜106、電荷蓄積層107、隧道絕緣膜108、半導體層109及核心層110來埋入記憶體溝LMT。更具體而言，首先，形成區塊絕緣膜106、電荷蓄積層107及隧道絕緣膜108，藉由乾式蝕刻來除去最上層的絕緣層120及記憶體溝LMT底面的區塊絕緣膜106、電荷蓄積層107及隧道絕緣膜108。其次，形成半導體層109及核心層110埋入記憶體溝LMT之後，除去絕緣層120上的剩餘的半導體層109及核心層110。 如圖8所示般，底面的一部分形成到達半導體層105的孔LAH之後，藉由絕緣層122(例如SiO 2)來埋入孔LAH內。更具體而言，形成絕緣層122埋入孔LAH之後，例如藉由乾式蝕刻或CMP(chemical mechanical polishing)來使絕緣層122的表面平坦化。藉此，記憶體溝LMT會被分離於Y方向，形成記憶體柱LMP。 如圖9所示般，在記憶體柱LMP上形成導電層111。導電層111是作為加工記憶體溝UMT時的蝕刻阻擋層機能。因此，導電層111的Z方向的膜厚是設為在加工記憶體溝UMT時，導電層111被除去，記憶體柱LMP不會露出的膜厚。 如圖10所示般，藉由絕緣層120來被覆導電層111之後，交替地層疊對應於8層的配線層103及3層的配線層104之11層的犧牲層121及11層的絕緣層120。 如圖11所示般，加工底面到達導電層111及埋入孔LAH的絕緣層122的記憶體溝UMT。其次，與記憶體溝LMT同樣地藉由區塊絕緣膜106、電荷蓄積層107、隧道絕緣膜108、半導體層109及核心層110來埋入記憶體溝UMT。 如圖12所示般，底面的一部分形成到達導電層111的孔UAH之後，藉由絕緣層122來埋入孔UAH內。藉此，記憶體溝UMT會被分離於Y方向，形成記憶體柱UMP。 如圖13所示般，在記憶體柱UMP上形成導電層112。 如圖14所示般，以絕緣層120來被覆導電層112之後，進行填回，形成配線層102、103及104。更具體而言，首先，以犧牲層121的側面露出的方式形成未圖示的縫隙或孔。其次，進行例如使用磷酸(H 3PO 4)的濕式蝕刻。藉此，從縫隙蝕刻犧牲層121，形成空洞。其次，將TiN及W依序形成而埋入空洞。其次，除去縫隙的側面及表面的絕緣層120上的剩餘的W及TiN，形成配線層102、103及104。其次，例如藉由絕緣層來埋入縫隙。 1.3 讀出動作 其次，利用圖15來說明有關讀出動作。圖15的例子是簡略地表示1個的記憶體群組MG的等效電路，表示記憶體串UMSR的記憶格電晶體MC作為讀出對象被選擇的情況。 如圖15所示般，當記憶體串UMSR的記憶格電晶體MC被選擇時，行解碼器12是施加電壓Von至對應於記憶體串UMSR的選擇閘極線SGD，將記憶體串UMSR的選擇電晶體ST1(STR1A、STR1B、及STR1C)形成ON狀態。電壓Von是將選擇電晶體ST1及ST2形成ON狀態的電壓。並且，行解碼器12是施加電壓Voff至對應於被並聯於記憶體串UMSR的非選擇的記憶體串UMSL之選擇閘極線SGD，將記憶體串UMSL的選擇電晶體ST1(STL1A、STL1B及STL1C)形成OFF狀態。電壓Voff是將選擇電晶體ST1及ST2形成OFF狀態的電壓，比電壓Von更低的電壓(例如接地電壓VSS)。而且，行解碼器12是施加電壓Von至對應於非選擇的記憶體串LMSL及LMSR的選擇閘極線SGS，將記憶體串LMSL及LMSR的選擇電晶體ST2(STL2A、STL2B、STL2C、STR2A、STR2B及STR2C)形成ON狀態。另外，例如記憶體串LMSL及LMSR的任一個被選擇時，行解碼器12是將被選擇的記憶體串LMS的選擇電晶體ST2和非選擇的記憶體串UMSL及UMSR的選擇電晶體ST1形成ON狀態，將非選擇的記憶體串LMS的選擇電晶體ST2形成OFF狀態。 又，行解碼器12是施加電壓Vcgxxr至對應於記憶體串UMSR中被選擇的記憶格電晶體MC的字元線WL(以下稱為選擇字元線WL)，施加電壓Vread至對應於非選擇的記憶格電晶體MC的字元線WL(以下稱為非選擇字元線WL)。電壓Vcgxxr是對應於讀出對象資料的讀出水準的電壓。例如，當被選擇的記憶格電晶體MC的臨界值電壓比電壓Vcgxxr更低時，記憶格電晶體MC是被設為ON狀態，當臨界值電壓為電壓Vcgxxr以上時，記憶格電晶體MC是被設為OFF狀態。電壓Vread是不論記憶格電晶體MC的臨界值電壓，將記憶格電晶體MC形成ON狀態的電壓。例如，電壓Vcgxxr是比電壓Vread及電壓Von更低，比電壓Voff更高的電壓。 又，行解碼器12是將對應於記憶體串UMSL的非選擇字元線WL(WLL8~WLL15)設為浮動狀態。而且，行解碼器12是施加電壓Vread至對應於記憶體串LMSL及LMSR的非選擇字元線WL(WLL0~WLL7及WLR0~WLR7)。因此，記憶體串LMSL及LMSR的記憶格電晶體MC及選擇電晶體ST2是被設為ON狀態，例如作為從位元線BL流動電流至源極線SL時的電流路徑機能。另外，例如記憶體串LMS的任一個被選擇時，行解碼器12是施加電壓Vread至被選擇的記憶體串LMS和記憶體串UMSL及UMSR的非選擇字元線WL，將非選擇的記憶體串LMS的非選擇字元線WL形成浮動狀態。 在此狀態中，感測放大器13是施加電壓VBL至對應於成為讀出對象的記憶格電晶體MC之位元線BL。並且，在源極線SL被施加電壓VSRC。電壓VBL與電壓VSRC是處於VBL＞VSRC的關係。 當被選擇的記憶格電晶體MC為ON狀態時，經由記憶體串UMSR、LMSL及LMSR來從位元線BL流動電流至源極線SL。因此，若將1個的記憶體串MS作為電流路徑機能時的電阻值設為2R，則1個的記憶體群組MG的合成電阻值是成為3R。另一方面，當被選擇的記憶格電晶體MC為OFF狀態時，電流不會從位元線BL流動至源極線SL。感測放大器13是例如感測從位元線BL流動至源極線SL的電流，讀出記憶格電晶體MC的資料。 1.4 本實施形態的效果 只要是本實施形態的構成，便可提升可靠度。詳述本效果。 在1個的記憶體柱MP中，被形成於同層的2個的記憶格電晶體MCL及MCR的半導體層109未被分離時，亦即通道為共通時，在讀出動作時，電流流至記憶格區域外的通道，有可能產生誤讀出。 對於此，若為本實施形態的構成，則在1個的記憶體柱MP中可使被形成於同層的2個的記憶格電晶體MCL及MCR的半導體層109亦即通道分離。藉此，可抑制電流流至記憶格區域外的通道，產生誤讀出的可能性。因此，可提升半導體記憶裝置的可靠度。 又，若為本實施形態的構成，則可在記憶體柱LMP與記憶體柱UMP之間設置導電層111。藉由利用導電層111作為記憶體溝UMT加工時的蝕刻阻擋層，可抑制對記憶體柱LMP的加工損傷。藉此，在將記憶體柱UMP及記憶體柱LMP層疊時，也可抑制記憶體柱LMP的形狀及電氣特性的劣化。因此，可提升半導體記憶裝置的可靠度。 又，若為本實施形態的構成，則可將被形成於隔著孔LAH而鄰接的記憶體柱LMP上的導電層111間的距離設為X方向的區塊絕緣膜106、電荷蓄積層107及隧道絕緣膜108的寬度(膜厚)的2倍的厚度以下。藉此，在加工記憶體溝UMT時即使導電層111間的孔LAH內的絕緣層122被加工，也會在記憶體溝UMT的埋入時藉由區塊絕緣膜106、電荷蓄積層107及隧道絕緣膜108來埋入孔LAH內的加工區域。因此，可抑制半導體層109進入孔LAH內。因此，可抑制在孔LAH內殘存的半導體層109所引起的記憶體柱LMP的洩漏的發生或影響元件(cell)動作的浮遊電位的形成。 又，若為本實施形態的構成，則在讀出動作時，可經由被連接至讀出對象的記憶體柱MP的非選擇的記憶體柱MP的2個的記憶體串MS來流動元件電流。藉此，可抑制記憶體群組MG的電阻值的增加，可抑制元件電流的降低。因此，可抑制讀出動作的誤讀出。 2.第2實施形態 其次，說明有關第2實施形態。在第2實施形態中，說明有關與第1實施形態不同的記憶體柱MP的形狀。以下，只說明與第1實施形態不同的點。 2.1 記憶格陣列的剖面構成 其次，利用圖16及圖17來說明有關記憶格陣列11的剖面構成。圖16是記憶格陣列11的剖面圖。圖17是記憶體柱LMP的擴大圖。另外，在圖16中，層間絕緣膜是被省略。並且，圖17雖表示記憶體柱LMP但記憶體柱UMP也同樣。 如圖16所示般，在本實施形態中，半導體層109的X方向(亦即，記憶體柱MP的徑方向)的膜厚會在記憶體柱MP的底部附近，形成比記憶體柱MP的上端部更厚。其他的構成是與第1實施形態的圖5相同。 如圖17所示般，更具體而言，記憶體柱LMP是大致包含：含記憶體柱LMP的上端的柱(pillar)上部UP，及含記憶體柱LMP的下端的柱下部LP。若在柱下部LP的側面，將半導體層109的X方向的膜厚設為L1，在柱上部UP的側面，將半導體層109的X方向的膜厚設為L2，則處於L1＞L2的關係。 2.2 記憶格陣列的製造方法 其次，簡略說明有關記憶格陣列11的製造方法。 在本實施形態中，埋入記憶體溝LMT(或UMT)時，首先，形成區塊絕緣膜106、電荷蓄積層107、隧道絕緣膜108、半導體層109及覆蓋(cover)絕緣層。覆蓋絕緣層是為了保護半導體層109的表面而設，例如可使用SiO 2。其次，藉由乾式蝕刻來除去最上層的絕緣層120及記憶體溝LMT(或UMT)底面的區塊絕緣膜106、電荷蓄積層107、隧道絕緣膜108、半導體層109及覆蓋絕緣層。其次，例如藉由濕式蝕刻來除去覆蓋絕緣層。其次，形成半導體層109及核心層110埋入記憶體溝LMT。以後的工程是與第1實施形態相同。藉此，柱下部LP的半導體層109的X方向的膜厚會比柱上部UP的半導體層109的X方向的膜厚更厚。 2.3 本實施形態的效果 只要是本實施形態的構成，便可取得與第1實施形態同樣的效果。 3.第3實施形態 其次，說明有關第3實施形態。在第3實施形態中，說明有關在孔LAH及UAH內形成記憶體柱LMP及UMP的情況。以下，只說明有關與第1及第2實施形態不同的點。 3.1 記憶格陣列的平面構成 首先，利用圖18來說明有關記憶格陣列11的平面構成。圖18是表示與半導體基板100平行的XY平面內的導電層111的平面。另外，在圖18的例子中，層間絕緣膜是被省略。 如圖18所示般，以延伸於Y方向的字元線WLL7(配線層103)及字元線WLR7(配線層103)會在X方向鄰接的方式配置。在字元線WLL7與WLR7之間是沿著Y方向來形成有複數的孔LAH。在孔LAH內是形成有包含區塊絕緣膜106、電荷蓄積層107、隧道絕緣膜108、半導體層109及核心層110的記憶體柱LMP。 字元線WLL7與WLR7是藉由沿著Y方向所形成的記憶體溝LMT來分離於X方向。在本實施形態中，記憶體溝LMT內是藉由絕緣層123來埋入。並且，記憶體柱LMP是藉由記憶體溝LMT在X方向分離成左區域與右區域的2個。在圖18的例子中，藉由包含字元線WLL7及記憶體柱LMP的左區域的區域來形成記憶格電晶體MCL7，藉由包含字元線WLR7及記憶體柱LMP的右區域的區域來形成記憶格電晶體MCR7。 X方向的記憶體溝LMT的長度(寬度)是為了使形成記憶格電晶體MC的通道之半導體層109不會被除去，而比半導體層109的X方向的內徑更短。 在記憶體柱LMP上，以覆蓋記憶體柱LMP的上面之方式設有導電層111。導電層111的X方向及Y方向的長度是比記憶體柱LMP的直徑更長。 與第1實施形態的圖4同樣，沿著Y方向來配置的2個的導電層111間的距離W1與X方向的區塊絕緣膜106、電荷蓄積層107及隧道絕緣膜108的寬度(膜厚)W2是處於W1≦2×W2的關係為理想。 3.2 記憶格陣列的剖面構成 其次，利用圖19來說明有關記憶格陣列11的剖面構成。圖19是記憶格陣列11的剖面圖。另外，在圖19中，層間絕緣膜是被省略。 如圖19所示般，在半導體層105上形成有孔LAH。孔LAH內是藉由區塊絕緣膜106、電荷蓄積層107、隧道絕緣膜108、半導體層109及核心層110來埋入，形成記憶體柱LMP。然後，以在X方向將記憶體柱LMP分離成2個的方式，形成底面到達半導體層105的記憶體溝LMT。記憶體溝LMT內是藉由絕緣層123來埋入。在絕緣層123是例如可使用SiO 2。 在記憶體柱LMP上是形成有導電層111。在導電層111上是形成有孔UAH。孔UAH內是藉由區塊絕緣膜106、電荷蓄積層107、隧道絕緣膜108、半導體層109及核心層110來埋入，形成記憶體柱UMP。然後，以在X方向將記憶體柱UMP分離成2個的方式，形成底面到達半導體層105的記憶體溝UMT。記憶體溝UMT內是藉由絕緣層123來埋入。 另外，記憶體柱MP是亦可層疊3段以上。此情況，在各記憶體柱MP間設置導電層111。 3.3 記憶格陣列的製造方法 其次，利用圖20~圖27來說明有關記憶格陣列11的製造方法。圖20~圖27是分別表示製造工程的陣列上面及A1-A2剖面。 如圖20所示般，形成在第1實施形態的圖6說明過的犧牲層121與絕緣層120的層疊構造之後，以底面到達配線層101的方式加工孔LAH。其次，以最下層的犧牲層121的側面不會露出於孔LAH內的方式，在最下層的犧牲層121的側面形成絕緣層120的薄膜。其次，藉由Si的選擇CVD在露出的配線層101上形成半導體層105。其次，藉由區塊絕緣膜106、電荷蓄積層107、隧道絕緣膜108、半導體層109及核心層110來埋入孔LAH。更具體而言，首先，形成區塊絕緣膜106、電荷蓄積層107及隧道絕緣膜108，藉由乾式蝕刻來除去最上層的絕緣層120及孔LAH底面的區塊絕緣膜106、電荷蓄積層107及隧道絕緣膜108。其次，形成半導體層109及核心層110，埋入記憶體溝LMT之後，除去絕緣層120上的剩餘的半導體層109及核心層110。 如圖21所示般，形成底面到達半導體層105的記憶體溝LMT之後，藉由絕緣層123來埋入記憶體溝LMT內。藉此，記憶體柱LMP會在X方向被分離成2個。 如圖22所示般，與第1實施形態的圖9同樣，在記憶體柱LMP上形成導電層111。 如圖23所示般，藉由絕緣層120來被覆導電層111之後，交替地層疊對應於8層的配線層103及3層的配線層104之11層的犧牲層121及11層的絕緣層120。 如圖24所示般，加工底面到達導電層111的孔UAH。其次，與孔LAH同樣地藉由區塊絕緣膜106、電荷蓄積層107、隧道絕緣膜108、半導體層109及核心層110來埋入孔UAH。 如圖25所示般，形成底面到達導電層111及埋入記憶體溝LMT的絕緣層123的記憶體溝UMT之後，藉由絕緣層123來埋入記憶體溝UMT內。藉此，記憶體柱UMP會在X方向被分離成2個。 如圖26所示般，在記憶體柱UMP上形成導電層112。 如圖27所示般，與第1實施形態的圖14同樣，以絕緣層120來被覆導電層112之後，進行填回，形成配線層102、103及104。 3.4 本實施形態的效果 只要是本實施形態的構成，便可取得與第1實施形態同樣的效果。另外，本實施形態是亦可與第2實施形態組合。 4.第4實施形態 其次，說明有關第4實施形態。在第4實施形態中，說明有關適用FG型的記憶格電晶體MC的情況。 4.1 記憶格陣列的剖面構成 利用圖28來說明有關記憶格陣列11的剖面構成。圖28是記憶格陣列11的剖面圖。另外，在圖28中，層間絕緣膜是被省略。 如圖28所示般，在本實施形態中，對應於配線層102、103及104來形成複數的區塊絕緣膜106及複數的電荷蓄積層130。更具體而言，區塊絕緣膜106的XY平面的一方的側面是接觸於配線層102、103及104的任一的側面，XY平面的另一方的側面是與電荷蓄積層130的XY平面的一方的側面接觸。然後，電荷蓄積層130的XY平面的另一方的側面是接觸於在記憶體溝LMT(或UMT)的側面所形成的隧道絕緣膜108。在電荷蓄積層130是例如可使用多結晶矽。另外，電荷蓄積層130是亦可含氮化鉭(TaN)、TiN、W、釕(Ru)等的金屬。 並且，在記憶體溝LMT(或UMT)內是形成有側面會接觸於隧道絕緣膜108的側面且底面會接觸於半導體層105(或導電層111)的半導體層109。半導體層109的內部是藉由核心層110來埋入。 4.2 本實施形態的效果 只要是本實施形態的構成，便可取得與第1實施形態同樣的效果。 另外，本實施形態是亦可與第2及/或第3實施形態組合。 5.第5實施形態 其次，說明有關第5實施形態。在第5實施形態中，舉2個的例子表示有關記憶體群組MG包含6個的記憶體串MS的情況，亦即層疊3個的記憶體柱MP的情況。以下，只說明與第1乃至第4實施形態不同的點。 5.1 第1例 首先，利用圖29來說明有關第1例。在第1例中，說明有關在第2實施形態說明過的記憶體柱MP被層疊成3段的情況。圖29是對應於記憶格陣列11的1個的區塊BLK的立體圖。另外，在圖29的例子中，絕緣膜的一部分會被省略。 如圖29所示般，本例的記憶體群組MG是包含：電性連接記憶體柱LMP、MMP及UMP、記憶體柱LMP與記憶體柱MMP的導電層111a，和電性連接記憶體柱MMP與記憶體柱UMP的導電層111b。與第2實施形態的圖16同樣，各記憶體柱MP的徑方向的半導體層109的膜厚是在記憶體柱MP的底部附近，形成比記憶體柱MP的上端部更厚。並且，導電層111a及111b是與在第1實施形態說明過的導電層111相同。 更具體而言，在記憶體柱LMP上形成有導電層111a。而且，在導電層111a的上方，作為延伸於Y方向的字元線WL機能，例如10層的配線層103會在Z方向分離而被層疊。然後，以使10層的配線層103分離於X方向的方式，形成延伸於Y方向，底面的一部分到達導電層111a的記憶體溝MMT。記憶體溝MMT是與記憶體溝LMT及UMT同樣，藉由區塊絕緣膜106、電荷蓄積層107、隧道絕緣膜108、半導體層109及核心層110來埋入。 以將記憶體溝MMT分離於Y方向的方式，底面到達孔LAH或導電層111a的複數的孔MAH會沿著Y方向而形成。被分離的記憶體溝MMT的1個會作為記憶體柱MMP機能。 然後，在記憶體柱MMP上形成導電層111b，在導電層111b上形成記憶體柱UMP。 5.2 第2例 其次，利用圖30來說明有關第2例。在第2例中，說明有關與第3實施形態同樣在孔AH內形成記憶體柱MP的情況。圖30是對應於記憶格陣列11的1個的區塊BLK的立體圖。另外，在圖30的例子中，絕緣膜的一部分會被省略。並且，在本例中，半導體層105會被廢除。 如圖30所示般，在配線層101的上方是形成有延伸於Y方向的配線層102p。配線層102p是與配線層102同樣，作為選擇閘極線SGS或消去動作時的消去電流生成用的閘極電極機能。配線層102p是藉由導電材料所構成，例如可使用被添加雜質的n型半導體。在配線層102p的上方，2層的配線層102及8層的配線層103會在Z方向分離而被層疊。然後，貫通8層的配線層103及2層的配線層102及配線層102p，形成底面到達配線層101的孔LAH。孔LAH內是藉由區塊絕緣膜106、電荷蓄積層107、隧道絕緣膜108、半導體層109及核心層110來埋入，形成記憶體柱LMP。與第2實施形態的圖16同樣，記憶體柱LMP的徑方向的半導體層109的膜厚是在記憶體柱LMP的底部附近，形成比記憶體柱LMP的上端部更厚。然後，以在X方向將配線層102p、102及103和記憶體柱LMP分離成2個的方式，形成延伸於Y方向，底面到達配線層101的記憶體溝LMT。記憶體溝LMT的內部是藉由絕緣層來埋入。 在記憶體柱LMP上是形成有導電層111a。然後，在導電層111a的上方是與配線層103同樣地形成有作為字元線WL機能的配線層103p，更在配線層103p的上方，例如9層的配線層103會在Z方向分離而被層疊。配線層103p是與配線層102p同樣，藉由導電材料所構成，例如可使用被添加雜質的n型半導體。形成貫通配線層103p及103的孔MAH，在孔MAH內，與記憶體柱LMP同樣地形成記憶體柱MMP。然後，以在X方向將配線層103p及103和記憶體柱MMP分離成2個的方式，形成延伸於Y方向，底面到達導電層111a的記憶體溝MMT。 在記憶體柱MMP上是形成有導電層111b。然後，在導電層111b的上方是形成有配線層103p，更在配線層103p的上方，例如6層的配線層103及3層的配線層104會在Z方向分離而被層疊。形成貫通配線層103p、103及104的孔UAH，在孔UAH內，與記憶體柱LMP及MMP同樣地形成記憶體柱UMP。然而，以X方向將配線層103p、103及104和記憶體柱UMP分離成2個的方式，形成延伸於Y方向，底面到達導電層111b的記憶體溝UMT。 5.3 本實施形態的效果 只要是本實施形態的構成，便可取得與第1實施形態同樣的效果。 另外，第1乃至第5實施形態是儘可能地組合。 6.變形例等 上述實施形態的半導體記憶裝置包含： 半導體基板(100)； 第1訊號線(MCL7側109)，其係延伸於第1方向(Z方向)； 第2訊號線(MCR7側109)，其係與第1訊號線交叉於第1方向，在與半導體基板平行的第2方向(X方向)分離而配置，延伸於第1方向； 第1絕緣層(110)，其係被設在第1訊號線與第2訊號線之間； 第1配線層(103)，其係於半導體基板的上方，交叉於第1及第2方向，在與半導體基板平行的第3方向(Y方向)延伸； 第2配線層(103)，其係延伸於第3方向； 第1記憶格(MCL7)，其係於第1訊號線與第1配線層之間施加電壓而記憶第1資訊； 第2記憶格(MCR7)，其係於第2訊號線與第2配線層之間施加電壓而記憶第2資訊； 第1導電層(111)，其係被設在第1訊號線與第2訊號線之上； 第3配線層(103)，其係於第1配線層的上方，延伸於第3方向； 第4配線層(103)，其係與第3配線層在第2方向分離而位置，延伸於第3方向； 第3訊號線(109)，其係延伸於第1方向，被設在第1導電層上； 第4訊號線(109)，其係與第3訊號線在第2方向分離而配置，延伸於第1方向，被設在第1導電層上； 第2絕緣層(110)，其係被設在第3訊號線與第4訊號線之間； 第3記憶格(MCL8)，其係於第3訊號線與第3配線層之間施加電壓而記憶第3資訊；及 第4記憶格(MCR8)，其係於第4訊號線與第4配線層之間施加電壓而記憶第4資訊。 藉由適用上述實施形態，可提供一種能夠提升可靠度的半導體記憶裝置。 另外，實施形態是不限於上述說明的形態，可實施各種的變形。 又，所謂上述實施形態的「連接」是例如使電晶體或電阻等其他的某些介於之間而間接性地連接的狀態也包含。 雖說明了本發明的幾個的實施形態，但該等的實施形態是作為例子提示者，不是意圖限定發明的範圍。該等的新穎的實施形態是可在其他的各種的形態被實施，可在不脫離發明的主旨範圍進行各種的省略、置換、變更。該等實施形態或其變形為發明的範圍或主旨所包含，且為申請專利範圍記載的發明及其均等的範圍所包含。
1：半導體記憶裝置 10：記憶體核心部 11：記憶格陣列 12：行解碼器 13：感測放大器 20：周邊電路部 21：定序器 22：電壓產生電路 100：半導體基板 101：配線層 102：配線層 103：配線層 104：配線層 105：半導體層 106：區塊絕緣膜 107：電荷蓄積層 108：隧道絕緣膜 109：半導體層 110：核心層 111：導電層 112：導電層 113：接觸插塞 120：絕緣層 121：犠牲層 130：電荷蓄積層 BLK：區塊 SU：串單元 MG：記憶體群組 LMSL、LMSR、UMSL、UMSR：記憶體串 MCL0~MCL7：記憶格電晶體 STL2A、STL2B、STL2C：選擇電晶體 SL：源極線 BL：位元線 WL：字元線 SGD：選擇閘極線 LMT：記憶體溝 LAH：孔 LMP：記憶體柱
圖1是第1實施形態的半導體記憶裝置的方塊圖。 圖2是第1實施形態的半導體記憶裝置所具備的記憶格陣列的電路圖。 圖3是第1實施形態的半導體記憶裝置所具備的記憶格陣列的立體圖。 圖4是第1實施形態的半導體記憶裝置所具備的記憶格陣列的導電層111的平面圖。 圖5是第1實施形態的半導體記憶裝置所具備的記憶格陣列的剖面圖。 圖6~圖14是第1實施形態的半導體記憶裝置所具備的記憶格陣列的製造工程的圖。 圖15是第1實施形態的半導體記憶裝置的讀出動作時的各配線的電壓的一例的圖。 圖16是第2實施形態的半導體記憶裝置所具備的記憶格陣列的剖面圖。 圖17是第2實施形態的半導體記憶裝置所具備的記憶格陣列的記憶體柱LMP的剖面圖。 圖18是第3實施形態的半導體記憶裝置所具備的記憶格陣列的導電層111的平面圖。 圖19是第3實施形態的半導體記憶裝置所具備的記憶格陣列的剖面圖。 圖20是表示第3實施形態的半導體記憶裝置所具備的記憶格陣列的製造工程的圖。 圖21~圖27是表示第3實施形態的半導體記憶裝置所具備的記憶格陣列的製造工程的圖。 圖28是第4實施形態的半導體記憶裝置所具備的記憶格陣列的剖面圖。 圖29是第5實施形態的第1例的半導體記憶裝置所具備的記憶格陣列的立體圖。 圖30是第5實施形態的第2例的半導體記憶裝置所具備的記憶格陣列的立體圖。
11：記憶格陣列 100：半導體基板 101：配線層 102：配線層 103：配線層 104：配線層 105：半導體層 106：區塊絕緣膜 107：電荷蓄積層 108：隧道絕緣膜 109：半導體層 110：核心層 111：導電層 112：導電層 113：接觸插塞 BL：位元線 LAH：孔 LMT：記憶體溝 MG：記憶體群組 UAH：孔 UMT：記憶體溝

Claims (12)

  1. 一種半導體記憶裝置，其特徵係具備：半導體基板；第1訊號線，其係延伸於第1方向；第2訊號線，其係與前述第1訊號線交叉於前述第1方向，在與前述半導體基板平行的第2方向分離而配置，延伸於前述第1方向；第1絕緣層，其係被設在前述第1訊號線與前述第2訊號線之間；第1配線層，其係於前述半導體基板的上方，交叉於前述第1及第2方向，在與前述半導體基板平行的第3方向延伸；第2配線層，其係與前述第1配線層在前述第2方向分離而位置，延伸於前述第3方向；第1記憶格，其係於前述第1訊號線與前述第1配線層之間施加電壓而記憶第1資訊；第2記憶格，其係於前述第2訊號線與前述第2配線層之間施加電壓而記憶第2資訊；第1導電層，其係被設在前述第1訊號線與前述第2訊號線上；第3配線層，其係於前述第1配線層的上方，延伸於前述第3方向；第4配線層，其係與前述第3配線層在前述第2方向分 離而位置，延伸於前述第3方向；第3訊號線，其係延伸於前述第1方向，被設在前述第1導電層上；第4訊號線，其係與前述第3訊號線在前述第2方向分離而配置，延伸於前述第1方向，被設在前述第1導電層上；第2絕緣層，其係被設在前述第3訊號線與前述第4訊號線之間；第3記憶格，其係於前述第3訊號線與前述第3配線層之間施加電壓而記憶第3資訊；及第4記憶格，其係於前述第4訊號線與前述第4配線層之間施加電壓而記憶第4資訊。
  2. 如申請專利範圍第1項之半導體記憶裝置，其中，前述第1訊號線及前述第2訊號線係被設在前述第1配線層與前述第2配線層之間，前述第3訊號線及前述第4訊號線係被設在前述第3配線層與前述第4配線層之間。
  3. 如申請專利範圍第1項之半導體記憶裝置，其中，更具備：第5訊號線，其係被設在前述第1配線層與前述第2配線層之間，與前述第1訊號線在前述第3方向相鄰而配置，延伸於前述第1方向；第6訊號線，其係被設在前述第5訊號線與前述第2配 線層之間，與前述第2訊號線在前述第3方向相鄰而配置，延伸於前述第1方向；及第2導電層，其係被設在前述第5訊號線及前述第6訊號線之上。
  4. 如申請專利範圍第3項之半導體記憶裝置，其中，更具備：第7訊號線，其係被設在前述第3配線層與前述第4配線層之間，延伸於前述第1方向，被設在前述第2導電層上；及第8訊號線，其係被設在前述第7訊號線與前述第4配線層之間，延伸於前述第1方向，被設在前述第2導電層上。
  5. 如申請專利範圍第1項之半導體記憶裝置，其中，前述第1記憶格，係包含第3絕緣層、第1電荷蓄積層及第4絕緣層。
  6. 如申請專利範圍第1項之半導體記憶裝置，其中，前述第2記憶格，係包含第5絕緣層、第2電荷蓄積層及第6絕緣層。
  7. 如申請專利範圍第3項之半導體記憶裝置，其中，前述第1導電層與前述第2導電層的前述第3方向的距離為前 述第2方向的前述第1記憶格的寬度的2倍以下。
  8. 如申請專利範圍第1項之半導體記憶裝置，其中，前述第1訊號線，係包含：第1部，其係對於前述半導體基板沿著前述第1方向來位於前述第1導電層側；及第2部，其係相對於前述第1部，對於前述半導體基板沿著前述第1方向而接近，前述第2部的前述第2方向的膜厚，係比前述第1部的前述第2方向的膜厚更厚。
  9. 如申請專利範圍第1項之半導體記憶裝置，其中，更具備：第2導電層，其係被設在前述第3訊號線及前述第4訊號線之上；及第3導電層，其係被連接至前述第2導電層，延伸於前述第2方向。
  10. 如申請專利範圍第1項之半導體記憶裝置，其中，更具備：半導體層，其係被設在前述第1訊號線及前述第2訊號線之下；及前述第5配線層，其係被設在前述半導體層之下。
  11. 如申請專利範圍第10項之半導體記憶裝置，其中，前述第1絕緣層的底面，係接觸於前述半導體層。
  12. 如申請專利範圍第1項之半導體記憶裝置，其中，更具備：第2導電層，其係被設在前述第3訊號線與前述第4訊號線之上；第5配線層，其係於前述第3配線層的上方，延伸於前述第3方向；第6配線層，其係與前述第5配線層在前述第2方向分離而位置，延伸於前述第3方向；第5訊號線，其係延伸於前述第1方向，被設在前述第2導電層上；第6訊號線，其係與前述第5訊號線在前述第2方向分離而配置，延伸於前述第1方向，被設在前述第2導電層上；第3絕緣層，其係被設在前述第5訊號線與前述第6訊號線之間；第5記憶格，其係於前述第5訊號線與前述第5配線層之間施加電壓而記憶第5資訊；及第6記憶格，其係於前述第6訊號線與前述第6配線層之間施加電壓而記憶第6資訊。
TW108100813A 2018-04-27 2019-01-09 半導體記憶裝置 TWI690063B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-087081 2018-04-27
JP2018087081A JP2019192869A (ja) 2018-04-27 2018-04-27 半導体記憶装置

Publications (2)

Publication Number Publication Date
TW201946255A TW201946255A (zh) 2019-12-01
TWI690063B true TWI690063B (zh) 2020-04-01

Family

ID=68290753

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108100813A TWI690063B (zh) 2018-04-27 2019-01-09 半導體記憶裝置

Country Status (4)

Country Link
US (1) US10991713B2 (zh)
JP (1) JP2019192869A (zh)
CN (1) CN110416220B (zh)
TW (1) TWI690063B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102298606B1 (ko) * 2019-11-13 2021-09-06 삼성전자주식회사 단순화된 제조 공정을 통해 집적화를 도모하는 3차원 플래시 메모리 및 그 동작 방법
WO2021181455A1 (ja) * 2020-03-09 2021-09-16 キオクシア株式会社 半導体記憶装置及び半導体記憶装置の製造方法
JP2021150463A (ja) * 2020-03-18 2021-09-27 キオクシア株式会社 半導体装置
CN111540748B (zh) * 2020-04-03 2021-03-16 长江存储科技有限责任公司 三维存储器结构及其制备方法
US11765916B2 (en) 2020-06-17 2023-09-19 Kioxia Corporation Memory device and method of manufacturing memory device
JP2022050076A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 半導体記憶装置及びその製造方法
JP2022143037A (ja) * 2021-03-17 2022-10-03 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
JP2022189117A (ja) * 2021-06-10 2022-12-22 キオクシア株式会社 不揮発性半導体記憶装置
KR20230051380A (ko) * 2021-10-08 2023-04-18 삼성전자주식회사 반도체 메모리 장치
JP2023127756A (ja) * 2022-03-02 2023-09-14 キオクシア株式会社 抵抗変化型不揮発性メモリ

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW511195B (en) * 2000-05-30 2002-11-21 Hitachi Ltd Semiconductor device and mobile communication terminal
TW569428B (en) * 2001-08-31 2004-01-01 Toshiba Corp Semiconductor memory cell and semiconductor memory device
TW582033B (en) * 2001-12-21 2004-04-01 Toshiba Corp Magnetic random access memory
TW201010062A (en) * 2008-07-14 2010-03-01 Toppan Printing Co Ltd Nonvolatile semiconductor memory element, nonvolatile semiconductor memory cell and nonvolatile semiconductor memory device
TW201528567A (zh) * 2013-10-22 2015-07-16 Sony Corp 記憶胞結構、記憶體製造方法、記憶體裝置
TW201532039A (zh) * 2014-01-08 2015-08-16 Sony Corp 半導體裝置、記憶體電路、及半導體裝置之製造方法
TWI525630B (zh) * 2010-03-25 2016-03-11 半導體能源研究所股份有限公司 半導體裝置
TW201631708A (zh) * 2014-11-20 2016-09-01 Sony Corp 半導體裝置
TWI567947B (zh) * 2014-03-14 2017-01-21 東芝股份有限公司 Semiconductor memory device
TW201727636A (zh) * 2016-01-27 2017-08-01 Toshiba Kk 半導體記憶裝置及其製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008192708A (ja) * 2007-02-01 2008-08-21 Toshiba Corp 不揮発性半導体記憶装置
US7906818B2 (en) * 2008-03-13 2011-03-15 Micron Technology, Inc. Memory array with a pair of memory-cell strings to a single conductive pillar
JP2010027870A (ja) 2008-07-18 2010-02-04 Toshiba Corp 半導体記憶装置及びその製造方法
JP2010192569A (ja) 2009-02-17 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP6515046B2 (ja) * 2016-03-10 2019-05-15 東芝メモリ株式会社 半導体記憶装置
TW201733020A (zh) * 2016-03-10 2017-09-16 Toshiba Kk 半導體裝置及其製造方法
US9847345B2 (en) * 2016-03-18 2017-12-19 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
KR101940374B1 (ko) 2016-05-19 2019-04-11 연세대학교 산학협력단 3 차원 비휘발성 메모리 소자 및 이의 제조 방법
JP6545649B2 (ja) * 2016-09-16 2019-07-17 東芝メモリ株式会社 メモリデバイス
JP2018045750A (ja) * 2016-09-16 2018-03-22 東芝メモリ株式会社 半導体記憶装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW511195B (en) * 2000-05-30 2002-11-21 Hitachi Ltd Semiconductor device and mobile communication terminal
TW569428B (en) * 2001-08-31 2004-01-01 Toshiba Corp Semiconductor memory cell and semiconductor memory device
TW582033B (en) * 2001-12-21 2004-04-01 Toshiba Corp Magnetic random access memory
TW201010062A (en) * 2008-07-14 2010-03-01 Toppan Printing Co Ltd Nonvolatile semiconductor memory element, nonvolatile semiconductor memory cell and nonvolatile semiconductor memory device
TWI525630B (zh) * 2010-03-25 2016-03-11 半導體能源研究所股份有限公司 半導體裝置
TW201528567A (zh) * 2013-10-22 2015-07-16 Sony Corp 記憶胞結構、記憶體製造方法、記憶體裝置
TW201532039A (zh) * 2014-01-08 2015-08-16 Sony Corp 半導體裝置、記憶體電路、及半導體裝置之製造方法
TWI567947B (zh) * 2014-03-14 2017-01-21 東芝股份有限公司 Semiconductor memory device
TW201631708A (zh) * 2014-11-20 2016-09-01 Sony Corp 半導體裝置
TW201727636A (zh) * 2016-01-27 2017-08-01 Toshiba Kk 半導體記憶裝置及其製造方法

Also Published As

Publication number Publication date
CN110416220A (zh) 2019-11-05
TW201946255A (zh) 2019-12-01
JP2019192869A (ja) 2019-10-31
CN110416220B (zh) 2023-03-31
US10991713B2 (en) 2021-04-27
US20190333928A1 (en) 2019-10-31

Similar Documents

Publication Publication Date Title
TWI690063B (zh) 半導體記憶裝置
TWI694445B (zh) 半導體記憶裝置
US10020319B2 (en) Semiconductor memory device having pillars on a peripheral region and method of manufacturing the same
TWI819090B (zh) 半導體記憶裝置
JP6581012B2 (ja) 半導体記憶装置及びその製造方法
JP6980518B2 (ja) 半導体記憶装置
TWI713994B (zh) 半導體記憶體
JP5259242B2 (ja) 三次元積層不揮発性半導体メモリ
TWI777089B (zh) 半導體記憶裝置
CN110911412A (zh) 半导体存储装置
JP2020035977A (ja) 半導体記憶装置
TW202032770A (zh) 半導體記憶裝置
TWI691050B (zh) 半導體記憶裝置
TW202125784A (zh) 半導體記憶裝置
TWI751631B (zh) 半導體裝置
JP2021040009A (ja) 半導体記憶装置及びその製造方法
JP2024044009A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees