TWI525630B - 半導體裝置 - Google Patents

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TWI525630B
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半導體能源研究所股份有限公司
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Description

半導體裝置
本發明之實施例相關於含有記憶體電路的半導體裝置。
近年來，具有中央處理單元(CPU)的產品，例如家用電氣設施及電腦已經遍佈全世界並為生活上所必備。通常，這些產品，除了該CPU外被配置有積體電路元件，例如具有特定功能的專屬電路、記憶體電路。例如，在具有CPU及記憶體電路的產品中，記憶體電路作動為程式儲存區或CPU的工作區域。
至於具有CPU及記憶體電路的產品，例如，已知之在非專利文獻1所揭示之能無線電通訊的半導體裝置。此半導體裝置係稱為無線晶片、無線IC等等。
[非專利文獻1]
Hiroki Dembo等人所揭示於2005年12月5日之IEEE的國際電子裝置會議的技術文摘第1067-1069頁的“在玻璃及塑膠基材上之以TFT轉印技術所製造之RFCPU”。
為了改良CPU的操作速度，需要記憶體電路以較高速度操作。結果，記憶體電路的功率消耗變成該電路部份的主要部份。
然而，問題是雖然有想要降低個別元件的功率消耗，但並沒有人想要降低整合有CPU及記憶體電路的整個系統之功率消耗。通常，CPU及記憶體電路係被分開設計為多功能元件。
因為包含在上述電路中之傳統電晶體的關斷狀態電流很高，所以，有電晶體的洩漏電流在例如記憶體電路中之位元線造成雜訊的問題。
因此，於此說明書揭示之本發明之實施例之目的為提供一種半導體裝置，其上所述之問題可以獲得解決。
於本說明書中所揭示之本發明實施例係有關於半導體裝置，其中包含氧化物半導體的電晶體係被使用作為記憶體電路中之電晶體及記憶體格的架構係取決於儲存於記憶體電路中之資料加以決定，使得半導體裝置的功率消耗可以降低。
本發明之一實施例為包含記憶體電路及中央處理單元的半導體裝置，其中記憶體電路包含字元線、與字元線相交的位元線、及設在為彼此相交之字元線與位元線所界定之區域中之記憶體格，該記憶體格包含有含半導體元件的記憶體格及未包含半導體元件的記憶體格；該半導體元件為電晶體，包含在通道形成區中之氧化物半導體；及電晶體的閘極係電連接至字元線、電晶體的汲極係電連接至位元線、及電晶體的源極係電連接至參考電位線。
本發明之另一實施例為包含記憶體電路及專用電路的半導體裝置，其中記憶體電路包含字元線、與字元線相交的位元線、及設在彼此相交之字元線與位元線所界定之區域中之記憶體格；該記憶體格包含有含半導體元件的記憶體格及未含有半導體元件的記憶體格；該半導體元件為包含氧化物半導體形成通道形成區中之電晶體；電晶體的閘極係電連接至字元線、電晶體的汲極係電連接至位元線、及電晶體的源極係電連接至參考電位線。
本發明之另一實施例為包含記憶體電路、中央處理單元、及專用電路的半導體裝置，其中記憶體電路包含字元線、與字元線相交的位元線、及設在彼此相交的字元線與位元線所界定之區域中之記憶體格；該記憶體格包含有含半導體元件的記憶體格及未含有半導體元件的記憶體格；該半導體元件為一電晶體，其包含在通道形成區域中有氧化物半導體；及電晶體的閘極係電連接至字元線，電晶體的汲極係電連至位元線、及電晶體的源極係電連接至參考電位線。
於此，“包含半導體元件的記憶體格”表示一記憶體格，其中半導體元件係電連接至形成記憶體格的字元線及位元線。再者，未包含半導體元件的記憶體格表示一記憶體格，其中未形成有半導體元件及一記憶體格，其中形成有半導體元件並未電連接至字元線及位元線之一或兩者。當記憶體格中，形成有半導體元件並未電連接至字元線及位元線之一或兩者時，半導體元件並未驅動；因此，記憶體格被視為實質上未包含半導體元件的記憶體格。
包含氧化物半導體的電晶體係較佳被以高純化氧化物半導體形成，其中載子的數量係極端少。在包含氧化物半導體的電晶體中，每1微米通道寬度的關斷狀態電流密度在室溫可以少於或等於10aA/μm(1×10-17A/μm)，更小於或等於1aA/μm(1×10-18A/μm)，更小於等於10zA/μm(1×10-20A/μm)。因此，在本發明一實施例之記憶體電路中，可以防止一位元線的雜訊及可以穩定地輸出信號。
每一位元線係被連接至包含氧化物半導體於通道形成區的電晶體的預充電電路中。如上所述，電晶體的關斷狀態電流係極端低，因此，可以保持位元線的電位穩定。
包含半導體元件的記憶體格及未包含半導體元件的記憶體格各個儲存資料高或資料低。包含半導體元件的記憶體格儲存少量資料的高及構成該資料的低，及並未包含半導體元件的記憶體格儲存主要資料的高及低。
在本發明實施例可以應用之半導體裝置中，包含氧化物半導體的電晶體係被使用於記憶體電路中，藉以可以防止位元線之雜訊。再者，包含未含有半導體元件的記憶體格的記憶體電路，使得半導體裝置的功率消耗可以降低。
本發明之實施例將參考附圖加以描述。本發明可以以很多不同模式加以執行，並可以為熟習於本技藝者所了解，於此揭示之模式及細節可以在不脫離本發明之精神及範圍下以各種方式修改。因此，本發明不應被解釋為以下實施例之說明。在所有圖中顯示的實施例，相同元件符號係用以表示相同部份或具有類似功能的部份，其重覆說明被省略。
(實施例1)
在此實施例中，將描述包含記憶體電路及CPU的半導體裝置。圖3為顯示包含該記憶體電路及CPU的半導體裝置的架構例之方塊圖。
顯示於圖3的半導體裝置包含CPU151、主記憶體152、輸入/輸出介面153、位址匯流排156、資料匯流排157、及控制器匯流排158。
主記憶體152包含ROM154及RAM155。ROM154係用作為程式記憶體，其儲存為CPU151所執行之程式。RAM155係被使用作為工作記憶體，用以儲存為CPU151所執行之程式。
CPU151及主記憶體152係經由位址匯流排156連接。再者，CPU151、主記憶體152及輸入/輸出介面153係經由資料匯流排157及控制器匯流排158而彼此連接。
CPU151控制設備的操作。為CPU151執行程式所需之資料係被儲存於包含在主記憶體152中之ROM154中。
ROM154係只用於讀出資料的記憶體電路。儲存於ROM154中之資料係在製造階段被固定。
因為為CPU151所需以執行命令或程序之程式資料係被儲存於ROM154中，所以，CPU151的處理程序及自主記憶體152讀出之資料係被重覆地執行。ROM154於讀取CPU151操作所需之資料時，消耗電力。
RAM155係為一記憶體電路，其能寫入及重寫資料。RAM155係主要用以儲存CPU151的處理結果。來自外部裝置的信號的輸入及至外部裝置的信號之輸出係經由輸入/輸出介面153所執行。
用於圖3所示之半導體裝置中之資料，例如儲存於主記憶體152中之資料係以二進制格式描述：即資料係被描述為“1”或“0”。以下，構成資料的“1”及“0”係分別取決於信號的電位而被描述“高”及“低”。
位址匯流排156係配線(路徑)，用以傳送為CPU151所需之命令或資料的位址至主記憶體152。資料匯流排157係為用以自/至主記憶體152讀出及寫入資料，及用以經由輸入/輸出介面153取得及提供資料自/至外部裝置的配線(路徑)。控制器匯流排158係為一配線(路徑)，用以提供控制資訊給主記憶體152及輸入/輸出介面153。
再者，將參考圖1及圖4描述ROM154的架構。圖1為一電路圖，顯示一架構例，其中儲存於ROM154中之資料的多數為“高”。圖4為一電路圖，顯示其中儲存於ROM154中之資料的多數為“低”。
為了決定ROM154的架構，儲存於ROM154中之資料，例如為CPU151所需之程式係被分析以決定主要資料為“高”及“低”。藉由取決於結果而決定ROM154的架構，整個半導體裝置的功率消耗可以降低。首先，主要資料為“高”的ROM154的電路架構例將參考圖1加以描述。
如圖1所示，ROM154包含第一字元線101、第二字元線102、第一位元線103、第二位元線104、第一記憶體格106、第二記憶體格107、第三記憶體格108、及第四記憶體格109。
為了自這些記憶體格讀出資料，此實施例之記憶體電路包含第一預充電電路110、第二預充電電路111、第一緩衝器124、第二緩衝器125、第一記憶體輸出線126、及第二記憶體輸出線127。
第一預充電電路110可以預充電第一位元線103，其係連接至第一預充電電路110。第二預充電路111可以預充電連接至第二預充電電路111的第二位元線104。
在圖1中之記憶體電路(ROM154)的架構例中，字元線的數目為2及位元線的數目為2，及四個記憶體格被安排於兩行及兩列中。字元線及位元線的數目，及陣列與記憶體格的數目並不限於示於圖1中之架構例。可以提供兩個以上之字元線及兩個以上之位元線。陣列及記憶體格的數目係取決於這些配線的數目加以決定。這些係與在其他圖中所示之記憶體電路的架構例相同。
如於圖1所示，字元線及位元線係被排列為彼此垂直。第一記憶體格106、第二記憶體格107、第三記憶體格108、及第四記憶體格109係設在被字元線及位元線所彼此相交定義的四個區域(由圖1中之虛線所包圍之區域)。
第一記憶體格106係為一格，其包含連接至位元線及字元線的半導體元件，並設在為彼此相交的第一字元線101及第一位元線103所定義之區域。
第二記憶體格107係為空白格，並設在為彼此相交的第一字元線101及第二位元線104所定義的區域中。於此，空白格表示未包含半導體元件，例如二極體、電晶體或記憶體元件的一格；即，一記憶體格，其內側為空白的。
第三記憶體格108也是空白格，並設在為彼此相交的第二字元線102及第一位元線103所定義的區域中。
第四記憶體格109也是空白格，並設在為彼此相交的第二字元線102及第二位元線104所定義的區域中。
電晶體、二極體、記憶體元件(記憶體電晶體)、或類似物可以被使用作為包含在第一記憶體格106中之半導體元件。在此實施例中，電晶體係被使用作為半導體元件。
電晶體114較佳具有低關斷狀態電流特徵，以防止造成第一位元線雜訊的電荷的不必要洩漏。因此，雖然包含矽半導體的電晶體可以被使用作為電晶體114，但較佳使用包含氧化物半導體的電晶體，以具有極端低之關斷電流特徵。相同也可以被用於第一預充電電路110的第一預充電晶體118及用於第二預充電電路111的第二預充電晶體119。
例如，對於氧化物半導體，可以使用為InMO3(ZnO)m(m>0)化學式代表的薄膜。於此，M代表Ga、Al、Mn、及Co所選擇之一或更多金屬元素。例如，M可以為Ga、Ga及Al、Ga及Mn、Ga及Co或類似物。
在此實施例中，形成在圖1所示之記憶體格中之電晶體114係為n-通道電晶體，其通道形成區係使用氧化物半導體加以形成。除了用於下述之預充電電路所用之電晶體外，連接至位元線的電晶體、連接至字元線的電晶體、及包含在CPU或連接至記憶體電路的專用電路中之電晶體均可以使用矽或類似物形成。
在第一記憶體格106中，電晶體114的閘極電極係被連接至第一字元線101；其汲極電極係連接至第一位元線103；其源極電極係連接至參考電位線，以具有固定電位。例如，連接至源極電極的參考電位線的電位在圖1的架構例中為接地電位。
在此說明書中，包含半導體元件的一格，其中電極之一係連接至參考電位線者係被稱為“接地格”；因此，第一記憶體格106係為接地格。
第一預充電電路110係連接至第一位元線103，及第一緩衝器124的輸入端係連接至第一位元線103的輸出端。以相同於第一位元線103的方式，第二預充電電路111係連接至第二位元線104，及第二緩衝器125的輸入端係連接至第二位元線104的輸出端。
當使用矽或類似物的傳統電晶體係被使用作為電晶體114，因為電晶體的關斷狀態電流為高，所以，由未被假想供給電位至該位元線的記憶體元件輸出電位給位元線，使得其有困難保持該位元線的電位。因此，發生讀取資料的假辨識。再者，以低壓驅動很困難。
然而，在本發明之一實施例中，因為具有極端低關斷狀態電流特徵的使用氧化物半導體形成之電晶體係被如上所述使用，所以，讀取準確度可以改良及可能以低壓驅動，而不必考量由於關斷狀態電流之位元線電位的變化。再者，因為電位保持能力為高，所以，儘可能設有一架構，其中沒有電容或例如閂鎖電路的序向電路。
不必說，序向電路或電容可以被設置；例如，示於圖13A或13B中之閂鎖電路可以連接至位元線，以在其間設有預充電電路及記憶體格。示於圖13A中之閂鎖電路包含反相器1120及反相器1121，並連接至位元線1103。示於圖13B中之閂鎖電路包含反相器1130及p-通道電晶體1131、並如所示連接至位元線1103。
第一預充電電路110及第二預充電電路111具有相同架構，及各個具有一電晶體。第一預充電電路110具有第一預充電電晶體118，及第二預充電電路111具有第二預充電電晶體119。
第一預充電電晶體118及第二預充電電晶體119的閘極電極係一起連接至預充電線105，其源極電極係一起連接至電源線130。第一預充電電晶體118的汲極電極係連接至第一位元線103，及第二預充電電晶體119的源極電極係連接至第二位元線104。電源線130的電位係固定至固定電位。
至於第一預充電電晶體118及第二預充電電晶體119，包含氧化物半導體的n-通道電晶體係被使用如同電晶體114。當預充電電晶體的關斷電流係被抑制極端低時，由電源線130至第一位元線103或第二位元線104的不必電荷流可以被防止。
第一緩衝器124的輸出端係連接至第一記憶體輸出線126，及第二緩衝器125的輸出端係連接至第二記憶體輸出線127。
再者，自圖1所示之記憶體電路讀出資料的操作將參考圖2的時序圖加以描述。圖1所示之記憶體電路係為一電路例，其包含兩位元線及兩字元線，因此，用於一資料讀取操作的時間段包含第一預充電信號段208、第一字元信號段209、第一資料保持段210、第二預充電信號段211、第二字元信號段212、及第二資料保持段213，如圖2的時序圖所示。
在圖2中，第一字元線的電位201、第二字元線的電位202、第一位元線的電位203、第二位元線的電位204、預充電線的電位205、一第一記憶體輸出線的電位206、及第二記憶體輸出線的電位207係依序由上顯示。
首先，當預充電線的電位205係在第一預充電信號段208設定為“高”，及第一預充電電晶體118及第二預充電電晶體119的閘極電極的電位變成“高”。
一電位係經由第一預充電電晶體118由電源線130供給至第一位元線103，該電源線130係連接至第一預充電電晶體118的汲極電極。一電位也經由第二預充電電晶體119由電源線130供給至第二位元線104，該電源線130係連接至第二預充電電晶體119的汲極電極。
結果，第一位元線的電位203變成“高”及第二位元線的電位204變成“高”。此時，連接至位元線的電晶體的關斷電流極端低，因此，位元線的電位幾乎不會改變並被保持。
再者，預充電線的電位205係被設定為“低”及第一字元線的電位201係在第一字元線信號段209被設定為“高”，使得“高”係被應用至第一記憶體格106的電晶體114的閘極電極。
於施加“高”至閘極電極時，第一位元線的電位203變成“低”，因為電晶體114的源極電極的電位係為接地電位。在此狀態中，連接至位元線的電晶體的關斷狀態電流係極端低；因此，位元線的電位幾乎不會改變並被保持。
另一方面，第二位元線的電位204並未改變並被保持為“高”，因為第二記憶體格107被空白格。即，第一位元線的電位203變成“低”及第二位元線的電位204變成“高”。
於此，第一位元線的電位203係被輸出為信號“低”，經由第一緩衝器124至第一記憶體輸出線126，及第二位元線的電位204係被輸出為信號“高”，經由第一緩衝器125至第二記憶體輸出線127。即，“低”及“高”可以分別由第一記憶體格106及第二記憶體格107讀出，其對應於第一字元線101。
同時，在第一資料保持段210中，連接至各個位元線的電晶體關斷電流為極端低；即，第一位元線的電位203及第二位元線的電位204幾乎不變並被保持。因此，第一記憶體輸出線的電位206係被保持為“低”及第二記憶體輸出線的電位207係被保持為“高”。
再者，在第二預充電信號段211中，預充電線的電位205被設定為“高”，然後，第一預充電電晶體118及第二預充電電晶體119的閘極電極之電位變成“高”。
一電位係經由第一預充電電晶體118由電源線130供給至第一位元線103，該電源線係連接至第一預充電電晶體118的汲極電極。一電位也經由第二預充電電晶體第二預充電電晶體119由電源線130供給至第二位元線104，該電源線係連接至第二預充電電晶體119的汲極電極。
結果，第一位元線的電位203變成“高”及第二位元線的電位204也保持為“高”。
再者，在第二字元信號段212、預充電線的電位205係被設定為“低”及第二字元線的電位202係被設定為“高”。
第一位元線的電位203及第二位元線的電位204並未改變並保持為“高”，因為沒有記憶體格被電連接至第二字元線102。
隨後，第一位元線的電位203係經由第一緩衝器124被輸出為信號“高”至第一記憶體輸出線126。第二位元線的電位204係經由第二緩衝器125被輸出為信號“高”給第二記憶體輸出線127。即，資料“高”及“高”可以分別由第三記憶體格108及第四記憶體格109讀出。
在第二資料保持段213中，連接至各個位元線的電晶體的關斷狀態電流係極端低；因此，第一位元線的電位203及第二位元線的電位204幾乎不變並被保持。因此，第一記憶體輸出線的電位206及第二記憶體輸出線的電位207被保持為“高”。
如上所述，資料“低”、“高”、“高”、及“高”係分別由第一至第四記憶體格106至109取得。
不必要在讀取操作中驅動記憶體格中之電晶體，因為儲存資料“高”的第二至第四記憶體格107至109中，沒有半導體元件連接至字元線。因此，半導體裝置的功率消耗可以降低。
尤其，在未連接至半導體元件的第二字元線102中，用以驅動字元線的電力係極端低。因此，當“高”為儲存在記憶體電路中之資料中之主要資料時，較佳地，一空白格係被使用作為儲存“高”的記憶體格，如同圖1所示之記憶體電路的架構例。
再者，將參考圖4描述儲存於ROM154中之資料中的主要資料為“低”時的記憶體電路的電路架構例。
在圖4中，相同於圖1之元件符號係表示於圖1相同的元件。示於圖4中之記憶體電路的架構與圖1不同在於示於圖1的第一緩衝器124及第二緩衝器125係分別被以第一反相器144與第二反相器145取代。其他元件係與圖1中所示之電路中者相同。
再者，自示於圖4中之讀取的記憶體電路的資料之操作將參考圖5的時序圖加以描述。示於圖4中之記憶體電路為一電路例，其包含兩位元線及兩字元線；因此，一資料讀出操作的時間段包含第一預充電信號段508、第一字元信號段509、第一資料保持段510、第二預充電信號段511、第二字元信號段512、及第二資料保持段513，其係如圖5之時序圖所示。
在圖5中，第一字元線的電位501、第二字元線的電位502、第一位元線的電位503、第二位元線的電位504、預充電線的電位505、第一記憶體輸出線的電位506、及第二記憶體輸出線的電位507係由上依序顯示。
首先，預充電線的電位505係在第一預充電信號段508中設定為“高”。在此時，第一預充電電晶體118及第二預充電電晶體119的閘極電極的電位係變成“高”。
一電位被由電源線130經由第一預充電電晶體118供給至第一位元線103，該電源線係連接至第一預充電電晶體118的汲極電極。一電位也由電源線130經由第二預充電電晶體119供給至第二位元線104，該電源線係連接至第二預充電電晶體119的汲極電極。
結果，第一位元線的電位503變成“高”及第二位元線的電位504變成“高”。在此時，連接至位元線的電晶體的關斷狀態電流為極端低；因此，位元線的電位幾乎不改變並被保持。
再者，在第一字元線段509，預充電線的電位505係被設定為“低”及第一字元線的電位501係被設定為“高”，使得“高”被供給至第一記憶體格106中之電晶體114的閘極電極。
於供給“高”至閘極電極時，第一位元線的電位503變成“低”，因為電晶體114的源極電極的電位為接地電位。在此時，連接至該位元線的電晶體的關斷狀態電流為極端低，因此，位元線的電極幾乎不變並被保持。
另一方面，第二位元線的電位504並未改變並被保持為“高”，因為第二記憶體格107為空白格。即，第一位元線的電位503變成“低”及第二位元線的電位504變成“高”。
第一位元線的電位503及第二位元線的電位504係被輸入並分別在第一反相器144及第二反相器145中分相。因此，信號“高”係經由第一記憶體輸出線126輸出，及信號“低”係經由第二記憶體輸出線127輸出。因此，資料“高”及“低”係分別由第一記憶體格106及第二記憶體格107讀出。
同時，在第一資料保持段510中，連接至各位元線的電晶體的關斷狀態電流極端低；因此，第一位元線的電位503及第二位元線的電位504幾乎不會改變，因此被保持。因此，第一記憶體輸出線的電位506被保持為“高”及第二記憶體輸出線的電位507被保持為“低”。
再者，當預充電線的電位505在第二預充電信號段511被設定為“高”時，第一預充電電晶體118及第二預充電電晶體119的閘極電極電位變成“高”。
一電位經由第一預充電電晶體118被由電源線130供給至第一位元線103，該電源線130係被連接至第一預充電電晶體118的汲極電極。一電位也經由第二預充電電晶體119被由電源線130供給至第二位元線104，該電源線130係連接至第二預充電電晶體119的汲極電極。
結果，第一位元線的電位503變成“高”及第二位元線的電位504保持為“高”。
再者，在第二字元信號段512中，預充電線的電位505被設定為“低”及第二字元線的電位502被設定為“高”。
第一位元線的電位503及第二位元線的電位504並未改變並保持為“高”，因此，沒有記憶體格被電連接至第二字元線102。
第一位元線的電位503及第二位元線的電位504被輸入並分別在第一反相器144及第二反相器145反相。因此，信號“低”經由第一記憶體輸出線126輸出，及信號“低”經由第二記憶體輸出線127輸出。即，資料“低”及“低”係分別由第三記憶體格108及第四記憶體格109讀出。
同時，在第二資料保持段513中，連接至各個位元線的電晶體關斷狀態電流係極端低；因此，沒有序向電路或電容，第一位元線的電位503及第二位元線的電位504幾乎不會改變並被保持。因此，第一記憶體輸出線的電位506被保持為“低”及第二記憶體輸出線的電位507係被保持為“低”。
如上所述，資料“高”、“低”、“低”及“低”係分別由第一至第四記憶體格106至109取得。
不必要在讀出操作中驅動記憶體格中之電晶體，因為，在儲存資料“低”的第二至第四記憶體格107至109中，沒有半導體元件被連接至字元線。因此，整個半導體裝置的電力消耗可以降低。
尤其，在未連接有半導體元件的第二字元線102中，驅動字元線的電力極端小。因此，當“低”為儲存在記憶體電路中之資料中之主要資料時，較佳地，空白格可以被使用為儲存“低”的記憶體格，如同圖4所示之記憶體電路的架構例。
以此方式，功率消耗可以藉由取決於儲存在ROM154中之資料(例如在CPU151中之規劃資料)，而設定儲存“高”及“低”空白的主資料的記憶體格，藉以可以有效地降低功率消耗。再者，因為功率消耗可以被降低，所以熱產生可以被抑制。因此，於此實施例中所述之記憶體電路的架構可以提供低功率消耗及低熱產生之半導體裝置。
在此實施例中，示於圖1及4中之記憶體電路係特別適用於一記憶體電路(例如遮罩ROM)，其中儲存於各個記憶體格中之資料係在製造階段被固定。
注意，此實施例可以適當地組合任意其他實施例或例子。
(實施例2)
如於實施例1所述，記憶體電路可以藉由分析為CPU所需及儲存程式的記憶體電路(程式記憶體)所需之程式的資料被架構以最小化功率消耗，在半導體裝置的架構中，其彼此具有緊密關係。
另外，即使當程式資料未被分析時，功率消耗可以藉由取決於CPU的NOP命令的資料，而改變記憶體電路的架構而有效降低。在此實施例中，將描述此一例子。
在此實施例中，儲存NOP命令的多數記憶體格係由記憶體電路中之空白格所構成。例如，當NOP命令只由資料“高”(或“1”)構成，則如圖1所示之記憶體電路(ROM154)可以被使用作為規劃記憶體。
在示於圖1中之記憶體電路的架構例中，NOP命令的資料係被儲存於第三記憶體格108及第四記憶體格109中，其係被排列在記憶體電路的第二列(第二字元線102)中。因為在第二列中之所有記憶體格為空白格，及信號“高”及“高”可以分別由第三記憶體格108及第四記憶體格109讀出。
即，只可以取得描述為“1”的NOP命令。記憶體電路的上述架構可以降低讀出NOP命令所需之功率消耗。另外，由於在功率消耗中之降低，所以，可以抑制熱產生。
當NOP命令只由資料“低”(或0)構成時，可以使用如圖4所示之記憶體電路。
同時，在圖4中所示之架構例中，NOP命令的資料係被儲存在排列在第二列之記憶體格中；因此，信號“低”及“低”係分別由第三記憶體格108及第四記憶體格109讀出。即，只可以取得描述為“0”之NOP命令。
如上所述，藉由設定多數儲存NOP命令空白的多數記憶體格，可以降低讀出CPU的NOP命令所需之功率消耗。尤其，可以藉由設定所有對應於至少一字元線空白所形成之記憶體格，而有效地降低功率消耗。
雖然NOP命令係對應於圖1及圖4所示之架構例中之一字元線(第二字元線102)形成地儲存在記憶體格(第三記憶體格108及第四記憶體格109)中，但NOP命令也可以對應於多數字元線形成儲存在記憶體格中。
注意，此實施例可以適當組合任意其他實施例與例子。
(實施例3)
在此實施例中，將描述設有記憶體格以替換空白格的記憶體電路例。記憶體格具有類似於空白格的功能。
在此實施例中，為了使記憶體格具有類似於空白格的功能，例如電晶體的半導體元件係被設在記憶體格中及該半導體元件並未電連接至一字元線。包含半導體元件但如上所述並未電連接至字元線的記憶體格將稱為“開放格”。
以下將參考圖6描述此實施例之記憶體電路的架構例。在此實施例中，架構例將描述“高”為儲存於記憶體電路中之資料中的主要資料。示於圖6的記憶體電路具有與圖1所示相同的資料陣列，及圖1中之元件符號係與圖6表示相同的元件。
示於圖6中之記憶體電路(ROM154)具有第二至第四記憶體格607至609，其架構與圖1中所示不同，及在圖6中之其他元件的架構係與圖1相同。一電晶體被形成在圖6中之記憶體電路中之各個記憶體格中。
第一記憶體格606係如同圖1之第一記憶體格106為接地格。電晶體606的源極電極係連接至參考電位線；其汲極電極係連接至第一位元線103；及其閘極電極係連接至第一字元線101。
電晶體616較佳具有低關斷狀態電流，以防止造成第一位元線雜訊的電荷的不必要洩漏。因此，雖然包含矽半導體的電晶體可以使用作為電晶體616，但較佳使用包含氧化物半導體的電晶體，以具有極端低的關斷狀態電流特徵。對於用於第一預充電電路110的第一預充電電晶體118及用於第二預充電電路111的第二預充電電晶體119也是一樣。
例如，對於氧化物半導體，可以使用為化學式InMO3(ZnO)m(m>0)表示的薄膜。於此，M代表由Ga、Al、Mn、及Co所選出之一或更多金屬元素。例如，M可以為Ga、Ga及Al、Ga及Mn、Ga及Co或類似物。
在此實施例中，形成在記憶體格的電晶體616及形成在圖6中所示之預充電電路中之第一預充電電晶體118與第二預充電電晶體119各個均為n-通道電晶體，其通道形成區係使用氧化物半導體形成。除了用於預充電電路中之電晶體外，連接至位元線的電晶體、連接至字元線的電晶體、及包含在CPU中或連接至記憶體電路中之專用電路中之電晶體均可以使用矽或類似物加以形成。
另一方面，第二記憶體格607、第三記憶體格608及第四記憶體格609為開放格。
在第二記憶體格607中，電晶體616的源極電極係連接至參考電位線；其汲極電極係連接至第二位元線104；及其閘極電極並未連接至第一字元線101。
在第三記憶體格608中，電晶體618的源極電極係連接至參考電位線；其汲極電極係連接至第一位元線103；及其閘極電極並未電連接至第二字元線102。
在第四記憶體格609中，電晶體619的源極電極係連接至參考電位線；其汲極電極係連接至第二位元線104；及其閘極電極並未電連接至第二字元線102。
注意在此實施例中之“開放格”中之“開放“表示電晶體的字元線及閘極電極並未彼此連接。為了形成如第二至第四記憶體格607至609的開放格，字元線係被形成，使得電晶體的字元線及閘極電極並未例如彼此連接。
因為在此實施例中，記憶體電路(ROM154)的讀出操作係與示於圖1之記憶體電路相同，所以，此實施例之資料讀出操作將參考圖2的時序圖加以描述。
首先，在第一預充電信號段208中，預充電線的電位205被設定為“高”。在此時，第一預充電電晶體第一預充電電晶體118的閘極電極的電位變成“高”。
一電位係經由第一預充電電晶體118由電源線130供給至第一位元線103，該電源線130係連接至第一預充電電晶體118的汲極電極。一電位係經由第二預充電電晶體119由電源線130供給至第二位元線104，該電源線130係連接至第二預充電電晶體119的汲極電極。結果，第一位元線的電位203及第二位元線的電位204變成“高”。在此時，連接至位元線的電晶體的關斷狀態電流極端低；因此，位元線的電位幾乎不變並被保持。
再者，在第一字元信號段209中，預充電線的電位205被設定為“低”及第一字元線的電位201也被設定為“高”，使得在第一記憶體格606中，“高”被施加至電晶體616的閘極電極，其係連接至第一字元線101。在此狀態中，連接至位元線的電晶體的關斷狀態電流係極端低；因此，位元線的電位幾乎不變並被保持。
在此時，因為電晶體616的源極電極的電位為接地電位，所以，第一位元線的電位203變成“低”。
另一方面，因為第一字元線101及電晶體617的閘極電極並未連接至第二記憶體格607中，所以，第二位元線的電位204幾乎不變並被保持為“高”。
即，在第一字元信號段209中，第一位元線的電位203及第二位元線的電位204分別變成為“低”及“高”。
在此時，第一位元線的電位203及第二位元線的電位204分別被輸入至第一緩衝器124及第二緩衝器125。輸入信號的電位(“低”及“高”)並未在第一緩衝器124及第二緩衝器125中改變，並被分別輸出至第一記憶體輸出線126及第二記憶體輸出線127。
因此，信號“低”係經由第一記憶體輸出線126輸出，及信號“高”係經由第二記憶體輸出線127輸出。即，資料“低”及“高”可以分別由第一記憶體格606及第二記憶體格607讀出。
在第一資料保持段210中，連接至位元線的電晶體之關斷狀態電流為低；因此，第一位元線的電位203及第二位元線的電位204被保持。因此，第一記憶體輸出線126的電位被保持為“低”，及第二記憶體輸出線127的電位被保持為“高”。
再者，當預充電線的電位205在第二預充電信號段211中設定為“高”，第一預充電電晶體118及第二預充電電晶體119的閘極電極的電位變成“高”。
一電位係經由第一預充電電晶體118由電源線130供給至第一位元線103，電源線係連接至第一預充電電晶體118的汲極電極。一電位係經由第二預充電電晶體119由電源線130供給至第二位元線104，電源線係連接至第二預充電電晶體119的汲極電極。
結果，第一位元線的電位203變成“高”及第二位元線的電位204保持為“高”。於此時，連接至該位元線的電晶體的關斷狀態電流極端低，因此，位元線的電位幾乎不變並被保持。
再者，在第二字元信號段212中，預充電線的電位205被設定為“低”及第二字元線的電位202被設定為“高”。
因為沒有記憶體格被電連接至第二字元線102，所以，第一位元線的電位203與第二位元線的電位204並未改變並被保持為“高”。
隨後，第一位元線的電位203經由第一緩衝器124將信號“高”輸出至第一記憶體輸出線126。第二位元線的電位204係經由第二緩衝器125將信號“高”輸出至第二記憶體輸出線127。因此，資料“高”及“高”可以分別由第一記憶體格608及第二記憶體格609讀出。
在第二資料保持段213中，連接至各個位元線的電晶體的關斷狀態電流係為低；因此，第一位元線的電位203及第二位元線的電位204被保持。因此，第一記憶體輸出線的電位206及第二記憶體輸出線的電位207被保持為“高”。
如上所述，資料“低”、“高”、“高”及“高”係分別由第一至第四記憶體格606至609取得。
在此實施例中，因為字元線及儲存資料“高”的記憶體格的閘極電極並未彼此連接，所以，在讀出資料中之額外功率消耗可以降低。
尤其，當第二字元線102未連接至半導體元件時，字元線並未消耗電力。因此，驅動字元線所需的電力可以降低。
圖6顯示一架構，其中當資料“高”為在資料中之主要資料時，用於儲存“高”的格所用之開放格。當“低”為主要資料時，開放格可以被使用作為儲存“低”之記憶體格。除了記憶體格外的元件的架構係與圖4所示者相同，因此，一記憶體電路可以被架構以降低當“低”為儲存資料中之主要資料時的功率消耗。
依據此實施例，消耗於連接至字元線的列解碼器中之電力可以在記憶體電路中降低。再者，此實施例係特別適用於用以製造具有不同資料陣列的多數記憶體電路，因為儲存在每一記憶體格中之資料可以只藉由改變用以形成字元線的光阻的曝光罩就加以改變。
上述架構可以提供設有降低功率消耗的記憶體電路的半導體裝置。
注意此實施例可以適當地組合任何其他實施例與例子。
(實施例4)
在此實施例中，將描述包含能重寫資料的記憶體格與不能重寫資料的記憶體格的記憶體電路。
圖7為一電路圖，顯示此實施例之記憶體電路的架構例。在圖1與圖7中之相同元件係以相同元件符號表示。在例示於圖7中之記憶體電路中，形成在記憶體格中之半導體元件為記憶體電晶體。例如，記憶體電晶體為包含控制閘極電極及浮動閘極電極作為閘極電極的電晶體；或包含能捕捉電荷的閘極絕緣膜的電晶體。
此實施例的記憶體電路包含資料非可重寫區及資料可重寫區。因此，此實施例之記憶體電路可以被使用為包含圖3中之ROM154及RAM155的主記憶體152。
為CPU所需之規劃資料係事先被儲存在非可重寫區作為非可重寫資料，而當CPU執行算術運算時，由CPU輸出之資料係被儲存可重寫區中。此實施例之記憶體電路可以在一記憶體電路中執行兩運算。
例示於圖7中之記憶體電路中，所有形成對應於第一字元線101的記憶體格儲存非可重寫資料。
在此實施例中，一例子係被描述，其中第一記憶體格706及第二記憶體格707為空白格。空白格表示一格，其中並未包含半導體元件(在此實施例中，即記憶體元件)。在圖7所示之記憶體電路中，一例子顯示，其中資料“高”係被儲存在空白格中。
另一方面，形成對應於第二字元線102的所有記憶體格係為包含記憶體電晶體的接地格。
在第三記憶體格708中，形成記憶體電晶體718；其閘極電極係連接至第二字元線102；其汲極電極係連接至第一位元線103；及其源極電極係連接至參考電位線。
在第四記憶體格709中，形成記憶體電晶體719；其閘極電極係連接至第二字元線102；其汲極電極係連接至第二位元線104；其源極電極係連接至參考電位線。
當記憶體電晶體718及719包含控制閘極電極及浮動閘極作為閘極電極時，控制閘極電極被連接至第二字元線102。
再者，將描述圖7所示之記憶體電路的資料寫入操作。
資料被以列為基礎(以字元線為基礎)寫至各個記憶體格。於此，顯示例子中，其中包含控制閘極電極與浮動閘極電極的電晶體被使用為記憶體電晶體718及719，及資料可以使用為熱載子之電子加以寫入。另外，將描述分別寫入資料“高”及“低”至第三記憶體格708及第四記憶體格709。
資料寫入操作並未經由第一字元線101執行，因為其並不需要對應於第一字元線101形成的記憶體格。
首先，一高電位(高於接地電位之電位)被施加至第二字元線102。
然後，高電位(用以導通記憶體電晶體的電位)係被施加至第一位元線103。在此時，在第三記憶體格708中，電流流入記憶體電晶體718的通道；高能電子(熱載子)係被產生於汲極電極旁；及電荷被累積於浮動閘中。浮動閘極的電荷使用記憶體電晶體718中之臨限電壓以正方向移動，及資料“高”被儲存。
在另一方面中，在第四記憶體格709中，第二位元線104被設定於接地電位，熱載子並未產生於記憶體電晶體719的汲極電極旁，及電荷未累積於浮動閘極電極中。因此，記憶體電晶體719的臨限電壓並未改變及資料“低”被儲存。
如上所述，記憶體電晶體取決於浮動閘極電極的電位狀態儲存資料“高”或“低”。
寫入於記憶體電晶體中之資料係藉由開放汲極電極，連接控制閘極電極至地端，及施加高壓至源極電極加以抹除。藉由施加高壓至源極電極，在浮動閘極電極中之電子取得高能狀態，及電子可以由浮動閘極電極藉由隧道效應由浮動閘極電極抽出。注意，因為高壓被施加至所有記憶體格的源源電極，所以儲存在所有包含記憶體元件的記憶體格中之資料被抹除。
再者，將描述資料讀取操作。
首先，預充電線105的電位被設定為“高”，然後，第一預充電晶體118及第二預充電電晶體119的閘極電極的電位變成“高”。
然後，一電位經由第一預充電電晶體118由電源線130供給至第一位元線103。一電位經由第二預充電電晶體119由電源線130供給至第二位元線104。
結果，第一位元線103的電位變成“高”，及第二位元線104的電位也變成“高”。
再者，預充電線105的電位被設定為“低”，及第二字元線102的電位被設定為“高”。因此，在第三記憶體格708中，“高”被施加至記憶體電晶體718的控制閘極電極。
在此時，電流幾乎不流入記憶體電晶體718，其臨限電壓移動於正方向。因此，第一位元線103的電位未改變並保持於“高”。
另一方面，在第四記憶體格709中，“高”也被施加至記憶體電晶體719的控制閘極電極。
在此時，電流流入記憶體電晶體719中，其臨限電壓未改變。因此，第二位元線104的電位降低並變成“低”。
如上所述，儲存在第三記憶體格708中之資料“高”及儲存在第四記憶體格709中之“低”可以被讀出。
第一記憶體格706及第二記憶體格707為空白格；因此，第一位元線103及第二位元線104的電位並未改變，即使當第一字元線101的電位被設定為“高”。因此，資料“高”可以由各個第一記憶體格706及第二記憶體格707讀出。
以此方式，可以分別由第一至第四記憶體格706至709取得資料“高”、“高”、“高”及“低”。即，資料“高”可以由空白格讀出，及資料“高”及“低”可以由包含記憶體電晶體的記憶體格讀出。
在圖7所示之記憶體電路的架構例中，描述於“高”的NOP命令可以藉由使用用於所有對應於第一字元線101形成的記憶體格的空白格加以儲存。
在例示於圖7的記憶體電路的架構例中，“高”係被儲存於空白格中；然而，資料“低”可以藉由架構元件成為不是如圖4所示之記憶體電路之第一至第四記憶體格706至709的元件，而儲存於空白格中。
在此時，第一反相器144及第二反相器145係分別連接至第一記憶體輸出線126及第二記憶體輸出線127的輸入側。因此，圖7中之架構例係與上述相同，資料“低”、“低”、“低”及“高”係可以分別由第一至第四記憶體格706至709讀出。
在圖7所示之架構例子中，固定資料係被儲存於對應於一字元線的記憶體格中。然而，固定資料可以儲存於對應於多數字元線形成的記憶體格中。
在圖7所示之架構例中，儲存固定資料(非可重寫資料)的記憶體格係只由空白格構成。然而，除了空白格外，當包含如同圖1及圖4中所示之第一記憶體格106的電晶體的接地格係被使用時，由“高”及“低”構成的資料可以被儲存為非可重寫固定資料。
依據此實施例，包含記憶體電路及CPU的整個半導體裝置的功率消耗可以有效地降低。再者，半導體裝置的熱產生可以由於功率消耗的降低而抑制。
注意，此實施例可以適當地組合任何其他實施例與例子。
(實施例5)
在此實施例中，將描述包含記憶體電路與專用電路的半導體裝置的架構例。
圖8A為包含記憶體電路與專用電路的半導體裝置的架構例之方塊圖。示於圖8A之半導體裝置包含主記憶體801、專用電路802、輸入/輸出介面803、位址匯流排804、資料匯流排805及控制器匯流排806。
主記憶體801及專用電路802係經由位址匯流排804彼此連接。再者，主記憶體801、專用電路802、及輸入/輸出介面803係經由資料匯流排805及控制器匯流排806彼此連接。
例如，專用電路802係為影像處理電路或碼處理電路。因為算術運算係使用儲存於主記憶體801中之資料執行於專用電路802中，所以，所需資料被儲存在主記憶體801中。
整個半導體裝置的功率消耗可以降低及熱產生可以藉由施加實施例1至4中所述之任一記憶體電路至主記憶體801而抑制。於實施例1至3中所述之任一記憶體電路被應用至不能重寫主記憶體801的資料的非可重寫記憶體電路。包含資料非可重寫區及資料可重寫區的主記憶體可以藉由施加實施例4中所述之記憶體電路加以形成。
再者，將參考圖8B的方塊圖，說明包含CPU、專用電路及記憶體電路的半導體裝置的架構例。
示於圖8B中之半導體裝置包含算術電路810、主記憶體813、輸入/輸出介面816、位址匯流排817、資料匯流排818及控制器匯流排819。算術電路810包含CPU811及專用電路812、及主記憶體813包含ROM814與RAM815。
ROM814作動為規劃記憶體，其儲存為CPU811所執行之程式，並儲存操作專用電路812所需之資料。RAM815作動為一記憶體，用以為CPU811所執行之程式。
算術電路810及主記憶體813係經由位址匯流排817彼此連接。再者，CPU811、主記憶體813、及輸入/輸出介面816係經由資料匯流排818與控制器匯流排819彼此連接。
CPU811控制設備的操作。CPU811執行程式所需之資料係被儲存在包含在主記憶體813中之ROM814內。
ROM814係為只用以讀出資料的記憶體電路。儲存於ROM814中之資料係於製造階段加以固定。
因為CPU811所需以執行命令或處理的規劃資料被儲存於ROM814內，所以CPU811的處理操作及自主記憶體813讀出的資料係被重覆地執行。於讀出操作CPU811所需之資料時，ROM814消耗電力。
RAM815為一記憶體電路，其能寫入或重寫資料。RAM815係主要被使用以儲存CPU811的處理結果。
另一方面，專用電路812係為一電路，用以執行固定操作，並只回應於預定命令而操作處理。為專用電路812所需以執行處理之規劃資料係被儲存於ROM814中，及專用電路812可以藉由自ROM814讀出規劃資料，而執行處理。來自外部裝置的信號輸入及自外部裝置的信號輸出係經由輸入/輸出介面816執行。
位址匯流排817為CPU811所需以傳送命令或資料至主記憶體813的配線(或路徑)。經由資料匯流排818主記憶體813為用以讀出及寫入進出主記憶體813及用以經由輸入/輸出介面816取得及提供資料進出外部裝置的配線(路徑)。控制器匯流排819係為用以提供控制資訊至主記憶體813與輸入/輸出介面816的配線(路徑)。
於實施例1至3中所述之任一記憶體電路可以應用至ROM814。於實施例4中所述之記憶體電路可以應用至包含ROM814及RAM815的主記憶體813。
注意，此實施例可以適當地組合任一其他實施例及例子。
(實施例6)
在此實施例中，將描述包含氧化物半導體的電晶體例。
於本說明書中所述之對於包含氧化物半導體的電晶體的結構並沒有特別限制，例如，可以使用具有頂閘極結構或底閘極結構之交錯型或平板型。電晶體可以具有單閘極結構，其中形成有一通道形成區域、雙閘極結構，其中形成有兩通道形成區域、或三閘極結構，其中形成有三通道形成區域。
圖10A至10D各個顯示電晶體的剖面結構例。
包含在圖10A至10D之電晶體，各個包含氧化物半導體。使用氧化物半導體的優點為可以取得高遷移率及極端低關斷狀態電流；然而，不必說，也可以使用另一半導體。
例示於圖10A中之電晶體3410係為底閘極電晶體之一並也稱為顛倒交錯電晶體。
電晶體3410在具有絕緣面的基材2400上包含閘極電極層2401、閘極絕緣層2402、氧化物半導體層2403、源極電極層2405a及汲極電極層2405b。另外，絕緣層2407及保護絕緣層2409係被形成以覆蓋這些元件。
顯示於圖10B中之電晶體3420為稱為通道保護電晶體的底閘極電晶體之一並也稱為顛倒交錯電晶體。
電晶體3420在具有絕緣表面的基材2400之上包含閘極電極層2401、閘極絕緣層2402、氧化物半導體層2403、作動為通道保護層的絕緣層2427，其覆蓋在氧化物半導體層2403的通道形成區上、源極電極層2405a及汲極電極層2405b。另外，保護絕緣層2409係被形成，以覆蓋這些元件。
例示於圖10C中之電晶體3430為底閘電晶體，並在具有絕緣面的基材2400上包含閘極電極層2401、閘極絕緣層2402、源極電極層2405a、汲極電極層2405b、及氧化物半導體層2403。絕緣層2407及保護絕緣層2409係被形成以覆蓋這些元件。
在電晶體3430中，閘極絕緣層2402係被設置接觸基材2400與閘極電極層2401，及源極電極層2405a及汲極電極層2405b係被設置接觸閘極絕緣層2402。再者，氧化物半導體層2403係設在閘極絕緣層2402、源極電極層2405a及汲極電極層2405b之上。
示在圖10D之電晶體3440係為頂閘電晶體之一。電晶體3440在具有絕緣面的基材2400之上包含絕緣層2437、氧化物半導體層2403、源極電極層2405a、汲極電極層2405b、閘極絕緣層2402、及閘極電極層2401。配線層2436a及配線層2436b係被設置以分別與源極電極層2405a及汲極電極層2405b接觸並電連接。
在此實施例中，氧化物半導體層2403係被使用為包含在上述電晶體中的半導體層。用於氧化物半導體層2403的氧化物半導體材料，可以使用任一以下金屬氧化物，例如：In-Sn-Ga-Zn-O為主金屬氧化物的四元素金屬氧化物；例如In-Ga-Zn-O為主金屬氧化物、In-Sn-Zn-O為主金屬氧化物、In-Al-Zn-O為主金屬氧化物、Sn-Ga-Zn-O為主金屬氧化物、Al-Ga-Zn-O為主金屬氧化物、及Sn-Al-Zn-O為主金屬氧化物的三元素金屬氧化物；例如In-Zn-O為主金屬氧化物、Sn-Zn-O為主金屬氧化物、Al-Zn-O為主金屬氧化物、Zn-Mg-O為主金屬氧化物、Sn-Mg-O為主金屬氧化物、及In-Mg-O為主金屬氧化物的二元素金屬氧化物、In-O為主金屬氧化物、Sn-O為主金屬氧化物、及Zn-O為主金屬氧化物。再者，Si可以包含在氧化物半導體中。於此，例如，In-Ga-Zn-O為主氧化物半導體為一氧化物，其包含至少In、Ga、及Zn，對於組成物的比例並沒有特別限制。再者，In-Ga-Zn-O為主氧化物半導體可以包含In、Ga及Zn以外的元素。
對於氧化物半導體層2403，可以使用化學式InMO3(ZnO)m(m>0)所代表的薄膜。於此，M代表由Ga、Al、Mn及Co所選出之一或更多金屬元素。例如，M可以為Ga、Ga及Al、Ga及Mn、Ga及Co或類似物。
在電晶體3410、3420、3430及3440中，各個包含氧化物半導體層2403，在關斷狀態中之電流值(關斷狀態電流值)可以很小。因此，當該電晶體連接至電荷累積節點時，電荷的洩漏可以儘可能地防止。
另外，包含氧化物半導體層2403的各個電晶體3410、3420、3430、及3440可以以高速操作，因為它們可以完成相當高的場效遷移率。因此，在顯示裝置或成像裝置中，例如，用以驅動像素的驅動器電路部份及像素部份可以被形成在一基材之上，使得元件數量可以降低。
至於具有絕緣面的基材2400，可以使用由鋇硼矽酸玻璃、鋁硼矽酸玻璃或類似物形成玻璃基材。
在底閘電晶體3410、3420及3430中，作為基礎膜的絕緣膜可以設在基材與閘極電極層之間。基礎膜具有防止雜質元素由基材擴散的功能，並可以形成為具有單層結構或使用由氮化矽膜、氧化矽膜、氮化氧化矽膜、及氧氮化矽膜所選出之一或更多膜之堆疊層結構。
閘極電極層2401可以使用例如Mo、Ti、Cr、Ta、W、Al、Cu、Nd、或Sc、或包含這些材料之任一的合金材料作為主成份的金屬材料形成。閘極電極層2401的結構並未限於單層結構，並可以為不同膜的堆疊層結構。
閘極絕緣層2402可以使用氧化矽層、氮化矽層、氧氮化矽膜、氮化氧化矽層、氧化鋁層、氮化鋁層、氧氮化鋁層、氮化氧化鋁層或氧化鉿層，藉由電漿CVD法、濺鍍法等形成。閘極絕緣層2402的結構並不限於單層結構也可以為不同膜的堆疊層結構。例如，藉由電漿CVD法，具有厚度大於或等於50nm及小於或等於195nm的氮化矽層(SiNy)(y>0)可以被形成為第一閘極絕緣層，及具有厚度大於或等於5nm及小於或等於150nm的氧化矽層(SiOx)(x>0)可以被形成為在第一閘極絕緣層上之第二閘極絕緣層，使得具有總厚度200nm的閘極絕緣層可以被形成。
至於用於源極電極層2405a及汲極電極層2405b的導電膜，可以例如使用包含由Al、Cr、Cu、Ta、Ti、Mo及W所選出之元素的膜、包含任一這些元素的合金之膜或類似物。或者，一結構可以被使用，其中Ti、Mo、W或類似物之高熔點金屬層係被堆疊在Al、Cu或類似物之金屬層之上及/或之下。當使用防止產生突起(hillock)、鬚晶或類似物的元件(Si、Nd、Sc或類似物)於Al膜中的Al材料被使用時，可以增加熱阻抗。
類似於源極電極層2405a及汲極電極層2405b的材料可以被使用作為例如配線層2436a及配線層2436b的導電膜，這些配線層係分別連接至源極電極層2405a及汲極電極層2405b。
或者，予以為源極電極層2405a及汲極電極層2405b的導電膜(包含使用與源極及汲極電極層相同層形成的配線層)可以使用導電金屬氧化物加以形成。導電金屬氧化物的例子為氧化銦(In2O3)、氧化錫(SnO2)、氧化鋅(ZnO)、氧化銦及氧化錫的合金(In2O3-SnO2，簡稱為ITO)、氧化銦及氧化鋅的合金(In2O3-ZnO)，及包含氧化矽的此金屬氧化物材料。
至於絕緣層2407、2427及2437，可以使用典型化為氧化矽膜、氧氮化矽膜、氧化鋁膜或氧氮化鋁膜的無機絕緣膜。
至於保護絕緣層2409，可以使用例如氮化矽膜、氮化鋁膜、氮化氧化矽膜、或氮化氧化鋁膜的無機絕緣膜。
偏光絕緣膜可以被形成在保護絕緣層2409之上，以降低電晶體結構所造成之表面不均勻。至於偏光絕緣膜，可以使用例如聚醯亞胺、丙烯酸或苯環丁烯之有機材料。至於其他此有機材料，有可能使用低介電常數材料(低-k材料)或類似物。注意，偏光絕緣膜可以藉由堆疊使用這些材料所形成之多數絕緣膜加以形成。
如上所述，可以使用包含於此實施例中所述之氧化物半導體層的電晶體，提供高效能半導體裝置。
注意，此實施例可以適當地組合任一其他實施例與例子。
(實施例7)
在此實施例中，將參考附圖詳細說明，用以製造包含氧化物半導體層的電晶體的方法例。
圖11A至11E為電晶體2510的製程例的剖面示意圖。電晶體2510被顛倒交錯電晶體，具有底閘結構，其係類似於圖10A中所示之電晶體3410。
用於此實施例中之半導體層的氧化物半導體係為i-型(本徵)氧化物半導體或實質i-型(本徵)氧化物半導體。i-型(本徵)氧化物半導體或實質i-型(本徵)氧化物半導體係以一方式加以取得，其中氧化物半導體係儘可能藉由自氧化物半導體移除作為施體的氫而高純化，使得並不是氧化物半導體的主要成份之雜質儘可能地少。換句話說，用於此實施例中之半導體層的氧化物半導體係被作成i-型(本徵)半導體或作成接近如此，但並不是藉由增加雜質，而是藉由儘可能移除例如氫或水的雜質而高純化。因此，包含在電晶體2510中之氧化物半導體層為氧化物半導體層，其係被高純化並作成電i-型(本徵)。
另外，在高純化氧化物半導體中之載體數量係極端小(接近零)，及載體濃度係低於1×1014/cm3，較佳係低於1×1012/cm3，更好是低於1×1011/cm3。
因為氧化物半導體包含極端少載體，所以在電晶體中之關斷狀態電流可以被降低。較佳地，關斷狀態電流可以儘可能地低。
明確地說，在包含氧化物半導體層中之電晶體中，於室溫中，通道寬度中每微米的關斷狀態電流可以小於或等於10aA/μm(1×10-17A/μm)，更低於或等於1aA/μm(1×10-18A/μm)，更好低於或等於10zA/μm(1×10-20A/μm)。
另外，在包含氧化物半導體層中之電晶體2510中，關斷狀態電流的溫度相關性幾乎看不到，及在關斷狀態電流中之變化為極端小。
在基材2505上製造電晶體2510的製程係參考圖11A至11E描述如下。
首先，導電膜被形成在具有絕緣表面的基材2505上，然後，閘極電極層2511係透過第一微影步驟及蝕刻步驟被形成。注意，一抗蝕罩可以藉由噴墨法加以形成。藉由噴墨法形成抗蝕罩並不必光罩；因此，製造成本可以降低。
至於具有絕緣面的基材2505，可以使用類似於實施例6中所述之基材2400的基材。在此實施例中，玻璃基材係被使用作為基材2505。
作為基礎膜的絕緣膜可以設在基材2505與閘極電極層2511之間。基礎膜具有防止雜質元件由基材2505擴散的功能並可以使用具有單一層或堆疊層結構，其使用氮化矽膜、氧化矽膜、氮化氧化矽膜、及氧氮化矽之一或更多之結構。
閘極電極層2511可以使用例如Mo、Ti、Cr、Ta、W、Al、Cu、Nd、或Sc之金屬材料或由包含這些材料之任一作成其主要成份之合金材料形成。閘極電極層2511的結構並未限於單層結構，並也可以為不同膜之一堆疊層結構。
再者，一閘極絕緣層2507係被形成在閘極電極層2511之上。閘極絕緣層2507可以藉由使用電漿CVD法、濺鍍層法、或類似物，使用氧化矽層、氮化矽層、氧氮化矽層、氮化氧化矽層、氧化鋁層、氮化鋁層、氧氮化鋁層、氮化氧化鋁層或氧化鉿層。閘極絕緣層2507之結構並不限於單層結構，也可以是不同膜之堆疊層結構。
在於在此實施例中之氧化物半導體中，係使用移除雜質作成為i-型半導體或實質i-型半導體的氧化物半導體。此高純化氧化物半導體係對於介面狀態或介面電荷高度敏感，因此，在氧化物半導體層與閘極絕緣層間之介面很重要。為該理由，予以形成與高純化氧化物半導體接觸的閘極絕緣層需具有高品質。
例如，因為可以形成具有高耐壓的密高品質絕緣層，所以較佳使用微波(例如2.45GHz頻率)的高密度電漿CVD。高純化氧化物半導體及高品質閘極絕緣層係彼此接觸，藉以介面狀態可以降低並取得想要的介面特徵。
不必說，例如濺鍍法或電漿CVD法的另一膜形成法可以被使用，只要該方法完成高品質絕緣層的形成作為閘極絕緣層即可。再者，在絕緣層形成可以形成為閘極絕緣層後，在絕緣層與氧化物半導體間之介面的膜品質與特徵被熱處理改良。在任何情形下，任何絕緣層可以被使用作為絕緣層，只要其能降低在絕緣層與氧化物半導體間之介面的介面狀態密度並能形成優良介面，及具有優良膜品質作為閘極絕緣層即可。於此，將描述使用濺鍍法的例子。
為了使氫、羥基、及濕氣儘可能少地包含在閘極絕緣層閘極絕緣層2507及氧化物半導體膜2530中，較佳地，其上形成有閘極電極層2511的基材2505或其上堆疊至閘極絕緣層2507的基材2505係在濺鍍設備之預熱室內形成，濺鍍設備作為沈積氧化物半導體膜2530的預處理，使得例如吸附至基材2505的氫及濕氣係被消除並排出。至於用於預熱室的排氣單元，較佳為冷凍泵。注意，此預熱處理可以省略。此預熱處理可以類似執行於基材2505上，其上在絕緣層2516形成前，先形成堆疊至源極電極層2515a及汲極電極層2515b。
再者，具有厚度大於或等於2nm及小於或等於200nm、較佳大於或等於5nm及小於等於30nm的氧化物半導體膜2530係被形成在閘極絕緣層2507之上(見圖11A)。
注意，在以濺鍍法形成氧化物半導體膜2530前，附在閘極絕緣層2507表面上粉末物質(也稱為微粒或灰塵)較佳藉由逆濺射移除，其中，氬氣係被引入並產生電漿。逆濺射表示一方法，其中電壓並未施加至靶材側及電壓被施加至基材側，以在氬氣氛下，使用RF電源並且離子化的氬與基材碰撞，使得基材表面被修改。注意，除了氬氣氛外，也可以使用氮氣份、氦氣氛、氧氣氛或類似物。
至於用於氧化物半導體膜2530的氧化物半導體，可以使用在實施例6中所述之氧化物半導體，例如四元素金屬氧化物、三元素金屬氧化物、二元素金屬氧化物、In-O為主金屬氧化物、Sn-O為主金屬氧化物、或Zn-O為主金屬氧化物。再者，Si也可以包含在上述氧化物半導體中，。在此實施例中，氧化物半導體膜2530係藉由濺鍍法，使用In-Ga-Zn-O為主金屬氧化物靶材形成。在此階段中之剖面圖對應於圖11A。或者，氧化物半導體膜2530可以藉由在稀有氣體(典型為氬)氣氛、氧氣氛、或含稀有氣體與氧的混合氣氛下之濺鍍法形成。
至於以濺鍍法形成氧化物半導體膜2530的靶材，例如可以使用具有組成比In2O3：Ga2O3：ZnO=1：1：1[分子比]的金屬氧化物。或者，可以使用具有組成物比In2O3：Ga2O3：ZnO=1：1：2[分子比]的金屬氧化物。靶材的填入率係高於或等於90%及低於或等於100%，較佳高於或等於95%及低於或等於99.9%。隨著具有高填入率的金屬氧化物靶材的使用，沈積之氧化物半導體膜具有高密度。
較佳地，例如氫、水、羥基或氫化物的雜質被移除之高純度氣體被使用作為沈積氧化物半導體膜2530的濺鍍氣體。
基材在降壓下被保持於沈積室中，及基材溫度被設定於高於或等於100℃及低於或等於600℃，較佳高於或等於200℃及低於或等於400℃。沈積係在基材被加熱時執行，藉以在形成之氧化物半導體膜中的雜質濃度可以降低。再者，由於濺鍍之對氧化物半導體膜的損壞可以降低。氧化物半導體膜2530係被形成在基材2505上，使得在沈積室中之殘留濕氣被移除，已經移除了氫及濕氣的濺鍍氣體係被引入沈積室中，及使用上述靶材。為了移除保留在沈積室中之濕氣，較佳使用捕捉真空泵，例如冷凍泵、離子泵或鈦昇華泵。再者，排真空單元可以為設有冷陷之渦輪分子泵。在被以冷凍泵排抽真空的沈積室中，氫原子、包含例如水(H2O)的氫原子之化合物、(較佳，也是包含碳原子之化合物)及類似物係被移除，藉以形成在沈積室中之氧化物半導體膜的雜質濃度被降低。
至於沈積條件例，在基材與靶材間之距離為100mm，壓力為0.6Pa，直流(DC)電源為0.5kW，及氣氛為氧氣氛(氧流率的比例為100%)。注意，因為產生於沈積中之粉末物質(也稱為微粒或灰塵)可以降低及膜厚可以均勻，所以，較佳為脈衝直流電源。
然後，氧化物半導體膜2530係以第二光微影步驟及蝕刻步驟處理為島狀氧化物半導體層。用以形成島狀氧化物半導體層的抗蝕罩可以藉由噴墨法形成。以噴墨法形成抗蝕罩並不需要光罩，因此，製造成本可以降低。
當接觸孔被形成在閘極絕緣層2507中時，可以在處理氧化物半導體膜2530的同時，執行形成接觸孔的步驟。
注意，當氧化物半導體膜2530被蝕刻時，可以使用乾式蝕刻、濕式蝕刻、或乾式蝕刻及濕式蝕刻兩者。至於用於氧化物半導體膜2530的濕式蝕刻的蝕刻劑，例如，可以使用磷酸、醋酸、及硝酸的混合溶液，例如ITO-07N(由劍度化學有限公司所生產)，或類似物。
再者，氧化物半導體層受到第一熱處理。氧化物半導體層可以藉由此第一熱處理脫水或去氫。第一熱處理係在氮氣氛或例如氦、氖或氬的稀有氣體氣氛下被執行於高於或等於400℃及低於或等於750℃，或高於或等於400℃及低於基材的應力點的溫度。於此，基材係被引入係為熱處理設備之一的電爐中，並在氮氣氛下，以450℃熱處理執行於氧化物半導體層；因此，取得被脫水或去氫的氧化物半導體層2531(見圖11B)。
注意，熱處理設備並不限於電爐，也可以是設有加熱物件的裝置，其係被以熱導通或由例如電阻加熱元件的加熱元件的熱輻射處理。例如，可以使用如氣體快熱退火(GRTA)設備或燈快熱退火(LRTA)設備的快速熱退火(RTA)設備。LRTA設備係為用以加熱一物體的設備，該物體係為自例如鹵素燈、金屬鹵化物燈、氙氣電弧燈、碳弧燈、高壓鈉燈或高壓水銀燈之燈所發射的光輻射(電磁波)所處理。GRTA設備為一設備，使用高溫氣體作熱處理。至於高溫氣體，可以使用未與予以為熱處理所處理的物體反應的惰性氣體，例如氮氣或稀有氣體，例如氬。
例如，作為第一熱處理，可取得基材被移入惰性氣體的GRTA係被加熱至高於或等於650℃及低於或等於700℃的一溫度，加熱幾分鐘並移出惰性氣體，以加熱至高溫。
注意，在第一熱處理中，較佳地，水、氫、及類似物並不會包含於引入熱處理設備的惰性氣體中。較佳地，惰性氣體的純度為6N(99.9999%)或更高，較佳7N(99.99999%)或更高(即雜質濃度為1ppm或更低，較佳0.1ppm或更低)。
再者，在氧化物半導體層透過第一熱處理加熱後，高純度氧氣、高純度N2O氣、或超乾空氣(露點低於或等於-40℃，較佳低於或等於-60℃)可以被引入相同爐中。引入熱處理設備之氧氣或N2O氣的純度較佳為6N或更高，更好為7N或更高(即，在氧氣或N2O中之雜質濃度為1ppm或更低，較佳0.1ppm或更低)。較佳地，尤其，水、氫、及類似物並未包含在這些氣體中。藉由氧氣或N2O氣體的反應，可以供給為氧化物半導體的主要成份並透過脫水或去氫移除雜質的步驟的氧。透過此步驟，氧化物半導體層可以高度純化並作成電i-型(本徵)氧化物半導體。
用於氧化物半導體層的第一熱處理可以執行於氧化物半導體膜2530，其係未被處理成為島狀氧化物半導體層。在此時，基材在第一熱處理後被取出，然後，執行光微影步驟。
注意，第一熱處理可以執行上述時序外的以下任一時序執行，只要其執行在沈積氧化物半導體層後即可：在源極電極層及汲極電極層形成在氧化物半導體層後，及在絕層被形成在源極電極層及汲極電極層後。
再者，當接觸孔被形成在閘極絕緣層2507中時，接觸孔的形成可以在對氧化物半導體膜2530執行第一熱處理的前後執行。
再者，以以下方式形成之氧化物半導體層可以被使用作為：一氧化物半導體被沈積兩次；及熱處理被執行其上兩次。透過這些步驟，c-軸對準垂直於該膜的表面並具有大厚度之結晶區可以被形成而不必取決於基礎成份。
再者，沈積具有厚度大於或等於3nm及小於或等於15nm的第一氧化物半導體膜，及第一熱處理係被執行於高於或等於450℃及低於或等於850℃，較佳係高於或等於550℃及小於或等於750℃的溫度，在氮氣氛、氧氣氛、稀有氣體氣氛、或乾空氣氣氛下，使得具有結晶區的第一氧化物半導體膜被形成在包含表面的區域中。然後，具有厚度大於第一氧化物半導體膜的第二氧化物半導體膜被形，成及第二熱處理係被執行於高於或等於450℃及低於或等於850℃，較佳高於或等於600℃及低於或等於700℃中。
透過這些步驟，在整個第二氧化物半導體膜中，可以使用第一氧化物半導體膜作為種晶，由最下部向最上部進行長晶，藉以形成具有厚結晶區的氧化物半導體層。
再者，予以為源極電極與汲極電極的導電膜(包含由與源極電極層及汲極電極層相同材料層形成之配線)係被形成在閘極絕緣層2507及氧化物半導體層2531。至於作為源極電極層與汲極電極層的導電膜，可以使用實施例6中所述之類似於源極電極層2405a及汲極電極層2405b。
一抗蝕罩係在第三光微影步驟及執行選擇蝕刻被形成在導電膜上，使得形成源極電極層2515a及汲極電極層2515b。抗蝕罩係被移除(見圖11C)。
紫外光、KrF雷射光或ArF雷射光較佳被使用於在第三光微影步驟中形成抗蝕罩用的曝光。隨後完成的電晶體的通道長度L係由源極電極層與汲極電極層間之底端部份間之距離所決定，源極電極與汲極電極係在氧化物半導體層2531之上彼此相鄰。當通道長度L低於25nm時，則在第三光微影步驟中形成抗蝕罩時的曝光可以使用具有幾奈米至幾大奈米的極端波長的極端紫外線所形成。具有極端紫外線的曝光造成高解析度及大的景深。因此，予以隨後完成的電晶體的通道長度L可以大於或等於10nm及小於或等於1000nm，及電路的操作速度可以增加，再者，關斷狀態電流為極端小，及因此，可以完成較低功率消耗。
為了降低在光微影步驟中的光罩及步驟數量，蝕刻步驟可以使用具有多調罩形成的抗蝕罩執行。因為多調罩可以使通過其間之光具有多種強度，所以，具有不同厚度的抗蝕罩可以使用多調罩完成。抗蝕罩可以藉由去灰在形狀改變，使得不同圖案可以提供，而不必光微影製程。因此，曝光罩的數可以減少及對應光微影步驟的數量也可以降低，藉以可以實現製程的簡化。
注意，較佳地蝕刻條件被最佳化，以當導電膜被蝕刻時不蝕刻及分割氧化物半導體層2531。然而，也很困難取得只蝕刻導電膜及氧化物半導體層2531完全不蝕刻的蝕刻條件。在部份例子中，當導電膜被蝕刻時，只有部份氧化物半導體層2531被蝕刻為具有凹槽部份(凹陷部份)的氧化物半導體。
在此實施例中，Ti膜係被使用作為導電膜及In-Ga-Zn-O為主氧化物係被使用作為氧化物半導體層2531；因此，過氧化氫氨溶液(氨、水與過氧化氫的混合溶液)較佳被使用作為導電膜的蝕刻劑。
再者，形成作為保護絕緣膜的絕緣層2516與氧化物半導體層部份接觸。在形成絕緣層2516前，使用例如N2O、N2或Ar的氣體的電漿處理可以執行以移除吸附在氧化物半導體層的曝露面上的水或類似物。
絕緣層2516可以適當藉由例如濺射法的一方法被形成有厚度至少1nm，該方法中，例如水或氫的雜質並未進入絕緣層2516。當氫包含在絕緣層2516時，氫可能進入氧化物半導體層或氧可以藉由氫由氧化物半導體層抽出。在此例中，在背通道側上的氧化物半導體層的電阻可能降低(在背通道側上之氧化物半導體層可具有n-型導電率)及可能形成寄生通道。因此，重要的是，使用一方法，以形成絕緣層2516，該方法中未包含氫及含有氫的雜質。
在此實施例中，200nm厚氧化矽膜係藉由濺鍍法形成絕緣層2516。在膜形成中之基材溫度係高於或等於室溫及低於或等於300℃，及在此實施例中，即100℃。氧化矽膜可以藉由在稀有氣體(典型，氬)氣氛、氧氣氛、或含稀有氣體及氧的混合氣氛中，藉由濺鍍法形成。至於靶材，可以使用氧化矽靶材或矽靶材。例如，氧化矽可以在含氧氣氛下，藉由濺鍍法使用矽作為靶材加以形成。對於形成與氧化物半導體層接觸的絕緣層2516，較佳使用幾乎不包含例如濕氣、氫離子及羥基的雜質及阻擋此等雜質由外部進入的無機絕緣膜。典型地，可以使用氧化矽膜、氧氮化矽膜、氧化鋁膜、氧氮化鋁膜或類似物。
為了於沈積氧化物半導體膜2530的同時並移除形成絕緣層2516所包含於沈積室中之濕氣體，較佳使用捕捉真空泵(例如冷凍泵)。當絕緣層2516被使用冷凍泵抽真空，在沈積室中沈積絕緣層2516時，在絕緣層2516中之雜質濃度可以降低。或者，用以移除保留在用以形成絕緣層2516的沈積室中之濕氣，可以使用設在冷陷中之渦輪分子泵。
較佳地，例如氫、水、羥基、或氫化物之雜質被移除的高純度氣體可以被使用作為用以沈積絕緣層2516的濺鍍氣體。
再者，在惰性氣體氛氛或氧氣氣氛下，執行第二熱處理(較佳地高於或等於200℃及低於或等於400℃，例如高於或等於250℃及低於或等於350℃)。例如，第二熱處理係在氮氣氛下，以250℃執行一小時。在第二熱處理中，部份的氧化物半導體層(通道形成區域)係被在與絕緣層2516接觸的一狀態下加熱。
透過上述步驟，為氧化物半導體的主要成份之一及與例如氫、濕氣、羥基或氫化物(也稱為氫化合物)一起降低的氧可以透過執行在氧化物半導體膜執行的第一熱處理供給。因此，氧化物半導體層被高度純化並被作成電i-型(本徵)半導體。
透過上述步驟，形成電晶體2510(見圖11D)。
當具有很多缺陷的氧化矽層係被使用作為氧化物絕緣層時，例如，包含在氧化物半導體層中之氫、濕氣、羥基、或氫化物可以藉由在氧化矽層被形成後執行的熱處理被擴散入氧化矽層。即，在氧化物半導體層的雜質可以進一步降低。
保護絕緣層2506可以進一步形成在絕緣層2516之上。例如，氮化矽膜係藉由濺鍍法形成。幾乎不包含例如濕氣的雜質並可以阻擋雜質由外部進入之無機絕緣膜，例如氮化矽膜或氮化鋁膜較佳被使用作為保護絕緣層。在此實施例中，氮化矽膜係被使用作為保護絕緣層2506(見圖11E)。
用作為保護絕緣層2506的氮化矽膜係以以下方式被形成，形成有其上至絕緣層2516的基材2505係被加熱至高於或等於100℃及低於或等於400℃，包含移除氫及濕氣的高純度氮係被引入，及矽靶材被使用。在此時，較佳於保持於處理室中之濕氣被移除時，保護絕緣層2506係被形成，以類似於絕緣層2516一般。
在保護絕緣層形成後，熱處理可以在大氣下進一步執行高於或等於100℃及低於或等於200℃，以久於或等於一小時及短於或等於30小時。此熱處理可以以固定溫度執行。或者，在溫度中之以下變化係被設定為一循環並可以重覆多數次：溫度係由室溫增加至加熱溫度然後降低至室溫。
如上所述，隨著依據此實施例製造的高純化氧化物半導體層的電晶體，在關斷狀態(關斷狀態電流值)的電流值可以進一步降低。
另外，因為包含高純化氧化物半導體層的該電晶體具有高場效遷移率，所以，可能有高速操作。例如，在顯示裝置中，驅動器電路部份及像素部份可以形成在一基材上，因此，可以降低元件數量。
注意此實施例可以適當地組合任意其他實施例及例子。
[例子1]
在近年來，無線晶片已經吸引很大注意以作為小半導體裝置，其中組合有IC晶片與用於射頻通道的天線。以無線晶片，資料可以使用射頻通訊裝置(以下稱讀取器/寫入器)，藉由發射及接收通訊信號(操作磁場)加以輸入及輸出。
例如，無線晶片可以被應用以管理在物流工業中之貨物。雖然現在，通常貨品係使用條碼管理，但條碼為光學掃描，因此，如果有光學障礙，則資料無法掃描。
另一方面，以無線晶片的使用，資料可以無線掃描，因此，掃描即使在有光學障礙下仍可行，只要無線波不被阻擋。因此，貨物可以使用無線晶片更有效低成本管理。再者，無線晶片可以應用至寬範圍的用途中，例如車票、機票、自動計費及類似物。
隨著無線晶片的應用領域的擴充，已增加了更高功能的無線晶片的需求。例如，資料洩漏給第三方可以藉由編碼傳輸/接收資料防止。對於編碼資料，執行解碼/編碼製程的方法、使用軟體及使用硬體及軟體係為已知的。
在使用硬體執行處理的方法中，算術電路係被以一專用電路架構，該電路執行編碼及解碼。
在使用軟體執行處理的方法中，算術電路係被架構以CPU及高容量記憶體，及編碼及解碼程式係以CPU執行。
在使用硬體及軟體執行處理的方法中，一算術電路係被架構有專用電路、CPU、及記憶體電路；用以編碼及解碼之算術運算的一部份係被以專用電路執行，及算術運算的其他程式係使用軟體以CPU執行。
在任一方法中，無線晶片需要被設有高容量記憶體電路。依據本發明一實施例，由於記憶體電路容量的增加造成在功率消耗之增加可以防止。
在此例子中，具有解碼功能的無線晶片將被描述為解碼功能的無線晶片，作為裝有CPU、專用電路及記憶體電路的半導體裝置的例子。圖9為無線晶片的方塊圖。
無線晶片的方塊圖將參考圖9加以描述。無線晶片2601包含算術電路2606及類比單元2615。
算術電路2606包含CPU2602、ROM2603、RAM2604、及控制器2605。
類比單元2615包含天線2607、諧振天線2608、電源電路2609、重設電路2610、時鐘產生電路2611、解調電路2612、調變電路2613及電源管理電路2614。
整個無線晶片的功率消耗可以藉由施加上述實施例1至3所述之任一記憶體電路至ROM2603。整個無線晶片的功率消耗可以藉由施加於實施例4中所述之記憶體電路至RAM2604而有效降低。另外，在功率消耗中之降低可以抑制無線晶片的熱產生。
控制器2605包含CPU介面(CPUIF)2616、控制暫存器2617、碼抽出電路2618、及編碼電路2619。
在圖9中，通訊信號為簡明起見係被分開顯示為接收信號2620及傳送信號2621。然而，事實上，它們構成統一信號並在無線晶片2601與接收器/寫入器間同時發射與接收。接收信號2620係被接收於天線2607及諧振電路2608，並在解調電路2612中解調。傳輸信號2621係在調變電路2613中被調變，並由天線2607傳送。
當無線晶片2601被通訊信號所輸入至磁場時，感應的電動勢係為天線2607及諧振電路2608產生。此感應電動勢被在電源電路2609中之電容所保持及穩定，並被供應至無線晶片2601中之每一電路作為電源電壓。
重設電路2610產生整個無線晶片2601的啟始重設信號。例如，在增加電源電壓後的信號上升係被產生為重設信號。
在方塊產生電路2611中，時鐘信號的頻率及工作比係取決於產生於電源管理電路2614的控制信號而改變。
在解調電路2612中，為ASK法所調變的接收信號2620的振幅改變係被檢測為接收資料2622的“0”/“1”。解調電路2612係例如為低通濾波器。
調變電路2613在改變ASK傳輸信號2621的振幅後發射傳輸資料。例如，如果傳輸資料2623為“0”，則諧振電路2608的諧振點係被改變，以改變通訊信號的振幅。
電源管理電路2614監視由電源電路2609供給至算術電路2606的電源電壓或在算術電路2606中之電流消耗，並產生用以控制時鐘產生電路2611的信號。
於此例子中，描述無線晶片的操作。
首先，包含被由讀取/寫入器傳送的密文資料的接收信號2620係為無線晶片2601所接收。接收信號2620係在解調電路2612中解調，然後，分割於碼抽出電路2618成為控制命令、密文資料及類似物，其係隨後被儲存於控制暫存器2617中。
於此，控制命令係為指明無線晶片2601的反應的資料，例如，特有ID碼傳輸、操作停止、加密破解及類似物。於此，加密破解的控制命令也被接收。
再者，在算術電路2606中，CPU2602依據儲存於ROM2603中之碼破解程式，藉由使用事先儲存在ROM2603中之密鑰2624破解(解碼)密文。解碼(密文)(解碼文字)係被儲存在控制暫存器2617。在此時，ROM2604係被使用作為資料儲存區域。
注意CPU2602透過CPUIF2616存取ROM2603、RAM2604、及控制暫存器2617。CPUIF2616具有一功能，其根據為CPU2602所需之位址，產生存取信號用於ROM2603、RAM2604及控制暫存器2617之任一的存取信號。
編碼電路2619由解碼文字產生傳輸資料2623，其然後係在高變電路2613中調變。再者，傳輸信號2621係由天線2607傳送至接收器/寫入器。
注意，此例子係被描述為算術方法、使用軟體的處理方法，即，一方法，其中算術電路係被以CPU及高容量記憶體架構，及程式係以該CPU執行；然而，也可能依據目的選擇一最佳算術方法，並根據所選方法形成算術電路。
例如，另一算術方法中，有使用硬體及硬體與軟體兩者，以執行處理的方法。在使用硬體的處理方法中，算術電路可以為一專用電路。在使用硬體及軟體處理的方法中，算術電路可以包含專用電路、CPU及記憶體電路，使得專用電路執行部份算術運算及該CPU可以使用軟體執行算術運算的另一部份的程式。
注意，此實施例可以適當地組合任一其他實施例與例子。
[例子2]
以下將描述作動為例子1中所述之無線晶片的一些組半導體裝置3000。
無線晶片可以用於很多用途並可以被安裝在很多物件中，例如，紙幣、硬幣、保全、記名債券、證書(例如駕照，或居留證；見圖12A)，包裝物件的容器(例如包裝紙或瓶子；見圖12C)；記錄媒體(例如，DVD軟體、或錄影帶；見圖12B)，車輛(例如自行車；見圖12D)、個人物品(例如袋子，或眼鏡)、食物、植物、動物、人體、衣物、日用品、及例如電子裝置的產品，或袋子的運送標籤(見圖12E及12F)。
為本發明之一實施例之半導體裝置3000包含記憶體單元，並被安裝在印刷配線板上，附著至物品表面或加入物品中，使得半導體裝置3000係固定於在物體中。例如，半導體裝置可以加入書本紙張或包裝的有機樹脂中。
藉由提供半導體裝置3000(係為本發明之一實施例)於紙幣、硬幣、保全、記名債券、證書及類似物，識別功能可以取得藉由利用識別功能可以防止偽造。再者，藉由担供本發明實施例之半導體裝置於包裝裝置的容器、記錄媒體、個人用品、食物、布料、日用品、電子裝置及類似物，例如檢視系統之系統可以被有效使用。
注意，此實施例可以適當以任一其他實施例與例子加以組合。
本申請案係基於申請於2010年三月25日的日本專利局的日本專利申請第2010-070401號。
101．．．字元線
102．．．字元線
103．．．位元線
104．．．位元線
105．．．預充雷線
106．．．記憶體格
107．．．記憶體格
108．．．記憶體格
109．．．記憶體格
110．．．預充電電路
111．．．預充電電路
114．．．電晶體
118．．．預充電電晶體
119．．．預充電電晶體
124．．．緩衝器
125．．．緩衝器
126．．．記憶體輸出線
127．．．記憶體輸出線
130．．．電源線
144．．．反相器
145．．．反相器
151．．．CPU
152．．．主記憶體
153．．．輸入/輸出介面
154．．．ROM
155．．．RAM
156．．．位址匯流排
157．．．資料匯流排
158．．．控制器匯流排
201．．．電位
202．．．電位
203．．．電位
205．．．電位
205．．．電位
206．．．電位
207．．．電位
208．．．預充電信號段
209．．．字元信號段
210．．．資料保持段
211．．．預充電信號段
212．．．字元信號段
213．．．資料保持段
501．．．電位
502．．．電位
503．．．電位
504．．．電位
505．．．電位
506．．．電位
507．．．電位
508．．．預充電信號段
509．．．字元信號段
510．．．資料保持段
511．．．預充電信號段
512．．．字元信號段
513．．．資料保持段
606．．．記憶體格
607．．．記憶體格
608．．．記憶體格
609．．．記憶體格
616．．．電晶體
617．．．電晶體
618．．．電晶體
619．．．電晶體
706．．．記憶體格
707．．．記憶體格
708．．．記憶體格
709．．．記憶體格
718．．．記憶體電晶體
719．．．記憶體電晶體
801．．．主記憶體
802．．．專用電路
803．．．輸入/輸出介面
804．．．位址匯流排
805．．．資料匯流排
806．．．控制器匯流排
810．．．算術電路
811．．．CPU
812．．．專用電路
813．．．主記憶體
814．．．ROM
815．．．RAM
816．．．輸入/輸出介面
817．．．位址匯流排
818．．．資料匯流排
819．．．控制器匯流排
1103．．．位元線
1120．．．反相器
1121．．．反相器
1130．．．反相器
1131．．．p-通道電晶體
2400．．．基材
2401．．．閘極電極層
2402．．．閘極絕緣層
2403．．．氧化物半導體層
2405a．．．源極電極層
2405b．．．汲極電極層
2407．．．絕緣層
2409．．．保護絕緣層
2427．．．絕緣層
2436a．．．配線層
2436b．．．配線層
2437．．．絕緣層
2505．．．基材
2506．．．保護絕緣層
2507．．．閘極絕緣層
2510．．．電晶體
2511．．．閘極電極層
2515a．．．源極電極層
2515b．．．汲極電極層
2516．．．絕緣層
2530．．．氧化物半導體膜
2531．．．氧化物半導體層
2601．．．無線晶片
2602．．．CPU
2603．．．ROM
2604．．．RAM
2605．．．控制器
2606．．．算術電路
2607．．．天線
2608．．．諧振電路
2609．．．電源電路
2610．．．重設電路
2611．．．時鐘產生電路
2612．．．解調電路
2613．．．調變電路
2614．．．電源管理電路
2615．．．類比單元
2616．．．CPUIF
2617．．．控制暫存器
2618．．．碼抽出電路
2619．．．編碼電路
2620．．．接收信號
2621．．．傳輸信號
2622．．．接收資料
2623．．．傳輸資料
2624．．．密鑰
3000．．．半導體裝置
3410．．．電晶體
3420．．．電晶體
3430．．．電晶體
3440．．．電晶體
圖1為顯示記憶體電路的圖；
圖2為顯示記憶體電路操作的時序圖；
圖3為包含記憶體電路及CPU的半導體裝置的架構例之方塊圖；
圖4為顯示記憶體電路的圖；
圖5為顯示記憶體電路操作的時序圖；
圖6為顯示記憶體電路的圖；
圖7為顯示記憶體電路的圖；
圖8A及8B為各個顯示包含記憶體電路及CPU的半導體裝置的架構例之方塊圖；
圖9為顯示無線晶片的架構例之方塊圖；
圖10A至10D各個為電晶體的結構的剖面圖；
圖11A至11E為製造電晶體的程序之剖面圖；
圖12A至12F為使用無線晶片的示意圖；及
圖13A及13B各個顯示閂鎖電路圖。
101．．．字元線
102．．．字元線
103．．．位元線
104．．．位元線
105．．．預充雷線
106．．．記憶體格
107．．．記憶體格
108．．．記憶體格
109．．．記憶體格
110．．．預充電電路
111．．．預充電電路
114．．．電晶體
118．．．預充電電晶體
119．．．預充電電晶體
124．．．緩衝器
125．．．緩衝器
126．．．記憶體輸出線
127．．．記憶體輸出線
130．．．電源線

Claims (10)

  1. 一種半導體裝置，包含：中央處理單元；及記憶體電路，包含：第一記憶體格，為第一位元線及與第一位元線彼此相交叉的第一字元線所定義；及第二記憶體格，為第二位元線及與第二位元線彼此相交叉的第二字元線所定義，其中該第一記憶體格包含第一電晶體，其中該第二記憶體格並未包含半導體元件，其中該第一電晶體在通道形成區域中包含氧化物半導體，其中該第一電晶體的閘極電連接至該第一字元線，該第一電晶體的汲極電連接至該第一位元線，及該第一電晶體的源極電連接至參考電位線，其中該記憶體電路儲存程式之資料，及其中該中央處理單元被架構以根據該程式執行運算。
  2. 一種半導體裝置，包含：專用電路；及記憶體電路，包含：第一記憶體格，為第一位元線及與該第一位元線彼此相交叉的第一字元線所定義；及第二記憶體格，為第二位元線及與該第二位元線彼此相交叉的第二字元線所定義， 其中該第一記憶體格包含第一電晶體，其中該第二記憶體格並未包含半導體元件，其中該第一電晶體在通道形成區域中包含氧化物半導體，其中該第一電晶體的閘極電連接至該第一字元線，該第一電晶體的汲極電連接至該第一位元線，及該第一電晶體的源極電連接至參考電位線，其中該記憶體電路儲存程式之資料，及其中該專用電路被架構以根據該程式執行算術運算。
  3. 一種半導體裝置，包含：中央處理單元；專用電路；及記憶體電路，包含：第一記憶體格，為第一字元線及與該第一字元線彼此相互交叉的第一位元線所定義；及第二記憶體格，為第二字元線及與該第二字元線彼此相互交叉的第二位元線所定義，其中該第一記憶體格包含第一電晶體，其中該第二記憶體格並未包含半導體元件，其中該第一電晶體在通道形成區域中包含氧化物半導體，其中該第一電晶體的閘極電連接至該第一字元線，該第一電晶體的汲極電連接至該第一位元線，及該第一電晶體的源極電連接至參考電位線， 其中該記憶體電路儲存程式之資料；其中該中央處理單元被架構以根據該程式執行運算，及其中該專用電路係架構以根據該程式執行算術運算。
  4. 如申請專利範圍第1、2、或3項所述之半導體裝置，其中該記憶體電路更包含第二電晶體；其中該第二電晶體在通道形成區域中包含氧化物半導體，及其中該第二電晶體的閘極電連接至預充電線，及該第二電晶體的汲極電連接至該第一位元線與該第二位元線之至少之一，及該第二電晶體的源極電連接至第一電源線。
  5. 如申請專利範圍第4項所述之半導體裝置，其中該記憶體電路更包含閂鎖電路；其中該閂鎖電路包含第一反相器電路及第三電晶體，其中該第一反相器電路的輸入端及該第三電晶體的汲極電連接至該第一位元線及該第二位元線的至少之一，其中該第一反相器電路的輸出端電連接至該第三電晶體的閘極，及其中該第三電晶體的源極電連接至第二電源線。
  6. 如申請專利範圍第5項所述之半導體裝置，其中該記憶體電路更包含第二反相器電路，其中該第二反相器電路的輸入端電連接至該第一位元線與該第二位元線之至少之一， 其中該第二反相器電路的輸出端電連接至該半導體裝置的輸出端，其中高資料及低資料構成該程式的資料，其中該第一記憶體格儲存該高資料之一，及其中該程式之該高資料的數量係少於該程式的該低資料的數量。
  7. 如申請專利範圍第6項所述之半導體裝置，其中該記憶體電路更包含記憶體格電連接至該第二字元線，及其中該記憶體格並未包含半導體元件。
  8. 如申請專利範圍第1、2、或3項所述之半導體裝置，其中該記憶體電路更包含閂鎖電路，其中該閂鎖電路包含第一反相器電路及第三電晶體，其中該第一反相器電路的輸入端與該第三電晶體的汲極電連接至該第一位元線與該第二位元線的至少之一，其中該第一反相器電路的輸出端電連接至該第三電晶體的閘極，及其中該第三電晶體的源極電連接至第二電源線。
  9. 如申請專利範圍第1、2、或3項所述之半導體裝置，其中該記憶體電路更包含第二反相器電路，其中該第二反相器電路的輸入端電連接至該第一位元線與該第二位元線的至少之一， 其中該第二反相器電路的輸出端電連接至該半導體裝置的輸出端，其中高資料及低資料構成該程式的資料，其中該第一記憶體格儲存該高資料之一，及其中該程式的該高資料的數量係少於該程式的該低資料的數量。
  10. 如申請專利範圍第1、2、或3項所述之半導體裝置，其中該記憶體電路更包含記憶體格電連接至該第二字元線，及其中該記憶體格並未包含半導體元件。
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