JP5296349B2

JP5296349B2 - 半導体装置

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Publication number: JP5296349B2
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Inventors: 宗広上妻; 義元黒川
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Publication date: 2013-09-25
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Description

本発明は、メモリ回路を有する半導体装置に関する。

現在、家電やコンピュータなど、ＣＰＵを搭載した製品が世の中に普及し、我々の生活において必要不可欠なものとなっている。一般的に、このような製品には、ＣＰＵの他、特定の機能を有する専用回路、メモリなどの集積回路部品が搭載されている。例えば、ＣＰＵとメモリが搭載されている場合、メモリはＣＰＵのプログラム格納領域、または作業領域として用いられる。

例えば、ＣＰＵとメモリとを搭載した製品として、非特許文献１に記載されているような無線通信を行う半導体装置が知られている。このような半導体装置は、無線チップ、無線ＩＣなどと呼ばれている。

ＣＰＵを搭載した製品の性能向上のためには、ＣＰＵの動作速度向上が必要である。また、ＣＰＵの動作速度向上のためにはメモリの高速動作が必要となる。従って、メモリの消費電力は回路部の消費電力の大部分を占めることになる。しかしながら、一般にＣＰＵとメモリは汎用部品として別々に設計されるため、個々に消費電力の低減はなされるものの、ＣＰＵとメモリを統合したシステム全体としての消費電力の低減は何ら考慮されていないのが現状である。
ＨｉｒｏｋｉＤｅｍｂｏ他、「ＲＦＣＰＵｓｏｎＧｌａｓｓａｎｄＰｌａｓｔｉｃＳｕｂｓｔｒａｔｅｓｆａｂｒｉｃａｔｅｄｂｙＴＦＴＴｒａｎｓｆｅｒＴｅｃｈｎｏｌｏｇｙ」ＩＥＥＥ、ＴＥＣＨＮＩＣＡＬＤＩＧＥＳＴＯＦＩＮＴＥＲＮＡＴＩＯＮＡＬＥＬＥＣＴＲＯＮＤＥＶＩＣＥＳＭＥＥＴＩＮＧ、２００５年１２月５日、ｐｐ．１０６７−１０６９

本発明は、以上の問題を鑑みてなされたものであり、本発明はメモリとメモリに格納されたデータを用いて動作する回路（例えば、ＣＰＵ、専用回路など）を有する半導体装置の消費電力を低減することを課題とする。

本発明は、メモリ回路に記憶させるデータ（例えば、ＣＰＵもしくは専用回路で用いられるデータ）に応じてメモリセルの構成を決定することで、半導体装置の消費電力を低減し、発熱量が少ない半導体装置を提供することを課題とする。

本発明において、メモリ回路は、複数のワード配線と、ワード配線と交差するように配置された複数のビット配線と、ワード配線の１本およびビット配線の１本が交差することで規定される領域にそれぞれ設けられた複数のメモリセルとを有する。さらに、メモリ回路は、最終行のメモリセルよりも出力側で、互いに異なるビット配線に接続されている複数のラッチ回路と、ラッチ回路よりも出力側で、互いに異なるビット配線に接続されている複数のプリチャージ回路とを有する。

本発明に係るメモリ回路の特徴の１つは、メモリセルに記憶されるデータはハイおよびローで構成され、複数のメモリセルは、それぞれ、ハイまたはローのいずれか一方を記憶し、データを構成するハイおよびローのうち、多い方を記憶しているメモリセルには半導体素子が形成されず、少ない方を記憶しているメモリセルにはワード配線およびビット配線に接続している半導体素子が形成されていることにある。

本発明に係るメモリ回路の他の特徴の１つは、少なくとも１本のワード配線について、当該ワード配線に対応して形成される複数のメモリセルには半導体素子が形成されていないことを特徴とする。この場合、半導体素子が形成されないメモリセルは、データを構成するハイおよびローのうち、多い方が記憶されている。

本発明において、メモリセルには、半導体素子として、ダイオード、トランジスタ、メモリ素子などを用いることができる。

本発明を用いた半導体装置は、半導体素子を形成しないメモリセルを含むことにより、消費電力を低減できる。また、低消費電力のため発熱を抑えることができる。

以下に本発明の実施の形態を図面に基づいて説明する。ただし、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し、また実施の形態および実施例を適宜組み合わせることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態を説明するための全図において、同一部分または同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
本実施の形態では、メモリとＣＰＵを有する半導体装置について説明する。図３は、メモリとＣＰＵを有する半導体装置の構成例を示すブロック図である。

図３に示すように、半導体装置は、ＣＰＵ１５１と、メインメモリ１５２と、入出力インタフェース１５３と、アドレスバス１５６と、データバス１５７と、コントローラバス１５８とを有する。メインメモリ１５２はＲＯＭ１５４と、ＲＡＭ１５５とを含む。ＲＯＭ１５４はＣＰＵ１５１が実行するプログラムを記憶するプログラムメモリとして用いられる。ＲＡＭ１５５は、ＣＰＵ１５１がプログラムを実行するときの作業メモリとして用いられる。

ＣＰＵ１５１と、メインメモリ１５２とはアドレスバス１５６で接続されている。さらに、ＣＰＵ１５１、メインメモリ１５２、および入出力インタフェース１５３はデータバス１５７およびコントローラバス１５８で互いに接続されている。

ＣＰＵ１５１は機器の動作を制御し、ＣＰＵ１５１がプログラムを実行するために必要な情報はメインメモリ１５２内のＲＯＭ１５４に格納されている。ＲＯＭ１５４はデータの読み出し専用のメモリ回路である。ＲＯＭ１５４に格納されるデータは製造段階で固有のものである。ＣＰＵ１５１が処理する命令および処理に必要なプログラムデータはＲＯＭ１５４に記憶されているため、ＣＰＵ１５１の処理動作とメインメモリ１５２からのデータの読み出し動作は繰り返し行われる。ＣＰＵ１５１の動作に必要なデータを読み出す際にＲＯＭ１５４は電力を消費する。ＲＡＭ１５５はデータの書き込みや書き換えが可能なメモリ回路である。ＲＡＭ１５５は、主にプログラムの途中のＣＰＵ１５１における処理結果を保存するために用いられる。外部からの信号の入力および、外部への処理結果などの信号の出力は入出力インタフェース１５３を介して行われる。

メインメモリ１５２に記憶されるデータなど、図３に示す半導体装置で使用されるデータは２進法で記述され、すなわち、データは「１」および「０」で記述されている。以下、データを構成する「１」と「０」を、信号の電位の高低に対応して、”ｈｉｇｈ（ハイ）”と”ｌｏｗ（ロー）”で記す。

アドレスバス１５６はＣＰＵ１５１が必要とする命令やデータをメインメモリ１５２に伝えるための配線（経路）である。データバス１５７はメインメモリ１５２に対するデータの読み出しおよび書き込み、並びに入出力インタフェース１５３を介して外部装置とのデータの取得や提供を行うための配線（経路）である。コントローラバス１５８はメインメモリ１５２や入出力インタフェース１５３に制御情報を与えるための配線（経路）である。

ＲＯＭ１５４の構成について図１、図４を用いて説明する。図１はＲＯＭ１５４に格納されているデータにおいて”ｈｉｇｈ”が多い場合の構成例を示す回路図である。図４はＲＯＭ１５４に格納されているデータにおいて”ｌｏｗ”が多い場合の構成例を示す回路図である。

ＲＯＭ１５４の構成を決定するために、ＣＰＵ１５１が必要とするプログラムなど、ＲＯＭ１５４に格納するデータの解析を行い、”ｈｉｇｈ”または”ｌｏｗ”のいずれが多いかを調べる。その結果によりＲＯＭ１５４の構成を決定することで、半導体装置全体の消費電力を低減することができる。最初に”ｈｉｇｈ”が多い場合のＲＯＭ１５４の回路構成例について図１を用いて説明する。

図１に示すように、ＲＯＭ１５４は、第１のワード配線１０１、第２のワード配線１０２、第１のビット配線１０３、第２のビット配線１０４、第１のメモリセル１０６、第２のメモリセル１０７、第３のメモリセル１０８、第４のメモリセル１０９を有する。

また、これらのメモリセル（１０６〜１０９）からデータを読み出すための手段として、本実施の形態のメモリ回路は、第１のプリチャージ回路１１０、第２のプリチャージ回路１１１、第１のラッチ回路１１２、第２のラッチ回路１１３、第１のバッファ１２４、第２のバッファ１２５と、第１のメモリ出力配線１２６、および第２のメモリ出力配線１２７を含む。第１のプリチャージ回路１１０は、プリチャージ配線１０５を第１の電位とすることで第１のビット配線１０３を第２の電位とする機能を有する。第２のプリチャージ回路１１１は、プリチャージ配線１０５を第３の電位とすることで第２のビット配線１０４を第４の電位とする機能を有する。第１のラッチ回路１１２は第１のビット配線１０３の第２の電位を保持する機能を有し、第２のラッチ回路１１３は、第２のビット配線１０４の第４の電位を保持する機能を有する。

図１のＲＯＭ１５４（メモリ回路）の構成例は、ワード配線およびビット配線の本数を２本とし、４個のメモリセルを２行２列に配列した例を示している。ワード配線、ビット配線の本数、並びにメモリセルの配置および数は、図１の構成例に限定されるものではなく、ワード配線およびビット配線は、それぞれ、２本以上設けることができる。そして、これらの配線の数に応じてメモリセルの配列および数が決定される。この点は、他の図面に示したメモリ回路の構成例についても同様である。

図１に示すように、ワード配線（１０１、１０２）とビット配線（１０３、１０４）は交差して配置され、２本のワード配線（１０１、１０２）と２本のビット配線（１０３、１０４）が交差することで規定される４つの領域（図１で点線で囲んだ領域）にメモリセル（１０６〜１０９）が設けられている。

第１のメモリセル１０６は、ビット配線およびワード配線に接続されている半導体素子を含むセルであり、第１のワード配線１０１と第１のビット配線１０３の交差することで規定される領域に配置される。第２のメモリセル１０７は空セルであり、第１のワード配線１０１と第２のビット配線１０４の交差することで規定される領域に配置される。第３のメモリセル１０８は空セルであり、第２のワード配線１０２と第１のビット配線１０３の交差することで規定される領域に配置される。第４のメモリセル１０９は空セルであり、第２のワード配線１０２と第２のビット配線１０４の交差することで規定される領域に配置される。空セルとは、ダイオード、トランジスタ、メモリ素子などの半導体素子を含まないセルであり、すなわち、メモリセル内が空であるものをいう。

また、第１のメモリセル１０６は半導体素子を含むセルである。半導体素子としては、トランジスタ、ダイオード、メモリ素子（メモリトランジスタ）などを用いることができる。本実施の形態では、半導体素子としてトランジスタを用いた例を示す。図１では、メモリセルに形成されるトランジスタとして、ｎ型トランジスタ１１４が用いられる。

第１のメモリセル１０６において、ｎ型トランジスタ１１４のゲート電極は、第１のワード配線１０１に接続され、ソース電極は第１のビット配線１０３に接続され、ドレイン電極は電位が固定されるように所定の配線に接続され、図１の構成例ではドレイン電極を接地電位端子に接続している。本明細書では、半導体素子を含むメモリセルの構造の１つとして、半導体素子の電極が接地電位端子に接続されているセルを「接地セル」と呼ぶことにする。よって、第１のメモリセル１０６は接地セルである。

また、第１のビット配線１０３には、第３のメモリセル１０８（最終行のメモリセル）の出力側に、第１のラッチ回路１１２、第１のプリチャージ回路１１０が順に接続され、第１のビット配線１０３の出力端には、第１のバッファ１２４の入力端子が接続されている。また、第２のビット配線１０４にも、第１のビット配線１０３と同様、第４のメモリセル１０９（最終行のメモリセル）の出力側に、第２のラッチ回路１１３、第２のプリチャージ回路１１１が順に接続され、第２のビット配線１０４の出力端には、第２のバッファ１２５の入力端子が接続されている。

第１のラッチ回路１１２および第２のラッチ回路１１３は同じ構成であり、それぞれ、２つのインバータを有する。第１のラッチ回路１１２はインバータ１２０、１２１を有し、第２のラッチ回路１１３はインバータ１２２、１２３を有する。なお、第１のラッチ回路１１２および第２のラッチ回路１１３をコンデンサで構成することもできる。

第１のプリチャージ回路１１０および第２のプリチャージ回路１１１は同じ構成であり、それぞれ、トランジスタを有している。第１のプリチャージ回路１１０は第１のプリチャージ用ｐ型トランジスタ１１８を有し、第２のプリチャージ回路１１１は第２のプリチャージ用ｐ型トランジスタ１１９を有する。第１のプリチャージ用ｐ型トランジスタ１１８および第２のプリチャージ用ｐ型トランジスタ１１９は、それぞれ、ゲート電極が共通のプリチャージ配線１０５に接続され、ソース電極は共通の電源配線１３０に接続されている。また、第１のプリチャージ用ｐ型トランジスタ１１８のドレイン電極は第１のビット配線１０３に接続され、第２のプリチャージ用ｐ型トランジスタ１１９のドレイン電極は第２のビット配線１０４に接続されている。電源配線１３０の電位は一定の電位に固定されている。

第１のバッファ１２４の出力端子に第１のメモリ出力配線１２６が各々接続され、第２のバッファ１２５の出力端子に第２のメモリ出力配線１２７が接続されている。

次に、図２のタイミングチャートを用いて、図１に示すＲＯＭ１５４（メモリ回路）からデータを読み出す動作を説明する。なお、図１のＲＯＭ１５４は２本のビット配線および２本のワード配線でなる回路例のため、図２のタイミングチャートが示すように、１回のデータの読み出し動作には、第１のプリチャージ信号期間２０８、第１のワード信号期間２０９、第１のデータ保持期間２１０、第２のプリチャージ信号期間２１１、第２のワード信号期間２１２、第２のデータ保持期間２１３で構成される。

図２において、２０１は第１のワード配線１０１に入力される信号（以下、「第１のワード信号」という。）であり、第１のワード配線１０１の電位を示している。２０２は第２のワード配線１０２に入力される信号（以下、「第２のワード信号」という。）である。２０３は第１のビット配線１０３に入力される信号（以下、「第１のビット信号」という。）であり、２０４は第２のビット配線１０４に入力される信号（以下、「第２のビット信号」という。）である。２０５はプリチャージ配線１０５に入力される信号（以下、「プリチャージ信号」という。）である。２０６は、第１のメモリ出力配線１２６から出力される信号（以下、「第１のメモリ出力信号」という。）であり、２０７は、第２のメモリ出力配線１２７から出力される信号（以下、「第２のメモリ出力信号」という。）である。

まず、第１のプリチャージ信号期間２０８でプリチャージ配線１０５の電位（プリチャージ信号２０５）を”ｌｏｗ”とすると、第１のプリチャージ用ｐ型トランジスタ１１８のゲート電極の電位、および第２のプリチャージ用ｐ型トランジスタ１１９のゲート電極の電位が”ｌｏｗ”となる。第１のビット配線１０３には、第１のプリチャージ用ｐ型トランジスタ１１８を介して、そのソース電極に接続された電源配線１３０から電荷が供給され、第２のビット配線１０４にも、第２のプリチャージ用ｐ型トランジスタ１１９を介して、そのソース電極に接続された電源配線１３０から電荷が供給される。その結果、第１のビット配線１０３の電位（第１のビット信号２０３）が”ｈｉｇｈ”となり、第２のビット配線１０４の電位（第２のビット信号２０４）が”ｈｉｇｈ”となる。第１のラッチ回路１１２、第２のラッチ回路１１３により、それぞれ、第１のビット配線１０３の電位（第１ビット信号２０３）、第２のビット配線１０４の電位（第２のビット信号２０４）が保持される。

続いて第１のワード信号期間２０９で、プリチャージ配線１０５の電位（プリチャージ信号２０５）を”ｈｉｇｈ”にし、第１のワード配線１０１の電位（第１のワード信号２０１）を”ｈｉｇｈ”にする。このとき、第１のワード配線１０１に接続した第１のメモリセル１０６のｎ型トランジスタ１１４のゲート電極に”ｈｉｇｈ”が印加されることになる。ｎ型トランジスタ１１４のドレイン電極の電位が接地電位にあるため、ゲート電極に”ｈｉｇｈ”が印加されると、第１のビット配線１０３の電位は”ｌｏｗ”になる。一方、第２のメモリセル１０７が空セルのため、第２のビット配線１０４の電位は何も操作されず、”ｈｉｇｈ”のままである。つまり、第１のビット配線１０３の電位（第１ビット信号２０３）は”ｌｏｗ”となり、第２のビット配線１０４の電位（第２ビット信号２０４）は、”ｈｉｇｈ”となる。

ここで、第１ビット信号２０３、第２ビット信号２０４は、それぞれ、第１のバッファ１２４、第２のバッファ１２５を介して、第１のメモリ出力配線１２６、第２のメモリ出力配線１２７に”ｌｏｗ”、”ｈｉｇｈ”の信号として出力される。つまり、第１のワード配線１０１に対応する第１のメモリセル１０６、第２のメモリセル１０７から、それぞれ、”ｌｏｗ”、”ｈｉｇｈ”が読み出せたことになる。

次に、第１のデータ保持期間２１０では、第１のビット配線１０３の電位は第１のラッチ回路１１２によって保たれ、第２のビット配線１０４の電位は第２のラッチ回路１１３によって保たれる。そのため、第１のメモリ出力配線１２６の電位は”ｌｏｗ”の状態を保持し続け、第２のメモリ出力配線１２７の電位は”ｈｉｇｈ”の状態を保持し続ける。

次に、第２のプリチャージ信号期間２１１で、プリチャージ配線１０５の電位（プリチャージ信号２０５）を”ｌｏｗ”とすると、第１のプリチャージ用ｐ型トランジスタ１１８のゲート電極の電位、および第２のプリチャージ用ｐ型トランジスタ１１９のゲート電極の電位が”ｌｏｗ”となる。第１のビット配線１０３には、第１のプリチャージ用ｐ型トランジスタ１１８を介して、そのソース電極に接続された電源配線１３０から電荷が供給され、第２のビット配線１０４にも、第２のプリチャージ用ｐ型トランジスタ１１９を介して、そのソース電極に接続された電源配線１３０から電荷が供給される。

第１のビット配線１０３の電位（第１のビット信号２０３）は”ｈｉｇｈ”の状態を維持し、第２のビット配線１０４の電位も”ｈｉｇｈ”の状態を維持する。第１のラッチ回路１１２、第２のラッチ回路１１３により、それぞれ、第１のビット配線１０３の電位（第１ビット信号２０３）、第２のビット配線１０４の電位（第２のビット信号２０４）が保持される。

続いて第２のワード信号期間２１２で、プリチャージ配線１０５の電位を”ｈｉｇｈ”にし、第２のワード配線１０２の電位を”ｈｉｇｈ”にする。第２のワード配線１０２にはメモリセルが電気的に接続されてないので、第１、第２のビット配線１０３、１０４の電位は何も操作されないため、”ｈｉｇｈ”のままである。つまり、第１、第２のビット配線１０３、１０４の電位は”ｈｉｇｈ”、”ｈｉｇｈ”となる。その後、第１、第２のビット配線１０３、１０４の信号は、それぞれ、第１、第２のバッファ１２４、１２５を介して、第１、第２のメモリ出力配線１２６、１２７に”ｈｉｇｈ”、”ｈｉｇｈ”の信号として出力される。つまり、第３、第４のメモリセル１０８、１０９から”ｈｉｇｈ”、”ｈｉｇｈ”のデータが読み出せたことになる。

第２のデータ保持期間２１３では、第１のビット配線１０３の電位は第１のラッチ回路１１２によって保たれ、第２のビット配線１０４の電位は第２のラッチ回路１１３によって保たれる。そのため、第１のメモリ出力配線１２６の電位は”ｈｉｇｈ”の状態を保持し続け、第２のメモリ出力配線１２７の電位は”ｈｉｇｈ”、の状態を保持し続ける。

以上のように、第１〜第４のメモリセル１０６〜１０９から、それぞれ、”ｌｏｗ”、”ｈｉｇｈ”、”ｈｉｇｈ”、”ｈｉｇｈ”のデータが得られる。”ｈｉｇｈ”のデータを記憶しているメモリセル（１０７〜１０９）ではワード配線に半導体素子が接続されていないため、読み出しの動作のとき、メモリセルで電力が消費されない。よって、半導体装置全体で無駄な電力消費を削減することができる。特に第２のワード配線１０２のように全く半導体素子が接続されない場合、ワード配線で電力は消費されない。このように、メモリ回路に格納させるデータが、”ｈｉｇｈ”を多く含む多い場合は図１の構成例のように”ｈｉｇｈ”を格納するメモリセルに空セルを用いる構成にするとよい。

次に、図４を用いて、ＲＯＭ１５４に格納されるデータが”ｌｏｗ”の方を多く含む場合のＲＯＭ１５４の回路構成例について説明する。

図４において、図１と同じ符号は同じ構成要素を示す。図４に示すＲＯＭ１５４の構成で、図１と異なる点は、図１の第１のバッファ１２４、第２のバッファ１２５を、それぞれ、第１のインバータ１４４、第２のインバータ１４５に変更したことであり、他は図１の回路と同様である。

次に、図５のタイミングチャートを用いて、図４に示すＲＯＭ１５４（メモリ回路）からデータを読み出す動作を説明する。なお、図４のＲＯＭ１５４は２本のビット配線および２本のワード配線でなる回路例のため、図５のタイミングチャートが示すように、１回のデータの読み出し動作には、第１のプリチャージ信号期間５０８、第１のワード信号期間５０９、第１のデータ保持期間５１０、第２のプリチャージ信号期間５１１、第２のワード信号期間５１２、第２のデータ保持期間５１３で構成される。

図５において、５０１は第１のワード配線１０１に入力される信号（以下、「第１のワード信号」という。）であり、第１のワード配線１０１の電位を示している。５０２は第２のワード配線１０２に入力される信号（以下、「第２のワード信号」という。）である。５０３は第１のビット配線１０３に入力される信号（以下、「第１のビット信号」という。）であり、５０４は第２のビット配線１０４に入力される信号（以下、「第２のビット信号」という。）である。５０５はプリチャージ配線１０５に入力される信号（以下、「プリチャージ信号」という。）である。５０６は、第１のメモリ出力配線１２６から出力される信号（以下、「第１のメモリ出力信号」という。）であり、５０７は、第２のメモリ出力配線１２７から出力される信号（以下、「第２のメモリ出力信号」という。）である。

まず、第１のプリチャージ信号期間５０８で、プリチャージ配線１０５の電位を”ｌｏｗ”とする。このとき、第１のプリチャージ用ｐ型トランジスタ１１８のゲート電極の電位、および第２のプリチャージ用ｐ型トランジスタ１１９のゲート電極の電位が”ｌｏｗ”となる。第１のビット配線１０３には、第１のプリチャージ用ｐ型トランジスタ１１８を介して、そのソース電極に接続された電源配線１３０から電荷が供給され、第２のビット配線１０４にも、第２のプリチャージ用ｐ型トランジスタ１１９を介して、そのソース電極に接続された電源配線１３０から電荷が供給される。その結果、第１のビット配線１０３、第２のビット配線１０４の電位は各々”ｈｉｇｈ”、”ｈｉｇｈ”となる。第１のラッチ回路１１２、第２のラッチ回路１１３により、それぞれ、第１のビット配線１０３の電位（第１のビット信号５０３）、第２のビット配線１０４の電位（第２のビット信号５０４）が保持される。

続いて第１のワード信号期間５０９で、プリチャージ配線１０５の電位（プリチャージ信号５０５）を”ｈｉｇｈ”にする。さらに、第１のワード配線１０１の電位（第１のワード信号５０１）を”ｈｉｇｈ”にする。第１のワード配線１０１に接続している第１のメモリセル１０６に含まれるｎ型トランジスタ１１４のゲート電極に”ｈｉｇｈ”が印加されることになる。ｎ型トランジスタ１１４のドレイン電極の電位が接地電位にあるため、ゲート電極に”ｈｉｇｈ”が印加されると、第１のビット配線１０３の電位（第１のビット信号５０３）は”ｌｏｗ”になる。

一方、第２のメモリセル１０７が空セルのため、第２のビット配線１０４の電位（第２のビット信号５０４）は何も操作されず、”ｈｉｇｈ”のままである。つまり、第１のワード信号期間５０９で、第１のビット配線１０３の電位（第１のビット信号５０３）は”ｌｏｗ”となり、第２のビット配線１０４の電位（第２のビット信号５０４）は”“ｈｉｇｈ”となる。

第１のビット信号５０３、第２のビット信号５０４は、それぞれ、第１のインバータ１４４、第２のインバータ１４５に入力され、反転される。よって、第１のメモリ出力配線１２６からは”ｈｉｇｈ”の信号（第１のメモリ出力信号５０６）が出力され、第２のメモリ出力配線１２７から”ｌｏｗ”の信号（第２のメモリ出力信号５０７）が出力される。つまり、第１のメモリセル１０６、第２のメモリセル１０７から、それぞれ、”ｈｉｇｈ”、”ｌｏｗ”のデータが読み出せたことになる。

第１のデータ保持期間５１０では、第１のビット配線１０３の電位は第１のラッチ回路１１２によって保たれ、第２のビット配線１０４の電位は第２のラッチ回路１１３によって保たれる。そのため、第１のメモリ出力配線１２６の電位は”ｈｉｇｈ”の状態を保持し続け、第２のメモリ出力配線１２７の電位は”ｌｏｗ”の状態を保持し続ける。

次に、第２のプリチャージ信号期間５１１で、プリチャージ配線１０５の電位（プリチャージ信号５０５）を”ｌｏｗ”とする。このとき、第１のプリチャージ用ｐ型トランジスタ１１８のゲート電極の電位、および第２のプリチャージ用ｐ型トランジスタ１１９のゲート電極の電位が”ｌｏｗ”となる。第１のビット配線１０３には、第１のプリチャージ用ｐ型トランジスタ１１８を介して、そのソース電極に接続された電源配線１３０から電荷が供給され、第２のビット配線１０４にも、第２のプリチャージ用ｐ型トランジスタ１１９を介して、そのソース電極に接続された電源配線１３０から電荷が供給される。その結果、第１のビット配線１０３の電位（第１のビット信号５０３）は”ｈｉｇｈ”になり、第２のビット配線１０４の電位（第２のビット信号５０４）は”ｈｉｇｈ”になる。第１のラッチ回路１１２、第２のラッチ回路１１３により、それぞれ、第１のビット配線１０３の電位、第２のビット配線１０４の電位が保持される。

続いて第２のワード信号期間５１２で、プリチャージ配線１０５の電位（プリチャージ信号５０５）を”ｈｉｇｈ”にする。さらに第２のワード配線１０２の電位（第２のワード信号５０２）を”ｈｉｇｈ”にする。第２のワード配線１０２には空セルのみ設けられているため、トランジスタが電気的に接続されていないので、第１のビット配線１０３、第２のビット配線１０４の電位は何も操作されない。つまり、第１のビット配線１０３の電位（第１のビット信号５０３）、第２のビット配線１０４の電位（第２のビット信号５０４）は、それぞれ、”ｈｉｇｈ”、”ｈｉｇｈ”となる。

第１のビット配線１０３の信号（第１のビット信号５０３）、第２のビット配線１０４の信号（第２のビット信号５０４）は、それぞれ、第１のインバータ１４４、第２のインバータ１４５に入力され、反転される。よって、第１のメモリ出力配線１２６からは、”ｌｏｗ”の信号（第１のメモリ出力信号５０６）が出力され、第２のメモリ出力配線１２７からは、”ｌｏｗ”の信号（第２のメモリ出力信号５０７）が出力される。つまり、第３のメモリセル１０８、第４のメモリセル１０９から”ｌｏｗ”、”ｌｏｗ”のデータが読み出せたことになる。

第２のデータ保持期間５１３では、第１のビット配線１０３の電位は第１のラッチ回路１１２によって保たれ、第２のビット配線１０４の電位は第２のラッチ回路１１３によって保たれる。そのため、第１のメモリ出力配線１２６の電位は”ｌｏｗ”の状態を保持し続け、第２のメモリ出力配線１２７の電位は”ｌｏｗ”、の状態を保持し続ける。

以上のように、第１〜第４のメモリセル１０６〜１０９から、各々”ｈｉｇｈ”、”ｌｏｗ”、”ｌｏｗ”、”ｌｏｗ”のデータが得られる。”ｌｏｗ”のデータを記憶しているメモリセル（１０７〜１０９）ではワード配線に何らの半導体素子（特にそのゲート電極）が接続されていないため、読み出し時にメモリセルに電力が消費されないため、半導体装置全体として、無駄な電力消費を削減することができる。特に第２のワード配線１０２のように全く半導体素子と接続されない場合、ワード配線で電力は消費されない。そのため、メモリ回路（ＲＯＭ１５４）に格納させるデータが、”ｌｏｗ”の方を多く含む場合は、図４の構成例のように”ｌｏｗ”を格納するメモリセルに空セルを用いる構成にするとよい。

このように、ＲＯＭ１５４に格納されたデータ（例えば、ＣＰＵ１５１のプログラムデータなど）に合わせて、”ｈｉｇｈ”、または”ｌｏｗ”のデータのうち、多い方のデータを記憶するメモリセルを空セルにすることで、消費電力を非常に効果的に低減することができる。さらに、消費電力が低減できるため発熱も低減することができる。すなわち、メモリ回路を本実施の形態に示した構成とすることで、低消費電力、発熱の少ない半導体装置を提供できる。

本実施の形態１の図１、図４に示すメモリ回路は、製造段階で各メモリセルに記憶するデータが決まっているメモリ回路（例えば、マスクＲＯＭなど）に対しては特に好適である。

（実施の形態２）
実施の形態１で説明したように、半導体装置の構成上、密接な関係にあるＣＰＵとプログラムを記憶するメモリ回路（プログラムメモリ）において、ＣＰＵが必要とするプログラムのデータ解析を行うことで、メモリ回路を最も消費電力を低減した構成とすることが可能である。

また、プログラムのデータ解析を行わない場合でもＣＰＵのＮＯＰ命令のデータに合わせてメモリの構成を変えることで、消費電力の削減を効果的に行うことができる。本実施の形態はそのような例について説明する。

本実施の形態では、メモリ回路において、ＮＯＰ命令を格納する複数のメモリセルを空セルで構成する。例えば、ＮＯＰ命令が”ｈｉｇｈ”データ（または「１」）のみで構成されている場合は、図１のようなメモリ回路（ＲＯＭ１５４）をプログラムメモリに用いることができる。図１の構成例において、メモリ回路の第２行（第２のワード配線１０２）に配置されたメモリセル（１０８、１０９）にＮＯＰ命令のデータを記憶する。第２行のメモリセル（第３のメモリセル１０８、第４のメモリセル１０９）は全て空セルで構成されており、第３のメモリセル１０８、第４のメモリセル１０９から”ｈｉｇｈ”、”ｈｉｇｈ”の信号を読み出すことができる。すなわち、「１」のみで記述されるＮＯＰ命令が得られる。このようにメモリを構成することで、ＮＯＰ命令の読み出しに要する消費電力を削減できる。また消費電力の削減により、発熱も抑えることができる。

また、ＮＯＰ命令が”ｌｏｗ”データのみ（「０」のみ）で構成されている場合、図４のようなメモリ回路を用いることができる。図４の構成例でも、ＮＯＰ命令のデータは第２行のメモリセル（第３のメモリセル１０８、第４のメモリセル１０９）に格納されている。第３のメモリセル１０８、第４のメモリセル１０９から”ｌｏｗ”、”ｌｏｗ”の信号を読み出すことができる。すなわち、「０」のみで記述されるＮＯＰ命令が得られる。第３のメモリセル１０８、第４のメモリセル１０９に格納されているデータでＮＯＰ命令を構成することができる。

以上のようにＮＯＰ命令を格納する複数のメモリセルを空セルとすることで、ＣＰＵのＮＯＰ命令の読み出しに必要な消費電力を低減することが可能となる。特に、少なくとも１つのワード配線に対応して形成されるメモリセルを全て空セルとすることで、消費電力を効果的に低減することができる。

なお、図１、４の構成例では、１本のワード配線（第１のワード配線１０１）に対応して形成されるメモリセル（第１および第２のメモリセル）にＮＯＰ命令を格納するようにしたが、ＮＯＰ命令を格納するセルは、複数本のワード配線に対応して形成されるメモリセルとすることもできる。

本実施の形態２の図１、図４に示すメモリ回路は、製造段階で各メモリセルに記憶するデータが決まっているメモリ回路（例えば、マスクＲＯＭなど）に対して特に好適である。

（実施の形態３）
本実施の形態では、空セルの代わりに、空セルと同様の機能を有するメモリセルを設けたメモリ回路の例を説明する。より具体的には、空セルと同様の機能を具備させるために、メモリセルにトランジスタなどの半導体素子を設けるが、半導体素子はワード配線との電気的に接続されていない構造とする。このように、ワード配線と電気的に接続されていない半導体素子を有するメモリセルを「オープンセル」と呼ぶこととする。

以下、本実施形態におけるメモリ回路の構成例について、図６を用いて説明する。本実施の形態では、メモリ回路に格納されるデータが”ｈｉｇｈ”の方を多く含む場合の構成例を示す。図６のメモリ回路は図１のメモリ回路と同じデータ配列を持ち、また図６において、図１と同じ符号は同じ構成要素を示している。

図６のメモリ回路（ＲＯＭ１５４）は、図１のメモリ回路とは、第１〜第４のメモリセル６０６〜６０９の構造が異なり、他の構成は、図１のメモリ回路と同様である。第１〜第４のメモリセル６０６〜６０９には、それぞれ、半導体素子としてｎ型トランジスタ６１６〜６１９が形成されている。

第１のメモリセル６０６は、図１の第１のメモリセル１０６と同様の接地セルであり、ｎ型トランジスタ６１６は、ドレイン電極が接地電位端子に接続され、ソース電極が第１のビット配線１０３に接続され、ゲート電極が第１のワード配線１０１に接続されている。

一方、第２のメモリセル６０７、第３のメモリセル６０８および第４のメモリセル６０９はオープンセルである。第２のメモリセル６０７において、ｎ型トランジスタ６１６は、ドレイン電極が接地電位端子に接続され、ソース電極が第２のビット配線１０４に接続されているが、ゲート電極は第１のワード配線１０１に電気的に接続されていない。第３のメモリセル６０８において、ｎ型トランジスタ６１８は、ドレイン電極が接地電位端子に接続され、ソース電極が第１のビット配線１０３に接続されているが、ゲート電極は第２のワード配線１０２に電気的に接続されていない。第４のメモリセル６０９において、ｎ型トランジスタ６１９は、ドレイン電極が接地電位端子に接続され、ソース電極が第２のビット配線１０４に接続されているが、ゲート電極は第２のワード配線１０２に電気的に接続されていない。

なお、本実施の形態の「オープンセル」の「オープン」とは、ワード配線とトランジスタのゲート電極が断線した状態を意味している。第２〜第４のメモリセルのようなオープンセルを作製するには、例えば、ｎ型トランジスタのゲート電極とワード配線を接続しないように、ワード配線を形成することで可能である。

本実施の形態のメモリ回路（ＲＯＭ１５４）の読み出し動作は、図１のメモリ回路と同様である。データの読み出し動作のタイミングチャートも図２のタイミングチャートと同じになる。

まず、第１のプリチャージ信号期間２０８で、プリチャージ配線１０５の電位（プリチャージ信号２０５）を”ｌｏｗ”とする。このとき、第１のプリチャージ用ｐ型トランジスタ１１８のゲート電極の電位が”ｌｏｗ”となる。第１のビット配線１０３には、第１のプリチャージ用ｐ型トランジスタ１１８を介して、そのソース電極に接続された電源配線１３０から電荷が供給され、第２のビット配線１０４にも、第２のプリチャージ用ｐ型トランジスタ１１９を介して、そのソース電極に接続された電源配線１３０から電荷が供給される。よって、第１のビット配線１０３の電位（第１のビット信号２０３）が”ｈｉｇｈ”になる。第１のラッチ回路１１２により第１のビット配線１０３の電位（第１のビット信号２０３）が保持される。

続いて第１のワード信号期間２０９で、プリチャージ配線１０５の電位（プリチャージ信号２０５）を”ｈｉｇｈ”にする。さらに、第１のワード配線１０１の電位（第１のワード信号２０１）を”ｈｉｇｈ”にする。このとき、第１のメモリセル６０６において、第１のワード配線１０１に接続したｎ型トランジスタ６１６のゲート電極に”ｈｉｇｈ”が印加されることになる。ｎ型トランジスタ６１６のドレイン電極の電位が接地電位にあるため、ゲート電極に”ｈｉｇｈ”が印加されると、第１のビット配線１０３の電位（第１のビット信号２０３）は”ｌｏｗ”になる。

一方、第２のメモリセル６０７において、第１のワード配線１０１とｎ型トランジスタ６１７のゲート電極とは結線されていないので、第２のビット配線１０４の電位は変化せず、”ｈｉｇｈ”のままである。つまり、第２のビット配線１０４の電位（第２のビット信号２０４）は”ｈｉｇｈ”のままである。

つまり、第１のワード信号期間２０９で、第１のビット配線１０３の電位（第１のビット信号２０３）、第２のビット配線１０４の電位（第２のビット信号２０４）は、それぞれ、”ｌｏｗ”、”ｈｉｇｈ”となる。ここで、第１のビット信号２０３、第２のビット信号２０４は、それぞれ、第１のバッファ１２４、第２のバッファ１２５に入力される。第１のバッファ１２４、第２のバッファ１２５からは、入力された信号の電位の高低（”ｌｏｗ”と”ｈｉｇｈ”）を変化させず、第１のメモリ出力配線１２６、第２のメモリ出力配線１２７に出力する。よって、第１のメモリ出力配線１２６からは、”ｌｏｗ”の信号（第１のメモリ出力信号２０６）が出力され、第２のメモリ出力配線１２７から”ｈｉｇｈ”の信号（第２のメモリ出力信号２０７）が出力される。つまり、第１のメモリセル６０６、第２のメモリセル６０７から、それぞれ、”ｌｏｗ”、”ｈｉｇｈ”のデータが読み出せたことになる。

第１のデータ保持期間２１０では、第１のビット配線１０３の電位は第１のラッチ回路１１２によって保たれ、第２のビット配線１０４の電位は第２のラッチ回路１１３によって保たれる。そのため、第１のメモリ出力配線１２６の電位は”ｌｏｗ”の状態を保持し続け、第２のメモリ出力配線１２７の電位は”ｈｉｇｈ”の状態を保持し続ける。

次に、第２のプリチャージ信号期間２１１で、プリチャージ配線１０５の電位（プリチャージ信号２０５）を”ｌｏｗ”とする。このとき、第１のプリチャージ用ｐ型トランジスタ１１８のゲート電極の電位と、第２のプリチャージ用ｐ型トランジスタ１１９のゲート電極の電位とが”ｌｏｗ”となる。ソース電極に接続された電源配線１３０から、第１のプリチャージ用ｐ型トランジスタ１１８を介して第１のビット配線１０３に電荷が供給され、第２のプリチャージ用ｐ型トランジスタ１１９介して第２のビット配線１０４に電荷が供給される。第１のビット配線１０３の電位は”ｈｉｇｈ”になり、第２のビット配線１０４の電位は”ｈｉｇｈ”の状態を維持する。なお、第１、第２のラッチ回路１１２、１１３により第１、第２のビット配線１０３、１０４の電位が保持される。

続いて第２のワード信号期間２１２で、プリチャージ配線１０５の電位を”ｈｉｇｈ”にし、第２のワード配線１０２の電位を”ｈｉｇｈ”にする。第２のワード配線１０２にはメモリセルがつながっておらず、第１、第２のビット配線１０３、１０４の電位は何も操作されないため、第１、第２のビット配線１０３、１０４の電位は”ｈｉｇｈ”のままである。つまり、第１、第２のビット配線１０３、１０４の電位は”ｈｉｇｈ”、”ｈｉｇｈ”となる。その後、第１、第２のビット配線１０３、１０４の信号は各々第１、第２のバッファ１２４、１２５を介して、第１、第２のメモリ出力配線１２６、１２７に”ｈｉｇｈ”、”ｈｉｇｈ”の信号として出力される。つまり、第１、第２のメモリセル６０８、６０９から”ｈｉｇｈ”、”ｈｉｇｈ”のデータが読み出せたことになる。

第２のデータ保持期間２１３では、第１のビット配線１０３の電位は第１のラッチ回路１１２によって保たれ、第２のビット配線１０４の電位は第２のラッチ回路１１３によって保たれる。そのため、第１のメモリ出力配線１２６の電位は”ｈｉｇｈ”の状態を保持し続け、第２のメモリ出力配線１２７の電位は”ｈｉｇｈ”の状態を保持し続ける。

以上により第１〜第４のメモリセル６０６〜６０９から、各々”ｌｏｗ”、”ｈｉｇｈ”、”ｈｉｇｈ”、”ｈｉｇｈ”のデータが得られる本実施形態では、”ｈｉｇｈ”のデータを格納するメモリセルのゲート電極とワード配線が接続されていないため、データを読み出すとき無駄な電力消費を削減することができる。第２のワード配線１０２のように全く半導体素子と接続されていない場合、ワード配線で電力は消費されない。これにより第１、第２のワード配線１０１、１０２の駆動に必要となる電力量を削減することができる。

なお、図６は、データに”ｈｉｇｈ”の方が多い場合に、ｈｉｇｈ”を格納するセルにオープンセルを用いる構成を示している。”ｌｏｗ”の方が多い場合は、”ｌｏｗ”を格納するメモリセルにオープンセルを適用すればよい。メモリセル以外の構成は、図４と同様にすることで、格納するデータに”ｌｏｗ”の方が多い場合に、消費電力を削減したメモリ回路を構成することができる。

本実施の形態を用いることにより、メモリ回路は、ワード配線に接続されている行デコーダで消費する電力が低減することができる。また、ワード配線を形成するフォトレジストの露光マスクのみの変更で各メモリセルに記憶するデータが変更できるため、本実施の形態は異なるデータ配列を持つ多数のメモリ回路を作製することに有利である。

以上のような構成とすることで、消費電力を低減したメモリを搭載する半導体装置が提供できる。

なお本実施の形態は、他の実施の形態および他の実施例と適宜に組み合わせることができる。

（実施の形態４）
実施の形態１〜３においては、ＲＯＭのようにデータの読み出しのみで、データの書き換えをしないメモリ回路について説明した。本実施の形態ではデータの書き換えが可能なメモリ回路について説明する。本実施の形態では、一部のメモリセルをデータの書き換えができない、半導体装置固定のデータを記憶するメモリセルとするメモリ回路について説明する。

図７は、本実施の形態のメモリ回路の構成例を示す回路図である。図１と共通の要素には同じ符号を付している。図７のメモリ回路において、メモリセルに形成される半導体素子はメモリトランジスタである点が特徴である。メモリトランジスタは、例えば、ゲート電極として、制御ゲート電極と浮遊ゲート電極を有する構造のトランジスタや、ゲート絶縁膜に電荷トラップできる構造のトランジスタである。

本実施の形態のメモリ回路はデータの書き換え不可能領域と書き換え可能領域を有する。よって、図３で書き換え不可能なＲＯＭ１５４、書き換え可能なＲＡＭ１５５を併せた機能を持つため、本実施形態のメモリ回路を図３のメインメモリ１５２として使用することができる。そのため、予めＣＰＵが必要とするプログラムデータは書き換え不可能なデータとして書き換え不可能領域に記憶させる。一方、ＣＰＵが演算処理を行うときに、出力されるデータを書き換え可能領域に記憶させる。本実施形態のメモリ回路は、これら２つの動作を１つのメモリ回路で担うことができる。

図７のメモリ回路において、第１のワード配線１０１に対応して形成される全てのメモリセルを書き換えができない固有のデータを格納する構造としている。本実施の形態では第１のメモリセル７０６および第２のメモリセル７０７を空セルとする例を示す。空セルとは、半導体素子（本実施の形態ではメモリ素子）を含まないセルであり、すなわち、メモリセル内が空であるものを指す。また、図７のメモリ回路では空セルには、”ｈｉｇｈ”のデータを格納する例を示している。

他方、第２のワード配線１０２に対応して形成される全てのメモリセルの構造は、メモリトランジスタを含む接地セルである。第３のメモリセル７０８には、メモリトランジスタ７１８が形成され、ゲート電極が第２のワード配線１０２に接続され、ソース電極が第１のビット配線１０３に接続され、ドレイン電極が接地電位端子に接続されている。第４のメモリセル７０９もメモリトランジスタ７１９を有し、ゲート電極が第２のワード配線１０２に接続され、ソース電極が第２のビット配線１０４に接続され、ドレイン電極が接地電位端子に接続されている。なお、メモリトランジスタ７１８、７１９が、ゲート電極として、制御用ゲート電極と浮遊ゲート電極を有する構造のトランジスタである場合は、制御用ゲート電極が第２のワード配線１０２に接続される。

次に、図７のメモリ回路のデータ書込動作について説明する。

各メモリセルに対して、データの書き込みは行単位（ワード配線単位）で行われる。ここでは、例として、メモリトランジスタ７１８、７１９に制御用ゲート電極と浮遊ゲート電極を有するトランジスタ適用し、ホットキャリアのエレクトロンを利用して書き込みを行う例を示す。また、第３のメモリセル７０８に”ｈｉｇｈ”のデータを書き込み、第４のメモリセル７０９に”ｌｏｗ”のデータを書き込む動作を説明する。

第１のワード配線１０１に対応するメモリセルにはデータの書き込みは不要であるため、第１のワード配線１０１については、書き込み動作を行わない。まず、第２のワード配線１０２に高電位（接地電位よりも高電位）を与える。同時に、第１のビット配線１０３に高電位（メモリトランジスタをオン状態にする電位）を与える。第３のメモリセル７０８において、第１のメモリトランジスタ７１８のチャネルに電流が流れ、ドレイン電極付近で高エネルギー電子（ホットキャリア）が発生し、浮遊ゲート電極に電荷が蓄積される。浮遊ゲート電極の電荷が制御ゲート電極のしきい値電圧を高電位にすることで、データ”ｈｉｇｈ”を記憶する。

一方、第４のメモリセル７０９において、第２のワード配線１０２に高い電圧を与えて高電位にし、第２のビット配線１０４の電位を接地電位にする。第４のメモリセル７０９において、メモリトランジスタ７１９のドレイン電極付近にホットキャリアは発生せず、浮遊ゲート電極に電荷が蓄積されない。従って、制御ゲート電極のしきい値電圧は変化せずに、データ”ｌｏｗ”を記憶する。

以上のようにメモリトランジスタは浮遊電極の電位状態に応じて”ｈｉｇｈ”、”ｌｏｗ”のデータを記憶する。

また、メモリトランジスタに対して書き込んだデータの消去はドレイン電極を開放し、制御ゲート電極を接地させ、ソース電極に高電圧を印加することで行う。高電圧印加で電子は高エネルギー状態になり、トンネル効果によって浮遊ゲート電極内の電子を浮遊ゲート電極からソース電極を介して引き抜くことができる。なお、全セルのソース電極に同時に高電圧を加えるため、メモリ素子を有する全てのメモリセルの記憶データは消去される。

次に、データ読み出し動作について説明する。

まず、プリチャージ配線１０５の電位（プリチャージ信号）を”ｌｏｗ”とする。第１のプリチャージ用ｐ型トランジスタ１１８のゲート電極の電位、および第２のプリチャージ用ｐ型トランジスタ１１９のゲート電極の電位が”ｌｏｗ”となり、電源配線１３０から第１のプリチャージ用ｐ型トランジスタ１１８を介して第１のビット配線１０３に電荷が供給され、電源配線１３０から第２のプリチャージ用ｐ型トランジスタ１１９とを介して第２のビット配線１０４に電荷が供給される。その結果、第１のビット配線１０３の電位（第１のビット信号）が”ｈｉｇｈ”となり、第２のビット配線１０４の電位（第２のビット信号）が”ｈｉｇｈ”とになる。第１のラッチ回路１１２、第２のラッチ回路１１３により、それぞれ、第１のビット配線１０３の電位（第１ビット信号）、第２のビット配線１０４の電位（第２のビット信号）が保持される。

次に、プリチャージ配線１０５の電位（プリチャージ信号）を”ｈｉｇｈ”にし、第２のワード配線１０２の電位（第２のワード信号）を”ｈｉｇｈ”にする。第３のメモリセル７０８において、メモリトランジスタ７１８の制御ゲート電極に”ｈｉｇｈ”が印加されることになる。メモリトランジスタ７１８の制御ゲート電極のしきい値電圧は第２のワード配線１０２の電位”ｈｉｇｈ”と比較して高いため、第１のビット配線１０３の電位は変化せず”ｈｉｇｈ”のままとなる。

一方、第４のメモリセル７０９において、メモリトランジスタ７１９の制御ゲート電極にも”ｈｉｇｈ”が印加される。メモリトランジスタ７１９の制御ゲート電極のしきい値電圧は第２のワード配線１０２の電位”ｈｉｇｈ”と比較して低いため、第２のビット配線１０４の電位は接地電位となり、すなわち”ｌｏｗ”となる。

以上のように、第３のメモリセル７０８、第４のメモリセル７０９に記憶された”ｈｉｇｈ”、”ｌｏｗ”のデータを読み出すことができる。

また、本発明の実施の形態で説明したように第１、第２のメモリセル７０６、７０７は空セルのため、第１のワード配線１０１に第１のワード信号が与えられても第１、第２のビット配線１０３、１０４の電位は変化しないので、第１、第２のメモリセル７０６、７０７から”ｈｉｇｈ”、”ｈｉｇｈ”のデータを読み出すことができる。

以上により、第１〜第４のメモリセル７０６〜７０９から各々”ｈｉｇｈ”、”ｈｉｇｈ”、”ｈｉｇｈ”、”ｌｏｗ”のデータが得られる。つまり、空セルから”ｈｉｇｈ”データが、メモリトランジスタで構成されるメモリセルから”ｈｉｇｈ”、”ｌｏｗ”のデータが読み出せることがわかる。

図７のメモリ回路の構成例では、第１のワード配線１０１に対応して形成されるメモリセルを全て空セルとすることで、”ｈｉｇｈ”で記述されるＮＯＰ命令を格納させることができる。

図７のメモリ回路の構成例では、空セルに”ｈｉｇｈ”を格納する場合を示したが、第１〜第４のメモリセル７０６〜７０９以外の構成を、図４のメモリ回路の構成とすることで、空セルに”ｌｏｗ”のデータを格納することができる。この場合、第１、第２のメモリ出力配線１２６、１２７の入力側に第１、第２のインバータ１４４、１４５が接続されているため、上記のように第３、第４のメモリセルにデータが書き込まれているならば、第１〜第４のメモリセル７０６〜７０９から各々”ｌｏｗ”、”ｌｏｗ”、”ｌｏｗ”、”ｈｉｇｈ”のデータが得られる。

また、図７の構成例では、１本のワード配線（第１のワード信号２０１）に対応して形成されるメモリセルに固有のデータを格納するようにしたが、複数本のワード配線に対応するメモリセルに固有のデータを格納するようにすることもできる。

また、図７の構成例では、固有のデータ（書き換えされないデータ）を格納するメモリセルを空セルのみで構成したが、図１、図４の第１のメモリセル１０６のような、トランジスタを用いた接地セルもあわせて用いることで、”ｌｏｗ”、および”ｈｉｇｈ”の双方のデータで構成されるデータを、書き換え不可能な固有なデータとして格納することができる。

メモリ回路において固定データを持つメモリセルに空セルを用いることで、行デコーダの消費電力を低減するのに非常に有用である。本実施の形態により、メモリ回路とＣＰＵとを含む半導体装置全体の消費電力を効果的に低減することが可能である。また消費電力を低減することで、半導体装置の発熱を抑えることができる。

（実施の形態５）
本発明における半導体装置の実施の形態として、メモリと専用回路を有する構成例について、図８を用いて説明する。図８は本実施の形態における半導体装置のブロック図である。

図８（Ａ）は専用回路と、メモリを有する半導体装置の構成例を示すブロック図である。図８（Ａ）においてメインメモリ８０１、専用回路８０２、入出力インタフェース８０３、アドレスバス８０４と、データバス８０５と、コントローラバス８０６とを有する。

メインメモリ８０１と、専用回路８０２とはアドレスバス８０４で接続されている。さらに、メインメモリ８０１と、専用回路８０２、および入出力インタフェース８０３はデータバス８０５およびコントローラバス８０６で互いに接続されている。

専用回路８０２は、例えば、画像処理回路や暗号処理回路である。また、専用回路８０２はメインメモリ８０１に格納されたデータを用いて演算処理を行うため、必要となるデータはメインメモリ８０１に記憶される。メインメモリ８０１と専用回路８０２が一つの回路を構成するためにはどちらも欠かすことのできない要素である。この半導体装置において、メインメモリ８０１に、実施の形態１〜４で説明したメモリ回路を適用することにより、半導体装置全体の消費電力の低減が可能であり、かつ発熱を抑えることができる。なお、実施の形態１〜３のメモリ回路は、メインメモリ８０１のデータの書き換えを不可能なメモリ回路に適用される。実施の形態４のメモリ回路を適用することで、データの書き換えが不可能領域と書き換え可能領域を有するメインメモリを構成することができる。

次に、ＣＰＵ、専用回路と、メモリを有する半導体装置の構成例を示すブロック図である図８（Ｂ）について説明する。

図８（Ｂ）において演算回路８１０、メインメモリ８１３、入出力インタフェース８１６、アドレスバス８１７と、データバス８１８と、コントローラバス８１９とを有する。
演算回路８１０はＣＰＵ８１１と、専用回路８１２とを含み、メインメモリ８１３はＲＯＭ８１４と、ＲＡＭ８１５とを含む。

ＲＯＭ８１４はＣＰＵ８１１が実行するプログラムを記憶するプログラムメモリとして用いられ、専用回路８１２が動作するために必要なデータも格納されている。ＲＡＭ８１５は、ＣＰＵ８１１がプログラムを実行するときの作業メモリとして用いられる。

演算回路８１０と、メインメモリ８１３とはアドレスバス８１７で接続されている。さらに、ＣＰＵ８１１、メインメモリ８１３、および入出力インタフェース８１６はデータバス８１８およびコントローラバス８１９で互いに接続されている。

ＣＰＵ８１１は機器の動作を制御し、ＣＰＵ８１１がプログラムを実行するために必要な情報はメインメモリ８１３内のＲＯＭ８１４に格納されている。ＲＯＭ８１４はデータの読み出し専用のメモリ回路である。ＲＯＭ８１４に格納されるデータは製造段階で固有のものである。ＣＰＵ８１１が処理する命令および処理に必要なプログラムデータはＲＯＭ８１４に記憶されているため、ＣＰＵ８１１の処理動作とメインメモリ８１３からのデータの読み出し動作は繰り返し行われる。ＣＰＵ８１１の動作に必要なデータを読み出す際にＲＯＭ８１４は電力を消費する。ＲＡＭ８１５はデータの書き込みや書き換えが可能なメモリ回路である。ＲＡＭ８１５は、主にプログラムの途中のＣＰＵ８１１における処理結果を保存するために用いられる。一方、専用回路８１２は固定動作を行うための回路であり、予め決められた命令に対する処理のみを行う。ＲＯＭ８１４に専用回路８１２の処理動作に必要となるプログラムデータが記憶されており、専用回路８１２はＲＯＭ８１４からプログラムデータを読み出すことで処理を行うことが可能となる。外部からの信号の入力および、外部への処理結果などの信号の出力は入出力インタフェース８１６を介して行われる。

なお、ＲＯＭ８１４には、実施の形態１〜３のメモリ回路が適用できる。また、ＲＯＭ８１４とＲＡＭ８１５を含むメインメモリ８１３には、実施の形態４のメモリ回路が適用できる。

アドレスバス８１７はＣＰＵ８１１が必要とする命令やデータをメインメモリ８１３に伝えるための配線（経路）である。データバス８１８はメインメモリ８１３に対するデータの読み出しおよび書き込み、並びに入出力インタフェース８１６を介して外部装置とのデータの取得や提供を行うための配線（経路）である。コントローラバス８１９はメインメモリ８１３や入出力インタフェース８１６に制御情報を与えるための配線（経路）である。

近年、超小型ＩＣチップと、無線通信用のアンテナを組み合わせた小型の半導体装置として、無線チップが脚光を浴びている。無線チップは、無線通信装置（以下、リーダ／ライタという）を使った通信信号（動作磁界）の授受により、データを書き込み、及びデータを読み出しを行うことができる。

無線チップの応用分野として、例えば、流通業界における商品管理が挙げられる。現在では、バーコードなどを利用した商品管理が主流であるが、バーコードは光学的に読み取るため、遮蔽物があるとデータを読み取れない。一方、無線チップでは、無線でデータを読み取るため、遮蔽物があっても読み取れる。従って、商品管理の効率化、低コスト化などを実現できる。その他、乗車券、航空旅客券、料金の自動精算など、広範な応用が可能である。

無線チップの応用分野が広がりつつある中で、より高機能な無線チップに対する要求も高まっている。例えば、送受信データを暗号化することで、第三者へのデータ漏洩の防止が可能になる。これには、復号化および暗号化の処理をハードウェア的に処理する方式と、ソフトウェア的に処理する方式と、ハードウェアおよびソフトウェアを併用する方式と、が考えられる。ハードウェア的に処理する方式では、復号化や、暗号化を行う専用回路で演算回路を構成する。ソフトウェア的に処理する方式では、ＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ：中央処理装置）と大規模メモリとで演算回路を構成し、復号化プログラムや暗号化プログラムをＣＰＵで実行する。ハードウェアおよびソフトウェアを併用する方式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で復号化や暗号化のための演算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行する。いずれも無線チップに大容量のメモリを搭載することが要求される。本発明を適用することにより、メモリの大容量化に伴う、消費電力が上がることを回避することができる。

本実施例では、ＣＰＵ、専用回路およびメモリ回路を備えた半導体装置の例として、暗号処理機能を有する無線チップについて説明する。図９は、無線チップのブロック図である。

図９を用いて無線チップのブロック構成を説明する。図９において、無線チップ２６０１は、演算回路２６０６とアナログ部２６１５とから構成される。演算回路２６０６は、ＣＰＵ２６０２と、ＲＯＭ２６０３と、ＲＡＭ２６０４と、コントローラ２６０５とを有する。アナログ部２６１５は、アンテナ２６０７と、共振回路２６０８と、電源回路２６０９と、リセット回路２６１０と、クロック生成回路２６１１と、復調回路２６１２と、変調回路２６１３と、電源管理回路２６１４とを有する。

ＲＯＭ２６０３に、実施の形態１〜３で示したメモリ回路を適用することで、無線チップ全体の消費電力を効果的に低減することができる。また、ＲＡＭ２６０４に実施の形態４で示したメモリ回路を適用することで、無線チップ全体の消費電力を効果的に低減することができる。また、消費電力を低減することで、無線チップの発熱を低減することができる。

コントローラ２６０５は、ＣＰＵインタフェース（ＣＰＵＩＦ）２６１６と、制御レジスタ２６１７と、コード抽出回路２６１８と、符号化回路２６１９と、から構成される。なお、図９では、説明の簡単化のため、通信信号を受信信号２６２０と、送信信号２６２１とに分けて示したが、実際には、両者は一体とされた信号であり、無線チップ２６０１およびリーダ／ライタの間で同時に送受信される。受信信号２６２０は、アンテナ２６０７と共振回路２６０８とで受信された後、復調回路２６１２により復調される。また、送信信号２６２１は、変調回路２６１３により変調された後、アンテナ２６０７から送信される。

図９において、通信信号により形成される磁界中に無線チップ２６０１を置くと、アンテナ２６０７と共振回路２６０８により、誘導起電力を生じる。誘導起電力は、電源回路２６０９における電気容量により保持され、また電気容量によって電位が安定化され、無線チップ２６０１の各回路に電源電圧として供給される。リセット回路２６１０は、無線チップ２６０１全体の初期リセット信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。クロック生成回路２６１１は、電源管理回路２６１４より生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路２６１２は、ＡＳＫ方式の受信信号２６２０の振幅の変動を”０”／”１”の受信データ２６２２として検出する。復調回路２６１２は、例えばローパスフィルターとする。さらに、変調回路２６１３は、送信データをＡＳＫ方式の送信信号２６２１の振幅を変動させて送信する。例えば、送信データ２６２３が”０”の場合、共振回路２６０８の共振点を変化させ、通信信号の振幅を変化させる。電源管理回路２６１４は、電源回路２６０９より演算回路２６０６に供給される電源電圧または演算回路２６０６における消費電流を監視し、クロック生成回路２６１１において、クロック信号の周波数とデューティー比を変更するための制御信号を生成する。

本実施例における無線チップの動作を説明する。まず、リーダ／ライタより送信された受信信号２６２０により、無線チップ２６０１が暗号文データを含む受信信号２６２０を受信する。受信信号２６２０は、復調回路２６１２で復調された後、コード抽出回路２６１８で制御コマンドや暗号文のデータなどに分解され、制御レジスタ２６１７に格納される。ここで、制御コマンドは、無線チップ２６０１の応答を指定するデータである。例えば、固有ＩＤ番号の送信、動作停止、暗号解読などを指定する。ここでは、暗号解読の制御コマンドを受信したとする。

続いて、演算回路２６０６において、ＣＰＵ２６０２が、ＲＯＭ２６０３に格納された暗号解読プログラムにしたがって、ＲＯＭ２６０３に予め格納された秘密鍵２６２４を用いて暗号文を解読（復号）する。復号された暗号文（復号文）は、制御レジスタ２６１７に格納される。この際、ＲＡＭ２６０４をデータ格納領域として用いる。なお、ＣＰＵ２６０２は、ＣＰＵＩＦ２６１６を介してＲＯＭ２６０３、ＲＡＭ２６０４、制御レジスタ２６１７にアクセスする。ＣＰＵＩＦ２６１６は、ＣＰＵ２６０２が要求するアドレスより、ＲＯＭ２６０３、ＲＡＭ２６０４、制御レジスタ２６１７のいずれかに対するアクセス信号を生成する機能を有している。

最後に、符号化回路２６１９において、復号文から送信データ２６２３を生成し、変調回路２６１３で変調し、アンテナ２６０７より送信信号２６２１をリーダ／ライタに送信する。

なお、本実施例では、演算方式として、ソフトウェア的に処理する方式、すなわち、ＣＰＵと大規模メモリとで演算回路を構成し、プログラムをＣＰＵで実行する方式について説明したが、目的に応じて最適な演算方式を選び、当該方式に基づいて構成することも可能である。例えば、演算方式として、他にも、演算をハードウェア的に処理する方式と、ハードウェアおよびソフトウェアを併用する方式と、が考えられる。ハードウェア的に処理する方式では、専用回路で演算回路を構成すれば良い。ハードウェアおよびソフトウェアを併用する方式では、専用回路と、ＣＰＵと、メモリと、で演算回路を構成し、専用回路で演算処理の一部分を行い、残りの演算処理のプログラムをＣＰＵで実行すれば良い。

本実施例では、無線チップの作製方法を説明する。本発明に係る無線チップを構成する各回路を薄膜トランジスタで作製することができる。本実施例では、無線チップを構成する回路を薄膜トランジスタで形成し、薄膜トランジスタの製造に使用した基板から、可撓性（フレキシブル）基板に回路を転載し、フレキシブルな無線チップを製造する方法を示す。

本実施例では、無線チップを構成する回路として、インバータなどを構成するｐチャネル型ＴＦＴ（「ｐｃｈ−ＴＦＴ」とも表記する。）およびｎチャネル型ＴＦＴ（「ｎｃｈ−ＴＦＴ」とも表記する。）、コンデンサ、および電源回路などに設けられる高耐圧型のｎチャネル型ＴＦＴを代表的に示す。以下、図１０〜図１５に図示する断面図を用いて、無線チップの作製方法を説明する。

基板２６０にガラス基板を用いる。図１０（Ａ）に示すように、基板２６０上に第１層２６１ａ〜第３層２６１ｃでなる剥離層２６１を形成する。第１層２６１ａは、平行平板型プラズマＣＶＤ装置により、原料ガスにＳｉＨ_４、Ｎ_２Ｏを用いて酸化窒化シリコン膜（ＳｉＯ_ｘＮｙ、ｘ＞ｙ＞０）を厚さ１００ｎｍ形成する。第２層２６１ｂとして、厚さ３０ｎｍのタングステン膜をスパッタリング装置で成膜する。第３層２６１ｃとして、厚さ２００ｎｍの酸化シリコン膜をスパッタリング装置で成膜する。

第３層２６１ｃ（酸化シリコン）を成膜することで、第２層２６１ｂ（タングステン）の表面が酸化され、界面にタングステン酸化物が形成される。タングステン酸化物が形成されることで、のちに素子形成層２５０を他の基板に転載するときに、基板２６０を分離しやすくなる。第１層２６１ａは、素子形成層２５０を作製している間、第２層２６１ｂの密着性を維持するための層である。

第２層２６１ｂには、タングステン他、モリブデン、チタン、タンタル、ニオブ、ニッケル、コバルト、ジルコニウム、亜鉛、ルテニウム、ロジウム、パラジウム、オスミウム、イリジウムの金属膜や、これらの金属の化合物が好ましい。また、第２層２６１ｂの厚さは２０ｎｍ以上４０ｎｍ以下とすることができる。

図１０（Ｂ）に示すように、剥離層２６１上に、２層構造の下地絶縁層２４９を形成する。第１層２４９ａとして、プラズマＣＶＤ装置により原料ガスにＳｉＨ_４、Ｎ_２Ｏ、ＮＨ_３、Ｈ_２を用いて窒化酸化シリコン膜（ＳｉＮ_ｘＯ_ｙ、ｘ＞ｙ＞０）を厚さ５０ｎｍ形成する。第１層２４９ａの窒素の組成比が４０％以上となるようにしてバリア性を高めた。第２層２４９ｂは、プラズマＣＶＤ装置によりＳｉＨ_４、Ｎ_２Ｏを原料ガスに用いて、酸化窒化シリコン膜（ＳｉＯ_ｘＮ_ｙ、ｘ＞ｙ＞０）を厚さ１００ｎｍ成膜する。第２層２４９ｂの窒素の組成比は０．５％以下とする。

図１０（Ｃ）に示すように、下地絶縁層２４９上に、結晶性シリコン膜２７１を形成する。結晶性シリコン膜２７１は次の方法で作製する。プラズマＣＶＤ装置により、原料ガスにＳｉＨ_４およびＨ２を用い、厚さ６６ｎｍの非晶質シリコン膜を形成する。非晶質シリコン膜にレーザを照射して結晶化させることで、結晶性シリコン膜２７１とする。レーザ照射方法の一例を示す。ＬＤ励起のＹＶＯ_４レーザの第２高調波（波長５３２ｎｍ）を照射する。特に第２高調波に限定する必要はないが、第２高調波はエネルギー効率の点で３次以上の高次の高調波より優れている。照射面において、光学系によりビームの形状が長さ５００μｍ、幅２０μｍ程度の線状となるように、またその強度が１０〜２０Ｗとなるようにする。またビームを基板に対して相対的に１０〜５０ｃｍ／ｓｅｃの速度で移動する。

結晶性シリコン膜２７１を形成した後、結晶性シリコン膜２７１にｐ型不純物を添加する。ここでは、イオンドーピング装置において、ドーピングガスに水素で希釈したジボラン（Ｂ_２Ｈ_６）を用い、ボロンを結晶性シリコン膜２７１の全体に添加する。非晶質シリコンを結晶化した結晶性シリコンは不対結合を有するため、理想的な真性シリコンではなく、弱いｎ型の導電性を示す。そのため、ｐ型不純物を微量添加することにより、結晶性シリコン膜２７１が真性シリコンとなるようにする効果がある。この工程は必要に応じて行えばよい。

図１０（Ｄ）に示すように、結晶性シリコン膜２７１を素子ごとに分割し、半導体層２７３〜２７６を形成する。半導体層２７３〜２７５には、それぞれ、ＴＦＴのチャネル形成領域、ソース領域およびドレイン領域が形成される。半導体層２７６はＭＩＳ型コンデンサの電極を構成する。結晶性シリコン膜２７１を加工する方法の一例を示す。フォトリソグラフィ工程によりレジストを結晶性シリコン膜２７１上に形成し、レジストをマスクにして、ドライエッチング装置により、エッチング剤にＳＦ_６、Ｏ_２を用いて結晶性シリコン膜２７１をエッチングすることで、所定の形状の半導体層２７３〜２７６を形成する。

図１１（Ａ）に示すように、フォトリソグラフィ工程によりレジストＲ３１を形成し、ｎチャネル型ＴＦＴの半導体層２７４および２７５にｐ型不純物を微量添加する。ここでは、ドーピングガスに水素で希釈したジボラン（Ｂ_２Ｈ_６）を用い、イオンドーピング装置により半導体層２７４、２７５にボロンをドーピングする。ドーピングが終了したらレジストＲ３１を除去する。

図１１（Ａ）の工程は、ｎチャネル型ＴＦＴのしきい値電圧が負の電圧にならないようすることを目的とする。ｎチャネル型ＴＦＴの半導体層２７４、２７５に５×１０^１５ａｔｏｍｓ／ｃｍ^３以上１×１０^１７ａｔｏｍｓ／ｃｍ^３以下の濃度でボロンを添加すればよい。図１１（Ａ）の工程は必要に応じて行えばよい。

図１１（Ｂ）に示すように、基板２６０全体に絶縁膜２７７を形成する。絶縁膜２７７はＴＦＴのゲート絶縁膜、コンデンサの誘電体となる。ここでは、プラズマＣＶＤ装置により、プラズマＣＶＤ装置により原料ガスＳｉＨ_４、Ｎ_２Ｏを用いて酸化窒化シリコン膜（ＳｉＯ_ｘＮ_ｙ、ｘ＞ｙ＞０）を厚さ２０〜４０ｎｍ形成する。

図１１（Ｃ）に示すように、フォトリソグラフィ工程によりレジストＲ３２を形成し、コンデンサの半導体層２７６にｎ型不純物を添加する。ドーピングガスに水素で希釈したホスフィン（ＰＨ_３）を用いて、イオンドーピング装置により半導体層２７６にリンをドーピングし、半導体層２７６全体にｎ型不純物領域２７９を形成する。ドーピング工程が終了したら、レジストＲ３２を除去する。

図１１（Ｄ）に示すように、絶縁膜２７７上に導電膜２８１を形成する。導電膜２８１は、ＴＦＴのゲート電極などを構成する。ここでは、導電膜２８１を２層の多層構造とする。１層目は厚さ３０ｎｍのタンタル窒化物、２層目は厚さ３７０ｎｍのタングステンとする。タンタル窒化物、タングステンはそれぞれスパッタリング装置で成膜する。

導電膜２８１上にフォトリソグラフィ工程によりレジストを形成し、エッチング装置により導電膜２８１をエッチングして、図１２（Ａ）に示すように、第１導電膜２８４〜２８６を半導体層２７３〜２７６上に形成する。第１導電膜２８３〜２８５はＴＦＴのゲート電極またはゲート配線となる。高耐圧型のｎチャネル型ＴＦＴでは、他のＴＦＴよりもゲート幅（チャネル長）が広くなるように、導電膜２８５を形成している。第１導電膜２８６はコンデンサの一方の電極を構成する。

導電膜２８１はドライエッチング法によりエッチングする。エッチング装置にＩＣＰ（ＩｎｄｕｃｔｉｖｅｌｙＣｏｕｐｌｅｄＰｌａｓｍａ：誘導結合型プラズマ）エッチング装置を用いる。エッチング剤としては、はじめにタングステンをエッチングするためＣｌ_２、ＳＦ_６、Ｏ_２の混合ガスを用い、次に、処理室に導入するエッチング剤をＣｌ２ガスのみに変更し、タンタル窒化物をエッチングする。

図１２（Ｂ）に示すように、フォトリソグラフィ工程によりレジストＲ３３を形成する。ｎチャネル型ＴＦＴの半導体層２７４と２７５にｎ型不純物を添加する。第１導電膜２８４がマスクとなり半導体層２７４にｎ型低濃度不純物領域２８８、２８９が自己整合的に形成され、第１導電膜２８５がマスクとなり半導体層２７５にｎ型低濃度不純物領域２９０、２９１が自己整合的に形成される。水素で希釈したホスフィン（ＰＨ_３）をドーピングガスに用い、イオンドーピング装置により半導体層２７４、２７５にリンを添加する。図１２（Ｂ）の工程は、ｎチャネル型ＴＦＴにＬＤＤ領域を形成するための工程である。ｎ型低濃度不純物領域２８８、２８９のｎ型不純物が、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上５×１０^１８ａｔｏｍｓ／ｃｍ^３以下の範囲で含まれるようにする。

図１２（Ｃ）に示すように、フォトリソグラフィ工程によりレジストＲ３４を形成し、ｐチャネル型ＴＦＴの半導体層２７３にｐ型不純物を添加する。半導体層２７３は、ｎ型不純物領域２７３ｎとして残す部分がレジストＲ３４に覆われているため、露出している領域がｐ型不純物領域２７３ｐとなる。第１導電膜２８３がマスクとなり半導体層２７３にｐ型高濃度不純物領域２７３ａ、２７３ｂが自己整合的に形成される。また第１導電膜２８３で覆われている領域２７３ｃがチャネル形成領域として自己整合的に形成される。ｐ型不純物の添加は、ドーピングガスに水素で希釈したジボラン（Ｂ_２Ｈ_６）を用いる。ドーピングが終了したらレジストＲ３４を除去する。

図１２（Ｄ）に示すように、第１導電膜２８３〜２８６の周囲に絶縁層２９３〜２９６を形成する。絶縁層２９３〜２９６はサイドウォール、側壁と呼ばれるものである。まず、原料ガスにＳｉＨ_４、Ｎ_２Ｏを用いて、プラズマＣＶＤ装置により酸化窒化シリコン膜（ＳｉＯ_ｘＮ_ｙ、ｘ＞ｙ＞０）を１００ｎｍの厚さに形成する。次に、原料ガスにＳｉＨ_４、Ｎ_２Ｏを用いて、ＬＰＣＶＤ装置により酸化シリコン膜を２００ｎｍの厚さに形成する。フォトリソグラフィ工程によりレジスト形成する。このレジストを用いて、まず、上層の酸化シリコン膜をバッファードフッ酸でウェットエッチング処理する。次に、レジストを除去し、下層の酸化窒化シリコン膜ドライエッチング処理をすることで、絶縁層２９３〜２９６が形成される。この一連の工程で、酸化窒化シリコンでなる絶縁膜２７７もエッチングされ、絶縁膜２７７は第１導電膜２８３〜２８５と絶縁層２９３〜２９６の下部のみ残る。

図１３（Ａ）に示すように、フォトリソグラフィ工程によりレジストＲ３５を形成する。ｎチャネル型ＴＦＴの半導体層２７４、２７５とコンデンサの半導体層にｎ型不純物を添加し、ｎ型高濃度不純物領域を形成する。半導体層２７４は、第１導電膜２８４、絶縁層２９４がマスクとなり、ｎ型低濃度不純物領域２８８、２８９にさらにｎ型不純物が添加される。その結果、ｎ型高濃度不純物領域２７４ａ、２７４ｂが自己整合的に形成される。第１導電膜２８４と重なる領域２７４ｃがチャネル形成領域として自己整合的に確定する。また、ｎ型低濃度不純物領域２８８、２８９において絶縁層２９４と重なる領域２７４ｅ、２７４ｄは、そのままｎ型低濃度不純物領域として確定する。半導体層２７５も半導体層２７４と同様、ｎ型高濃度不純物領域２７５ａ、２７５ｂ、チャネル形成領域２７５ｃ、ｎ型低濃度不純物領域２７５ｅ、２７５ｄが形成される。また、第１導電膜２８６および絶縁層２９６がマスクとなり、ｎ型不純物領域２７９にさらにｎ型不純物が添加され、ｎ型高濃度不純物領域２７６ａ、２７６ｂが自己整合的に形成される。半導体層２７６の第１導電膜２８６および絶縁層２９６と重なる領域がｎ型不純物領域２７６ｃとして確定する。

ｎ型不純物の添加工程は、上述したとおり、イオンドーピング装置を使用し、ドーピングガスに水素で希釈したホスフィン（ＰＨ_３）を用いればよい。ｎチャネル型ＴＦＴのｎ型高濃度不純物領域２７４ａ、２７４ｂ、２７５ａ、２７５ｂには、リンの濃度が１×１０^２０ａｔｏｍｓ／ｃｍ^３以上２×１０^２１ａｔｏｍｓ／ｃｍ^３以下の範囲になるように、リンがドーピングされる。

レジストＲ３５を除去し、図１３（Ｂ）に示すように、キャップ絶縁膜２９８を形成する。キャップ絶縁膜２９８として、プラズマＣＶＤ装置により、プラズマＣＶＤ装置により酸化窒化シリコン膜（ＳｉＯ_ｘＮ_ｙ、ｘ＞ｙ＞０）を５０ｎｍの厚さに形成する。酸化窒化シリコン膜の原料ガスには、ＳｉＨ_４、Ｎ_２Ｏを用いる。キャップ絶縁膜２９８を成膜した後、窒素雰囲気中で５５０℃の加熱処理を行い、半導体層２７３〜２７６に添加したｎ型不純物およびｐ型不純物を活性化する。

図１３（Ｃ）に示すように、第１層間絶縁膜３００を形成する。第１層間絶縁膜３００を２層構造とする。１層目の絶縁膜として、プラズマＣＶＤ装置により原料ガスにＳｉＨ_４、Ｎ_２Ｏを用いて、窒化酸化シリコン膜（ＳｉＮ_ｘＯ_ｙ、ｘ＞ｙ＞０）を１００ｎｍの厚さに形成する。２層目の絶縁膜には、プラズマＣＶＤ装置により原料ガスにＳｉＨ_４、Ｎ_２Ｏ、ＮＨ_３、Ｈ_２を用いて、酸化窒化シリコン膜（ＳｉＯ_ｘＮ_ｙ、ｘ＞ｙ＞０）を６００ｎｍの厚さに形成する。

フォトリソグラフィ工程とドライエッチング工程により、第１層間絶縁膜３００およびキャップ絶縁膜２９８を除去し、コンタクトホールを形成する。第１層間絶縁膜３００上に導電膜を形成する。ここでは、導電膜を４層構造とする。下から、厚さ６０ｎｍのチタン、４０ｎｍの窒化チタン、５００ｎｍの純アルミニウム、１００ｎｍの窒化チタンの順に積層する。それぞれの層はスパッタリング装置で成膜する。フォトリソグラフィ工程とドライエッチング工程により導電膜を所定の形状に加工し、第２導電膜３０３〜３１４を形成する。

なお、第２導電膜と第１導電膜が接続されることを説明するため、図面では、第２導電膜と第１導電膜が半導体層上で接続するように示しているが、実際には、第２導電膜と第１導電膜とのコンタクト部分は半導体層上をさけて形成されている。

第２導電膜３１２によりｎ型高濃度不純物領域２７６ａと２７６ｂが接続されている。よって、ｎ型不純物領域２７６ｃ、絶縁膜２７７、第１導電膜２８６でなる積層構造のＭＩＳ型コンデンサが形成される。第２導電膜３１４はアンテナ回路の端子であり、アンテナ３２２が接続される。

図１４（Ａ）に示すように、第２層間絶縁膜３１６を形成する。第２層間絶縁膜３１６には、第２導電膜３１４に達するコンタクトホールを形成する。第２層間絶縁膜３１６を感光性ポリイミドで形成する例を示す。スピナーを用いて１．５μｍの厚さでポリイミドを塗布する。フォトリソグラフィ工程を用いて、ポリイミドを露光し、現像することでコンタクトホールが形成されたポリイミドが形成される。現像後、ポリイミドを焼成する。

さらに、第２層間絶縁膜３１６上に導電膜を形成する。フォトリソグラフィ工程とエッチング工程により、この導電膜を所定の形状に加工し、第３導電膜３２０を形成する。第３導電膜３２０を構成する導電膜として、厚さ１００ｎｍのＴｉをスパッタリング装置で成膜する。第３導電膜３２０はアンテナ３２２をアンテナ回路の端子（第２導電膜３１４）と接続するためのアンテナのバンプである。

図１４（Ｂ）に示すように、開口部が形成された第３層間絶縁膜３２１を形成する。ここでは、第２層間絶縁膜３１６と同様の方法で、感光性ポリイミドで形成する。開口部はアンテナ３２２を形成する領域に形成される。

図１４（Ｂ）に示すように、アンテナ３２２を形成する。蒸着装置により、メタルマスクを用いてアルミニウムを蒸着し、所定の形状のアンテナ３２２を開口部に形成する。

図１１（Ａ）〜図１４（Ｂ）に示す工程を経て、基板２６０上に無線チップを構成する回路が形成される。次に、図１５に示すように、無線チップを可撓性基板により封止する工程を説明する。

アンテナ３２２を保護するための保護絶縁層３２３を形成する。フォトリソグラフィ工程とエッチング工程を行う、またはレーザ光を照射することにより、保護絶縁層３２３と共に基板２６０上に積層された絶縁膜を除去し、剥離層２６１に達する開口部を形成する。基板２６０上には、同じ多数の無線チップを構成する回路が多数形成されている。無線チップごとに、回路を分割するように形成される。

次に、保護絶縁層３２３上面に転載用の基板を一時的に固定した後、基板２６０を剥離する。剥離層２６１の第２層２６１ｂと第３層２６１ｃの界面で接合が弱くなっているため、物理的に力を加えることで開口部の端部から剥離が進行し、素子形成層２５０から基板２６０を剥がすことができる。基板２６０が剥がれた下地絶縁層２４９に可撓性基板３２４を接着剤により固定する。そして、転載用の基板を取り外す。保護絶縁層３２３に他方の可撓性基板３２５を接着剤により固定する。そして、可撓性基板３２４と可撓性基板３２５の外側から圧力を加えながら、加熱処理をすることにより、可撓性基板３２４と可撓性基板３２５で無線チップを構成する回路を封止する。

本実施例では、薄膜トランジスタと共にアンテナ３２２を形成する例について説明したが、外付けアンテナを用いることもできる。

また、本実施例では作製時に使用した基板２６０を剥離する例を示したが、作製時に使用した基板を残すこともできる。この場合、基板が撓むように、基板を研磨、または研削して薄くすればよい。

本実施例により撓めることが可能であり、薄型化で軽量な無線チップを作製することが可能である。なお、本実施例で示した基板の剥離方法は、無線チップの作製方法に限定されるものではなく、他の半導体装置に適用することで、撓めることが可能な半導体装置を作成することができる。

なお、本実施例は、他の実施の形態、他の実施例と自由に組み合わせて実施することが可能である。

図１６を用いて、上記実施例で説明した無線チップとして機能する半導体装置３０００の使用方法を説明する。

無線チップの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１６（Ａ）参照）、包装用容器類（包装紙やボトル等、図１６（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１６（Ｂ）参照）、乗り物類（自転車等、図１６（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札（図１６（Ｅ）、図１６（Ｆ）参照）等の物品に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）および携帯電話等を指す。

本発明の半導体装置３０００は、本発明の記憶素子を有し、プリント基板に実装、または表面に貼ったり、埋め込むことにより、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりして各物品に固定される。本発明の半導体装置３０００は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置３０００を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を取り付けることにより、検品システム等のシステムの効率化を図ることができる。

本発明のメモリ回路図である。図１のメモリ回路におけるタイミングチャートである。メモリとＣＰＵを有する半導体装置の構成例を示すブロック図である。本発明のメモリ回路図である。図４のメモリ回路におけるタイミングチャートである。本発明のメモリ回路図である。本発明のメモリ回路図である。メモリとＣＰＵを有する半導体装置の構成例を示すブロック図である。本発明の無線チップのブロック図である。本発明の無線チップの作製工程を説明するための断面図である。本発明の無線チップの作製工程を説明するための断面図である。本発明の無線チップの作製工程を説明するための断面図である。本発明の無線チップの作製工程を説明するための断面図である。本発明の無線チップの作製工程を説明するための断面図である。本発明の無線チップの作製工程を説明するための断面図である。本発明の無線チップの用途を説明するための図である。

符号の説明

１０１第１のワード配線
１０２第２のワード配線
１０３第１のビット配線
１０４第２のビット配線
１０５プリチャージ配線
１０６第１のメモリセル
１０７第２のメモリセル
１０８第３のメモリセル
１０９第４のメモリセル
１１０第１のプリチャージ回路
１１１第２のプリチャージ回路
１１２第１のラッチ回路
１１３第２のラッチ回路
１１４ｎ型トランジスタ
１１８プリチャージ用ｐ型トランジスタ
１１９プリチャージ用ｐ型トランジスタ
１２０インバータ
１２１インバータ
１２２インバータ
１２３インバータ
１２４第１のバッファ
１２５第２のバッファ
１２６第１のメモリ出力配線
１２７第２のメモリ出力配線
１３０電源配線
１４４第１のインバータ
１４５第２のインバータ
１５１ＣＰＵ
１５２メインメモリ
１５３入出力インタフェース
１５４ＲＯＭ
１５５ＲＡＭ
１５６アドレスバス
１５７データバス
１５８コントローラバス
２０１第１のワード信号
２０２第２のワード信号
２０３第１のビット信号
２０４第２のビット信号
２０５プリチャージ信号
２０６第１のメモリ出力信号
２０７第２のメモリ出力信号
２０８第１のプリチャージ信号期間
２０９第１のワード信号期間
２１０第１のデータ保持期間
２１１第２のプリチャージ信号期間
２１２第２のワード信号期間
２１３第２のデータ保持期間
２４９下地絶縁層
２５０素子形成層
２６０基板
２６１剥離層
２７１結晶性シリコン膜
２７３半導体層
２７４半導体層
２７５半導体層
２７６半導体層
２７７絶縁膜
２７９ｎ型不純物領域
２８１導電膜
２８３第１導電膜
２８４第１導電膜
２８５第１導電膜
２８６第１導電膜
２８８ｎ型低濃度不純物領域
２８９ｎ型低濃度不純物領域
２９０ｎ型低濃度不純物領域
２９１ｎ型低濃度不純物領域
２９３絶縁層
２９４絶縁層
２９５絶縁層
２９６絶縁層
２９８キャップ絶縁膜
３００第１層間絶縁膜
３０３第２導電膜
３０４第２導電膜
３１２第２導電膜
３１４第２導電膜
３１６第２層間絶縁膜
３２０第３導電膜
３２１第３層間絶縁膜
３２２アンテナ
３２３保護絶縁層
３２４可撓性基板
３２５可撓性基板
５０１第１のワード信号
５０２第２のワード信号
５０３第１のビット信号
５０４第２のビット信号
５０５プリチャージ信号
５０６第１のメモリ出力信号
５０７第２のメモリ出力信号
５０８第１のプリチャージ信号期間
５０９第１のワード信号期間
５１０第１のデータ保持期間
５１１第２のプリチャージ信号期間
５１２第２のワード信号期間
５１３第２のデータ保持期間
６０６第１のメモリセル
６０７第２のメモリセル
６０８第３のメモリセル
６０９第４のメモリセル
６１６ｎ型トランジスタ
６１７ｎ型トランジスタ
６１８ｎ型トランジスタ
６１９ｎ型トランジスタ
７０６第１のメモリセル
７０７第２のメモリセル
７０８第３のメモリセル
７０９第４のメモリセル
７１８メモリトランジスタ
７１９メモリトランジスタ
８０１メインメモリ
８０２専用回路
８０３入出力インタフェース
８０４アドレスバス
８０５データバス
８０６コントローラバス
８１０演算回路
８１１ＣＰＵ
８１２専用回路
８１３メインメモリ
８１４ＲＯＭ
８１５ＲＡＭ
８１６入出力インタフェース
８１７アドレスバス
８１８データバス
８１９コントローラバス
２４９ａ第１層
２４９ｂ第２層
２６０１無線チップ
２６０２ＣＰＵ
２６０３ＲＯＭ
２６０４ＲＡＭ
２６０５コントローラ
２６０６演算回路
２６０７アンテナ
２６０８共振回路
２６０９電源回路
２６１０リセット回路
２６１１クロック生成回路
２６１２復調回路
２６１３変調回路
２６１４電源管理回路
２６１５アナログ部
２６１６ＣＰＵＩＦ
２６１７制御レジスタ
２６１８コード抽出回路
２６１９符号化回路
２６１ａ第１層
２６１ｂ第２層
２６１ｃ第３層
２６２０受信信号
２６２１送信信号
２６２２受信データ
２６２３送信データ
２６２４秘密鍵
２７３ｎｎ型不純物領域
２７３ｐｐ型不純物領域
２７３ａｐ型高濃度不純物領域
２７３ｂｐ型高濃度不純物領域
２７３ｃ領域
２７４ａｎ型高濃度不純物領域
２７４ｂｎ型高濃度不純物領域
２７４ｃ領域
２７４ｄ領域
２７４ｅ領域
２７５ａｎ型高濃度不純物領域
２７５ｂｎ型高濃度不純物領域
２７５ｃチャネル形成領域
２７５ｄｎ型低濃度不純物領域
２７５ｅｎ型低濃度不純物領域
２７６ａｎ型高濃度不純物領域
２７６ｂｎ型高濃度不純物領域
２７６ｃｎ型不純物領域
３０００半導体装置

Claims

第１の回路と、ＣＰＵと、を有し、
前記第１の回路は、
複数のワード配線と、
複数のビット配線と、
複数のメモリセルと、
複数の第３の回路と、
複数の第４の回路と、
複数のバッファと、
を有し、
前記複数のビット配線は、前記複数のワード配線と交差するように配置され、
前記複数のメモリセルは、それぞれ、前記複数のワード配線のいずれか１つと、前記複数のビット配線のいずれか１つとが交差する部分の近傍に配置され、
前記複数の第３の回路は、それぞれ、前記複数のビット配線のいずれか１つに第１の電位を供給することができる機能を有し、
前記複数の第４の回路は、それぞれ、前記複数のビット配線のいずれか１つが有する第２の電位を保持することができる機能を有し、
前記複数のメモリセルは、それぞれ、第１のメモリセル又は第２のメモリセルのいずれかであり、
前記第１のメモリセルは、半導体素子を有し、
前記第２のメモリセルは、半導体素子を有しておらず、
前記複数のバッファは、それぞれ、前記複数のビット配線のいずれか１つと電気的に接続され、
前記ＣＰＵのＮＯＰ命令に対応するデータは、全て第１のデータであり、
前記第１のデータは、前記第２のメモリセルから出力されるデータに対応し、
前記複数のメモリセルのうち前記第２のメモリセルの数は、前記第１のメモリセルの数より多いことを特徴とする半導体装置。
第１の回路と、ＣＰＵと、を有し、
前記第１の回路は、
複数のワード配線と、
複数のビット配線と、
複数のメモリセルと、
複数の第３の回路と、
複数の第４の回路と、
複数のインバータと、
を有し、
前記複数のビット配線は、前記複数のワード配線と交差するように配置され、
前記複数のメモリセルは、それぞれ、前記複数のワード配線のいずれか１つと、前記複数のビット配線のいずれか１つとが交差する部分の近傍に配置され、
前記複数の第３の回路は、それぞれ、前記複数のビット配線のいずれか１つに第１の電位を供給することができる機能を有し、
前記複数の第４の回路は、それぞれ、前記複数のビット配線のいずれか１つが有する第２の電位を保持することができる機能を有し、
前記複数のメモリセルは、それぞれ、第１のメモリセル又は第２のメモリセルのいずれかであり、
前記第１のメモリセルは、半導体素子を有し、
前記第２のメモリセルは、半導体素子を有しておらず、
前記複数のインバータは、それぞれ、前記複数のビット配線のいずれか１つと電気的に接続され、
前記ＣＰＵのＮＯＰ命令に対応するデータは、全て第１のデータであり、
前記第１のデータは、前記第２のメモリセルから出力されるデータに対応し、
前記複数のメモリセルのうち前記第２のメモリセルの数は、前記第１のメモリセルの数より多いことを特徴とする半導体装置。
第１の回路と、ＣＰＵと、を有し、
前記第１の回路は、
複数のワード配線と、
複数のビット配線と、
複数のメモリセルと、
複数の第３の回路と、
複数の第４の回路と、
複数のバッファと、
を有し、
前記複数のビット配線は、前記複数のワード配線と交差するように配置され、
前記複数のメモリセルは、それぞれ、前記複数のワード配線のいずれか１つと、前記複数のビット配線のいずれか１つとが交差する部分の近傍に配置され、
前記複数の第３の回路は、それぞれ、前記複数のビット配線のいずれか１つに第１の電位を供給することができる機能を有し、
前記複数の第４の回路は、それぞれ、前記複数のビット配線のいずれか１つが有する第２の電位を保持することができる機能を有し、
前記複数のメモリセルは、それぞれ、第１のメモリセル又は第２のメモリセルのいずれかであり、
前記第１のメモリセルは、第１の半導体素子を有し、
前記第２のメモリセルは、第２の半導体素子を有し、
前記第１の半導体素子は、前記複数のワード配線のいずれか１つと電気的に接続され、
前記第１の半導体素子は、前記複数のビット配線のいずれか１つと電気的に接続され、
前記第２の半導体素子は、前記複数のワード配線のいずれとも電気的に接続されておらず、
前記複数のバッファは、それぞれ、前記複数のビット配線のいずれか１つと電気的に接続され、
前記ＣＰＵのＮＯＰ命令に対応するデータは、全て第１のデータであり、
前記第１のデータは、前記第２のメモリセルから出力されるデータに対応し、
前記複数のメモリセルのうち前記第２のメモリセルの数は、前記第１のメモリセルの数より多いことを特徴とする半導体装置。
第１の回路と、ＣＰＵと、を有し、
前記第１の回路は、
複数のワード配線と、
複数のビット配線と、
複数のメモリセルと、
複数の第３の回路と、
複数の第４の回路と、
複数のインバータと、
を有し、
前記複数のビット配線は、前記複数のワード配線と交差するように配置され、
前記複数のメモリセルは、それぞれ、前記複数のワード配線のいずれか１つと、前記複数のビット配線のいずれか１つとが交差する部分の近傍に配置され、
前記複数の第３の回路は、それぞれ、前記複数のビット配線のいずれか１つに第１の電位を供給することができる機能を有し、
前記複数の第４の回路は、それぞれ、前記複数のビット配線のいずれか１つが有する第２の電位を保持することができる機能を有し、
前記複数のメモリセルは、それぞれ、第１のメモリセル又は第２のメモリセルのいずれかであり、
前記第１のメモリセルは、第１の半導体素子を有し、
前記第２のメモリセルは、第２の半導体素子を有し、
前記第１の半導体素子は、前記複数のワード配線のいずれか１つと電気的に接続され、
前記第１の半導体素子は、前記複数のビット配線のいずれか１つと電気的に接続され、
前記第２の半導体素子は、前記複数のワード配線のいずれとも電気的に接続されておらず、
前記複数のインバータは、それぞれ、前記複数のビット配線のいずれか１つと電気的に接続され、
前記ＣＰＵのＮＯＰ命令に対応するデータは、全て第１のデータであり、
前記第１のデータは、前記第２のメモリセルから出力されるデータに対応し、
前記複数のメモリセルのうち前記第２のメモリセルの数は、前記第１のメモリセルの数より多いことを特徴とする半導体装置。