JP3210324B2 - 半導体装置 - Google Patents
半導体装置Info
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- 230000015654 memory Effects 0.000 claims description 76
- 101150065817 ROM2 gene Proteins 0.000 description 4
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- 230000000694 effects Effects 0.000 description 2
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Description
【発明の詳細な説明】 ［概要］ 半導体装置に係り、詳しくはEPROM、EEPROM、ヒュー
ズROM等のプログラム可能なROMとマスクROMとが１つの
チップ上に混在した半導体装置に関し、 マスクROM、プログラム可能なROM及びこれらデコーダ
回路が占める面積を小さくでき、しかも小さくできた分
メモリ容量の増大が図れることを目的とし、 各ビット線と各ワード線との間にそれぞれメモリセル
を接続したメモリセルアレイを備えた半導体装置におい
て、前記各ワード線を連続する２つのワード線群に分
け、一方のワード線群にはメモリセルを設けるととも
に、他方のワード線群にはプログラム可能なメモリセル
を設け、そのメモリセルアレイとプログラム可能なメモ
リセルアレイとの間の各ビット線に保護用要素を設けた
構成とした。
ズROM等のプログラム可能なROMとマスクROMとが１つの
チップ上に混在した半導体装置に関し、 マスクROM、プログラム可能なROM及びこれらデコーダ
回路が占める面積を小さくでき、しかも小さくできた分
メモリ容量の増大が図れることを目的とし、 各ビット線と各ワード線との間にそれぞれメモリセル
を接続したメモリセルアレイを備えた半導体装置におい
て、前記各ワード線を連続する２つのワード線群に分
け、一方のワード線群にはメモリセルを設けるととも
に、他方のワード線群にはプログラム可能なメモリセル
を設け、そのメモリセルアレイとプログラム可能なメモ
リセルアレイとの間の各ビット線に保護用要素を設けた
構成とした。
［産業上の利用分野］ 本発明は半導体装置に係り、詳しくはEPROM、EEPRO
M、ヒューズROM等のプログラム可能なROMとマスクROMと
が１つのチップ上に混在した半導体装置に関するもので
ある。
M、ヒューズROM等のプログラム可能なROMとマスクROMと
が１つのチップ上に混在した半導体装置に関するもので
ある。
近年、１チップマイコン等においてマスクROMの他に
プログラム可能なEPROM、EEPROM等の不揮発性メモリを
内蔵するものが多くなっている。そのため、現在するマ
スクROMと不揮発性メモリを合理的に配置し、両メモリ
が占めるチップ面積の縮小化を図る必要がある。
プログラム可能なEPROM、EEPROM等の不揮発性メモリを
内蔵するものが多くなっている。そのため、現在するマ
スクROMと不揮発性メモリを合理的に配置し、両メモリ
が占めるチップ面積の縮小化を図る必要がある。
［従来の技術］ 近年、１チップマイコン等においてはマスクROMの他
にプログラム可能な不揮発性メモリ、例えばEPROMを内
蔵するものが多くなっている。マスクROMには制御プロ
グラムやOS等の固定したデータが記憶され、EPROMには
ユーザが任意に作ったデータが記憶される。そして、第
４図に示すようにマスクROM2及びEPROM3はチップ１上に
おいてCPU4やタイマ等のリソース5,6と同様にそれぞれ
別のモジュールとして存在していた。
にプログラム可能な不揮発性メモリ、例えばEPROMを内
蔵するものが多くなっている。マスクROMには制御プロ
グラムやOS等の固定したデータが記憶され、EPROMには
ユーザが任意に作ったデータが記憶される。そして、第
４図に示すようにマスクROM2及びEPROM3はチップ１上に
おいてCPU4やタイマ等のリソース5,6と同様にそれぞれ
別のモジュールとして存在していた。
［発明が解決しようとする課題］ 従って、マスクROM2及びEPROM3がそれぞれ別々のモジ
ュールで構成されているため、デコーダ回路7,8もそれ
ぞれ別々に設けられていた。その結果、これらの占める
チップ面積が必要以上に大きくなり全体としてチップ面
積の拡大につながっていた。
ュールで構成されているため、デコーダ回路7,8もそれ
ぞれ別々に設けられていた。その結果、これらの占める
チップ面積が必要以上に大きくなり全体としてチップ面
積の拡大につながっていた。
本発明は上記問題点を解決するためになされたもので
あって、その目的はマスクROM、プログラム可能なROM及
びこれらデコーダ回路が占める面積を小さくでき、しか
も小さくできた分メモリ容量の増大が図れることができ
る半導体装置を提供することにある。
あって、その目的はマスクROM、プログラム可能なROM及
びこれらデコーダ回路が占める面積を小さくでき、しか
も小さくできた分メモリ容量の増大が図れることができ
る半導体装置を提供することにある。
［課題を解決するための手段］ 第１図は本発明の原理説明図である。
２つに分けられたワード線群WA,WBのうち、一方のワ
ード線群WAのそれぞれのワード線WA1,WA2にマスクメモ
リセルS1を設けてマスクメモリセルアレイMSが構成され
ており、他方のワード線群WBのそれぞれのワード線WB1,
WB2にプログラム可能なメモリセルSBを設けてプログラ
ム可能なメモリセルアレイPMが構成されている。そし
て、前記マスクメモリセルアレイMSとプログラム可能な
メモリセルアレイPMはそれぞれ共通のビット線BLによっ
て接続されており、前記マスクメモリセルアレイMSとプ
ログラム可能なメモリセルアレイPMとの間の前記各ビッ
ト線BLには保護用素子Ｈが設けられている。
ード線群WAのそれぞれのワード線WA1,WA2にマスクメモ
リセルS1を設けてマスクメモリセルアレイMSが構成され
ており、他方のワード線群WBのそれぞれのワード線WB1,
WB2にプログラム可能なメモリセルSBを設けてプログラ
ム可能なメモリセルアレイPMが構成されている。そし
て、前記マスクメモリセルアレイMSとプログラム可能な
メモリセルアレイPMはそれぞれ共通のビット線BLによっ
て接続されており、前記マスクメモリセルアレイMSとプ
ログラム可能なメモリセルアレイPMとの間の前記各ビッ
ト線BLには保護用素子Ｈが設けられている。
［作用］ ワード線群WAの中のワード線WA1とビット線BLとによ
り、マスクメモリセルアレイMSの中のマスクメモリセル
S1を選択することができる。一方、ワード線群WBの中の
ワード線WB1とビット線BLとにより、プログラム可能な
メモリセルアレイＰΜの中のメモリセルSBを選択するこ
とができる。
り、マスクメモリセルアレイMSの中のマスクメモリセル
S1を選択することができる。一方、ワード線群WBの中の
ワード線WB1とビット線BLとにより、プログラム可能な
メモリセルアレイＰΜの中のメモリセルSBを選択するこ
とができる。
又、ビット線BLに高電圧を印加することによりプログ
ラム可能なメモリセルアレイＰΜのメモリセルSBにデー
タを書き込むことができる。このとき、ビット線BLに設
けられた保護用素子Ｈにより高電圧がマスクメモリセル
アレイMSのマスクメモリセルS1に印加されないので、メ
モリセルSBにデータを書き込む際にマスクメモリセルS1
を高電圧から保護することができる。
ラム可能なメモリセルアレイＰΜのメモリセルSBにデー
タを書き込むことができる。このとき、ビット線BLに設
けられた保護用素子Ｈにより高電圧がマスクメモリセル
アレイMSのマスクメモリセルS1に印加されないので、メ
モリセルSBにデータを書き込む際にマスクメモリセルS1
を高電圧から保護することができる。
［実施例］ 以下、本発明を具体化した半導体装置となる１チップ
マイコンの一実施例を第2,3図に従って説明する。尚、
前記従来例と同一構成の回路については同一番号を付し
てその説明を省略する。
マイコンの一実施例を第2,3図に従って説明する。尚、
前記従来例と同一構成の回路については同一番号を付し
てその説明を省略する。
第２図に示すように、チップ１上の左右部に設けられ
たリソース５の下部にはマスクメモリセルアレイ及び第
１のメモリセルアレイとなるマスクROM2が配設されてい
る。該マスクROM2の下部には保護用素子群９が配設され
るとともに、該保護用素子群９の下部にはプログラム可
能なメモリセルアレイ及び第２のメモリセルアレイとな
るEPROM3が配設させている。更に、EPROM3の下部にはデ
コーダ回路８が配設されている。
たリソース５の下部にはマスクメモリセルアレイ及び第
１のメモリセルアレイとなるマスクROM2が配設されてい
る。該マスクROM2の下部には保護用素子群９が配設され
るとともに、該保護用素子群９の下部にはプログラム可
能なメモリセルアレイ及び第２のメモリセルアレイとな
るEPROM3が配設させている。更に、EPROM3の下部にはデ
コーダ回路８が配設されている。
次に、前記マスクROM2、保護用素子群９、EPROM3及び
デコーダ回路８の構成並びに配線構造について説明す
る。
デコーダ回路８の構成並びに配線構造について説明す
る。
第３図に示すように、前記デコーダ回路８はアドレス
デコーダ回路10a、コラムデコーダ回路10b及びロウデコ
ーダ回路10cとから構成されている。
デコーダ回路10a、コラムデコーダ回路10b及びロウデコ
ーダ回路10cとから構成されている。
前記ロウデコーダ回路10cには２つに分けられたワー
ド線群WA,WBが設けられ、一方のワード線群WAは複数の
ワード線（第１のワード線）WA1,WA2……WAnによって構
成され、同様に他方のワード線群WBは複数のワード線
（第２のワード線）WB1,WB2……WBnによって構成されて
いる。又、前記コラムデコーダ回路10bにはビット線群B
Gが設けられ、このビット線群BGは複数のビット線BL1,B
L2……BLnによって構成されている。
ド線群WA,WBが設けられ、一方のワード線群WAは複数の
ワード線（第１のワード線）WA1,WA2……WAnによって構
成され、同様に他方のワード線群WBは複数のワード線
（第２のワード線）WB1,WB2……WBnによって構成されて
いる。又、前記コラムデコーダ回路10bにはビット線群B
Gが設けられ、このビット線群BGは複数のビット線BL1,B
L2……BLnによって構成されている。
そして、前記コラムデコーダ回路10bのビット線BL1,B
L2……BLn及びロウデコーダ回路10cのワード線WA1,WA2
……WAn、WB1,WB2……WBnは前記アドレスデコーダ回路1
0aからのアドレス信号により選択されるようになってい
る。
L2……BLn及びロウデコーダ回路10cのワード線WA1,WA2
……WAn、WB1,WB2……WBnは前記アドレスデコーダ回路1
0aからのアドレス信号により選択されるようになってい
る。
又、一方のワード線群WAは前記マスクROM2に接続され
るとともに、他方のワード線群WBはEPROM3に接続されて
いる。更に、前記ビット線群BGはマスクROM2及びEPROM3
にそれぞれ接続されている。
るとともに、他方のワード線群WBはEPROM3に接続されて
いる。更に、前記ビット線群BGはマスクROM2及びEPROM3
にそれぞれ接続されている。
そして、前記一方のワード線群WAの各ワード線WA1,WA
2……WAnと、ビット線群BGの各ビット線BL1,BL2……BLn
との間にはそれぞれマスクメモリセルS1が設けられ、こ
のマスクメモリセルS1によってマスクメモリセルアレイ
MSが構成されている。同様に、前記他方のワード線群WB
の各ワード線WB1,WB2……WBnと、ビット線群BGのビット
線BL1,BL2……BLnとの間にはプログラム可能なメモリセ
ルSBがそれぞれ設けられ、このメモリセルSBによってメ
モリセルアレイPMが構成されている。
2……WAnと、ビット線群BGの各ビット線BL1,BL2……BLn
との間にはそれぞれマスクメモリセルS1が設けられ、こ
のマスクメモリセルS1によってマスクメモリセルアレイ
MSが構成されている。同様に、前記他方のワード線群WB
の各ワード線WB1,WB2……WBnと、ビット線群BGのビット
線BL1,BL2……BLnとの間にはプログラム可能なメモリセ
ルSBがそれぞれ設けられ、このメモリセルSBによってメ
モリセルアレイPMが構成されている。
又、前記マスクROM2とEPROM3との間に設けられた保護
用素子群９はＮチャネルMOSトランジスタT1によって構
成され、このMOSトランジスタT1はマスクROM2とEPROM3
との間の各ビット線BL1,BL2……BLnにそれぞれ設けられ
ている。そして、この各MOSトランジスタT1のゲート端
子は電源ＶCCに接続されて常にオン状態となっている。
用素子群９はＮチャネルMOSトランジスタT1によって構
成され、このMOSトランジスタT1はマスクROM2とEPROM3
との間の各ビット線BL1,BL2……BLnにそれぞれ設けられ
ている。そして、この各MOSトランジスタT1のゲート端
子は電源ＶCCに接続されて常にオン状態となっている。
そのため、マスクROM2側におけるマスクメモリセルア
レイMSのビット線BL1,BL2……BLnの電圧はMOSトランジ
スタT1のオン抵抗により降下する。従って、マスクメモ
リセルアレイMSの各マスクメモリセルS1は選択された時
MOSトランジスタT1により降下した電圧が印加されるよ
うになっている。
レイMSのビット線BL1,BL2……BLnの電圧はMOSトランジ
スタT1のオン抵抗により降下する。従って、マスクメモ
リセルアレイMSの各マスクメモリセルS1は選択された時
MOSトランジスタT1により降下した電圧が印加されるよ
うになっている。
次に、上記のように構成された半導体装置となる１チ
ップマイコンの作用について説明する。
ップマイコンの作用について説明する。
まず、マスクROM2のマスクメモリセルアレイMSの中の
所定のマスクメモリセルS1のデータが読み出される場
合、アドレスデコーダ回路10aからのアドレス信号に基
づいてコラムデコーダ回路10bは所定のビット線BL2を選
択するとともに、ロウデコーダ10cはワード線群WAの中
の所定のワード線WA2を選択する。
所定のマスクメモリセルS1のデータが読み出される場
合、アドレスデコーダ回路10aからのアドレス信号に基
づいてコラムデコーダ回路10bは所定のビット線BL2を選
択するとともに、ロウデコーダ10cはワード線群WAの中
の所定のワード線WA2を選択する。
すると、ワード線WA2とビット線BL2との間に設けられ
たマスクメモリセルS1が選択され、マスクメモリセルS1
のデータが読み出される。
たマスクメモリセルS1が選択され、マスクメモリセルS1
のデータが読み出される。
又、EPROM3のメモリセルアレイPMの中のメモリセルSB
のデータが読み出される場合、アドレスデコーダ回路10
aからのアドレス信号に基づいてコラムデコーダ回路10b
は所定のビット線BL1を選択するとともに、ロウデコー
ダ10cはワード線群WBの中の所定のワード線WB1を選択す
る。
のデータが読み出される場合、アドレスデコーダ回路10
aからのアドレス信号に基づいてコラムデコーダ回路10b
は所定のビット線BL1を選択するとともに、ロウデコー
ダ10cはワード線群WBの中の所定のワード線WB1を選択す
る。
すると、前記と同様にワード線WB1とビット線BL1との
間に設けられたメモリセルSBが選択され、メモリセルSB
のデータが読み出される。
間に設けられたメモリセルSBが選択され、メモリセルSB
のデータが読み出される。
ここで、EPROM3のメモリセルアレイPMにデータを書き
込みたい場合、アドレスデコーダ回路10aのアドレス信
号に基づいてコラムデコーダ10bは所定のビット線BL2を
選択し、ロウデコーダ回路10cは所定のワード線WB2を選
択する。そして、ビット線BL2に高電圧を印加してワー
ド線WB2とビット線BL2との間に設けられたメモリセルSB
にデータを書き込む。
込みたい場合、アドレスデコーダ回路10aのアドレス信
号に基づいてコラムデコーダ10bは所定のビット線BL2を
選択し、ロウデコーダ回路10cは所定のワード線WB2を選
択する。そして、ビット線BL2に高電圧を印加してワー
ド線WB2とビット線BL2との間に設けられたメモリセルSB
にデータを書き込む。
このとき、ビット線BL2はマスクROM2のマスクメモリ
セルS1にも接続されているが、保護用素子群９のMOSト
ランジスタT1によってマスクメモリセルS1にはMOSトラ
ンジスタT1のオン抵抗により降下した電圧が印加される
ため、マスクメモリセルS1をメモリセルSBにデータを書
き込むための高電圧から保護することができる。
セルS1にも接続されているが、保護用素子群９のMOSト
ランジスタT1によってマスクメモリセルS1にはMOSトラ
ンジスタT1のオン抵抗により降下した電圧が印加される
ため、マスクメモリセルS1をメモリセルSBにデータを書
き込むための高電圧から保護することができる。
このように、本実施例においては従来のデコータ回路
７を無くし、１つのデコーダ回路８によってマスクROM2
及びEPROM3からのデータを読み出すことができる。
７を無くし、１つのデコーダ回路８によってマスクROM2
及びEPROM3からのデータを読み出すことができる。
しかも、マスクROM2とEPROM3とのビット線群BGを共通
にすることにより、アドレス線をチップ１内でその分引
き回す必要がない。この結果、そのチップ１の面積を小
さくすることができ、しかも小さくした分だけメモリ容
量の増大を図ることができる。
にすることにより、アドレス線をチップ１内でその分引
き回す必要がない。この結果、そのチップ１の面積を小
さくすることができ、しかも小さくした分だけメモリ容
量の増大を図ることができる。
又、マスクROM2とEPROM3とのビット線群BGを共通にし
たことにより、EPROM3にデータを書き込む際、ビット線
群BLには高電圧が印加されるが、保護用素子群９におけ
るMOSトランジスタT1のオン抵抗により高電圧を降下さ
せることができるので、マスクROM2のマスクメモリセル
S1を高電圧から保護し、マスクメモリセルS1の破損を防
止することができる。
たことにより、EPROM3にデータを書き込む際、ビット線
群BLには高電圧が印加されるが、保護用素子群９におけ
るMOSトランジスタT1のオン抵抗により高電圧を降下さ
せることができるので、マスクROM2のマスクメモリセル
S1を高電圧から保護し、マスクメモリセルS1の破損を防
止することができる。
尚、本実施例においては保護用素子群９をMOSトラン
ジスタT1によって構成したが、ダイオードによって保護
用素子群９を構成することも可能である。
ジスタT1によって構成したが、ダイオードによって保護
用素子群９を構成することも可能である。
［発明の効果］ 以上詳述したように、本発明はマスクROM、プログラ
ム可能なROM及びこれらデコーダ回路が占める面積を小
さくでき、しかも小さくできた分メモリ容量の増大が図
れることができる優れた効果を有する。
ム可能なROM及びこれらデコーダ回路が占める面積を小
さくでき、しかも小さくできた分メモリ容量の増大が図
れることができる優れた効果を有する。
第１図は本発明の原理説明図、 第２図は本発明を具体化した１チップマイコンの配置
図、 第３図はマスクROMとEPROMとの間に保護用トランジスタ
を配置した構成図、 第４図は従来の１チップマイコンの配置図である。 図において、 BLはビット線、 WA,WBはワード線群、 WA1,WA2、WB1,WB2はワード線、 S1,SBはメモリセル、 MSはマスクメモリセルアレイ、 PMはメモリセルアレイ、 BLはビット線 Ｈは保護用素子である。
図、 第３図はマスクROMとEPROMとの間に保護用トランジスタ
を配置した構成図、 第４図は従来の１チップマイコンの配置図である。 図において、 BLはビット線、 WA,WBはワード線群、 WA1,WA2、WB1,WB2はワード線、 S1,SBはメモリセル、 MSはマスクメモリセルアレイ、 PMはメモリセルアレイ、 BLはビット線 Ｈは保護用素子である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 直弘 愛知県春日井市高蔵寺町２丁目1844番２ 富士通ヴィエルエスアイ株式会社内 (56)参考文献 特開 平１−138688（ＪＰ，Ａ)
Claims (2)
- 【請求項１】ビット線と、ワード線と、該ビット線と該
ワード線とに接続されるメモリセルアレイとを備えた半
導体装置において、 マスクメモリセルアレイを第１のワード線に接続し、 プログラム可能なメモリセルアレイを第２のワード線に
接続し、 前記マスクメモリセルアレイとプログラム可能なメモリ
セルアレイとの間のビット線上に常にオン状態とされて
いるトランジスタを設け、 前記プログラム可能なメモリセルアレイはコラムデコー
ダ側のビット線に接続されていることを特徴とする半導
体装置。 - 【請求項２】ビット線と、ワード線と、該ビット線と該
ワード線とに接続されるメモリセルアレイとを備えた半
導体装置において、 マスクメモリセルアレイを第１のワード線に接続し、 プログラム可能なメモリセルアレイを第２のワード線に
接続し、 前記マスクメモリセルアレイとプログラム可能なメモリ
セルアレイとの間のビット線上に保護用素子を設け、 前記ビット線に高電圧が印加されて前記プログラム可能
なメモリセルアレイにデータが書き込みされるときに
は、前記マスクメモリセルアレイに対し前記保護用素子
を介して所定電圧分だけ降下した電圧が印加されるよう
にしたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24957390A JP3210324B2 (ja) | 1990-09-18 | 1990-09-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24957390A JP3210324B2 (ja) | 1990-09-18 | 1990-09-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04129098A JPH04129098A (ja) | 1992-04-30 |
| JP3210324B2 true JP3210324B2 (ja) | 2001-09-17 |
Family
ID=17195017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24957390A Expired - Fee Related JP3210324B2 (ja) | 1990-09-18 | 1990-09-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3210324B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100555506B1 (ko) * | 2003-07-11 | 2006-03-03 | 삼성전자주식회사 | 프로그램된 메모리 셀들과 프로그램 및 소거 가능한메모리 셀들을 포함하는 메모리 장치 |
| JP5296349B2 (ja) * | 2006-09-05 | 2013-09-25 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| EP1906413A1 (en) * | 2006-09-29 | 2008-04-02 | Koninklijke Philips Electronics N.V. | A secure non-volatile memory device and a method of protecting data therein |
-
1990
- 1990-09-18 JP JP24957390A patent/JP3210324B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04129098A (ja) | 1992-04-30 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |