JPH09106685A - 不揮発性半導体メモリ装置 - Google Patents

不揮発性半導体メモリ装置

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JPH09106685A
JPH09106685A JP24830796A JP24830796A JPH09106685A JP H09106685 A JPH09106685 A JP H09106685A JP 24830796 A JP24830796 A JP 24830796A JP 24830796 A JP24830796 A JP 24830796A JP H09106685 A JPH09106685 A JP H09106685A
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JP
Japan
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bit lines
bit line
sense amplifier
cell
transistors
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JP24830796A
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English (en)
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Seung-Keun Lee
昇根 李
Toki Ri
東起 李
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 セルストリングの選択トランジスタ数を減少
させる。 【解決手段】 セルストリングＳＣ１を選択してビット
ラインに接続し、基準セルストリングＲＣ３を選択して
ビットラインに接続する場合、セルストリングＳＣ１，
ＳＣ２がビットラインＢＬ１，ＢＬ２に接続され、同時
に、基準セルストリングＲＣ３，ＲＣ４がビットライン
ＢＬ３，ＢＬ４に接続される。そしてカラム選択トラン
ジスタＹＴ１，ＹＴ２により２本のビットラインＢＬ
１，ＢＬ２中の１本がセンスアンプ１１の入力端子に選
択接続され、カラム選択トランジスタＹＴ３，ＹＴ４に
より２本のビットラインＢＬ３，ＢＬ４中の１本がセン
スアンプ１１の入力端子に選択接続される。このように
して選択接続された２本のビットライン間の差がセンス
アンプで感知される。これにより、セルストリング中の
選択トランジスタ数を１ずつ減少させられる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体メモ
リに関し、特に、４個のセルストリング当り１個のセン
スアンプが接続された構造を有する不揮発性半導体メモ
リにおいて選択ストリングセルと基準セルとをそれぞれ
のビットラインに接続する方法及びその回路に関する。
【０００２】
【従来の技術】一般に、不揮発性半導体メモリのうちの
ＮＡＮＤ構造のフラッシュＥＥＰＲＯＭは、ＮＯＲ形メ
モリに比べてチップを小型化できる構造を有するものと
知られている。図１に、この不揮発性半導体メモリのセ
ルストリングと基準セルストリングとを含む共有及びフ
ォールデッドビットライン(shared ＆ folde bitline)
構造を示している。この共有及びフォールデッドビット
ライン構造とは、２本のセルストリングが１本のビット
ラインを共有しており、同時に、２本のビットラインが
１個のセンスアンプにフォールデッド状態で接続されて
いることを意味する。
【０００３】同図には、２本のビットラインＢＬ１，Ｂ
Ｌ２と、４本のセルストリングＳＣ１〜ＳＣ４と、２個
の基準セル(reference cell)ストリングＲＣ１，ＲＣ２
と、センスアンプ１０と、が示されている。各基準セル
ストリングは、他方のビットラインに接続されたセルス
トリングが選択される時に所定の基準電圧をセンスアン
プに提供する。１本のセルストリングは、多数のメモリ
セルトランジスタ（ＭＣ１，ＭＣ２……）と、２個のス
トリング選択トランジスタＳＴ１，ＳＴ２と、２個のグ
ランド選択トランジスタＧＴ１，ＧＴ２と、から構成さ
れる。
【０００４】ビットラインＢＬ１に共通接続されたセル
ストリングＳＣ１，ＳＣ２は、そのスイッチングを行う
ストリング選択トランジスタはストリング選択信号ＳＳ
Ｌ１，ＳＳＬ２に対して同一構成を有する反面、グラン
ド選択トランジスタはグランド選択信号ＧＳＬ１，ＧＳ
Ｌ２に対していずれか一方が選択的に活性化される構成
となっている。これはセルストリングＳＣ３，ＳＣ４も
同様である。
【０００５】例えばセルストリングＳＣ１が選択され、
そのセルトランジスタ中の１個がオンセル(on-cell) 状
態に保持されており、ストリング選択信号ＳＳＬ１，Ｓ
ＳＬ２及びグランド選択信号ＧＳＬ１，ＧＳＬ２がそれ
ぞれ接地電圧Ｖｓｓ及び電源電圧Ｖｃｃと仮定すれば、
非選択セルトランジスタに該当するワードラインに電源
電圧Ｖｃｃのパス電圧が割り当てられることにより、選
択ビットラインＢＬ１は、選択セルトランジスタのオン
セル状態に従う電圧レベルを有することになる。このと
き、基準選択信号ＲＥＦ１，ＲＥＦ２は、センスアンプ
１０に対する基準ビットラインとして動作するビットラ
インＢＬ２に接続された基準セルストリングＲＣ２を活
性化させるように、それぞれ電源電圧Ｖｃｃと接地電圧
Ｖｓｓになる。そしてセルストリングＳＣ３，ＳＣ４は
非活性とされる。これによるビットラインＢＬ１上の感
知電圧レベル及びビットラインＢＬ２上の基準電圧が、
感知動作を遂行するためにセンスアンプ１０へ印加され
る。
【０００６】これと反対にビットラインＢＬ２がセルス
トリングＳＣ３，ＳＣ４のいずれかの中の選択セルトラ
ンジスタのしきい値電圧に応答し、ビットラインＢＬ１
が基準ビットラインとして動作する場合も、そのスイッ
チング動作は上記同様のＲＥＦ方法にて遂行される。
【０００７】
【発明が解決しようとする課題】図１のような従来構造
で配列された選択トランジスタを使用して４本のセルス
トリング中１本のストリングを選択するためには、１本
のストリング当り４個の選択トランジスタが必要にな
る。このようにトランジスタ数が多いと、メモリ容量が
増加する場合に高集積化の制限要素となってくる。つま
り、１本のストリング当りに占める選択トランジスタ数
は少ないほうが集積性の面では好ましい。
【０００８】従って本発明では、セルストリングの選択
トランジスタ数を減少させられ、読出動作などのデータ
アクセス動作を遂行するための複数のセルストリング、
ビットライン、センスアンプを含む回路構造の配列効率
を向上させられるような不揮発性半導体メモリ装置を提
供する。
【０００９】
【課題を解決するための手段】この目的のために本発明
は、データビットラインと基準ビットラインとの間の電
圧差をセンスアンプで感知する不揮発性半導体メモリ装
置において、前記センスアンプは、一方の入力端子が多
数のセルストリングに接続された多数のデータビットラ
インから選択したデータビットラインに接続され、他方
の入力端子が多数の基準セルストリングに接続された多
数の基準ビットラインから選択した基準ビットラインに
接続されるようになっていることを特徴とする。
【００１０】或いは、多数のセルストリング及び多数の
基準セルストリングに接続され、読出動作中にデータビ
ットラインと基準ビットラインとが別個に設定される多
数のビットラインと、一対の入力端子を有するセンスア
ンプと、を備え、前記センスアンプの一方の入力端子
は、前記多数のビットライン中のデータビットラインに
設定された複数のビットラインから選択した１本に接続
され、前記センスアンプの他方の入力端子は、前記多数
のビットライン中の基準ビットラインに設定された複数
のビットラインから選択した１本に接続されるようにな
っていることを特徴とする不揮発性半導体メモリ装置を
提供する。
【００１１】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
【００１２】本実施形態のＮＡＮＤ形フラッシュメモリ
では、セルストリング当りの選択トランジスタ数を減少
させるために図２のような回路を構成している。図２を
参照すれば、１個のセンスアンプ（ページバッファ）１
１は、４本のビットラインＢＬ１〜ＢＬ４に対応するよ
うに配設され、各ビットラインは、基準セルストリング
及び複数のセルストリングに接続される。同図におい
て、破線で囲って示したセルストリングＳＣ１以下の各
ストリングは、一本のビットラインに対するセルストリ
ングの代表的な配列を示している。
【００１３】ビットラインＢＬ１を例にあげると、基準
セルストリングＲＣ１は、ビットラインＢＬ１とグラン
ドとの間に直列接続されたエンハンスメントタイプの基
準セルトランジスタＲＥ、デプレッションタイプの基準
セルトランジスタＲＣ、及び基準グランド選択トランジ
スタＲＳから構成される。トランジスタＲＥ，ＲＤ，Ｒ
Ｓの各ゲートは、第１基準信号ＲＥＦ１、第２基準信号
ＲＥＦ２、基準選択信号ＲＳＬにそれぞれ接続される。
基準セルストリングＲＣ２はＲＣ１と同じ配列を有する
が、基準セルストリングＲＣ３，ＲＣ４においてビット
ラインとグランドとの間の直列ループを形成するエンハ
ンスメントタイプ及びデプレッションタイプの基準セル
トランジスタの位置は、基準セルストリングＲＣ１，Ｒ
Ｃ２における位置と逆である。即ち基準セルストリング
ＲＣ３，ＲＣ４においては、デプレッションタイプの基
準セルトランジスタがまずビットラインＢＬ３，ＢＬ４
に接続される。
【００１４】セルストリングＳＣ１（ＳＣ２，ＳＣ３，
ＳＣ４）は、２個のストリング選択トランジスタＳＴ１
（エンハンスメントタイプ），ＳＴ２（デプレッション
タイプ）、及び１個のグランド選択トランジスタＧＴを
含む。セルストリング及び基準セルストリングを交互選
択するために、セルストリングＳＣ１，ＳＣ２のデプレ
ッションタイプのストリング選択トランジスタは第１ス
トリング選択信号ＳＳＬ１により制御される一方、セル
ストリングＳＣ３，ＳＣ４においては、信号ＳＳＬ１に
よりエンハンスメントタイプのストリング選択トランジ
スタが制御される。そして第２ストリング選択信号ＳＳ
Ｌ２は、セルストリングＳＣ１，ＳＣ２のエンハンスメ
ントタイプのストリング選択トランジスタのゲートに印
加される一方、セルストリングＳＣ３，ＳＣ４のデプレ
ッションタイプのストリング選択トランジスタのゲート
に印加される。セルストリングＳＣ１〜ＳＣ４のグラン
ド選択トランジスタは、セルストリングをグランド接続
させるグランド選択信号ＧＳＬにより共通制御される。
【００１５】セルストリングＳＣ１内の複数のセルトラ
ンジスタＭＣ１，ＭＣ２…は、第２ストリング選択トラ
ンジスタ（このトランジスタはセルストリングＳＣ１，
ＳＣ２内でエンハンスメントタイプであり、セルストリ
ングＳＣ３，ＳＣ４内ではデプレッションタイプであ
る。）とグランドとの間に直列接続される。回路設計上
の条件付に従ってエンハンスメントタイプとデプレッシ
ョンタイプの選択トランジスタの相互交換が可能で、セ
ルストリングと基準セルストリングの関係を変えること
は勿論可能である。
【００１６】センスアンプ１１へ読出されたデータを伝
達した後にセルストリングに対する高電圧再伝送を防止
するために、ビットラインＢＬ１に対しては高電圧防止
トランジスタＢＤ１（デプレッションタイプ）及びＢＥ
１（エンハンスメントタイプ）、ビットラインＢＬ２に
対してはＢＤ２及びＢＥ２、ＢＬ３に対してはＢＤ３及
びＢＥ３、ＢＬ４に対してはＢＤ４及びＢＥ４が直列接
続される。デプレッションタイプの防止トランジスタＢ
Ｄ１〜ＢＤ４は防止信号φｔにより制御され、エンハン
スメントタイプの防止トランジスタＢＥ１〜ＢＥ４は防
止信号ＢＬＳＨＦにより制御される。この両信号φｔ，
ＢＬＳＨＦは、読出動作中に電源電圧Ｖｃｃレベルにな
る。
【００１７】ビットラインＢＬ１〜ＢＬ４とセンスアン
プ１１との相互作用を制御してスイッチングするため
に、各防止トランジスタとセンスアンプ１１との間にト
ランジスタが提供される。この防止トランジスタ及びセ
ンスアンプ間のラインは、以下カラムラインＣＬ１〜Ｃ
Ｌ４として説明する。
【００１８】カラムラインＣＬ１〜ＣＬ４は、防止トラ
ンジスタＢＤ１／ＢＥ１〜ＢＤ４／ＢＥ４を通じてビッ
トラインＢＬ１〜ＢＬ４に接続される。そしてビットラ
インプリチャージトランジスタ（ＰＭＯＳトランジス
タ）ＰＴ１〜ＰＴ４が、電源電圧Ｖｃｃとカラムライン
ＣＬ１〜ＣＬ４との間にそれぞれ接続される。このうち
のトランジスタＰＴ１，ＰＴ３はプログラム制御信号バ
ーＰＧＭＬにより制御され、トランジスタＰＴ２，ＰＴ
４はプログラム制御信号バーＰＧＭＲにより制御され
る。また、カラムラインＣＬ１〜ＣＬ４にはグランド遮
蔽トランジスタＳＤ１〜ＳＤ４がそれぞれ接続されて読
出制御信号ＲＬ，ＲＲに応答する。信号ＲＬは、カラム
ラインＣＬ１，ＣＬ３のためのＳＤ１及びＳＤ３のゲー
トに印加され、信号ＲＲは、カラムラインＣＬ２，ＣＬ
４のためのＳＤ２及びＳＤ４のゲートに印加される。
【００１９】カラムラインとセンスアンプ１１は、カラ
ム選択トランジスタＹＴ１〜ＹＴ４により接続される。
プリチャージ及び遮蔽トランジスタの形態に従ってカラ
ム選択信号ＹＬ，ＹＲが、ＹＴ１とＹＴ３、ＹＴ２とＹ
Ｔ４をそれぞれ制御する。カラム選択トランジスタに接
続するカラムラインは２本ずつワイヤされ、ＣＬ１及び
ＣＬ３の組み合わせとＣＬ２及びＣＬ４の組み合わせの
ようにしてセンスアンプの入力端子に接続される。
【００２０】この構造によればまず、ビットライン間の
デカップリング(decoupling)効果のために電気的に接続
されない、即ち、非選択ビットラインを読出動作時に特
定なレベル（Ｖｃｃ ｏｒ Ｖｓｓ）に維持するための
４個の遮蔽トランジスタが備えられている。つまり、図
１において読出動作時に発生する２本のビットライン
（ビットラインＢＬ１，ＢＬ２）間のカップリング現象
を抑制するために、遮蔽ラインとしての役割が遂行され
る。
【００２１】第１セルストリングＳＣ１をビットライン
ＢＬ１に電気的に接続し、基準セルストリングＲＣ３を
ビットラインＢＬ３に電気的に接続すると仮定すれば、
選択信号ＳＳＬ２、グランド選択信号ＧＳＬ、基準信号
ＲＥＦ２に電源電圧Ｖｃｃを、基準信号ＲＥＦ１及び選
択信号ＳＳＬ１に接地電圧Ｖｓｓをそれぞれ印加する。
またＲＳＬは電源電圧Ｖｃｃを保持する。これに従っ
て、セルストリングＳＣ３，ＳＣ４は、選択トランジス
タによりビットラインＢＬ３，ＢＬ４と非接続にされ、
一方、セルストリングＳＣ１，ＳＣ２はビットラインＢ
Ｌ１，ＢＬ２にそれぞれ電気的に接続される。同時に、
基準セルストリングＲＣ３，ＲＣ４がビットラインＢＬ
３，ＢＬ４に電気的に接続される。
【００２２】そして、セルストリングＳＣ１，ＳＣ２の
選択により接続された２本のビットラインＢＬ１，ＢＬ
２中の１本をセンスアンプ１１の入力端子に選択接続す
るのは、カラム選択トランジスタＹＴ１，ＹＴ２により
遂行される。また、基準セルストリングＲＣ３，ＲＣ４
の選択で接続された２本のビットラインＢＬ３，ＢＬ４
中の１本は、カラム選択トランジスタＹＴ３，ＹＴ４を
通じてセンスアンプ１１の入力端子へ接続される。この
カラム選択トランジスタは、カラム選択信号ＹＬ，ＹＲ
に従ってターンオン又はターンオフになり、これによ
り、セルストリング及び基準セルストリングのための各
２本のビットライン中の各１本のみがセンスアンプに接
続される。例えば、信号ＹＬをＶｃｃ、信号ＹＲをＶｓ
ｓとするときは、ビットラインＢＬ１，ＢＬ２中のビッ
トラインＢＬ１がスイッチング接続され、ビットライン
ＢＬ３，ＢＬ４中のビットラインＢＬ３がスイッチング
接続され、これにより、セルストリングＳＣ１からのデ
ータ電圧及び基準セルストリングＲＣ３からの基準電圧
がセンスアンプの２つの入力端子に印加される。即ち、
動作中のビットラインＢＬ１，ＢＬ３がそれぞれデータ
ビットライン及び基準ビットラインとなる。このように
して選択接続された２本のビットライン間の差がセンス
アンプで感知される。
【００２３】
【発明の効果】本発明によれば、４本のストリング当り
１個のセンスアンプを有する構造で、各セルストリング
当たり選択トランジスタ数を１ずつ減少させ得る。従っ
て、ビットラインにセルストリングが並列接続されるほ
どより多くの選択トランジスタ数を減らせることにな
り、その結果、同じ容量のチップでサイズを減少させる
ことができコスト的に有利で、しかも、ビットライン間
のデカップリングの効果も期待することができる。
【図面の簡単な説明】
【図１】従来におけるメモリセルアレイの構成を示す回
路図。
【図２】本発明によるメモリセルアレイの構成を示す回
路図。
【符号の説明】
ＲＣ１〜４ 基準セルストリング ＳＣ１〜４ セルストリング ＹＴ１〜４ カラム選択トランジスタ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 データビットラインと基準ビットライン
    との間の電圧差をセンスアンプで感知する不揮発性半導
    体メモリ装置において、 前記センスアンプは、一方の入力端子が多数のセルスト
    リングに接続された多数のデータビットラインから選択
    したデータビットラインに接続され、他方の入力端子が
    多数の基準セルストリングに接続された多数の基準ビッ
    トラインから選択した基準ビットラインに接続されるよ
    うになっていることを特徴とする不揮発性半導体メモリ
    装置。
  2. 【請求項２】 多数のセルストリング及び多数の基準セ
    ルストリングに接続され、読出動作中にデータビットラ
    インと基準ビットラインとが別個に設定される多数のビ
    ットラインと、一対の入力端子を有するセンスアンプ
    と、を備え、前記センスアンプの一方の入力端子は、前
    記多数のビットライン中のデータビットラインに設定さ
    れた複数のビットラインから選択した１本に接続され、
    前記センスアンプの他方の入力端子は、前記多数のビッ
    トライン中の基準ビットラインに設定された複数のビッ
    トラインから選択した１本に接続されるようになってい
    ることを特徴とする不揮発性半導体メモリ装置。
JP24830796A 1995-09-19 1996-09-19 不揮発性半導体メモリ装置 Pending JPH09106685A (ja)

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KR1995P30742 1995-09-19
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