KR100300686B1

KR100300686B1 - 반도체 기억 장치 및 반도체 기억 시스템

Info

Publication number: KR100300686B1
Application number: KR1019980043906A
Authority: KR
Inventors: 도시히꼬 히메노
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1997-10-20
Filing date: 1998-10-20
Publication date: 2001-09-06
Also published as: KR19990037229A; TW398079B; JPH11120075A; US6324114B1

Abstract

반도체 메모리 칩을 단독으로 사용하는 경우와, 복수를 단일 시스템으로 실장하는 경우로 완전히 동일하게 사용할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 하고 있다.

반도체 기억 장치는 실제로 기억할 수 있는 기억 용량 이상의 가상 어드레스 공간을 지정할 수 있는 어드레스의 입력 회로계와 디코더계를 가지며, 미리 지정된 실 메모리 공간 이외의 어드레스가 지정되었을 때에는 데이타 출력 회로계의 출력 단자를 고저항 상태로 한다. 그리고, 이 반도체 기억 장치를 단일 시스템으로 병렬로 실장하고, 모든 대응하는 입출력 신호 핀을 공통으로 병렬 접속하여 반도체 기억 시스템을 구축하는 것을 특징으로 한다. 시스템은 반도체 기억 장치가 복수인 것을 인식할 필요없이, 단독 사용하는 경우와 복수 사용하는 경우에 완전히 동일하게 입출력 관계가 된다. 또한, 여러가지의 신호선이나 제어 회로 등을 부가할 필요도 없이 비용을 낮게 할 수 있다.

Description

반도체 기억 장치 및 반도체 기억 시스템

본 발명은 복수의 반도체 메모리 칩을 단일 시스템 내에 실장하여 사용하는 반도체 기억 장치, 및 이 반도체 기억 장치를 복수개 이용한 반도체 기억 시스템에 관한 것으로 특히, 반도체 메모리 칩의 접합 실장을 행하여 외관 상은 1칩의 반도체 기억 장치와 완전히 동일하게 동작시키고 싶은 경우나, 차세대의 시스템을 선행하여 설계하기 위해 전세대의 반도체 메모리 칩을 복수개 이용하여 1칩의 차세대 시스템과 완전히 동일한 인터페이스로 설계를 행하는데 적합한 것이다.

복수의 반도체 메모리 칩을 단일의 시스템에 실장하는 경우, 각 칩의 모든 입력 신호선, 출력 신호선 및 입출력 신호선 등을 각각 대응하는 신호선끼리 공통 접속하면, 각 칩의 출력끼리가 접속되기 때문에, 복수의 칩이 동시에 동작하면 출력 신호가 충돌하여 데이타가 정상적으로 판독되지 않는다. 그래서, 종래, 이와 같은 복수의 반도체 메모리 칩을 실장하는 반도체 기억 시스템은, 도 10에 도시한 바와 같이 구성되어 있다. 도 10에 있어서, 참조 번호(11-1, 11-2, …11-n)는 반도체 메모리 칩, 참조 번호(12)는 입력 버스, 참조 번호(10)는 출력 버스, 참조 번호(14)는 제어 버스, 참조 번호(15)는 칩 선택 컨트롤러, 참조 번호(16-1, 16-2,…16-n)는 칩 선택 신호선, /CE1,/CE2,…,1/CEn(부호는 앞에 부기한 "/"는 반전 신호, 즉 바를 의미한다)은 칩 선택 신호이다.

상기한 바와 같은 구성에 있어서, 각 칩(11-1, 11-2,…11-n)의 억세스 시에는, 칩 선택 컨트롤러(15)로부터 칩 선택 신호 /CE1,/CE2,…,/CEn을 출력하여 원하는 칩11-m(m=1, 2, …, n)을 선택하여 가동 상태로 하고, 비선택의 칩을 비가동 상태로 함과 동시에 출력 단자를 각각 고저항 상태로 한다. 그리고, 상기 선택한 칩(11-m)에 대해 판독하고, 기록 및 소거 등을 행하고, 칩의 선택을 순차 바꿈으로써 다른 칩에 대해서도 마찬가지의 조작을 행하고 있다. 여기서, 시스템은 복수의 반도체 메모리 칩을 실장하고 있는 것을 인식할 필요가 있고, 각각의 독립된 칩으로서 동작시키게 된다.

이러한 구성에서는 비선택 칩의 출력 단자는 고저항 상태로 설정되기 때문에 칩 선택 신호 /CE1, /CE2, …,/CEn 이외의 신호에는 공통의 신호선(입력 버스(12), 출력 버스(13) 및 제어 버스(14) 등)을 이용하는 것이 가능하고, 동작하는 칩은 1개씩 이기 때문에 시스템의 소비 전력을 절감할 수 있다.

그러나, 상기한 바와 같은 구성에서는, 칩 선택 컨트롤러(15)가 필요하게 됨과 동시에, 칩 선택 신호선(16-1, 16-2,…, 16-n)을 각각의 칩(11-1, 11-2, 11-n) 전용으로 배선할 필요가 있기 때문에, 칩의 갯수만큼의 칩 선택 신호선이 필요해진다. 또한, 각 칩(11-1, 11-2,…, 11-n)이 독립적으로 동작하기 때문에, 데이타의 연속 판독 등의 동작은 기본적으로는 다른 칩에 걸쳐 행할 수 없다. 어드레스의 입력선과 데이타의 출력선을 칩별로 분리하면, 입력 신호만 병렬로 공통 신호를 입력하고, 각칩으로부터 출력 신호를 따로 추출하는 것이 가능하지만, I/O를 다중화하여 양방향 단자로서 사용하고 있는 경우에는 적용시킬 수 없다. 또한, 각 칩(1l-1, 11-2, …, 11-n)의 어드레스 입력 핀을 완전히 독립시키고, I/O를 다중화하지 않으면 칩 선택 신호 /CE1, /CE2, …, /CEn을 최상위의 어드레스 신호로서 사용함으로써 칩 간의 연속된 억세스가 가능해지지만, 어드레스 입력을 다중화하는 경우에는 완전히 동일하게 사용하는 것은 불가능하다.

그런데, 각종 휴대용 전자 기기에 사용되는 반도체 기억 시스템, 예를 들면 소형 메모리 카드에서는, 도 11a에 도시한 바와 같이 반도체 메모리 칩(11)을 입력 신호선(17), 출력 신호선(18), 제어 신호선(19) 및 칩 선택 신호선(20)을 통해 직접 카드의 단자(21, 22, 23, 24)에 접속되어 있다. 이 소형 메모리 카드에는, 통상, 불휘발성 반도체 기억 장치가 실장되어 있고, 컨트롤러 등의 부속 회로는 전혀 설치되어 있지 않다.

상기 소형 메모리 카드에 복수의 반도체 메모리 칩(11-1, …, 11- n)을 실장하기 위해서는, 도 11b에 도시한 바와 같이 복수의 칩 선택 신호선(20-1, …. 20-n)을 카드의 단자(24-1, …, 24-n)에 접속할 필요가 있고, 메모리 카드에 1개의 칩을 내장한 것과 동일한 규격으로 할 수 없다. 이 때문에, 동일한 메모리 카드 드라이버를 사용할 수 없어, 휴대용 전자 기기 그 자체의 설계를 변경해야만 한다.

이와 같이 종래의 반도체 기억 시스템에서는, 반도체 메모리 칩을 1개만 사용하는 경우와 여러개 동시에 실장하는 경우에서 사용 방법이나 주변 회로 모두를 함께 설계 변경하지 않으면 안되었다.

상기한 바와 같이, 종래의 반도체 기억 장치는, 복수의 반도체 메모리 칩을 단일의 시스템에 실장하고, 메모리 용량이 큰 반도체 기억 시스템을 구축한 경우에, 반도체 메모리 칩을 단독으로 사용하는 경우에는 회로 설계나 사용 방법을 변경하지 않으면 안되고, 반도체 메모리 칩이 복수인 것을 인식하여, 시스템의 재구축을 행할 필요가 있었다. 또한, 반도체 메모리 칩의 단독 사용의 경우와 복수 사용의 경우에서 완전히 동일한 시스템의 입출력 관계를 제공하기 위해서는, 여러가지 신호선이나 제어 회로 등을 부가할 필요가 있어 비용이 상승되는 문제가 있었다.

본 발명은 상기한 바와 같은 사정에 감안하여 이루어진 것으로, 그 목적은, 복수의 반도체 메모리 칩을 단일의 시스템에 실장하는 경우와, 1개를 단독으로 실장하는 경우에 완전히 동일하게 사용할 수 있는 반도체 기억 장치, 및 이 반도체 기억 장치를 여러개 이용하여 구성된 반도체 기억 시스템을 제공하는 것이다.

또한, 본 발명의 다른 목적은, 단독에서의 실장과 여러개에서의 실장으로 외관 상은 완전히 동일하게 보여질 수 있고, 또한 차세대 시스템을 선행하여 설계하기 위해, 전세대의 반도체 메모리 칩을 여러개 이용하여 1칩의 차세대 시스템과 완전히 동일한 인터페이스로 설계를 행할 수 있는 반도체 기억 장치, 및 이 반도체 기억 장치를 여러개 이용하여 구성한 반도체 기억 시스템을 제공하는 것이다.

본 발명에 따른 반도체 기억 장치는, 메모리셀 어레이의 실 메모리 공간을 지정하는 제1 어드레스 신호가 입력되는 제1 입력 수단과, 상기 메모리셀 어레이에 기억할 수 있는 용량보다 큰 가상 어드레스 공간을 지정하는 제2 어드레스 신호가 입력되는 제2 입력 수단과, 상기 가상 어드레스 공간 중의 상기 실 어드레스 공간의 위치를 외부로부터 설정하기 위한 실 어드레스 위치 설정 수단과, 상기 제2 어드레스 신호에서 지정된 어드레스가 상기 실 어드레스 위치 설정 수단으로 설정된 가상 어드레스 공간 중의 실 어드레스 공간의 위치와 일치하고 있는지의 여부를 판별하는 판별 수단과, 상기 판별 수단에 의해 상기 실 메모리 공간이 억세스되어 있다고 판별될 때에, 상기 제1 입력 수단의 출력 신호를 디코드하여 상기 메모리셀 어레이를 억세스하는 어드레스 디코드 수단과, 상기 메모리셀 어레이로부터 판독된 데이타를 출력하는 출력 수단을 구비하는 것을 특징으로 한다.

본 발명에 따른 반도체 기억 장치에 있어서, 상기 판별 수단에 의해, 상기 실 메모리 공간이 억세스되어 있지 않다고 판별될 때에, 상기 출력 수단을 고저항 상태로 하는 것을 특징으로 한다.

본 발명에 따른 반도체 기억 장치에 있어서, 상기 판별 수단에 의해 상기 실 메모리 공간이 억세스되어 있지 않다고 판별될 때에, 상기 칩을 스탠바이 상태로 하는 것을 특징으로 한다.

본 발명에 따른 반도체 기억 장치는 메모리 셀 어레이의 실 메모리 공간을 지정하는 제1 어드레스 신호가 입력되는 입력 버퍼와, 상기 메모리 셀 어레이에 기억할 수 있는 용량보다도 큰 가상 어드레스 공간 중의 상기 실 어드레스 공간의 위치를 외부로부터 설정하기 위한 실 어드레스 위치 설정 수단과, 상기 가상 어드레스 공간을 지정하는 제2 어드레스 신호가 입력되며, 상기 실 어드레스 위치 설정 수단으로 설정된 상기 가상 메모리 공간 중의 상기 실 메모리 공간의 위치에 따라, 상기 제2 어드레스 신호를 반전 또는 비반전하여 내부 어드레스 신호를 생성하는 입력 전환 회로와, 상기 입력 버퍼의 출력 신호와 상기 입력 전환 회로로부터 출력되는 내부 어드레스 신호를 디코드하여 상기 메모리 셀 어레이를 억세스하는 어드레스 디코더와, 상기 메모리 셀 어레이로부터 판독된 데이타를 출력하는 출력 버퍼와, 상기 입력 전환 회로로부터 출력되는 내부 어드레스 신호를 디코드하여, 상기 실 메모리 공간이 억세스되어 있지 않을 때에 상기 출력 버퍼의 출력 단자를 고저항 상태로 하는 칩 어드레스 디코드 회로를 구비하는 것을 특징으로 하고 있다.

본 발명에 따른 반도체 기억 장치는, 메모리 셀 어레이의 실 메모리 공간을 지정하는 제1 어드레스 신호가 입력되는 입력 버퍼와, 상기 메모리 셀 어레이에 기억할 수 있는 용량보다도 큰 가상 어드레스 공간 중의 상기 실 어드레스 공간의 위치를 외부로부터 설정하기 위한 실 어드레스 위치 설정 수단과, 상기 가상 어드레스 공간을 지정하는 제2 어드레스 신호가 입력되고, 상기 실 어드레스 위치 설정 수단으로 설정된 상기 가상 메모리 공간 중의 상기 실 메모리 공간의 위치에 따라 상기 제2 어드레스 신호를 반전 또는 비반전하여 내부 어드레스 신호를 생성하는 입력 전환 회로와, 상기 입력 버퍼의 출력 신호와 상기 입력 전환 회로로부터 출력되는 내부 어드레스 신호를 디코드하여 상기 메모리 셀 어레이를 억세스하는 어드레스 디코더와, 상기 메모리 셀 어레이로부터 판독된 데이타를 출력하는 출력 버퍼와, 상기 입력 전환 회로로부터 출력되는 내부 어드레스 신호를 디코드하여, 상기 실 메모리 공간이 억세스되어 있지 않을 때에 상기 칩을 스탠바이 상태로 하는 칩 어드레스 디코드 회로를 구비하는 것을 특징으로 하고 있다.

본 발명에 따른 반도체 기억 장치는, 메모리 셀 어레이의 실 메모리 공간을 지정하는 제1 어드레스 신호가 입력되는 입력 버퍼와, 상기 메모리 셀 어레이에 기억할 수 있는 용량보다 큰 가상 어드레스 공간 중의 상기 실 어드레스 공간의 위치를 외부로부터 설정하기 위한 실 어드레스 위치 설정 수단과, 상기 가상 어드레스 공간을 지정하는 제2 어드레스 신호가 입력되고, 상기 실 어드레스 위치 설정 수단으로 설정된 상기 가상 메모리 공간 중의 상기 실 메모리 공간의 위치에 따라, 상기 제2 어드레스 신호를 반전 또는 비반전하여 내부 어드레스 신호를 생성하는 입력 전환 회로와, 상기 입력 버퍼의 출력 신호와 상기 입력 전환 회로로부터 출력되는 내부 어드레스 신호를 디코드하여 상기 메모리 셀 어레이를 억세스하는 어드레스 디코더와, 상기 메모리 셀 어레이로부터 판독된 데이타를 출력하는 출력 버퍼와, 상기 입력 전환 회로로부터 출력되는 내부 어드레스 신호를 디코드하여 상기 실 메모리 공간이 억세스되어 있지 않을 때에 상기 칩을 스탠바이 상태로 하고, 또한 상기 출력 버퍼의 출력 단자를 고저항 상태로 하는 칩 어드레스 디코드 회로를 구비하는 것을 특징으로 하고 있다.

본 발명에 따른 반도체 기억 장치에 있어서, 상기 실 어드레스 위치 설정 수단은 전기 용단형 퓨즈 소자 또는 레이저 용단형의 퓨즈 소자를 구비하고, 상기 가상 메모리 공간 중의 상기 실 메모리 공간의 위치를 상기 전기 용단형 퓨즈 소자 또는 레이저 용단용 퓨즈 소자를 용단하는지의 여부에 따라 설정하는 것을 특징으로 한다.

본 발명에 따른 반도체 기억 장치에 있어서, 상기 실 어드레스 위치 설정 수단은 옵션 핀을 구비하고, 상기 가상 메모리 공간 중의 상기 실 메모리 공간의 위치를 상기 옵션 핀에 인가하는 전위에 따라 설정하는 것을 특징으로 한다.

본 발명에 따른 반도체 기억 장치에 있어서, 상기 실 어드레스 위치 설정 수단은, 옵션 핀을 구비하고, 상기 옵션 핀에 제1 전위를 인가하는지, 제2 전위를 인가하는지에 따라, 상기 가상 메모리 공간 중의 상기 실 메모리 공간의 위치를 설정하는 것을 특징으로 한다.

본 발명에 따른 반도체 기억 장치에 있어서, 상기 실 어드레스 위치 설정 수단은, 상기 실 메모리 공간이 가상 메모리 공간 중의 상위 어드레스측에 위치하는지 하위 어드레스에 위치하는지를 지시하기 위한 옵션 핀을 구비하고, 상기 옵션 핀에 제1 전위를 인가한 때에 상기 가상 메모리 공간의 상위 어드레스를 지시하고, 제2 전위를 인가한 때에 상기 가상 메모리 공간의 하위 어드레스를 지시하고, 개방 상태에서는 상기 가상 어드레스 공간을 사용하지 않는 것을 특징으로 한다.

본 발명에 따른 반도체 기억 장치에 있어서, 상기 실 어드레스 위치 설정 수단은 상기 가상 메모리 공간 중의 상기 실 메모리 공간의 위치를 기억하기 위한 불휘발성 메모리 소자를 구비하고, 상기 불휘발성 메모리 소자에 기억된 데이타에 기초하여 상기 가상 메모리 공간 중의 상기 실 메모리 공간의 위치를 지정하는 것을 특징으로 한다.

본 발명에 따른 반도체 기억 장치에 있어서, 상기 퓨즈 소자를 용단하는지의 여부에 따라, 상기 제2 어드레스 신호를 그대로 내부 어드레스 신호로서 이용하는지, 반전시켜 내부 어드레스 신호로서 이용하는지를 설정하고, 상기 가상 메모리 공간 중의 상기 실 메모리 공간의 위치를 지정하는것을 특징으로 한다.

본 발명에 따른 반도체 기억 장치에 있어서, 상기 옵션 핀에 제1 전위가 인가된 경우에는 상기 제2 어드레스 신호를 그대로 내부 어드레스 신호로서 이용하고, 상기 옵션 핀에 제2 전위가 인가된 경우에는 상기 제2 어드레스 신호를 반전시켜 내부 어드레스 신호로서 이용함으로써 상기 가상 메모리 공간 중의 상기 실 메모리 공간의 위치를 지정하는 것을 특징으로 한다.

본 발명에 따른 반도체 기억 장치에 있어서, 상기 옵션 핀을 저항 성분을 통해 제1 전위에 접속하고, 상기 옵션 핀에 전위가 인가되지 않는 경우에는 상기 제2 어드레스 신호를 그대로 내부 어드레스 신호로서 이용하고, 상기 옵션 핀에 상기 제2 전위가 인가된 경우에는 상기 제2 어드레스 신호를 반전시켜 내부 어드레스 신호로서 이용함으로써 상기 가상 메모리 공간 중의 상기 실 메모리 공간의 위치를 지정하는 것을 특징으로 한다.

본 발명에 따른 반도체 기억 장치에 있어서, 상기 불휘발성 메모리 소자에 기억된 데이타에 기초하여 상기 제2 어드레스 신호를 그대로 내부 어드레스 신호로서 이용하는지, 반전시켜 내부 어드레스 신호로서 이용하는지를 전환하고, 상기 가상 메모리 공간 중의 상기 실 메모리 공간의 위치를 지정하는 것을 특징으로 한다.

본 발명에 따른 반도체 기억 장치에 있어서, 상기 제2 어드레스 신호와 상기 실 어드레스 위치 설정 수단에 설정된 가상 메모리 공간 중의 상기 실 메모리 공간의 위치를 비교하고, 불일치할 때에 상기 메모리셀 어레이의 전 어드레스를 비선택으로 하는 것을 특징으로 한다.

본 발명에 따른 반도체 기억 장치에 있어서, 상기 제1, 제2 입력 수단에 입력된 상기 제1, 제2 어드레스 신호를 래치하고, 순차 카운트업하는 계수 수단을 더욱 구비하고, 상기 제2 어드레스 신호는 상기 실 어드레스 위치 설정 수단의 설정에 의하지 않고 상기 계수 수단으로 카운업되고, 상기 계수 수단의 카운트 출력을 상기 어드레스 디코드 수단에 입력하기 전에 상기 제2 어드레스 신호에 대응한 출력 신호를 상기 실 어드레스 위치 설정 수단의 설정에 따라 반응시키는지의 여부를 제어하는 것을 특징으로 한다.

본 발명에 따른 반도체 기억 장치에 있어서, 상기 메모리셀 어레이는 불휘발성 메로리셀이 매트릭스형으로 배치되어 구성되어 있는 것을 특징으로 한다.

본 발명에 따른 반도체 기억 장치에 있어서, 상기 제1, 제2 어드레스 신호는 복수 사이클로 다중 입력되는 것을 특징으로 한다.

본 발명에 따른 반도체 기억 시스템은, 대응하는 모든 입출력 신호 핀을 공통으로 병렬 접속한 복수의 반도체 기억 장치를 단일의 시스템으로 병렬로 실장하여 이루어지고, 상기 반도체 기억 장치는 각각, 메모리셀 어레이의 실 메모리 공간을 지정하는 제1 어드레스 신호가 입력되는 제1 입력 수단과, 상기 메모리셀 어레이에 기억시킬 수 있는 용량보다 큰 가상의 어드레스 공간을 지정하는 제2 어드레스 신호가 입력되는 제2 입력 수단과, 상기 가상 어드레스 공간 중의 상기 실 어드레스 공간의 위치를 외부로부터 설정하기 위한 실 어드레스 위치 설정 수단과, 상기 제2 어드레스 신호에서 지정된 어드레스가 상기 실 어드레스 위치 설정 수단으로 어드레스 공간 중의 실 어드레스 공간의 위치와 일치하고 있는지의 여부를 판별하는 판별 수단과, 상기 판별 수단에 의해 상기 실 메모리 공간이 억세스되어 있다고 판별될 때에 상기 제1 입력 수단의 출력 신호를 디코드하여 상기 메모리셀 어레이를 억세스하는 어드레스 디코드 수단과, 상기 메모리셀 어레이로부터 판독된 데이타를 출력하는 출력 수단을 구비하고, 상기 판별 수단에 의해 상기 메모리 공간이 억세스되어 있지 않다고 판별될 때에, 상기 출력 수단을 고저항 상태로 하는 것을 특징으로 하고 있다.

본 발명에 따른 반도체 기억 시스템은, 대응하는 모든 입출력 신호 핀을 공통으로 병렬 접속한 복수의 반도체 기억 장치를 단일의 시스템에 병렬로 실장하여 이루어지고, 상기 반도체 기억 장치는 각각, 메모리셀 어레이의 실 메모리 공간을 지정하는 제1 어드레스 신호가 입력되는 제1 입력 수단과, 상기 메모리셀 어레이에 기억시킬 수 있는 용량보다 큰 가상 어드레스 공간을 지정하는 제2 어드레스 신호가 입력되는 제2 입력 신호와, 상기 가상 어드레스 공간 중의 상기 실 어드레스 공간의 위치를 외부로부터 설정하기 위한 실 어드레스 위치 설정 수단과, 상지 제2 어드레스 신호에서 지정된 어드레스가 상기 실 어드레스 위치 설정 수단으로 설정된 가상 어드레스 공간 중의 실 어드레스 공간의 위치와 일치하고 있는지의 여부를 판별하는 판별 수단과, 상기 판별 수단에 의해 상기 실 메모리 공간이 억세스되어 있다고 판별될 때에 , 상기 제1 입력 수단의 출력 신호를 디코드하여 상기 메모리셀 어레이를 억세스하는 어드레스 디코드 수단과, 상기 메모리셀 어레이로부터 판독된 데이타를 출력하는 출력 수단을 구비하고, 상기 판별 수단에 의해 상기 실 메모리 공간이 억세스되어 있지 않다고 판별될 때에, 상기 칩을 스탠바이 상태로 하는 것을 특징으로 하고 있다.

또한, 본 발명에 따른 반도체 기억 시스템은, 대응하는 모든 입출력 신호 핀을 공통으로 병렬 접속한 복수의 반도체 기억 장치를 단일의 시스템에 병렬로 실장하여 이루어지고, 상기 반도체 기억 장치는 각각, 메모리셀 어레이의 실 메모리 공간을 지정하는 제1 어드레스 신호가 입력되는 제1 입력 수단과, 상기 메모리셀 어레이에 기억시킬 수 있는 용량보다 큰 가상 어드레스 공간을 지정하는 제2 어드레스 신호가 입력되는 제2 입력 수단과, 상기 가상 공간 중의 상기 실 어드레스공간의 위치를 외부로부터 설정하기 위한 실 어드레스 위치 설정 수단과, 상기 제2 어드레스 신호에서 지정된 어드레스가 상기 실 어드레스 공간 위치 설정 수단으로 설정된 가상 어드레스 공간 중의 실 어드레스 공간의 위치와 일치하고 있는지의 여부를 판별하는 판별 수단과, 상기 판별 수단에 의해 상기 실 메모리 공간이 억세스되어 있다고 판별될 때에 상기 제1 입력 수단의 출력 신호를 디코드하여 상기 메모리셀 어레이를 억세스하는 어드레스 디코드 수단과, 상기 메모리셀 어레이로부터 판독된 데이타를 출력하는 출력 수단을 구비하고, 상기 판별 수단에 의해 상기 실 메모리 공간이 억세스되어 있지 않다고 판별될 때에, 상기 칩을 스탠바이 상태로 하고, 또한, 상기 출력 수단을 고저항 상태로 하는 것을 특징으로 하고 있다.

본 발명에 따른 반도체 기억 시스템은, 대응하는 모든 입출력 신호 핀을 공통으로 병렬 접속한 복수의 반도체 기억 장치를 단일의 시스템에 병렬로 실장하여 이루어지고, 상기 반도체 기억 장치는 각각, 메모리셀 어레이의 실 메모리 공간을 지정하는 제1 어드레스 신호가 입력되는 입력 버퍼와, 상기 메모리셀 어레이에 기억시킬 수 있는 용량보다도 큰 가상 어드레스 공간 중의 상기 실 어드레스 공간의 위치를 외부로부터 설정하기 위한 실 어드레스 위치 설정 수단과, 상기 가상 어드레스 공간을 지정하는 제2 어드레스 신호가 입력되고, 상기 실 어드레스 위치 설정 수단으로 설정된 상기 가상 메모리 공간 중의 상기 실 메모리 공간의 위치에 따라, 상기 제2 어드레스 신호를 반전 또는 비반전하여 내부 어드레스 신호를 생성하는 입력 전환 회로와, 상기 입력 버퍼의 출력 신호와 상기 입력 전환 회로로부터 출력되는 내부 어드레스 신호를 디코드하여 상기 메모리셀 어레이를 억세스하는 어드레스 디코더와, 상기 메모리셀 어레이로부터 판독된 데이타를 출력하는 출력 버퍼와, 상기 입력 전환 회로로부터 출력되는 내부 어드레스 신호를 디코드하여, 상기 실 메모리 공간이 억세스되어 있지 않을 때에, 상기 출력 버퍼의 출력 단자를 고저항 상태로 하는 칩 어드레스 디코드 회로를 구비하는 것을 특징으로 하고 있다.

또한, 본 발명에 따른 반도체 기억 시스템은, 대응하는 모든 입출력 신호 핀을 공통으로 병렬 접속한 복수의 반도체 기억 장치를 단일의 시스템에 병렬로 실장하여 이루어지고, 상기 반도체 기억 장치는 각각, 메모리셀 어레이의 실 메모리 공간을 지정하는 제1 어드레스 신호가 입력되는 입력 버퍼와, 상기 메모리셀 어레이에 기억시킬 수 있는 용량보다도 큰 가상 어드레스 공간 중의 상기 어드레스 공간의 위치를 외부로부터 설정하기 위한 실 어드레스 위치 설정 수단과, 상기 가상 어드레스 공간을 지정하는 제2 어드레스 신호가 입력되고, 상기 실 어드레스 위치 설정 수단으로 설정된 상기 가상 메모리 공간 중의 상기 실 메모리 공간의 위치에 따라, 상기 제2 어드레스 신호를 반전 또는 비반전하여 내부 어드레스 신호를 생성하는 입력 전환 회로와, 상기 입력 버퍼의 출력 신호와 상기 입력 전환 회로로부터 출력되는 내부 어드레스 신호를 디코드하여 상기 메모리셀 어레이를 억세스하는 어드레스 디코더와, 상기 메모리셀 어레이로부터 판독된 데이타를 출력하는 출력 버퍼와, 상기 입력 전환 회로부터 출력되는 내부 어드레스 신호를 디코드하여, 상기 실 메모리 공간이 억세스되어 있지 않을 때에, 상기 칩을 스탠바이 상태로 하는 칩 어드레스 디코드 회로를 구비하는 것을 특징으로 하고 있다.

또한, 본 발명에 따른 반도체 기억 시스템은, 대응하는 모든 입출력 신호 핀을 공통으로 병렬 접속한 복수의 반도체 기억 장치를 단일의 시스템에 병렬로 실장하여 이루어지고, 상기 반도체 기억 장치는 각각, 메모리셀 어레이의 실 메모리 공간을 지정하는 제1 어드레스 신호가 입력되는 입력 버퍼와, 상기 메모리셀 어레이에 기억시킬 수 있는 용량보다도 큰 가상 어드레스 공간 중의 상기 어드레스 공간의 위치를 외부로부터 설정하기 위한 실 어드레스 위치 설정 수단과, 상기 가상 어드레스 공간을 지정하는 제2 어드레스 신호가 입력되고, 상기 실 어드레스 위치 설정 수단으로 설정된 상기 가상 메모리 공간 중의 상기 실 메모리 공간의 위치에 따라, 상기 제2 어드레스 신호를 반전 또는 비반전하여 내부 어드레스 신호를 생성하는 입력 전환 회로와, 상기 입력 버퍼의 출력 신호와 상기 입력 전환 회로로부터 출력되는 내부 어드레스 신호를 디코드하여 상기 메모리셀 어레이를 억세스하는 어드레스 디코더와, 상기 메모리셀 어레이로부터 판독된 데이타를 출력하는 출력 버퍼와, 상기 입력 전환 회로로부터 출력되는 내부 어드레스 신호를 디코드하여, 상기 실 메모리 공간이 억세스되어 있지 않을 때에, 상기 칩을 스탠바이 상태로 하고, 또한 상기 출력 버퍼의 출력 단자를 고저항 상태로 하는 칩 어드레스 디코드 회로를 구비하는 것을 특징으로 하고 있다.

본 발명에 따른 반도체 기억 시스템에 있어서, 상기 복수의 반도체 기억 장치는 시험 공정에서는 실질적으로는 동일 동작하는 것을 특징으로 한다.

본 발명에 따른 반도체 기억 시스템에 있어서, 상기 반도체 기억 장치의 2개의 칩이 실장 기판의 겉과 안에 접합하여 실장되고, 상기 가상 메모리 공간은 실 메모리 공간의 2배인 것을 특징으로 한다.

본 발명에 따른 반도체 기억 시스템에 있어서, 상기 가상 메모리 공간에 대해 판독하고, 기록 및 소거중 적어도 어느 하나의 조작이 행해지고, 상기 제1, 제2 어드레스 신호에 의한 어드레스 지정이 칩별로 상기 실 어드레스 위치 설정 수단에 설정되어 있는 실 메모리 공간과 일치한 경우에는 개개의 반도체 기억 장치로서 동작하고, 어드레스 지정이 상기 실 어드레스 위치 설정 수단에 설정되어 있는 실 메모리 공간과 일치하지 않는 경우에는 상기 칩 전체가 어드레스 비선택 상태의 동작을 행하는 것을 특징으로 한다.

본 발명에 따른 구성에 의하면, 복수의 반도체 메모리 칩을 단일의 시스템에 실장하고, 메모리 용량이 큰 반도체 기억 시스템을 구축하는 경우에, 각 칩의 모든 입력 신호선, 출력 신호선 및 입출력 신호선 등을 각각 대웅하는 신호선끼리 공통 접속하여 칩을 단독으로 사용하는 경우와 완전히 동일하게 사용할 수 있고, 칩이 복수인 것을 인식하여 시스템의 재구축을 행할 필요는 없다. 또한, 칩을 단독으로 사용하는 경우와 복수로 사용하는 경우에서 완전히 동일한 시스템의 입출력 관계가 얻어진다. 또한, 차세대의 시스템 구성을 검토하는 경우에, 전세대의 반도체 메모리 칩을 사용하여 차세대의 반도체 메모리 칩과 완전히 접속하여 설계가 가능하므로, 반도체 기억 장치의 개발 스케줄과는 완전히 독립적으로 시스템 개발이 행해진다.

더구나, 본 발명의 구성에서는 복수의 칩을 동시에 동작시켜도, 실 메모리 공간이 억세스되어 있지 않는 칩의 출력 수단은 고저항 상태로 되므로 출력 신호가 충돌하는 일은 없다. 본 발명의 구성에서는, 복수의 칩을 동시에 동작시켜도 실 메모리 공간이 억세스되지 않는 칩은 스탠바이 상태로 되므로 동작하는 칩은 1개씩이며, 소비 전력을 저감시킬 수 있다. 본 발명의 구성에서는 복수의 칩을 동시에 동작시켜도 실 메모리 공간이 억세스되지 않는 칩의 출력 수단은 고저항 상태로 되므로 출력 신호가 충돌하지 않고 또한, 실 메모리 공간이 억세스되지 않는칩은 스탠바이 상태로 되므로 동작하는 칩은 1개씩이고, 소비 전력을 저감시킬 수 있다.

본 발명에 따르면, 가상 메모리 공간 중의 실 메모리 공간의 위치는, 반도체 메모리 칩의 제조 공정에 있어서, 마스크 데이타를 이용하여 지정하거나, 예를 들면 퓨즈 소자를 이용하여 지정할 수 있다. 통상, 반도체 기억 장치에서는 메모리셀에 불량이 발생되었을 때의 리던던시용으로 퓨즈 소자가 설치되어 있으므로, 이 리던던시용의 퓨즈 소자와 동일 공정으로 형성하면 제조 공정이 복잡화하는 일은 없다.

본 발명에 따르면, 옵션 핀을 설치하면 사용자가 가상 메모리 공간 중의 실 메모리 공간의 위치를 외부로부터 제공하는 전위에 따라 자유롭게 지정할 수 있다.

본 발명에 따르면, 불휘발성 메모리 소자를 설치하면, 사용자가 이 메모리 소자에 데이타를 기록함으로써 가상 메모리 공간 중의 실 메모리 공간의 위치를 자유롭게 설정할 수 있다. 특히, 메모리 셀 어레이가 불휘발성의 메모리셀로 구성되어 있는 경우에 바람직하다.

본 발명에 따르면, 제2 어드레스 신호를 그대로 내부 어드레스 신호로서 이용하는지, 반전시켜 내부 어드레스 신호로서 이용하는지에 따라가상 메모리 공간 중의 실 메모리 공간의 위치를 지정하도록 하면 최소한의 부가 회로에서 위치를 지정할 수 있다.

본 발명에 따르면, 제2 어드레스 신호와 지정된 가상 메모리 공간 중의 실 메모리 공간의 위치가 불일치할 때에는 메모리셀 어레이의 전 어드레스를 비선택으로 하면, 메모리셀 어레이로부터 데이타는 판독되지 않으므로 복수의 반도체 메모리 칩을 실장하여도 판독된 데이타가 충돌하는 일은 없다.

본 발명에 따르면, 계수 수단을 다시 설치하면 직렬 억세스의 반도체 기억 장치에도 용이하게 적용시킬 수 있다.

본 발명에 따르면, 불휘발성의 반도체 기억 장치에도 적용시킬 수 있다.

본 발명에 따르면, 어드레스가 다중화되고, 복수 사이클로 나누어 입력되는 반도체 기억 장치, 예를 들면, NAND형의 플래시 메모리에도 적용시킬 수 있다.

본 발명의 구성에 의하면, 복수의 반도체 기억 장치가 실장되어도, 칩을 단독으로 사용하는 경우와 완전히 동일한 입출력 관계에서 사용할 수 있으므로 외관상은 단일 칩으로 보인다. 따라서, 칩이 단일하거나 복수개인 것을 인식할 필요가 없어 칩을 단독으로 사용하는 경우와 복수로 사용하는 경우에서 완전히 동일한 시스템의 입출력 관계가 얻어지고, 시스템의 재구축을 행할 필요도 없다. 또한, 복수의 반도체 기억 장치에 따른 연속 판독과 같은 칩간에 걸쳐진 억세스도 그 칩 간의 간격을 느낄 수 없이 판독할 수 있다.

더구나, 본 발명의 구성에서는 복수의 칩을 동시에 동작시켜도 실 메모리 공간이 억세스되지 않는 칩의 출력 수단은 고저항 상태로 되므로 출력 신호가 충돌하는 일은 없다. 본 발명의 구성에서는 복수의 칩을 동시에 동작시켜도 실 메모리 공간이 억세스되지 않는 칩은 스탠바이 상태로 되므로 동작하는 칩은 1개씩이므로, 소비 전력을 저감시킬 수 있다. 본 발명의 구성에서는 복수의 칩을 동시에 동작시켜도 실 메모리 공간이 억세스되지 않는 칩의 출력 수단은 고저항 상태로 되므로 출력 신호가 충돌하는 일은 없고, 또한 메모리 공간이 억세스되지 않는 칩은 스탠바이 상태로 되므로 동작하는 칩은 1개씩이며, 소비 전력을 저감시킬 수 있다.

본 발명에 따르면, 통상 동작시에는 개별로 동작하는 각 반도체 기억 장치를, 가상 메모리 공간 중의 실 메모리 공간의 위치가 외부로부터 지정될 때까지는 동일 공정으로 형성할 수 있는 것에 기인하고, 시험 공정으로 각 칩을 마찬가지로 동작시켜 시험 시간을 단락하는 것이 가능하다.

본 발명에 따르면, 2개의 칩을 겉과 안에 접합시켜 실장하면 약간의 부가 회로에서, 미관상은 1칩이면서 2배의 기억 용량이 얻어진다.

본 발명에 따르면, 어드레스 지정이 실 메모리 공간과 일치하지 않는 경우에 어드레스 비선택 상태의 동작을 행하도록 하면 내부 회로를 간결화할 수 있다.

도 1은 본 발명의 제1 실시 형태에 따른 반도체 기억 장치 및 반도체 기억 시스템에 대해 설명하기 위한 것으로, 반도체 기억 시스템의 개략적인 구성예를 나타낸 블럭도.

도 2는 도 1에 도시한 각 반도체 메모리 칩에서의 실 메모리 공간과 가상 메모리 공간과의 관계를 모식적으로 나타낸 도면.

도 3은 반도체 기억 장치의 구체적인 구성예에 대해 설명하기 위한 것으로, 어드레스 입력 회로계, 어드레스 디코더계 및 데이타의 출력 회로계의 주요부를 추출하여 개략 구성을 나타낸 블럭도.

도 4는 도 3에 도시한 구성에서의 입력 전환 회로의 일례를 나타낸 회로도.

도 5는 반도체 메모리 칩을 시스템 보드 상에 다단으로 중첩하여 실장하는 경우의 구성에 대해 설명하기 위한 사시도.

도 6은 본 발명의 제2 실시 형태에 따른 반도체 기억 장치 및 반도체 기억 시스템에 대해 설명하기 위한 것으로, 8개의 NAND형의 플래시 메모리 칩을 단일 시스템 보드 상에 실장한 시스템 구성예를 나타낸 도면.

도 7은 도 6의 시스템에서의 실 메모리 공간과 가상 메모리 공간과의 관계를 모식적으로 나타낸 도면.

도 8은 도 6 및 도 7에 도시한 반도체 시스템에서의 어드레스의 입력 방법에 대해 설명하기 위한 도면.

도 9는 본 발명의 제3 실시 형태에 따른 반도체 기억 장치 및 반도체 기억 시스템에 대해 설명하기 위한 것으로, 반도체 기억 장치의 어드레스 입력 회로계, 어드레스 디코더계 및 데이타의 출력 회로계의 주요부를 추출하여 개략 구성을 나타낸 블럭도.

도 10은 복수의 반도체 메모리 칩을 실장한 종래의 반도체 기억 시스템을 나타낸 블럭도.

도 11은 각종 휴대용 전자 기기에 사용되는 종래의 소형 메모리 카드를 나타낸 것으로, 도 11a는 단일 반도체 메모리 칩을 실장한 경우를 나타낸 도면이며, 도 11b는 복수의 반도체 메모리 칩을 실장한 경우를 나타낸 도면.

<도면의 주요 부분에 대한 부호의 설명>

11-1 ∼ 11-n : 반도체 메모리 칩

12 : 입력 버스

13 : 출력 버스

14 : 제어 버스

16 : 칩 선택 신호선

25-1 ∼ 25-17 : 입력 버퍼

26-1, 26-2 : 입력 전환 회로

27 : 어드레스 디코더

28 : 칩 어드레스 디코드 회로

29-1 ∼ 29-17 : 출력 버퍼

30 : 시스템 보드

31-1, 31-2 : 입력 버퍼

32 : 내부 어드레스 카운터

TA, TB, TC, TD : 실 메모리 공간

VA : 가상 메모리 공간

Add1 : 제1 어드레스 신호

Add2 : 제2 어드레스 신호

Ain0 ∼ Ain16 : 실 메모리 공간을 지정하기 위한 어드레스 신호

Ainext1, Ainext2 : 가상 메모리 공간을 지정하기 위한 어드레스 신호

VS1, VS2 : 가상 메모리 공간 중 실 메모리 공간의 위치를 나타낸 전위

이하, 본 발명의 실시 형태에 대해 도면을 참조하여 설명한다.

도 1은 본 발명의 제1 실시 형태에 따른 반도체 기억 시스템의 구성예를 나타내는 블럭도이다.

각 반도체 메모리 칩(11-1, 11-2, 11-n)의 입출력 신호 핀에 각각, 입력 버스(12), 출력 버스(13), 제어 버스(14) 및 칩 선택 신호(16) 등이 공통으로 병렬 접속되어 반도체 기억 시스템이 구성되어 있다. 상기 각 칩(11-1, 11-2, …, 11- n)은, 각각의 실 메모리 공간의 적어도 n배의 가상 메모리 공간을 지정 가능한 어드레스의 입력 회로계와 어드레스 디코더계를 구비하고 있고, 또한 상기 칩의 실 메모리 공간이 가상 메모리 공간 중의 어떤 위치에 상당하는지를 지시하기 위한 옵션 핀이 실어드레스 위치 설정 수단으로서 설치되어 있다. 이 옵션 핀에는 전원 전위 Vcc와 접지 전위 Vss가 선택적으로 제공되고, 이 예에서는 전원 전위 Vcc가 제공되는 옵션 핀의 위치에 따라 가상 메모리 공간 중의 실 메모리 공간의 위치가 지정되도록 되어 있다.

통상, 반도체 기억 장치의 어드레스 디코더계의 회로는 메모리셀 어레이의 기억 용량에 대응하는 실 메모리 공간밖에 지정할 수가 없지만, 상기 도 1에 도시한 시스템에 있어서의 각 반도체 메모리 칩(11-1. 11-2,…11-4)은 각각, 도 2에 도시한 바와 같이 각각이 구비하고 있는 실 메모리 공간(TA, TB, TC, TD, …)에 대해, 이들 실 메모리 공간(TA, TB, TC, TD, …)을 전부 포함하는 n배 이상의 가상 메모리 공간 VA를 지정할 수 있도록, 어드레스의 입력 회로계와 어드레스 디코더계가 구성되어 있다.

도 3은 상기 도 1 및 도 2에 도시한 반도체 기억 시스템에 있어서의 각 반도체 기억 장치의 구체적인 구성예에 대해 설명하기 위한 것으로, 어드레스의 입력 회로계, 어드레스 디코더계 및 데이타의 출력 회로계의 주요부를 추출하여 개략 구성을 나타내고 있고, 여기서는 1메가비트의 반도체 메모리 칩을 4개 실장하여 4메가비트의 반도체 기억 시스템을 구축하는 경우의 반도체 경우의 반도체 기억 장치의 구성예를 나타내고 있다. 각 칩이 8비트/1바이트의 구성이면, 17개의 어드레스 신호선으로 1메가비트의 어드레스 공간을 지정할 수 있다.

본 발명의 반도체 기억 시스템에는, 각 칩에 대응하는 1메가비트의 실 메모리 공간 TA, TB, TC, TD를 지정하는데 필요한 17비트의 제1 어드레스 신호 Add1 외에, 실 메모리 공간의 4배의 가상 메모리 공간 VA를 지정 가능하게 하기 위한 2비트의 어드레스 신호 Add2가 입력되도록 되어 있다. 즉, 입력 버퍼(제1 입력 수단: 25-1∼25-17)에는 실 메모리 공간을 지정하기 위한 어드레스 신호 Ain0∼Ain16이 공급되고, 입력 전환 회로(26-1, 26-2)에는 가상 메모리 공간을 지정하기 위한 어드레스 신호 Ainext1, Ainext2가 공급된다. 상기 입력 전환 회로(제2 입력 수단: 26-1, 26-2)에는, 상기 옵션 핀으로부터 가상 메모리 공간 VA 중의 상기 칩의 실 메모리 공간 TA, TB, TC 또는 TD의 위치를 지정하기 위한 제1, 제2 전위 VS1, VS2(Vcc 또는 Vss)가 인가되어 있다. 이들 입력 전환 회로(26-1, 26-2)는 가상 메모리 공간 VA 중의 실 메모리 공간의 위치를 나타내는 전위 VS1, VS2에 따라서, 상기 어드레스 신호 Ainext1, Ainext2를 그대로 (비반전으로) 내부 어드레스 신호로서 어드레스 디코더(어드레스 디코드 수단: 19)에 공급하는지, 반전하여 공급하는지를 전환한다. 상기 각 입력 버퍼(25-1∼25-17)의 출력 신호 및 상기 입력 전환 회로(26-1, 26-2)로부터 출력되는 내부 어드레스 신호는 각각, 어드레스 디코더(27)에 공급되어 디코드된다.

또한, 상기 입력 전환 회로(26-1, 26-2)로부터 출력되는 내부 어드레스 신호는, 상기 칩이 선택되어 있는지의 여부를 판별하기 위한 칩 어드레스 디코드 회로(판별 수단: 28)에 공급되고, 상기 어드레스 신호 Ainext1, Ainext2에 의해 지정된 칩 어드레스가 미리 지정되어 있는 가상 어드레스 공간 중의 실 어드레스 공간의 위치와 일치하고 있는지의 여부가 판별된다. 그리고, 칩 어드레스 디코드 회로(28)의 출력에 의해 각 출력 버퍼(출력 수단 : 9-1∼29-17)가 제어되고, 일치가 검출될 때에는 이들 출력 버퍼(29-1∼29-17)가 출력 가능 상태로 제어되고, 불일치일 때에는 각 출력 버퍼(29-1∼29-17)의 출력 단자가 고저항 상태로 제어된다.

도 4는, 상기 도 3에 도시한 구성예에 있어서의 입력 전환 회로(26-1)의 일례를 나타내는 회로도이다. 도시하는 바와 같이, 입력 전환 회로(26-1)는 배타적 논리합 회로로 구성되어 있고, 어드레스 신호 Ainext1과 옵션 핀으로부터 제공된 신호VS1이 일치할 때에는 내부 어드레스 신호로서 "L" 레벨의 신호를 출력하고, 불일치일 때에는 내부 어드레스 신호로서 "H" 레벨의 신호를 출력한다. 이 입력 전환 회로(26-1)에서는, 옵션 핀에 인가된 전위 VS1이 Vcc(또는 Vdd) 레벨, 다시 말하면 가상 공간 중의 실 메모리 공간의 위치를 지정하는 신호가 "H" 레벨이면, 어드레스 신호 Ainext1을 반전시키며, 옵션 핀에 인가된 전위 VS1이 Vss 레벨, 즉 "L" 레벨이면, 그대로 (반전하지 않고서) 내부에 전하는 회로이면 다른 논리 구성이어도 좋다. 물론, "H" 레벨과 "L" 레벨이 전부 반대의 관계여도 마찬가지의 기능을 실현할 수 있다.

또한, 상기 입력 전환 회로(26-2)도 또한 상기 입력 전환 회로(26-1)와 마찬가지로 구성되고, 어드레스 신호 Ainext2와 옵션 핀으로부터 제공된 전위 VS2가 일치할 때에는 "L" 레벨의 내부 어드레스 신호, 불일치할 때에는 "H" 레벨의 내부 어드레스 신호가 각각 출력되도록 되어 있다.

한편, 상기 칩 어드레스 디코드 회로(28)는 예를 들면 논리합 회로로 구성되며, 양 입력 전환 회로(26-1, 26-2)의 출력 신호가 모두 "H" 레벨일 때에는 "H" 레벨, 어느 한쪽이 "L" 레벨일 때에는 "L" 레벨이 출력된다. 이 칩 어드레스 디코드 회로(28)의 출력 신호에 의해, 각 출력 버퍼(29-1∼29-17)가 제어된다. 이들 출력 버퍼(29-1∼29-17)는, 예를 들면 3상태 버퍼로 구성되며, 양 입력 전환 회로(26-1, 26-2)의 출력 신호의 일치가 검출될 때에는 상기 어드레스 디코더(27)에 의해 억세스된 메모리셀 어레이로부터 판독된 데이타가 출력되고, 불일치일 때에는 각 출력 버퍼(29-1∼29-17)의 출력 단자가 고저항 상태로 설정된다.

상기한 바와 같은 구성에 있어서, 예를 들면 어드레스 신호 Ain0∼Ain16 및 Ainext1, Ainext2에 의해 3∼4메가비트의 메모리 어드레스가 지정된 경우에는 칩(11-4)에 대해 액세스가 행해져서 데이타가 판독되고, 그 이외의 칩(11-1, 11-2, 11- 3)은 출력 단자가 고저항 상태로 되고, 칩(11-4)으로부터의 데이타 출력을 방해하지않는다. 0∼1메가비트, 1∼2메가비트, 및 2∼4메가비트의 메모리 어드레스가 지정된 경우에도 마찬가지로, 선택된 칩(11-1, 11-2 또는 11-3)으로부터의 데이타 판독이 행해지고, 비선택의 칩은 출력 단자가 고저항 상태로 되므로 출력 데이타가 충돌하는 일은 없다. 따라서, 반도체 기억 시스템이 0으로부터 4메가비트의 어떤 어드레스 공간을 지정하더라도 자유롭게 억세스할 수 있어, 반도체 메모리 칩이 여러개 실장된 시스템이라는 것을 전혀 의식할 필요가 없다. 또한, 다른 칩 간의 어드레스가 억세스된 경우에도, 그 칩 간의 간격을 느끼지 않고 연속하여 데이타를 판독할 수 있다.

상술한 바와 같이, 본 발명의 제1 실시 형태 B에 따른 반도체 기억 장치 및 반도체 기억 시스템에 의하면, 전용의 칩 선택 컨트롤러 등을 이용하지 않고, 복수의 반도체 메모리 칩에서의 모든 신호선을 공통 접속할 수 있기 때문에, 1칩의 경우와 동일한 인터페이스가 얻어지고, 복수의 반도체 메모리 칩을 단일의 시스템에 실장하는 경우와, 1개의 칩을 단독으로 실장하는 경우에서 완전히 동일하게 사용할 수 있다. 또한, 외관 상은 단독 칩에서의 실장과 여러개에서의 실장으로 완전히 동일하며, 또한 차세대 시스템을 선행하여 설계하기 위해서, 전 세대의 반도체 메모리 칩을 여러개 이용하여 1칩의 차세대 시스템과 완전히 동일한 인터페이스로 설계를 행할 수 있다. 또, 시스템측에는 종래의 반도체 기억 장치의 입출력 신호선에 가상 메모리 공간을 지정하기 위한 어드레스 신호선을 추가할 필요가 있지만, 차세대 메모리가 개발될 때에는 이 어드레스 신호선을 추가한 것과 동일한 입출력 신호선의 구성으로 되므로, 시스템의 선행 개발을 위해서는 상기 어드레스 신호선의 추가는 문제가 되지 않는다.

또한, 가상 메모리 공간 중의 실 메모리 공간의 위치를 지정하기 위해, 옵션 핀을 설치하고 있으므로, 종래와 완전히 동일한 제조 공정에서 반도체 기억 장치를 형성할 수 있고, 특별한 제조 공정을 추가하지 않고 반도체 기억 장치를 형성할 수 있다. 더구나, 반도체 기억 장치를 패키지에 어셈블리한 후에 출하하는 경우에는, 출하 시에 가상 메모리 공간 중의 실 메모리 공간의 위치는 결정되지만, 반도체 기억 장치를 칩 상태 그대로 출하하고, 사용자가 패키지나 메모리 카드 등에 직접 어셈블리하는 경우에는, 사용자의 어셈블리 후에 가상 메모리 공간 상의 실 메모리 공간의 위치를 지정할 수 있으므로, 생산 관리, 재고 관리상 매우 유효하다. 이 경우, 사용자가 와이어 본딩의 부분을 변경하고, 내부 상태를 설정할 수 있도록 하여도 좋고, 리드 프레임이나 시스템 보드 상의 접속 관계를 변경하고, 내부 상태를 변경하도록 하여도 좋다. 또한, 본딩 옵션 등에 의한 실 공간 어드레스의 설정을 행하는 경우에는, 칩의 동작 시험을 행한 후에 실 어드레스 공간의 설정을 행하면 좋으므로, 모든 칩에 동일한 프로세스 시험을 실시할 수 있으므로, 복수의 칩을 실질적으로 동일하게 동작시키면서 시험을 행할 수 있다.

또, 상기 실시 형태에서는 옵션 핀에 외부로부터의 전위를 인가하여 가상 메모리 공간 중의 실 메모리 공간을 지정하는 경우를 예를 들어 설명하였지만, 옵션 핀을 메모리 칩의 내부에서 저항 성분을 통해 전원 Vcc(또는 Vdd)에 접속하고, 이 옵션 핀에 외부로부터 전위가 인가되지 않은 경우에는 어드레스 신호 Ainext1, Ainext2를 그대로 내부 어드레스 신호로서 이용하고, 옵션 핀이 외부에서 접지될 때에는 어드레스 신호 Ainext1, Ainext2를 반전시켜 내부 어드레스 신호로서 이용하도록 하여도 좋다. 또한, 상기 입력 전환 회로(26-1, 26-2)를 대신하여, 옵션 핀에 인가된 전위 VS1이 Vcc(또는 Vdd) 레벨일 때에 가상 메모리 공간의 상위 어드레스를 지정하고, 옵션 핀에 인가된 전위 VS1이 Vss 레벨이면 가상 메모리 공간의 하위 어드레스를 지정하고, 개방 상태에서는 가상 메모리 공간을 사용하지 않도록 하는 회로를 설치하여도 좋다. 물론, 이러한 경우에도 전위 관계가 역이어도 마찬가지의 기능을 실현할 수 있다.

또한, 불휘발성 반도체 기억 장치가 실장된 소형 메모리 카드에서는, 메모리카드의 실장 기판의 겉과 안의 양면에 반도체 메모리 칩을 실장하고, 모든 대응하는 입출력 신호선을 각각 공통으로 접속하고, 각각이 상위 어드레스측의 칩인지 하위 어드레스측의 칩인지를 상술한 여러가지 방법으로 지정하면, 메모리 카드의 사용자는 2개 실장하고 있는 것을 전혀 의식하지 않고 1개 실장하고 있는 것과 동일한 규격으로 할 수 있다. 따라서, 동일한 메모리 카드 드라이버를 사용할 수 있고, 휴대용전자 기기의 설계 변경을 할 필요도 없어, 기억 용량은 2배로 된다.

또한, 본 발명의 반도체 기억 시스템에서는, 완전히 동일한 신호선을 공용하여 복수의 반도체 메모리 칩을 단일의 시스템에 실장할 수 있기 때문에, 도 5에 도시한 바와 같이 반도체 메모리 칩(11A, 11B)을 시스템 보드(30) 상에 중첩하여 실장하는 것도 가능하다. 이러한 구성에서는, 시스템 보드(30)를 완전히 변경하지 않고 기억 용량의 증설을 행할 수 있어, 플렉시블한 반도체 기억 시스템을 제공하는 것이 가능하다.

또, 상기 제1 실시 형태에서는, 가상 메모리 공간 중의 실 메모리 공간의 위치를 지정하기 위해, 통상 동작에 필요한 입출력 핀 이외에 옵션 핀을 설치하고, 이 옵션 핀에 제공하는 전위에 따라 위치를 지정하는 경우를 예로 들어 설명하였지만, 가상 메모리 공간 중의 실 메모리 공간의 위치는 다른 여러가지 방법으로 지정 가능하다. 예를 들면, 실 어드레스 위치 설정 수단으로서, 메모리셀에 불량이 발생될 때에 구제를 행하기 위해 이용되는 리던던시 구제용의 폴리실리콘 퓨즈나 금속 퓨즈(전기 용단형의 퓨즈 소자나 레이저 용단형의 퓨즈 소자)를 반도체 메모리 칩 내에 설치하고, 이 퓨즈가 절단되었는지의 여부에 따라서 가상 메모리 공간 중의 실 메모리 공간의 위치를 지정하도록 하여도 좋다. 리던던시 구제용의 퓨즈를 이용하면, 본래 반도체 기억 장치에 필요한 소자를 이용하므로 제조 공정이 복잡화하지 않고, 퓨즈 소자는 미세하므로 칩 크기에도 거의 영향이 없다. 또한. 와이어 본딩에 의해 배선층이나 단자 간을 결선하는지의 여부에 따라 가상 메모리 공간 중의 실 메모리 공간의 위치를 지정하는 것도 가능하다. 또한, 불휘발성 반도체 기억 장치에서는, 제조자뿐만 아니라 사용자를 지정할 수 있도록 하기 위해, 불휘발성인 특성을 살려, 본래의 메모리 공간 외에 보조용의 메모리 공간을 설치하고, 이 보조용의 메모리 공간에 가상 메모리 공간 중의 실 메모리 공간의 위치로 정보를 기억시키면 좋다.

이 밖에, 비선택의 칩의 출력 버퍼(29-1∼29-17)의 출력 단자를 고저항 상태로 하는 예에 대해 설명하였지만, 입력된 가상 메모리 공간과 옵션 핀으로 지정된 실 메모리 공간의 어드레스가 일치하는지의 여부를 비교하여, 어드레스가 일치한 경우에만 내부 어드레스의 선택을 행하고, 일치하지 않은 경우에는 상기 칩의 어드레스를 전부 비선택으로 하는 제어를 행하도록 하여도 좋다. 이러한 구성에 의하면, 내부 회로를 간결화할 수 있다. 또한, 어드레스가 일치한 경우에만 상기 칩을 인에이블 상태로 설정하고, 일치하지 않는 경우에는 상기 칩을 스탠바이 상태로 설정하도록 하여도 좋다. 또한, 상술한 출력 버퍼의 출력 단자의 고저항화, 어드레스의 비선택화, 및 칩의 스탠바이 상태화를 필요에 따라 선택적으로 조합하여도 좋다.

다음에, NAND형의 플래시 메모리로 대표되는, 어드레스가 다중화되어 있는 디바이스에 적용시킨 본 발명의 제2 실시 형태에 따른 반도체 기억 장치 및 반도체 기억 시스템에 대해 설명한다. 도 6은 8개의 NAND형의 플래시 메모리 칩을 단일의 시스템 보드 상에 실장한 반도체 기억 시스템의 구성예를 나타내고 있다. 도 7은 상기 도 6의 시스템에 있어서의 실 메모리 공간과 가상 메모리 공간과의 관계를 모식적으로 나타낸 것이다. 각 반도체 메모리 칩(11-1∼11-8)은 각각, 대응하는 모든 입출력 신호 핀이 공통적으로 병렬 접속되어 시스템 보드(30) 상에 실장되어 있다. 각 칩(11-1∼11-8)은 도 7에 도시한 바와 같이 각각이 1메가 비트의 실 메모리 공간을 지니고, 어드레스의 입력 회로계와 어드레스 디코더계는 8메가 비트의 가상 메모리 공간을 지정 가능하게 구성되어 있다. 한편, 데이타의 출력 회로계는 상기 도 3에 도시한 회로와 마찬가지로 구성되어 있고, 특정한 칩이 억세스되어 있을 때에는 다른 칩의 출력 단자는 고저항 상태로 제어되고, 복수의 칩의 출력 신호가 충돌하지 않도록 되어 있다.

NAND형의 플래시 메모리는, 어드레스 입력 핀 데이타 I/O 핀이 공통으로 사용되고, 어드레스나 데이타가 직렬로 입출력된다. 그리고, 통상, 1메가 비트의 반도체 기억 장치에서는, 어드레스를 8개의 신호선으로 지정하고 있고, 이들 신호선으로부터 3회의 입력 사이클로 나누어 어드레스를 입력하고 있다. 도 8은 이러한 NAND형의 플래시 메모리에 있어서의 어드레스 입력 방법을 나타내고 있다. 도시하는 바와 같이, 어드레스 입력 핀(데이타 I/O핀이기도 함)은 Pin0으로부터 Pin7까지의 8비트이고, 이들 어드레스 입력핀 Pin0∼Pin7에 각각, 1회째의 사이클로 어드레스 신호 A0∼A7, 2회째의 사이클로 어드레스 신호 A8∼A15, 3회째의 사이클로 어드레스 신호 A16∼A20이 입력된다. 종래의 1메가비트의 NAND형의 플래시 메모리의 경우에는, 3회째의 어드레스 입력 사이클에서는, 어드레스 입력 핀 Pin0, Pin1에 입력된 2비트의 어드레스 신호만이 억세스에 이용되고 있지만, 본 발명의 제2 실시 형태에서는 어드레스 입력핀 Pin2, Pin3, Pin4에 입력된 어드레스 신호A18, A19, A20을 각각, 가상 어드레스 공간 중의 실 메모리 공간의 위치를 지정하기 위한 어드레스로서 이용하고 있다.

따라서, 이 제2 실시 형태에 따른 반도체 기억 시스템에서는, 새로운 핀(어드레스 입력핀)을 부가하지 않고, 종래의 NAND형의 플래시 메모리 칩과 완전히 동일한 핀 배치로 가상 메모리 공간을 표현하는 것이 가능하다. 더구나, 종래의 NAND형의 플래시 메모리에서는, 어드레스 신호 A18, A19, A20은 입력하더라도 무시되고, 어드레스 입력핀 Pin2, Pin3, Pin4에 어떠한 어드레스 신호가 입력되어도, 1메가비트의 실 메모리 공간 중 어느 한곳이 선택되기 때문에, 판독 동작을 행할 때에는 그 기억 내용이 출력되고, 8개의 칩을 실장하여 입출력 신호선을 전부 공통으로 접속한 경우에는, 모든 칩이 각각의 데이타를 출력하게 되어, 출력 신호가 충돌되어 정상적인 판독 데이타가 얻어지지 않았다. 이에 대해, 본 발명을 적용시킨 NAND형의 플래시 메모리에서는, 미리 지정된 실 메모리 공간 이외의 어드레스가 입력된 경우에는, 출력 버퍼의 출력 단자를 고저항 상태, 어드레스의 비선택 상태 및 칩의 스탠바이 상태 중 적어도 어느 하나의 상태로 하기 때문에, 선택된 1개의 칩만으로부터 데이타가 출력되므로, 정확한 판독 데이타가 얻어진다. 또한, 가상 메모리 공간을 표현하기 위해 부가한 어드레스 신호 A18, A19, A20을 유효하게 해석하기 위해, 미리 지정된 실 메모리 공간 이외의 어드레스가 입력되고, 프로그램이나 소거 커맨드가 입력되었다고 해도, 선택되는 블럭이 존재하지 않기 때문에 메모리셀은 프로그램도 소거도 되지 않는다.

그런데, NAND형의 플래시 메모리와 같은, 칩 내부에서 어드레스를 자동적으로 증가시켜 동작시키는 기능을 갖는 반도체 기억 장치에서는, 옵션 핀이나 다른 여러가지 방법에 의해 단순히 가상 메모리 공간 중의 실 메모리 공간의 위치를 지정하더라도, 칩 간에 걸쳐진 억세스는 불가능하다. 그래서, 이러한 다른 칩 간의 연속된 억세스가 필요한 시스템에서는, 가상 메모리 공간의 어드레스 입력은, 옵션 핀 또는 그 밖의 가상 메모리 공간 중의 실 메모리 공간의 위치를 나타내는 신호가 어떠한 설정으로 되어 있으면 그대로 저장하여 내부 어드레스 카운터에 설정하고, 내부 어드레스 카운터의 카운트치를 옵션 핀 또 그 밖의 방법에 따라서 판정시키도록 하면 좋다.

도 9는 이러한 다른 칩 간의 연속한 억세스가 요구되는 시스템에서 이용되는 반도체 기억 장치의 구체적인 구성예에 대해 설명하기 위한 것으로, 어드레스의 입력 회로계, 어드레스 디코더계 및 데이타의 출력 회로계의 주요부를 추출하여 개략구성을 나타낸 블럭도이다. 여기서는, 도 3과 마찬가지로 1메가비트의 반도체 메모리 칩을 4개 실장하여 4메가비트의 반도체 기억 시스템을 구성하는 경우의 반도체기억 장치의 구성예를 나타내고 있다. 각 칩은 8비트/1바이트의 구성이고, 17개의 어드레스 신호선으로 1메가비트의 어드레스 공간을 지정하도록 되어 있다. 본 발명의 반도체 기억 시스템에는, 각 칩에 대응하는 1메가비트의 실 메모리 공간 TA, TB, TC, TD를 지정하는데 필요한 17비트의 제1 어드레스 신호 Add1 외에, 실 메모리 공간의 4배의 가상 메모리 공간 VA를 지정 가능하게 하기 위한 2비트의 어드레스 신호 Add2가 입력된다. 즉, 입력 버퍼(제1 입력 수단: 25-1∼25-17)에는 실 메모리 공간을 지정하기 위한 어드레스 신호 Ain0∼Ain16이 공급되고, 입력 버퍼(제2 입력 수단: 31-1, 31-2)에는 실 메모리 공간을 지정하기 위한 어드레스 신호Ainext1, Ainext2가 공급된다. 이들 입력 버퍼(25-1∼25-17, 31-1, 31-2)의 출력 신호는, 내부 어드레스 카운터(32)에 공급된다. 이 내부 어드레스 카운터(32)는 계수수단으로서 기능하는 것으로, 2치 카운터로 구성되어 있다. 상기 내부 어드레스 카운터(32)의 계수치는, 어드레스 디코더(27) 및 입력 전환 회로(26-1, 26-2)에 공급된다. 상기 입력 전환 회로(26-1, 26-2)에는 상기 옵션 핀으로부터 가상 메모리 공간VA 중의 상기 칩의 실 메모리 공간 TA, TB, TC 또는 TD의 위치를 지정하기 위한 제1, 제2 전위 VS1, VS2(Vcc 또는 Vss)가 인가되어 있다. 이들 입력 전환 회로(26-1, 26-2)는 가상 메모리 공간 VA 중의 실 메모리 공간의 위치를 나타내는 전위VS1, VS2에 따라서, 상기 내부 어드레스 카운터(32)의 출력 신호를 그대로(비반전으로) 내부 어드레스 신호로서 어드레스 디코더(어드레스 디코드 수단: 27)에 공급하는지, 반전하여 공급하는지를 전환한다. 상기 내부 어드레스 카운터(32)의 출력 신호와 상기 입력 전환 회로(26-1, 26-2)의 출력 신호(내부 어드레스 신호)가 각각, 어드레스 디코더(27)에 공급되어 디코드된다.

또한, 상기 입력 전환 회로(26-1, 26-2)로부터 출력되는 내부 어드레스 신호는, 상기 칩이 선택되어 있는지의 여부를 판별하기 위한 칩 어드레스 디코드 회로(판별 수단: 28)에 공급되고, 상기 어드레스 신호 Ainext1, Ainext2에 의해 지정된 칩 어드레스가 미리 지정되어 있는 가상 어드레스 공간 중의 실 어드레스 공간의 위치와 일치하고 있는지의 여부가 판별된다. 이 칩 어드레스 디코드 회로(28)의 출력에 의해 각 출력 버퍼(출력 수단: 29-1∼29-17)가 제어되고, 일치가 검출된 때에는 이들 출력 버퍼(29-1∼29-17)가 출력 가능 상태로 제어되고, 불일치일 때에는 각 출력 버퍼(29-1∼29-17)의 출력 단자가 고저항 상태로 제어된다.

상기 도 9에 도시한 구성예에 있어서의 입력 전환 회로(26-1, 26-2)는 각각도 4에 도시한 바와 같이, 배타적 논리합 회로에서 구성되어 있고, 내부 어드레스 카운터(32)의 출력 신호와 옵션 핀으로부터 제공된 신호 VS1, VS2가 일치한 때에는 내부 어드레스 신호로서 "L" 레벨의 신호를 출력하고, 불일치할 때에는 내부 어드레스 신호로서 "H" 레벨의 신호를 출력한다. 상기 입력 전환 회로(26-1, 26-2)에서는, 옵션 핀에 인가된 전위 VS1, VS2가 Vcc(또는 Vdd) 레벨, 다시 말하면 가상 공간 중의 실 메모리 공간의 위치를 지정하는 신호가 "H" 레벨이면, 내부 어드레스 카운터(32)의 출력 신호를 반전시키고, 옵션 핀에 인가된 전위 VS1. VS2가 Vss 레벨, 즉 "L" 레벨이면, 그대로 (반전하지 않고서) 내부에 전달되는 회로이면 다른 논리 구성이어도 상관 없다.

상기 칩 어드레스 디코드 회로(28), 및 각 출력 버퍼(29-1∼ 29-17)는 각각, 상기 도 3의 회로와 마찬가지로 구성되면 좋다.

이것에 의해, 내부 어드레스 자동 증가 기능에도 대응할 수 있고, 단체로 사용할 때의 동작과 복수로 사용할 때의 동작을 완전히 일치시키는 것이 가능하다. 이 결과, NAND형의 플래시 메모리에 준비 되어 있는 연속 판독 커맨드가 복수의 칩 간에 인가되어도 문제 없이 실행되므로, 사용자는 여러개 실장되어 있는 것을 전혀 의식하지 않고 단독으로 사용하고 있는 것과 완전히 동일하게 사용할 수 있다.

그 밖에, 반도체 기억 장치에서는 설정 이상의 어드레스까지 자동 증가시키는 명령이 입력되면, 최대 어드레스의 정보를 계속해서 출력한다고 하는 반도체 기장치도 있으므로, 이 기능을 실현하기 위해서는 가상 메모리 어드레스가 설정상 최대의 어드레스에 도달한 경우에는, 내부 어드레스의 증가를 중지하고, 최대 어드레스의 정보를 계속해서 출력하면 좋다.

상술한 바와 같이, 본 발명에 의하면, 여러개의 반도체 메모리 칩을 동일 시스템에 실장하고, 메모리 용량을 크게 하더라도, 외부로부터는 단독 사용할 때와 완전히 동일한 사양으로 보이는 반도체 기억 장치를 제공할 수 있다. 특히, 실장 기판의 겉과 안의 양면에 반도체 메모리 칩을 실장하거나, 반도체 메모리 칩을 중첩하여 실장함으로써, 기억 용량이 단독 실장의 2배의 시스템을 구성하는 경우에 유효하다. 또한, 연속 판독과 같은 칩 간에 인가되는 커맨드도, 칩 간의 간격을 느끼지 않고 사용할 수 있다. 또한, 차세대의 시스템 구성을 검토하는 경우, 전세대의 반도체 메모리 칩을 사용하여 차세대의 반도체 메모리 칩과 완전하게 호환할 수 있으므로, 반도체 기억 장치의 개발 스케줄과 완전하게 독립된 시스템 개발을 행할 수 있게 된다.

이상 설명한 바와 같이, 본 발명에 의하면, 복수의 반도체 메모리 칩을 단일의 시스템에 실장하는 경우와, 1개를 단독으로 실장하는 경우에 완전히 동일하게 사용할 수 있는 반도체 기억 장치 및 반도체 기억 장치를 여러개 이용하여 구성한 반도체 기억 시스템이 얻어진다.

또한, 단독에서의 실장과 여러개에서의 실장에서 외관상은 완전히 동일하게 보이는 것이 가능하고, 또한 차세대 시스템을 선행하여 설계하기 위해, 전세대의 반도체 메모리 칩을 여러개 이용하여 1칩의 차세대 시스템과 완전히 동일한 인터페이스로 설계를 행하는 것이 가능한 반도체 기억 장치 및 이 반도체 기억 장치를 여러개 이용하여 구성한 반도체 기억 시스템이 얻어진다.

Claims

메모리 셀 어레이의 실 메모리 공간을 지정하는 제1 어드레스 신호가 입력되는 제1 입력 수단,

상기 메모리 셀 어레이에 기억할 수 있는 용량보다 큰 가상 어드레스 공간을 지정하는 제2 어드레스 신호가 입력되는 제2 입력 수단,

상기 가상 어드레스 공간 중 상기 실 어드레스 공간의 위치를 외부로부터 설정하기 위한 실 어드레스 위치 설정 수단,

상기 제2 어드레스 신호로 지정된 어드레스가 상기 실 어드레스 위치 설정 수단으로 설정된 가상 어드레스 공간 중 실 어드레스 공간의 위치와 일치하고 있는지의 여부를 판별하는 판별 수단,

상기 판별 수단에 의해, 상기 실 메모리 공간이 억세스되어 있다고 판별되었을 때에, 상기 제1 입력 수단의 출력 신호를 디코드하여 상기 메모리 셀 어레이를 억세스하는 어드레스 디코드 수단, 및

상기 메모리 셀 어레이로부터 판독된 데이타를 출력하는 출력 수단

을 구비하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 판별 수단에 의해 상기 실 메모리 공간이 억세스되어 있지 않다고 판별되었을 때에, 상기 출력 수단을 고저항 상태로 하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 판별 수단에 의해 상기 실 메모리 공간이 억세스되어 있지 않다고 판별되었을 때에, 상기 칩을 스탠바이 상태로 하는 것을 특징으로 하는 반도체 기억 장치.
메모리 셀 어레이의 실 메모리 공간을 지정하는 제1 어드레스 신호가 입력되는 입력 버퍼,

상기 메모리 셀 어레이에 기억할 수 있는 용량보다도 큰 가상 어드레스 공간 중 상기 실 어드레스 공간의 위치를 외부로부터 설정하기 위한 실 어드레스 위치 설정 수단,

상기 가상 어드레스 공간을 지정하는 제2 어드레스 신호가 입력되며, 상기 실 어드레스 위치 설정 수단으로 설정된 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치에 따라, 상기 제2 어드레스 신호를 반전 또는 비반전하여 내부 어드레스 신호를 생성하는 입력 전환 회로,

상기 입력 버퍼의 출력 신호와 상기 입력 전환 회로로부터 출력되는 내부 어드레스 신호를 디코드하여 상기 메모리 셀 어레이를 억세스하는 어드레스 디코더,

상기 메모리 셀 어레이로부터 판독된 데이타를 출력하는 출력 버퍼, 및

상기 입력 전환 회로로부터 출력되는 내부 어드레스 신호를 디코드하여 상기 실 메모리 공간이 억세스되어 있지 않을 때에, 상기 출력 버퍼의 출력 단자를 고저항 상태로 하는 칩 어드레스 디코드 회로

를 구비하는 것을 특징으로 하는 반도체 기억 장치.
메모리 셀 어레이의 실 메모리 공간을 지정하는 제1 어드레스 신호가 입력되는 입력 버퍼,

상기 메모리 셀 어레이에 기억할 수 있는 용량보다도 큰 가상 어드레스 공간 중 상기 실 어드레스 공간의 위치를 외부로부터 설정하기 위한 실 어드레스 위치 설정 수단,

상기 가상 어드레스 공간을 지정하는 제2 어드레스 신호가 입력되며, 상기 실 어드레스 위치 설정 수단으로 설정된 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치에 따라, 상기 제2 어드레스 신호를 반전 또는 비반전하여 내부 어드레스 신호를 생성하는 입력 전환 회로,

상기 입력 버퍼의 출력 신호와 상기 입력 전환 회로로부터 출력되는 내부 어드레스 신호를 디코드하여 상기 메모리 셀 어레이를 억세스하는 어드레스 디코더,

상기 메모리 셀 어레이로부터 판독된 데이타를 출력하는 출력 버퍼, 및

상기 입력 전환 회로로부터 출력되는 내부 어드레스 신호를 디코드하여 상기 실 메모리 공간이 억세스되어 있지 않을 때에, 상기 칩을 스탠바이 상태로 하는 칩 어드레스 디코드 회로

를 구비하는 것을 특징으로 하는 반도체 기억 장치.
메모리 셀 어레이의 실 메모리 공간을 지정하는 제1 어드레스 신호가 입력되는 입력 버퍼,

상기 메모리 셀 어레이에 기억할 수 있는 용량보다도 큰 가상 어드레스 공간 중 상기 실 어드레스 공간의 위치를 외부로부터 설정하기 위한 실 어드레스 위치 설정 수단,

상기 가상 어드레스 공간을 지정하는 제2 어드레스 신호가 입력되며, 상기 실 어드레스 위치 설정 수단으로 설정된 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치에 따라, 상기 제2 어드레스 신호를 반전 또는 비반전하여 내부 어드레스 신호를 생성하는 입력 전환 회로,

상기 입력 버퍼의 출력 신호와 상기 입력 전환 회로로부터 출력되는 내부 어드레스 신호를 디코드하여 상기 메모리 셀 어레이를 억세스하는 어드레스 디코더,

상기 메모리 셀 어레이로부터 판독된 데이타를 출력하는 출력 버퍼, 및

상기 입력 전환 회로로부터 출력되는 내부 어드레스 신호를 디코드하여 상기 실 메모리 공간이 억세스되어 있지 않을 때에, 상기 칩을 스탠바이 상태로 하고 또한 상기 출력 버퍼의 출력 단자를 고저항 상태로 하는 칩 어드레스 디코드 회로

를 구비하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 실 어드레스 위치 설정 수단은 전기 용단형 퓨즈 소자 또는 레이저 용단형 퓨즈 소자를 구비하고, 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 상기 전기 용단형 퓨즈 소자 또는 레이저 용단형 퓨즈 소자를 용단하는지의 여부에 따라 설정하는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서, 상기 실 어드레스 위치 설정 수단은 전기 용단형 퓨즈 소자 또는 레이저 용단형 퓨즈 소자를 구비하고, 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 상기 전기 용단형 퓨즈 소자 또는 레이저 용단형 퓨즈 소자를 용단하는지의 여부에 따라 설정하는 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서, 상기 실 어드레스 위치 설정 수단은 전기 용단형 퓨즈 소자 또는 레이저 용단형 퓨즈 소자를 구비하고, 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 상기 전기 용단형 퓨즈 소자 또는 레이저 용단형 퓨즈 소자를 용단하는지의 여부에 따라 설정하는 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서, 상기 실 어드레스 위치 설정 수단은 전기 용단형 퓨즈 소자 또는 레이저 용단형 퓨즈 소자를 구비하고, 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 상기 전기 용단형 퓨즈 소자 또는 레이저 용단형 퓨즈 소자를 용단하는지의 여부에 따라 설정하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 실 어드레스 위치 설정 수단은 옵션 핀을 구비하고, 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 상기 옵션 핀에 인가되는 전위에 따라 설정하는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서, 상기 실 어드레스 위치 설정 수단은 옵션 핀을 구비하고, 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 상기 옵션 핀에 인가되는 전위에 따라 설정하는 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서, 상기 실 어드레스 위치 설정 수단은 옵션 핀을 구비하고, 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 상기 옵션 핀에 인가되는 전위에 따라 설정하는 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서, 상기 실 어드레스 위치 설정 수단은 옵션 핀을 구비하고, 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 상기 옵션 핀에 인가되는 전위에 따라 설정하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 실 어드레스 위치 설정 수단은 옵션 핀을 구비하고, 상기 옵션 핀에 제1 전위를 인가하는지, 제2 전위를 인가하는지에 따라 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 설정하는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서, 상기 실 어드레스 위치 설정 수단은 옵션 핀을 구비하고, 상기 옵션 핀에 제1 전위를 인가하는지, 제2 전위를 인가하는지에 따라 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 설정하는 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서, 상기 실 어드레스 위치 설정 수단은 옵션 핀을 구비하고, 상기 옵션 핀에 제1 전위를 인가하는지, 제2 전위를 인가하는지에 따라 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 설정하는 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서, 상기 실 어드레스 위치 설정 수단은 옵션 핀을 구비하고, 상기 옵션 핀에 제1 전위를 인가하는지, 제2 전위를 인가하는지에 따라 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 설정하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 실 어드레스 위치 설정 수단은 상기 실 메모리 공간이 상기 가상 메모리 공간 중 상위 어드레스측에 위치하는지 하위 어드레스측에 위치하는지를 지시하기 위한 옵션 핀을 구비하고, 상기 옵션 핀에 제1 전위를 인가할 때에 상기 가상 메모리 공간의 상위 어드레스를 지시하고, 제2 전위를 인가할 때에 상기 가상 메모리 공간의 하위 어드레스를 지시하고, 개방 상태에서는 상기 가상 어드레스 공간을 사용하지 않는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서, 상기 실 어드레스 위치 설정 수단은 상기 실 메모리 공간이 상기 가상 메모리 공간 중 상위 어드레스측에 위치하는지 하위 어드레스측에 위치하는지를 지시하기 위한 옵션 핀을 구비하고, 상기 옵션 핀에 제1 전위를 인가할 때에 상기 가상 메모리 공간의 상위 어드레스를 지시하고, 제2 전위를 인가할 때에 상기 가상 메모리 공간의 하위 어드레스를 지시하고, 개방 상태에서는 상기 가상 어드레스 공간을 사용하지 않는 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서, 상기 실 어드레스 위치 설정 수단은 상기 실 메모리 공간이 상기 가상 메모리 공간 중 상위 어드레스측에 위치하는지 하위 어드레스측에 위치하는지를 지시하기 위한 옵션 핀을 구비하고, 상기 옵션 핀에 제1 전위를 인가할 때에 상기 가상 메모리 공간의 상위 어드레스를 지시하고, 제2 전위를 인가할 때에 상기 가상 메모리 공간의 하위 어드레스를 지시하고, 개방 상태에서는 상기 가상 어드레스 공간을 사용하지 않는 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서, 상기 실 어드레스 위치 설정 수단은 상기 실 메모리 공간이 상기 가상 메모리 공간 중 상위 어드레스측에 위치하는지 하위 어드레스측에 위치하는지를 지시하기 위한 옵션 핀을 구비하고, 상기 옵션 핀에 제1 전위를 인가할 때에 상기 가상 메모리 공간의 상위 어드레스를 지시하고, 제2 전위를 인가할 때에 상기 가상 메모리 공간의 하위 어드레스를 지시하고, 개방 상태에서는 상기 가상 어드레스 공간을 사용하지 않는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 실 어드레스 위치 설정 수단은 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 기억하기 위한 불휘발성 메모리 소자를 구비하고, 상기 불휘발성 메모리 소자에 기억된 데이타에 기초해서, 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 지정하는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서, 상기 실 어드레스 위치 설정 수단은 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 기억하기 위한 불휘발성 메모리 소자를 구비하고, 상기 불휘발성 메모리 소자에 기억된 데이타에 기초해서, 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 지정하는 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서, 상기 실 어드레스 위치 설정 수단은 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 기억하기 위한 불휘발성 메모리 소자를 구비하고, 상기 불휘발성 메모리 소자에 기억된 데이타에 기초해서, 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 지정하는 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서, 상기 실 어드레스 위치 설정 수단은 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 기억하기 위한 불휘발성 메모리 소자를 구비하고, 상기 불휘발성 메모리 소자에 기억된 데이타에 기초해서, 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 지정하는 것을 특징으로 하는 반도체 기억 장치.
제7항에 있어서, 상기 퓨즈 소자를 용단하는지의 여부에 따라, 상기 제2 어드레스 신호를 그대로 내부 어드레스 신호로서 이용하는지, 반전시켜서 내부 어드레스 신호로서 이용하는지를 설정하고, 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 지정하는 것을 특징으로 하는 반도체 기억 장치.
제8항에 있어서, 상기 퓨즈 소자를 용단하는지의 여부에 따라, 상기 제2 어드레스 신호를 그대로 내부 어드레스 신호로서 이용하는지, 반전시켜서 내부 어드레스 신호로서 이용하는지를 설정하고, 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 지정하는 것을 특징으로 하는 반도체 기억 장치.
제9항에 있어서, 상기 퓨즈 소자를 용단하는지의 여부에 따라, 상기 제2 어드레스 신호를 그대로 내부 어드레스 신호로서 이용하는지, 반전시켜서 내부 어드레스 신호로서 이용하는지를 설정하고, 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 지정하는 것을 특징으로 하는 반도체 기억 장치.
제10항에 있어서, 상기 퓨즈 소자를 용단하는지의 여부에 따라, 상기 제2 어드레스 신호를 그대로 내부 어드레스 신호로서 이용하는지, 반전시켜서 내부 어드레스 신호로서 이용하는지를 설정하고, 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 지정하는 것을 특징으로 하는 반도체 기억 장치.
제11항에 있어서, 상기 옵션 핀에 제1 전위가 인가된 경우에는 상기 제2 어드레스 신호를 그대로 내부 어드레스 신호로서 이용하고, 상기 옵션 핀에 제2 전위가 인가된 경우에는 상기 제2 어드레스 신호를 반전시켜서 내부 어드레스 신호로서 이용함으로써, 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 지정하는 것을 특징으로 하는 반도체 기억 장치.
제12항에 있어서, 상기 옵션 핀에 제1 전위가 인가된 경우에는 상기 제2 어드레스 신호를 그대로 내부 어드레스 신호로서 이용하고, 상기 옵션 핀에 제2 전위가 인가된 경우에는 상기 제2 어드레스 신호를 반전시켜서 내부 어드레스 신호로서 이용함으로써, 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 지정하는 것을 특징으로 하는 반도체 기억 장치.
제13항에 있어서, 상기 옵션 핀에 제1 전위가 인가된 경우에는 상기 제2 어드레스 신호를 그대로 내부 어드레스 신호로서 이용하고, 상기 옵션 핀에 제2 전위가 인가된 경우에는 상기 제2 어드레스 신호를 반전시켜서 내부 어드레스 신호로서 이용함으로써, 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 지정하는 것을 특징으로 하는 반도체 기억 장치.
제14항에 있어서, 상기 옵션 핀에 제1 전위가 인가된 경우에는 상기 제2 어드레스 신호를 그대로 내부 어드레스 신호로서 이용하고, 상기 옵션 핀에 제2 전위가 인가된 경우에는 상기 제2 어드레스 신호를 반전시켜서 내부 어드레스 신호로서 이용함으로써, 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 지정하는 것을 특징으로 하는 반도체 기억 장치.
제15항에 있어서, 상기 옵션 핀을 저항 성분을 통해 제1 전위에 접속하고, 상기 옵션 핀에 전위가 인가되지 않은 경우에는 상기 제2 어드레스 신호를 그대로 내부 어드레스 신호로서 이용하고, 상기 옵션 핀에 상기 제2 전위가 인가된 경우에는 상기 제2 어드레스 신호를 반전시켜서 내부 어드레스 신호로서 이용함으로써, 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 지정하는 것을 특징으로 하는 반도체 기억 장치.
제16항에 있어서, 상기 옵션 핀을 저항 성분을 통해 제1 전위에 접속하고, 상기 옵션 핀에 전위가 인가되지 않은 경우에는 상기 제2 어드레스 신호를 그대로 내부 어드레스 신호로서 이용하고, 상기 옵션 핀에 상기 제2 전위가 인가된 경우에는 상기 제2 어드레스 신호를 반전시켜서 내부 어드레스 신호로서 이용함으로써, 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 지정하는 것을 특징으로 하는 반도체 기억 장치.
제17항에 있어서, 상기 옵션 핀을 저항 성분을 통해 제1 전위에 접속하고, 상기 옵션 핀에 전위가 인가되지 않은 경우에는 상기 제2 어드레스 신호를 그대로 내부 어드레스 신호로서 이용하고, 상기 옵션 핀에 상기 제2 전위가 인가된 경우에는 상기 제2 어드레스 신호를 반전시켜서 내부 어드레스 신호로서 이용함으로써, 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 지정하는 것을 특징으로 하는 반도체 기억 장치.
제18항에 있어서, 상기 옵션 핀을 저항 성분을 통해 제1 전위에 접속하고, 상기 옵션 핀에 전위가 인가되지 않은 경우에는 상기 제2 어드레스 신호를 그대로 내부 어드레스 신호로서 이용하고, 상기 옵션 핀에 상기 제2 전위가 인가된 경우에는 상기 제2 어드레스 신호를 반전시켜서 내부 어드레스 신호로서 이용함으로써, 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 지정하는 것을 특징으로 하는 반도체 기억 장치.
제23항에 있어서, 상기 불휘발성 메모리 소자에 기억된 데이타에 기초해서, 상기 제2 어드레스 신호를 그대로 내부 어드레스 신호로서 이용하는지, 반전시켜서 내부 어드레스 신호로서 이용하는지를 전환하고, 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 지정하는 것을 특징으로 하는 반도체 기억 장치.
제24항에 있어서, 상기 불휘발성 메모리 소자에 기억된 데이타에 기초해서, 상기 제2 어드레스 신호를 그대로 내부 어드레스 신호로서 이용하는지, 반전시켜서 내부 어드레스 신호로서 이용하는지를 전환하고, 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 지정하는 것을 특징으로 하는 반도체 기억 장치.
제25항에 있어서, 상기 불휘발성 메모리 소자에 기억된 데이타에 기초해서, 상기 제2 어드레스 신호를 그대로 내부 어드레스 신호로서 이용하는지, 반전시켜서 내부 어드레스 신호로서 이용하는지를 전환하고, 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 지정하는 것을 특징으로 하는 반도체 기억 장치.
제26항에 있어서, 상기 불휘발성 메모리 소자에 기억된 데이타에 기초해서, 상기 제2 어드레스 신호를 그대로 내부 어드레스 신호로서 이용하는지, 반전시켜서 내부 어드레스 신호로서 이용하는지를 전환하고, 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 지정하는 것을 특징으로 하는 반도체 기억 장치.
제7항에 있어서, 상기 제2 어드레스 신호와 상기 실 어드레스 위치 설정 수단으로 설정된 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 비교하고, 불일치할 때에 상기 메모리 셀 어레이의 전 어드레스를 비선택으로 하는 것을 특징으로 하는 반도체 기억 장치.
제8항에 있어서, 상기 제2 어드레스 신호와 상기 실 어드레스 위치 설정 수단으로 설정된 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 비교하고, 불일치할 때에 상기 메모리 셀 어레이의 전 어드레스를 비선택으로 하는 것을 특징으로 하는 반도체 기억 장치.
제9항에 있어서, 상기 제2 어드레스 신호와 상기 실 어드레스 위치 설정 수단으로 설정된 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 비교하고, 불일치할 때에 상기 메모리 셀 어레이의 전 어드레스를 비선택으로 하는 것을 특징으로 하는 반도체 기억 장치.
제10항에 있어서, 상기 제2 어드레스 신호와 상기 실 어드레스 위치 설정 수단으로 설정된 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 비교하고, 불일치할 때에 상기 메모리 셀 어레이의 전 어드레스를 비선택으로 하는 것을 특징으로 하는 반도체 기억 장치.
제11항에 있어서, 상기 제2 어드레스 신호와 상기 실 어드레스 위치 설정 수단으로 설정된 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 비교하고, 불일치할 때에 상기 메모리 셀 어레이의 전 어드레스를 비선택으로 하는 것을 특징으로 하는 반도체 기억 장치.
제12항에 있어서, 상기 제2 어드레스 신호와 상기 실 어드레스 위치 설정 수단으로 설정된 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 비교하고, 불일치할 때에 상기 메모리 셀 어레이의 전 어드레스를 비선택으로 하는 것을 특징으로 하는 반도체 기억 장치.
제13항에 있어서, 상기 제2 어드레스 신호와 상기 실 어드레스 위치 설정 수단으로 설정된 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 비교하고, 불일치할 때에 상기 메모리 셀 어레이의 전 어드레스를 비선택으로 하는 것을 특징으로 하는 반도체 기억 장치.
제14항에 있어서, 상기 제2 어드레스 신호와 상기 실 어드레스 위치 설정 수단으로 설정된 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 비교하고, 불일치할 때에 상기 메모리 셀 어레이의 전 어드레스를 비선택으로 하는 것을 특징으로 하는 반도체 기억 장치.
제15항에 있어서, 상기 제2 어드레스 신호와 상기 실 어드레스 위치 설정 수단으로 설정된 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 비교하고, 불일치할 때에 상기 메모리 셀 어레이의 전 어드레스를 비선택으로 하는 것을 특징으로 하는 반도체 기억 장치.
제16항에 있어서, 상기 제2 어드레스 신호와 상기 실 어드레스 위치 설정 수단으로 설정된 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 비교하고, 불일치할 때에 상기 메모리 셀 어레이의 전 어드레스를 비선택으로 하는 것을 특징으로 하는 반도체 기억 장치.
제17항에 있어서, 상기 제2 어드레스 신호와 상기 실 어드레스 위치 설정 수단으로 설정된 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 비교하고, 불일치할 때에 상기 메모리 셀 어레이의 전 어드레스를 비선택으로 하는 것을 특징으로 하는 반도체 기억 장치.
제18항에 있어서, 상기 제2 어드레스 신호와 상기 실 어드레스 위치 설정 수단으로 설정된 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 비교하고, 불일치할 때에 상기 메모리 셀 어레이의 전 어드레스를 비선택으로 하는 것을 특징으로 하는 반도체 기억 장치.
제19항에 있어서, 상기 제2 어드레스 신호와 상기 실 어드레스 위치 설정 수단으로 설정된 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 비교하고, 불일치할 때에 상기 메모리 셀 어레이의 전 어드레스를 비선택으로 하는 것을 특징으로 하는 반도체 기억 장치.
제20항에 있어서, 상기 제2 어드레스 신호와 상기 실 어드레스 위치 설정 수단으로 설정된 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 비교하고, 불일치할 때에 상기 메모리 셀 어레이의 전 어드레스를 비선택으로 하는 것을 특징으로 하는 반도체 기억 장치.
제21항에 있어서, 상기 제2 어드레스 신호와 상기 실 어드레스 위치 설정 수단으로 설정된 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 비교하고, 불일치할 때에 상기 메모리 셀 어레이의 전 어드레스를 비선택으로 하는 것을 특징으로 하는 반도체 기억 장치.
제22항에 있어서, 상기 제2 어드레스 신호와 상기 실 어드레스 위치 설정 수단으로 설정된 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 비교하고, 불일치할 때에 상기 메모리 셀 어레이의 전 어드레스를 비선택으로 하는 것을 특징으로 하는 반도체 기억 장치.
제23항에 있어서, 상기 제2 어드레스 신호와 상기 실 어드레스 위치 설정 수단으로 설정된 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 비교하고, 불일치할 때에 상기 메모리 셀 어레이의 전 어드레스를 비선택으로 하는 것을 특징으로 하는 반도체 기억 장치.
제24항에 있어서, 상기 제2 어드레스 신호와 상기 실 어드레스 위치 설정 수단으로 설정된 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 비교하고, 불일치할 때에 상기 메모리 셀 어레이의 전 어드레스를 비선택으로 하는 것을 특징으로 하는 반도체 기억 장치.
제25항에 있어서, 상기 제2 어드레스 신호와 상기 실 어드레스 위치 설정 수단으로 설정된 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 비교하고, 불일치할 때에 상기 메모리 셀 어레이의 전 어드레스를 비선택으로 하는 것을 특징으로 하는 반도체 기억 장치.
제26항에 있어서, 상기 제2 어드레스 신호와 상기 실 어드레스 위치 설정 수단으로 설정된 가상 메모리 공간 중 상기 실 메모리 공간의 위치를 비교하고, 불일치할 때에 상기 메모리 셀 어레이의 전 어드레스를 비선택으로 하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 제1, 제2 입력 수단에 입력된 상기 제1, 제2 어드레스 신호를 래치하고, 순차 카운트 업하는 계수 수단을 더 구비하고, 상기 제2 어드레스 신호는 상기 실 어드레스 위치 설정 수단의 설정에 의하지 않고 비기(秘記) 계수 수단으로 카운트 업되며, 상기 계수 수단의 카운트 출력을 상기 어드레스 디코드 수단에 입력하기 전에 상기 제2 어드레스 신호에 대응한 출력 신호를 상기 실 어드레스 위치 설정 수단의 설정에 따라 반전시킬지의 여부를 제어하는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 메모리 셀 어레이는 불휘발성 메모리 셀이 매트릭스형으로 배치되어 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서, 상기 메모리 셀 어레이는 불휘발성 메모리 셀이 매트릭스형으로 배치되어 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서, 상기 메모리 셀 어레이는 불휘발성 메모리 셀이 매트릭스형으로 배치되어 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서, 상기 메모리 셀 어레이는 불휘발성 메모리 셀이 매트릭스형으로 배치되어 구성되어 있는 것을 특징으로 하는 반도체 기억 장치.
제1항에 있어서, 상기 제1, 제2 어드레스 신호는 복수 사이클로 다중 입력되는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서, 상기 제1, 제2 어드레스 신호는 복수 사이클로 다중 입력되는 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서, 상기 제1, 제2 어드레스 신호는 복수 사이클로 다중 입력되는 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서, 상기 제1, 제2 어드레스 신호는 복수 사이클로 다중 입력되는 것을 특징으로 하는 반도체 기억 장치.
대응하는 모든 입출력 신호 핀을 공통으로 병렬 접속한 복수의 반도체 기억 장치를 단일 시스템에 병렬로 실장하여 이루어지며, 상기 반도체 기억 장치는 각각,

메모리 셀 어레이의 실 메모리 공간을 지정하는 제1 어드레스 신호가 입력되는 제1 입력 수단,

상기 메모리 셀 어레이에 기억할 수 있는 용량보다 큰 가상 어드레스 공간을 지정하는 제2 어드레스 신호가 입력되는 제2 입력 수단,

상기 가상 어드레스 공간 중 상기 실 어드레스 공간의 위치를 외부로부터 설정하기 위한 실 어드레스 위치 설정 수단,

상기 제2 어드레스 신호로 지정된 어드레스가 상기 실 어드레스 위치 설정 수단으로 설정된 가상 어드레스 공간 중 실 어드레스 공간의 위치와 일치하고 있는지의 여부를 판별하는 판별 수단,

상기 판별 수단에 의해, 상기 실 메모리 공간이 억세스되어 있다고 판별될 때에, 상기 제1 입력 수단의 출력 신호를 디코드하여 상기 메모리 셀 어레이를 억세스하는 어드레스 디코드 수단, 및

상기 메모리 셀 어레이로부터 판독된 데이타를 출력하는 출력 수단

을 구비하고,

상기 판별 수단에 의해, 상기 실 메모리 공간이 억세스되어 있지 않다고 판별될 때에 상기 출력 수단을 고저항 상태로 하는 것을 특징으로 하는 반도체 기억 시스템.
대응하는 모든 입출력 신호 핀을 공통으로 병렬 접속한 복수의 반도체 기억 장치를 단일 시스템에 병렬로 실장하여 이루어지며, 상기 반도체 기억 장치는 각각,

메모리 셀 어레이의 실 메모리 공간을 지정하는 제1 어드레스 신호가 입력되는 제1 입력 수단,

상기 메모리 셀 어레이에 기억할 수 있는 용량보다 큰 가상 어드레스 공간을 지정하는 제2 어드레스 신호가 입력되는 제2 입력 수단,

상기 가상 어드레스 공간 중 상기 실 어드레스 공간의 위치를 외부로부터 설정하기 위한 실 어드레스 위치 설정 수단,

상기 제2 어드레스 신호로 지정된 어드레스가 상기 실 어드레스 위치 설정 수단으로 설정된 가상 어드레스 공간 중 실 어드레스 공간의 위치와 일치하고 있는지의 여부를 판별하는 판별 수단,

상기 판별 수단에 의해, 상기 실 메모리 공간이 억세스되어 있다고 판별될 때에, 상기 제1 입력 수단의 출력 신호를 디코드하여 상기 메모리 셀 어레이를 억세스하는 어드레스 디코드 수단, 및

상기 메모리 셀 어레이로부터 판독된 데이타를 출력하는 출력 수단

을 구비하고,

상기 판별 수단에 의해, 상기 실 메모리 공간이 억세스되어 있지 않다고 판별될 때에, 상기 칩을 스탠바이 상태로 하는 것을 특징으로 하는 반도체 기억 시스템.
대응하는 모든 입출력 신호 핀을 공통으로 병렬 접속한 복수의 반도체 기억 장치를 단일 시스템에 병렬로 실장하여 이루어지며, 상기 반도체 기억 장치는 각각,

메모리 셀 어레이의 실 메모리 공간을 지정하는 제1 어드레스 신호가 입력되는 제1 입력 수단,

상기 메모리 셀 어레이에 기억할 수 있는 용량보다 큰 가상 어드레스 공간을 지정하는 제2 어드레스 신호가 입력되는 제2 입력 수단,

상기 가상 어드레스 공간 중 상기 실 어드레스 공간의 위치를 외부로부터 설정하기 위한 실 어드레스 위치 설정 수단,

상기 제2 어드레스 신호로 지정된 어드레스가 상기 실 어드레스 공간 위치 설정 수단으로 설정된 가상 어드레스 공간 중 실 어드레스 공간의 위치와 일치하고 있는지의 여부를 판별하는 판별 수단,

상기 판별 수단에 의해, 상기 실 메모리 공간이 억세스되어 있다고 판별될 때에, 상기 제1 입력 수단의 출력 신호를 디코드하여 상기 메모리 셀 어레이를 억세스하는 어드레스 디코드 수단, 및

상기 메모리 셀 어레이로부터 판독된 데이타를 출력하는 출력 수단

을 구비하고,

상기 판별 수단에 의해, 상기 실 메모리 공간이 억세스되어 있지 않다고 판별될 때에, 상기 칩을 스탠바이 상태로 하고 또한 상기 출력 수단을 고저항 상태로 하는 것을 특징으로 하는 반도체 기억 시스템.
대응하는 모든 입출력 신호 핀을 공통으로 병렬 접속한 복수의 반도체 기억 장치를 단일 시스템에 병렬로 실장하여 이루어지며, 상기 반도체 기억 장치는 각각,

메모리 셀 어레이의 실 메모리 공간을 지정하는 제1 어드레스 신호가 입력되는 입력 버퍼,

상기 메모리 셀 어레이에 기억할 수 있는 용량보다도 큰 가상 어드레스 공간 중 상기 실 어드레스 공간의 위치를 외부로부터 설정하기 위한 실 어드레스 위치 설정 수단,

상기 가상 어드레스 공간을 지정하는 제2 어드레스 신호가 입력되며, 상기 실 어드레스 위치 설정 수단으로 설정된 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치에 따라, 상기 제2 어드레스 신호를 반전 또는 비반전하여 내부 어드레스 신호를 생성하는 입력 전환 회로,

상기 입력 버퍼의 출력 신호와 상기 입력 전환 회로로부터 출력된 내부 어드레스 신호를 디코드하여 상기 메모리 셀 어레이를 억세스하는 어드레스 디코더,

상기 메모리 셀 어레이로부터 판독된 데이타를 출력하는 출력 버퍼, 및

상기 입력 전환 회로로부터 출력된 내부 어드레스 신호를 디코드하여, 상기 실 메모리 공간이 억세스되어 있지 않을 때에, 상기 출력 버퍼의 출력 단자를 고저항 상태로 하는 칩 어드레스 디코드 회로

를 구비하는 것을 특징으로 하는 반도체 기억 시스템.
대응하는 모든 입출력 신호 핀을 공통으로 병렬 접속한 복수의 반도체 기억 장치를 단일 시스템에 병렬로 실장하여 이루어지며, 상기 반도체 기억 장치는 각각,

메모리 셀 어레이의 실 메모리 공간을 지정하는 제1 어드레스 신호가 입력되는 입력 버퍼,

상기 메모리 셀 어레이에 기억할 수 있는 용량보다도 큰 가상 어드레스 공간 중 상기 실 어드레스 공간의 위치를 외부로부터 설정하기 위한 실 어드레스 위치 설정 수단,

상기 가상 어드레스 공간을 지정하는 제2 어드레스 신호가 입력되며, 상기 실 어드레스 위치 설정 수단으로 설정된 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치에 따라, 상기 제2 어드레스 신호를 반전 또는 비반전하여 내부 어드레스 신호를 생성하는 입력 전환 회로,

상기 입력 버퍼의 출력 신호와 상기 입력 전환 회로로부터 출력된 내부 어드레스 신호를 디코드하여 상기 메모리 셀 어레이를 억세스하는 어드레스 디코더,

상기 메모리 셀 어레이로부터 판독된 데이타를 출력하는 출력 버퍼, 및

상기 입력 전환 회로로부터 출력된 내부 어드레스 신호를 디코드하여 상기 실 메모리 공간이 억세스되어 있지 않을 때에, 상기 칩을 스탠바이 상태로 하는 칩 어드레스 디코드 회로

를 구비하는 것을 특징으로 하는 반도체 기억 시스템.
대응하는 모든 입출력 신호 핀을 공통으로 병렬 접속한 복수의 반도체 기억 장치를 단일 시스템에 병렬로 실장하여 이루어지며, 상기 반도체 기억 장치는 각각,

메모리 셀 어레이의 실 메모리 공간을 지정하는 제1 어드레스 신호가 입력되는 입력 버퍼,

상기 메모리 셀 어레이에 기억할 수 있는 용량보다도 큰 가상 어드레스 공간 중 상기 실 어드레스 공간의 위치를 외부로부터 설정하기 위한 실 어드레스 위치 설정 수단,

상기 가상 어드레스 공간을 지정하는 제2 어드레스 신호가 입력되며, 상기 실 어드레스 위치 설정 수단으로 설정된 상기 가상 메모리 공간 중 상기 실 메모리 공간의 위치에 따라 상기 제2 어드레스 신호를 반전 또는 비반전하여 내부 어드레스 신호를 생성하는 입력 전환 회로,

상기 입력 버퍼의 출력 신호와 상기 입력 전환 회로로부터 출력된 내부 어드레스 신호를 디코드하여 상기 메모리 셀 어레이를 억세스하는 어드레스 디코더,

상기 메모리 셀 어레이로부터 판독된 데이타를 출력하는 출력 버퍼, 및

상기 입력 전환 회로로부터 출력된 내부 어드레스 신호를 디코드하여 상기 실 메모리 공간이 억세스되어 있지 않을 때에, 상기 칩을 스탠바이 상태로 하고 또한 상기 출력 버퍼의 출력 단자를 고저항 상태로 하는 칩 어드레스 디코드 회로

를 구비하는 것을 특징으로 하는 반도체 기억 시스템.
제72항에 있어서, 상기 복수의 반도체 기억 장치는 시험 공정에서는 실질적으로 동일 동작하는 것을 특징으로 하는 반도체 기억 시스템.
제73항에 있어서, 상기 복수의 반도체 기억 장치는 시험 공정에서는 실질적으로 동일 동작하는 것을 특징으로 하는 반도체 기억 시스템.
제74항에 있어서, 상기 복수의 반도체 기억 장치는 시험 공정에서는 실질적으로 동일 동작하는 것을 특징으로 하는 반도체 기억 시스템.
제75항에 있어서, 상기 복수의 반도체 기억 장치는 시험 공정에서는 실질적으로 동일 동작하는 것을 특징으로 하는 반도체 기억 시스템.
제76항에 있어서, 상기 복수의 반도체 기억 장치는 시험 공정에서는 실질적으로 동일 동작하는 것을 특징으로 하는 반도체 기억 시스템.
제77항에 있어서, 상기 복수의 반도체 기억 장치는 시험 공정에서는 실질적으로 동일 동작하는 것을 특징으로 하는 반도체 기억 시스템.
제72항에 있어서, 상기 반도체 기억 장치의 2개의 칩이 실장 기판의 겉과 안에 접합되어 실장되며, 상기 가상 메모리 공간은 실 메모리 공간의 2배인 것을 특징으로 하는 반도체 기억 시스템.
제73항에 있어서, 상기 반도체 기억 장치의 2개의 칩이 실장 기판의 겉과 안에 접합되어 실장되며, 상기 가상 메모리 공간은 실 메모리 공간의 2배인 것을 특징으로 하는 반도체 기억 시스템.
제74항에 있어서, 상기 반도체 기억 장치의 2개의 칩이 실장 기판의 겉과 안에 접합되어 실장되며, 상기 가상 메모리 공간은 실 메모리 공간의 2배인 것을 특징으로 하는 반도체 기억 시스템.
제75항에 있어서, 상기 반도체 기억 장치의 2개의 칩이 실장 기판의 겉과 안에 접합되어 실장되며, 상기 가상 메모리 공간은 실 메모리 공간의 2배인 것을 특징으로 하는 반도체 기억 시스템.
제76항에 있어서, 상기 반도체 기억 장치의 2개의 칩이 실장 기판의 겉과 안에 접합되어 실장되며, 상기 가상 메모리 공간은 실 메모리 공간의 2배인 것을 특징으로 하는 반도체 기억 시스템.
제77항에 있어서, 상기 반도체 기억 장치의 2개의 칩이 실장 기판의 겉과 안에 접합되어 실장되며, 상기 가상 메모리 공간은 실 메모리 공간의 2배인 것을 특징으로 하는 반도체 기억 시스템.
제72항에 있어서, 상기 가상 메모리 공간에 대해 판독하고, 기록 및 소거 중 적어도 어느 하나의 조작이 행해지며, 상기 제1, 제2 어드레스 신호에 의한 어드레스 지정이 칩마다 상기 실 어드레스 위치 설정 수단에 설정되어 있는 실 메모리 공간과 일치한 경우에는 개개의 반도체 기억 장치로서 동작하고, 어드레스 지정이 상기 실 어드레스 위치 설정 수단에 설정되어 있는 실 메모리 공간과 일치하지 않는 경우에는 상기 칩 전체가 어드레스 비선택 상태의 동작을 행하는 것을 특징으로 하는 반도체 기억 시스템.
제73항에 있어서, 상기 가상 메모리 공간에 대해 판독하고, 기록 및 소거 중 적어도 어느 하나의 조작이 행해지며, 상기 제1, 제2 어드레스 신호에 의한 어드레스 지정이 칩마다 상기 실 어드레스 위치 설정 수단에 설정되어 있는 실 메모리 공간과 일치한 경우에는 개개의 반도체 기억 장치로서 동작하고, 어드레스 지정이 상기 실 어드레스 위치 설정 수단에 설정되어 있는 실 메모리 공간과 일치하지 않는 경우에는 상기 칩 전체가 어드레스 비선택 상태의 동작을 행하는 것을 특징으로 하는 반도체 기억 시스템.
제74항에 있어서, 상기 가상 메모리 공간에 대해 판독하고, 기록 및 소거 중 적어도 어느 하나의 조작이 행해지며, 상기 제1, 제2 어드레스 신호에 의한 어드레스 지정이 칩마다 상기 실 어드레스 위치 설정 수단에 설정되어 있는 실 메모리 공간과 일치한 경우에는 개개의 반도체 기억 장치로서 동작하고, 어드레스 지정이 상기 실 어드레스 위치 설정 수단에 설정되어 있는 실 메모리 공간과 일치하지 않는 경우에는 상기 칩 전체가 어드레스 비선택 상태의 동작을 행하는 것을 특징으로 하는 반도체 기억 시스템.
제75항에 있어서, 상기 가상 메모리 공간에 대해 판독하고, 기록 및 소거 중 적어도 어느 하나의 조작이 행해지며, 상기 제1, 제2 어드레스 신호에 의한 어드레스 지정이 칩마다 상기 실 어드레스 위치 설정 수단에 설정되어 있는 실 메모리 공간과 일치한 경우에는 개개의 반도체 기억 장치로서 동작하고, 어드레스 지정이 상기 실 어드레스 위치 설정 수단에 설정되어 있는 실 메모리 공간과 일치하지 않는 경우에는 상기 칩 전체가 어드레스 비선택 상태의 동작을 행하는 것을 특징으로 하는 반도체 기억 시스템.
제76항에 있어서, 상기 가상 메모리 공간에 대해 판독하고, 기록 및 소거 중 적어도 어느 하나의 조작이 행해지며, 상기 제1, 제2 어드레스 신호에 의한 어드레스 지정이 칩마다 상기 실 어드레스 위치 설정 수단에 설정되어 있는 실 메모리 공간과 일치한 경우에는 개개의 반도체 기억 장치로서 동작하고, 어드레스 지정이 상기 실 어드레스 위치 설정 수단에 설정되어 있는 실 메모리 공간과 일치하지 않는 경우에는 상기 칩 전체가 어드레스 비선택 상태의 동작을 행하는 것을 특징으로 하는 반도체 기억 시스템.
제77항에 있어서, 상기 가상 메모리 공간에 대해 판독하고, 기록 및 소거 중 적어도 어느 하나의 조작이 행해지며, 상기 제1, 제2 어드레스 신호에 의한 어드레스 지정이 칩마다 상기 실 어드레스 위치 설정 수단에 설정되어 있는 실 메모리 공간과 일치한 경우에는 개개의 반도체 기억 장치로서 동작하고, 어드레스 지정이 상기 실 어드레스 위치 설정 수단에 설정되어 있는 실 메모리 공간과 일치하지 않는 경우에는 상기 칩 전체가 어드레스 비선택 상태의 동작을 행하는 것을 특징으로 하는 반도체 기억 시스템.