TW398079B - Semiconductor memory and system including the same - Google Patents

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A7 ___ B7 五、發明説明（1 ) [發明所屬之技術領域] 本發明係關於一種將多數半導體記憶體晶片裝在單一系 統内使用之半導體記憶裝置及使用多數個此半導體記憶裝 置之半導體記憶系統，特別適合進行半導體記憶體晶片疊 合安裝，外觀上想要使其和單晶片的半導體記憶裝置完全 同樣動作時或爲了先行設計次世代的系統，而使用多數個 Θ世代的半導體記憶體晶片在和單晶片的次世代系统完全 相同的介面進行設計。 [習知技術] 將多數半導體記憶體晶片裝在單一系統上時，以分別對 應的信號線們共同連接各晶片全部的輸入信號線、輸出信 號線及輸出入信號線等，就連接了各晶片之輸出端子們， 所以多數晶片同時動作’輸出信號就衝突而不能正常讀出 貧料。於是，以往安裝這種多數半導體記憶體晶片的半導 體s己憶系統如圖1 〇所示般地構成。在圖1 〇中，1 1 _ 1、u _ 2 11_n爲半導體記憶體晶片，1 2爲輸入匯流，排，ί 〇 爲輸出匯流排，1 4爲控制匯流排，1 5爲晶片選擇控制 姦，16-1、16_2.....16_n爲晶片選擇信號線，/CE1、 /CE2 /CEn(附在符號前的"/ ”爲反轉信號，意味著條） 爲晶片選擇信號。 在如上述之結構方面，各晶片11-1_..............的存 取寺彳< 邱片選擇控制器1 5輸出晶片選擇信號/cEi、 ..............選擇所希望的晶片1卜m(m=l、2、…、n) 而形成動作狀態，使非選擇的晶片成爲非動作狀態，同時 本紙張尺度適用中國國家標準（CNS ) /\4规枋-(210X29*7 A7 B7 五、發明説明（2 ) 使輸出端子分別成馬南電阻狀能 曰1 Μ α而且，對於上述選擇的 邱片11 -m進行讀出、寫入及抹降| _ 除寺，精由依次改變晶片的 選擇’對於其他晶片也進行同檨的> 丁丨』樣的操作。此處，系統需執 識安裝多數半導體記憶體晶片，作 " 其動作。 邛馬分別獨立的晶片而使 在這種結構，由於將非選擇晶&、 τ卜疋谭印片 <輸出端子設定在 阻狀悲’所以可將共同信號繞^於λ α、， 现、，果（輸入匯流排12、輸出匯流 排丨3及控制匯流排14等）用於晶片選擇信號/C^、 ,2、…、/CEn以外的信號，動作的晶片爲逐個，所以可 郎省系統的消耗電力。 然而，在如上述的結構，需要晶片選擇控制器15，同時 需要將晶片選擇信號線16]、16_2、…、16_n配線成各個晶 片11_1、11-2.....U_n專用，户斤以需要晶片個數分的晶片 選擇信號線。此外，各晶片11]、11-2、…、u-n獨立動 ^，所以資料的連續讀出等動作，基本上不能跨越不同的 晶片進行。若各晶片分離位址的輸入線和資料的輸出線， 則僅輸入信號並行輸入共用信號，從各晶片可分別取出輸 出仏唬，但多工傳輸（multipiex)I/0(輸入/輸出）而使用 作爲雙向端子時則不能適用。再者，使各晶片丨1 —丨、丄卜 2.....丨1-11之位址輸入插腳（Pin)完全獨立，若不多工傳輸 I/O，則藉由使用晶片選擇信號/CE1、/CE2...../CEn作爲 最向位的位址#號，晶片間的連續存取成爲可能，但多工 傳輸位址輸入時則不能完全相同般地使用。 且説在使用於各種攜帶用電子機器的半導體記憶系統， -5 本纸張尺度適用中國國家標準（CNS ) /\4坭格.（210X2^7公筇） (請先Μ讀背面之注意事項再填本窗Ο 装· 訂 經濟部中央標4,-局負工消费合作社印製

經濟部中央標準局員工消费合作社印掣 A7 --〜_______B7 五、發明説明（3 ) — ~' 7如小型記憶卡方面，如圖u(a)所示，將半導體記憶體晶 U透過輸入信號線17、輸出信號線18、控制信號線19 及晶片選擇信號線20直接分別連接於卡片端子21、22、 23 24。此小型?己憶卡上通常安裝非揮發性半導體記憶裝 置，芫全未設置控制器等附屬電路。 ,,將多數半導體記憶體晶片1H、...、ll-η裝在上述小型記 隐卡上㈤如圖1 Ub)所示，將多數晶片選擇信號線2〇_. 1二20-n連接於卡片端子24_丨、…、24_n，不能成爲和 在γ己隐卡内含1個晶片者相同的規格。因此，不能使用同 一記憶卡驅動器，必須變更攜帶用電子機器本身的設計。 如此，在習知半導體記憶系統方面，在只使用丨個半導 體記憶體晶片時和同時安裝多數個時，包含使用方法或周 邊電路在内必須變更設計。 [發明欲解決之課題] 如上^述’習知半導體記憶裝置將多數半導體記憶體晶片 裝在早一系統上，構築記憶體容量大的半導體記憶系統 時，和單獨使用半導體記憶體晶片時必須變更電路設計或 使用方法’需認識半導體記憶體晶片爲多數，進行系統的 再構架。此外，在半導體記憶體晶片單獨使用時和多數使 用時要提供完全相同系統的輸出入關係，需附加各種信號 線或控制電路等，有成本變高的問题。 本發明係锻於如上述的情形所完成的，作爲其目的之處 在於提供一種半導體記憶裝置：在將多數半導體記憶體晶 片裝在單一系統上時和單獨安裝一個時，可完全同樣使 -6- 本紙張尺度適用中國國家標準 (CNS ) 一 . 批衣 訂 線 (請先間讀背面之注意事項再填离本頁) A7五、發明説明（4 -——, 半導體記憶系4^使用多數個此半導體記憶裝置 經濟部中央標準局負工消费合作社印製 用；及 構成。 此夕二:本發明之其他目的在於提供—種半導體記憶裝 在早•裝和多數個安裝，外觀上可完全同樣顯示， 道且局了先行設計次世代系統’可使用多數個前世代的半 =體晶片在和單晶片的次世代系統完全相同的介面 憶構成及’半導體？己憶系統：使用多數個此半導趕記 [解決踝題之手段] 其申請專利範圍第1項所載之半導體記憶裝置， 於：具備第—輸入機構:輸入指定記憶胞陣列之 間之第一位址信號；第二輸入機構：輸入第二 = 第二位址信號係指定比可記憶於前述記憶胞 爲了^ 的虛擬位址2間；實際位址位置設定機構： 二外部設定前述虛擬位址空間中的前述實際位址空間 ㈣機構：辨別以前述第二位址信號指定的位J 的二 =實際位址位置設定機構設定的虛擬位址空間中 構位置一致；位址解碼機構：以前述辨別機 構之輸出時，料前述第—輸入機 辨別未存取前述實記憶體空間時::;述 讀 閲 讀 背 之 注 意 事 項 再 填 窍 本 頁 裝 訂 線 本紙張尺度適用中 入4圯格-(210 X 297公文厂 kl B7 五 、發明説明（5 電阻狀態者。 如申請專利範圍第3項所示，在申許 卜 之半導體記憶裝置，其特徵在於：以^、利範圍第1項所裁 存取前述實記憶體空間時，使該孑二，辨別機構辨別未 再者，本發明之申請專利範圍第4項：：用：態者。 裝置，其特徵在於：具備輸入缓衝器’:載，：導體記憶 列之實記憶體空間之第-位址信號；二指定記憶胞陣 構’：爲了從外部設定比可記憶於前:二：址位置設定機 的虚擬位址空間中的前述實際位址空 大 路：輸入指^前述虛擬位址空間之第_ ^ ;輪人切換電 禾—位址信號，按昭以 位址位置設定機構設定的前述虛擬記憶體空” =:記憶體空間位置，將前述第二位址信號反 ^而^内部位址信號；位址解碼器：解譯前述輸入緩 衝^輸出信號和由前述輸人切換電路輸出之内部位址作 號而存取前述記憶胞陣列；輸出緩衝器：❹由前述㈣ =^讀以資料；及’晶片位址解碼電@ :解譯由料 ，入切換電路輸出之内部㈣信？虎，未存取冑述實記憶體 空間時，使前述輸出緩衝器之輸出端子成爲高電阻狀態 者。 “ 本發明之申請專利範圍第5項所載之半導體記憶裝置， 其特徵在於：具備輸入緩衝器：輸入指定記憶胞陣列之實 圮憶體空間之第一位址信號；實際位址位置設定機構：爲 了從外郅設定比可記憶於前述記憶胞陣列的容量大的虚擬 位址2間中的前述實際位址空間位置：輸入切換電路：輸 本纸张尺度適用中國國家標準（CNS ) /\4规格2丨Ο X 2^7公兑） ---^---；----.裝------訂------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標牟局員工消费合作社印製 A7 B7 " * ~— -------- ' — — --------—一- ·~~· —-—— 五、發明説明（6 ) 入‘定别述虛擬位址空間之第二位址信號，按照以前述實 際位址位置設定機構設定的前述虛擬記憶體空間中的前逑 實記憶體空間位置，將前述第二位址信號反轉或非反轉而 產生内部位址信號；位址解碼器：解譯前述輸入缓衝器之 輸出信號和由前述輸入切換電路輸出之内部位址信號而存 取則述1己憶胞陣列；輸出緩衝器：輸出由前述記憶胞陣列 凟出 < 資料；及，晶片位址解碼電路：解譯由前述輸入切 換電路輸出之内部位址信號，未存取前述實記憶體空間 時，使該晶片成爲備用狀態者。 此外，本發明之申請專利範園第6項所載之半導體記憶 裝置，其特徵在於：具備輸入缓衝器：輸入指定記憶胞陣 列之實记憶體S間之第一位址信號；實際位址位置設定機 構：爲了從外部設定比可記憶於前述記憶胞陣列的容量大 的虛擬位址空間中的前述實際位址空間位置；輸入切換電 =丄輸入指定前述虛擬位址空間之第二位址信號，按照以 則述貫際位址位置設定機構設定的前述虛擬記憶體空間中 的前述實記憶體空間⑮置，將前述第二位址信號反轉或非 而產生内部位址信號；位址解碼器：解譯前述輸入緩 衝器之輸出信號和由前述輸入切換電路輸出之内部位址信 號而存取前述記憶胞陣列；輸出緩衝器：輸出由前述記憶 胞陣列讀出之資料；及，晶片位址解碼電路：解譯由前述 輸入切換電路.輸出之内部位址信號，未存取前述實記憶禮 S：間時’使m晶片成爲備用狀態，並且使前述輸出缓衝器 之輸出端子成爲高電阻狀態者。 -9 - 本紙掁尺度適用中國國家標準（CNS )八4規枋..（210Χ297'〉>〕ΓΤ f請先閱讀背面之注意事項再填寫本頁) -20 線 經濟部中央標洛局負工消费合作社印製 ΑΊ Β7 五、發明説明（7 經濟部中央搮珞局—工消费合作社印製 如申請專利範園第7項所示， 中任-項所载之半導體記憶裝置，尤；徵:：園第1至6项 位址位置設定機構具備電氣熔斷 1在於··則述實際 炫絲元件，按照是否溶斷前述電或雷射溶斷式 溶斷式溶絲元件’設定前述虛擬記憶體：：：：：或雷射 憶體空間位置者》 , a二〶中的則述實記 如申請專利範圍第8项所示，纟申請專 Η 中任-項所載之半導體記憶裝置，1特徵 ▲ 6項 位址位置設定機構具備任選插腳，按照给與前述際 設定前述虛擬記憶體空間中的前述實記憶體空間:卩 :申請專利範圍第”所示’在申請專利範園第…項 位址位置設定機構具備任選插腳，按二-述實際 與第-電位或給與第二電位，設定；述任選插腳給 的前述實記憶體空間位置者。仏死。己憶體2間中 :申請專利範圍第10項所示，在申請專利範園第… Μ任了項所載之半導體記憶裝置，其特徵在於：前述★ 際=址位置設定機構具備任選插腳，該任選插腳係爲了二 二則述貫π己隐旺空間位於前述虛擬記憶體空間中的高位位 址側或位於低位位址側，對前述任選插腳在給鱼第二二= 時指示前述虛擬記憶體空間之高位位址，在给盥第二=二 時指示前述虛擬記憶體空間之低位位址，在開放狀：= 用前述虛擬位置空間者。 ^ -10- 本纸張尺度適用中國國家標牟（CNS ) /\4規格_·( 210Χ 297公;

• ! -1 I II -I- I · „--------裝-- (請先閱讀背面之注意事項再填寫本頁)

、6T 線 Μ Μ ΓΓ： 經濟部中央標準局Η工消费合作社印製 Β7 發明説明（8 如申請專利範圍第u項所示，在 項中任一項所載之半導护今严举罢咕專利靶園第1至6 1戰<牛學缸记憶裝置，其特徵在於. 際位址位置設定機構具備非揮發性記憶體元件，、該非= 性记憶體;^件係爲了記憶前述虛擬記憶體空間中^ 記憶體2間位置，根據記憶於前述非揮發性記情體元=的 指定前述虛擬記憶體空間中的前述實記^空間位 置者α 利範圍第12項所示，在申請專利範圍第7項所 疋，阮记憶裝置，其特徵在於··按照是否熔斷前述熔 絲兀件’設定將前述第二位址信號照樣用作内部位址信號 或使，、反轉而用作内部位址信號，指定前述虛擬記憶體空 間中的前述實記憶體空間位置者。 如申請專利範園第1 3項所示，在申請專利範圍第8項所 f之半1體記憶裝置，其特徵在於：藉由第一電位施加於 匈t任逛插腳時將前述第二位址信號照樣用作内部位址信 號第一私仏施加於前述任選插腳時使前述第二位址信號 反轉而用作内部位址信號，指定前述虛擬記憶體空間中的 前述實記憶體空間位置者。 如申請專利範圍第1 4項所示，在申請專利範圍第9項所 載（半導體記憶裝置，其特徵在於：將前述任選插腳透過 %阻成分連接於第一電位，藉由電位不施加於前述任選插 腳時將$述第二位址信號照樣用作内部位址信號，前述第 电个' 知!加於如述任選插腳時使前述第二位址信號反轉而 用作内部位址信號，指定前述虛擬記憶體空間中的前述實 11 (請先閱讀背面之注意事項再填寫本頁)

本紙張尺度賴中關家彳縳（CNS) Λ4¾¾-( 210X 297公疗 A7 B7 五、發明説明（9 ) 記憶體空間位置者。 、如申請專利範圍第1 5項所示，在申請專利範圍第u項 所載之半導體記憶裝置，其特徵在於：根據記憶於前述非 揮發性記憶體元件之資料，切換將前述第二位址信號照樣 :作内部位址信號或使其反轉而用作内部位址信號，指定 刖述虛擬记憶體空間中的前述實記憶體空間位置者。 如申凊專利範圍第1 6項所示，在申請專利範圍第7至i 5 、頁：任項所載之半導體記憶裝置，其特徵在於：比較前 述第一位址仏號和設定於前述實際位址位置設定機構的卢 擬記憶體空間中的前述實記憶體空間位置，不一致 前述記憶胞陣列之全部位址成爲非選擇者。 如申請專利範圍第”項所示，在申請專利範圍第 項中任-項所載之半導體記憶裝置，其特徵在於： .=:，該：數機構係將輸入前述第一、第二輸入機 二t :、弟二位址信號鎖定，依次算出，不靠前迷實 二广;设定機構的設定而以前述計數機構算出前述第 構前述計數機構之計數輸出輸入前述位址解 碼機構（則，控制是否使與前述第二位址件 =解 經漓部中央標準局貝工消Φ;合作，社印裝 述實際位址位置設定機構的設定而反轉者0 …專利範圍第18項所示，在申請專利範 項中任—項所載之半導體記憶裝置，其特徵左；至17 憶胞陣列係非揮發性記憶胞配置 、則攻i己 =請專利範園第19項所示，在 、中任一項所载之半導體記憶裝g，其特徵在於··以多 -12 本纸狀度適用中國國家標準^ 經濟部中央標準局員工消費合作社印製 Α7 Β7 五、發明説明（10) 周期多重輸入前述第―、第二位址信號者。 此外，本發明之申請專利範圍第2〇項所載之半導體記憶 系統，其特徵在於：將共同平行連接對應的全部輸出入信 ，插腳的多數半導體記憶裝置平行安裝於單—线而成， 月'J逑半導體記憶裝置分別具備第一輸入機構：輸入指定記 憶胞陣列之實記憶體空間之第一位址信號；第二輸入機 構輸入第二位址信號，該第二位址信號係指定比可記憶 於荊述&己憶胞陣列的容量大的虛擬位址空間；實際位址位 置設定機構1 了從外部設定前述虛擬位址空間中的前述 位址空間位置；辨別機構：辨別以前述第二位址信號 扣疋的位址是否和以前述實際位址位置設定機構設定的虛 擬=址空間中的實際位址空間位置—致；位址解碼機構： 乂則述辨別機構辨別已存取前述實記憶體空間時，解譯前 述第輸入機構之輸出信號而存取前述記憶胞陣列；及， 輸出機構：輸出由前述記憶胞陣列讀出之資料，以前述辨 別機構辨別未存取前述實記憶體空間時，使前述輸出機構 成爲局電阻狀態者。 本發明&申請專利範圍第2 1項所載之半導體記憶系統， 其7徵在於：將共同平行連接對應的全部輸出入信號插腳 的夕數半導體a己憶裝置平行安裝於單一系統而成，前述半 導體圮憶裝置分別具備第一輸入機構：輸入指定記憶胞陣 列之實記憶體空間之.第一位址信號；第二輸入機構··輸入 第二位址信號，該第二位址信號係指定比可記憶於前述記 憶胞陣列的容量大的虛擬位址空間；實際位址位置設定機 -13- 本紙張尺度適用中國國家標隼（CNs )八4况格.（210X 297公片） ----„---------裝------訂------線 (請先閣讀背面之注意事項再填寫本頁) A7 B7 五、發明説明（11 構’爲了從外部設定前述虛擬位址空間中的前述實際位址 二間位置；辨別機構：辨別以前述第二位址信號指定的位 址疋否和以前述實際位址位置設定機構設定的虛擬位址空 中t貫際位址空間位置一致；位址解碼機構：以前述辨 別機構辨別已存取前述實記憶體空間時，解譯前述第一輸 入機構之輸出信號而存取前述記憶胞陣列；及，輸出機 構.輸出由前述記憶胞陣列讀出之資料，以前述辨別機構 辨別未存取前述實記憶體空間時，使該晶片成爲備用狀態 者0 . 〜 再者，本發明之申請專利範圍第22項所載之半 其特徵在於：將共同平行連接對應的全部輸出二； 1 =多數半導體記憶裝置平行安料單—系統而成， 裝置分別具備第一輸入機構：輪入指定記 構.於入# 工間心弟一位址信號；第二輸入機 二轉弟二位址信號，該第二位址信號係指定比州 置設定機構：胃了從外部設定前述卢心間二貫際位址位 實際位址空間位置;辨別機構：辨：：：=::的：述 指定的位址是否和以前述實際位址空間位 的虛擬位址空間中的實際位址空間位 L汉疋機構奴疋 構：以前述辨別機構辨別已存取前述解碼機 譯前述第一輸入機構之輸出信號而存取前ϋ間時，解 及，輸出機構：輸出由前述記憶胞陣料：:己：胞陣列丄 述辨別機構辨別未存取前述實記憶體空晶= 本纸張尺度適用中國國家標準（CNS ) Λ4規格 ---J--->----私衣------1Τ------# (諳先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局貝工消f合作社印¾ -14 - A7 B7 經濟部中央標牟局男工消费合作社印製 五、發明説明（12 ) 爲備用狀態，並且使前述輸出機構成爲高電阻狀態者。 本發明I中請專利範圍第2 3項所载之半導體記憶系統， 其特徵在^將共同平行連接對應的全部輸出人信號插腳 =多數半導體記憶裝置平行安裝於單—系統而成，前述半 導體記憶裝置分別具備輸人缓衝器：輸人指定記憶胞陣列 :貫:己憶體空間之第一位址信號；實際位址位置設定機 構：馬了從外部設定比可記憶於前述記憶胞陣列的容量大 勺虛擬位址么間中的丽述實際位址空間位置；輸入切換電 ::輸入指定前述虛擬位址空間之第二位址信號，按照以 』返實際U址位置设定機構設定的前述虛擬記憶體空間中 ::述實記憶體空間位置，將前述第二位址信號反轉或非 ^而產生内部位址信號；位址解碼器：解譯前述輸入緩 衝益疋輸出信號和由前述輸入切換電路輸出之内部位址俨 =存取前述記憶胞陣列1出緩衝器：輸出由前述妹 =陣列讀出之資料；及’晶片位址解碼電路：解譯由前述 :二：換！路輸出之内部位址信號，未存取前述實記憶體 :間時，使前述輸出緩衝器之輸出端子成爲高電阻狀態 #。 :者：：發明之申請專利範園第24項所載之半導體記憶 號插㈣夕徵在^:將共同平行連接對應的全部輸出入信 多數半導體記憶裝置平料裝於單^統而成， 憶裝置分別具備輸入緩衝器：輸入指定記憶 =…憶體空間之第一位址信號；實際位址位置設 仏構：為了從外部設定比可記憶於前“憶胞_的容 -15 表，.氏張尺度適用中國國家標锋_ ( CNS ) Λ4規格（2i〇x 297 Q「 mt- - I nn« 1' - V f - - - nn tea 0¾. 、V5 髮 f請先閱讀背面之注意事項再填i?5本頁) A7 A7 經濟部中央標準局負工消f合作社印製 五、發明説明（13 ) —~' 量大的虛擬位址空間中的前述實際位址空 4A 上 J 1乂置；輸入切 換電路：輸入指定前述虚擬位址空間之第二位址作號，按 照以前述實際位址位置設定機構設定的前述虛擬⑽ 間中的前述實記憶體空間位置，將前述第二位址作號 或非反轉而產生内部位址信號；位址解碼器：解譯^述輸 入缓衝器之輸出信號和由前述輸入切換電路輸出之内部二 址信號而存取前述記憶胞陣列；輸出缓衝器：輸出由料 2憶胞睁列讀出之資料；及，晶片位址解碼電路：解譯由 前述輸入切換電路輸出之内部位址信號，未存取前述實記 憶體空間時’使該晶片成爲備用狀態者。 此外，本發明之申請專利範圍第25項所載之半導髀吒憶 系統，其特徵在於：將共同平行連接對應的全部輸出^入^ 號插腳的多數半導體記憶裝置平行安裝於單一系統而成 前述半導體記憶裝置分別具備輸入缓衝器：輸入指定記憶 胞睁列之實記憶冑空間之第一位址信號；f際位址位置： 定機構：馬了從外部設定比可記憶於前述記憶胞陣列的容 量大的虛擬位址空間中的前述實際位址空間位置；輸入切 換電路：輸入指定前述虚擬位址空間之第二位址信號，按 照以前述實際位址位置設定機構設定的前述虛擬記^體空 間中的前述實記憶體空間位置，將前述第二位址信號反轉 或非反轉而產生内邵位址信號；位址解碼器：解譯前述輸 入缓衝器之輸出信號和由前述輸入切換電路輸出之内部位 址信號而存取前述記憶胞陣列；輸出缓衝器：輸出由前述 記憶胞陣列讀出之資料；及，晶片位址解碼電路：解譯由 -16-

適用中國國家標CNS )八4说格.（2lO_X29TT>i~T ; ! 种衣 訂 線 (請先閱讀背面之注意事項再填31本頁) A7 五、發明説明（14 月'j述輸入切換電路輸出之内部位址信號，未存取寸 憶體空間時，使該晶g ★金供 IJI处处 ^ …二 成局 怨，並且使前述輸出缓 衝輸出砵子成爲高電阻狀態者。 如申請專利範圍第26項所示，在申請專利範圍第Μ至 26項中任一項所载之半導體記憶系統，其特徵在於：寸$ 多數半導體記憶裝置在測試製程實質上做同—動作者二k 如申請專利範園第27項所示，在申請專利範園第2〇至 26項中任一項所载之半導體記憶系統，其特徵在於：在安 裝基板表和裏疊合安裝前述半導體記憶裝置之2個晶片γ 則述虛擬記憶體空間爲實記憶體空間之2倍者。 如申請專利範圍第28項所示，在申請專利範圍第至 27項中任一項所载之半導體記憶系統，其特徵在於 前述j擬，憶體空間進行讀出、寫入及抹除之至少任一操.

If:一、罘二位址信號之位址指定和各晶片設定於 則粑貫際位址位置設定機構的實記憶體空間一致時， 作爲各個半導體記憶裝置，位址指定和設定於前述實際位 址位置設定機構的實記憶體空間不一致時，該晶片全俨 行位址非選擇狀態的動作者。 s 經濟部中央標準局負工消f合作社印製 (請先閱讀背面之注意事項再填寫本頁) 、-口 根據申請專利範園第！至6項之類的結構，將多數半 記憶體晶片裝在單―系統上，構築記憶體容量大的半導體 記憶系統時’可和以分別對應的信號線們共同連接各晶7 全邵的輸入信號線、輸出信號線及輸出入信號線等而單獨 使用晶片時完全同樣使用，纟需認識晶片爲多數而進行系 .·充勺再構築。此外，在單獨使用晶片時和多數使用時，^ -17 - 五、發明説明（1S) 侍到芫全相同系統的輸出入關係。 统社媸砝,舟者，檢时次世代的系 前世代的半導體記憶體晶片和次崔 ,’+導月豆a己憶體晶片Ζ全相容地設計，相可和 死憶裝置的開發排程完全獨立進行系統開發。 .肪 二二ίΓ，1圍第2及4項之結構，即使使多數 成爲；：二:不Γ實記憶體空間的晶片之輸出機構也 r ^w出L唬不會衝突。根據申請專利 二 5叙結構，即使使多數晶片同時動作，不存取 貫記憶體空間的晶片冲成& 成馬備用狀悲，所以動作的晶片爲 =個’可減低㈣電力。根據中請專利範圍第6項之結 =使使多數晶片同時動作，不存取實記憶體空間的晶 輸出機構也成爲高電阻狀態，所以輸出信號不會衝 突，並且不存取實記憶體空間的晶片成爲備用狀態，所以 動作的晶片爲逐個，可減低消耗電力。 如申清專利範圍第7項所示，虛擬記憶體空間中的實記 憶體2間位置可在半導體記憶體晶片製程使用遮罩（mask) 資料指定，例如使用熔絲元件指定。通常，半導體記憶裝 置局I在記憶胞發生不良時的冗餘（redundanc力而用^置 經濟部中央標準局貝工消费合作社印製 4元件所以若和此冗餘用的溶絲元件在同一製程形 成，則製程不會複雜化。 如申叫專利範圍第8至丨〇項所示，若設置任選插腳，則 按照使用者從外部给與虛擬記憶體空間中的實記憶體空間 位置的電位，可自由指定。 如申請專利範圍第U项示，若設置非揮發性記憶體元 -18 經"部中央標準局另工消贤合作社印製 A7 B7 五、發明説明（16 件，則藉由使用者將資料寫入此記憶體元件，可

. 、 冃田设A 虛擬記憶體空間中的實記憶體空間位置。特別適合以非相 發性記憶胞構成記憶胞陣列的情沉。 如申請專利範園第1 2至i 5項所示，若按照將'

信號照樣用作内部位址信號或使其反轉而用作 。 rJ 4位址H 號，指定虛擬記憶體空間中的實記憶體空間位 ° ，列可用 取小限度的附加電路指定位置。 、 如申請專利範園第16項所示，第二位址信號和 虛擬記憶體空間中的實記憶體空間位置不—敌時曰疋 憶胞陣列的全部位址成爲非選擇，則不能從記 出資料’所以即使安裝多數半導 “ 料也不會衝突。 ，碩出的資 如申請專利範園第17项所示，若更設置計 可容易適用於串列存取的半導體記憶裝置。 則也 如申請專利範圍第18项所示，也可 非 導體記憶裝置。 、非揮發性的半 如申請專利範園第心所示，也可適用 址，分成多數周期所輸入的半導胃傳輸位 (NAND)型快間記憶體。 ^裝置，例如反及 根據申請專利範圍第20至25項 多數半導體記憶裝置，也可心和單 使安裝 同的輸出入關係使用，所以外觀上可看作:片時完全相 此，無需認識晶片爲單-或多數個，在單二晶片。因 多數使用時可得到完全相同 *用晶片時和 、，无的輸出入關係，也無需進 ' 19- 本紙張尺度適用中因因家揉率（CNS) (讀先閱讀背面之：^意事頦再填寫本頁)

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經濟部中央標準局負工消f合作社印¾ 五、發明説明（17 行系統的再構築。此外，遍及多數半導體記憶裝置的連續 讀出之類的跨越晶片間的存取也不會感到其晶片間的距離 而可讀出。 而且’根據申請專利範圍第2 〇及2 3項之結構，即使使 多數晶片同時動作，不存取實記憶體空間的晶片之輸出機 構也成爲高電阻狀態，所以輸出信號不會衝突。根據申請 專利範圍第2 1及24項之結構，即使使多數晶片同時動 作，不存取實記憶體空間的晶片也成爲備用狀態，所以動 作的晶片爲逐個，可減低消耗電力。根據申請專利範園第 2 2及2 5項之結構，即使使多數晶片同時動作，不存取實 1己憶體空間的晶片之輸出機構也成爲高電阻狀態，所以輸 出信號不會衝突，並且不存取實記憶體空間的晶片成爲備 用狀態，所以動作的晶片爲逐個，可減低消耗電力。 如申請專利範圍第26項所示，起因於可將通常動作時個 32的：半導體記憶裝置到從外部指定虛擬記憶體空間 中的貫記憶體空間位置爲止在同—製程形成，在試驗製^ 使各晶片同樣動作而可縮短試驗時間。 王 如申請專利範圍第2 7項所示，若 , m 右和2個晶片疊合安裝於 表裏貝1以—點附加電路，外觀上雖然是 到2倍的記憶容量。 巧仁了侍 如申請專利範園第28項所示，若位 間不一致日辛推V. ,, ρ 々貧s己憶體空 2 仃位址非選擇狀態㈣作，則可簡化内部電

[發明之實施形態J -20- 本紙張尺度適/f]帽龄縣（CNS ) ----- I . . #衣 、11---I -- II _ (請先間讀背面之注意事項再4寫本頁) - 五、發明説明（ 18 經濟部中央標準局負工消费合作社印製 =下’就本發明之實施形態參照圖面加以説明。 結構於本發明第-實施形態之半導體記憶系統 检在各半導體記憶體晶片H-1、11-2.....H_n之輸出入 二虎：腳分別共同平行連接輸入匯流排12、輸出區流排 ?制匯流排14及晶片選擇信號線“等而構成 上述各晶片n-1、11-2、...、Μ-具備可指/ 己思aa Λ間的至少n倍虛擬記憶體空間的位址輸入電 實：和位址解碼系統’並且設置任選插腳(一。η㈣： …一址位置設定機構，該任選插腳係爲了指示該晶片 :5己憶體空間相當於虛擬記憶體空間中的哪個位置。電 = = vcc和接地電位Vss選擇地給與此任選插腳，在此; ^ 给與電源電位Vee的任選插腳位置，指定虛擬記情 立間中的實記憶體空間位置。 a通常，半導體記憶裝置之位址解碼器系統之電路只能 疋與記憶胞陣列之記憶容量對應之實記憶體空間，但^ 圖1所示之系統之各半導體記憶體晶片丨^、1U、.. 11-4分別構成位址輸入電路系統和位址解碼器系统， 便如圖2所示，料各自具備的實記憶體空間TA、邛 TC、TD、.·· ’可指定全部含有這些實記憶體空間丁a TB、TC、TD、…的n倍以上虛擬記憶體空間v a。 京爲了就上述圖1及圖2所示之半導體記憶系統 導把β己憶裝置具體結構例加以説明之圖，抽出位址啼 電路系統'位址解碼器系統及資料輸出電路系統之要= 各 路 爲 之 源 係 體 指 % κ 之各 .輪入 而 (請先閱讀背面之注意事項再填寫本頁j Γ Μ 21 本紙張尺度適用中國國家標隼（CNS ) Λ4说枯.T 210 X 297公於） Α7

五、發明説明（19 ) 顯示概略結構，此處顯示安裝4個一日尚促兀I平等m〜 憶體晶片而構築四百萬位元之半導體記憶系統時之半導體 記隐裝置結構例。若各晶片爲8位元/ 1位元組的結構，則 以1 7條位址信號線可指定一百萬位元之位址空間。 除了指定與各晶片對應的一百萬位元之實記憶體空間 ΤΑ TB、TC、TD所需的1 7位元之第一位址信號Addl之 外，爲了可指定實記憶體空間4倍之虚擬記憶體空間VA的 2位元之位址信號Add2輸入本發明之半導體記憶系統。 即，供應爲了指定實記憶體空間的位址信號Ain〇〜入匕^给 輸入緩衝器（第一輸入機構，供應爲了指定虛 擬忑隐肢空間的位址#號Ainext i、Ajnext 2给輸入切換電 路26-1、26-2。從上述任選插腳將爲了指定虛擬記憶體空 ，V A中的該晶片之實記憶體空間TA、TB、7(：或td位置的 第 第一電位VS1、VS2(Vcc或Vss)施加於上述輸入切換 電路（第二輸入機構）仏卜26_2。這些輸入切換電路H、 26-2按照表示虛擬記憶體空間v A中的實記憶體空間位晉 的電位VS i、VS2，切換將上述位址信號八丨此对工、Αίηεχ二 照樣（非反轉）作爲内部位址信號供應給位址解碼器（位址 解碼機構)19或反轉而供應。上述各輸入缓衝器uu π之輸出信號及由上述輸入切換電路26_丨、26_2輸出之内 部位址信號分別供應给位址解碼器27而被解碼。 二，外，由上述輸入切換電路26—丨、26_2輸出之内部位址 k號供應給爲了辨別是否選擇該晶片的晶片位址解碼電路 (辨別機構）2 8，辨別爲上述位址信號Ainext i、Ahext 9所 ----；---„----t.------ΪΤ------^ (請先閱讀背面之注意事項再填ΛΤ本頁) 經濟部中央標準局貝工消费合作社印製 -22- 、發明説明（20 指定的晶片位址是否和所預 際位址空間位置一致。而且、札疋的虛擬位址空間中的實 之輸出控制各輸出緩衝器„此晶片位址解碼電路28 xa. i 輸出機構）29-1〜2 9-17，檢出一 致時將這些輸出緩衝器叫〜 2917 =出 —致時將各輸出緩衝器29 二成可輸出狀毖，不 阻狀態。 σ 〜29~17心輸出端子控制成高電 圖4爲顯示上述圖3所 -例的電路圖。如圖于，：構例々輸入切換電路Μ之 rexH . ，、輸入切換電路26-1以互斥或 (eXClusive—0R)電路構成，位址 给與的信號VS1—致睡，於山唬此以1和由任選插腳 ^ β, 、輸出”L"電平的信號作爲内部位址 號\ T S時’輸出'Ή"電平的信號作爲内部位址信 :二此輸入切換電路2“而言，若是如下的電路：若施 =任選插腳的電位VS1爲Vee(或Wd)電平，換言之，指 死空間中的實記憶體空間位置的信號爲"H，,電平，則 使位址信號Ainextl反轉，若施加於任選插聊的電位㈣爲 ^電平，即"L"電平，則照樣（不反轉）傳到内部，也可以 是其他邏輯結構。當然，電平和吒”電平是完全相反的 關係亦可實現同樣的功能。 此外，前述輸入切換電路26_2也和上述輸入切換電路26_ 1同樣構成，仏址信號Ainext 2和由任選插腳給與的電位 VS2致時，輸出”L”電平的内部位址信號，不一致時，輸 出ΠΗ"電平的内部位址信號。 方面上述印片位址解碼電路2 8例如以或（〇R)電路 構成，兩輸入切換電路26」、26_2之輸出信號全都在"H"電 -23

Mil ft 尺度剌巾 1111¾.:彳轉（CNS ) Λ 4 %*'( 2Ι0Χ 297^·ΪΓ (請先Μ讀背面之注意事項再填寫本頁) .裝' 經濟部中央標準局負工消资合作社印製 Μ Μ 經濟部中央標準局貝工消费合作社印製 JR.:-.--..----.nr- .· < 五、發明説明（21 ) 平時赖' Ψ "xj·，‘ 利用此晶片位址:碼=二方：’L”電平時輸出HL”電平。 29-1〜29-17。這此於 〈輸出信號控制各輸出缓衝器 state)緩衝器構戊^山緩衝器爪1〜29_Π例如以三態（three 信號一致時，輪出由Λ兩輸入切換電路26'1、26-2之輸出 陣列讀出的資料，丁馬上述位址解碼器2 7所存取的記憶胞 之輸出端子&定&二、致時，將各輸出緩衝器29-1〜29-17 场于3又疋成鬲電阻狀態。 在如上述之处错 y ,, ―、細^定例如利用位址信號—及 對於晶片u_4進行萬位元之記憶體位址時， 卜〜2、n 除此以外的晶片η- I ιυ之輸出端+忐自古 u-4的資料輸出。指定。〜—百:萬：:狀‘：’不妨：從晶片 二〜四百萬位元之記憶體位址時亦^ :―百禹位元及 曰砝】】 ’亦同& ’進行從所選擇的 曰曰片11-1、11_2或u_3的資料讀出，非 成爲高電阻狀態，所以輪出資料 曰曰（助端子 、 丨乂禰出#枓不會衝哭。因此， =憶系統指定G到四百萬位元之哪個位址空間都可自^ :，：全不需要意識到安裝多數個半導體記憶體 統。此外，存取不同晶“的位址時，也不會咸到 間的距離，可連續讀出資料。 〜/、叫片 如士述’根據關於本發明第—實施形態之半導體 置及半導體記憶系、统，由於不用專用晶片選擇控制器 可共同連接多數半導體記憶體晶片之全部信 得到和單晶片的情況相同的介面，在將多數半導體記卜 晶片安裝於單-系統時和單獨安裝一個晶片時可完全同j 24- 本紙掁尺度適用中國國家標準（CNS )八4坭枋'(2ι〇χ297公fy 裝------訂------線 (請先聞讀背面之注意事項再填n本頁) A7 B7 經濟部中央標準局負工消费合作社印¾ 五、發明説明（22 ) 使用。此外，外觀上單獨晶片的安裝和多數個的安裝完全 相同，並且爲了先行設計次世代系統，可使用多數個前世 代的半導體記憶體晶片在和單晶片的次世代系統完全相同 的介面進行設計。又，系統側在習知半導體記憶裝置之輸 出入信號線需追加爲了指定虛擬記憶體空間的位址信號 線，但開發次世代記憶體時，要和追加此位址信號線^ 馬相同輸出入信號線的結構，所以爲了先行開發系統 加上述位址信號線不成問題。 、 此外’由於爲指定虛擬記憶體空間中的實記憶體空間位 置而設有任選插腳，所以可在和以往完全相同的製程形成 半導體記憶裝置，不必追加特別的製程，可形成半導體記 憶裝置。而且，在將半導體記憶裝置與包封體組合後：貨 時，出貨時雖已決定虛擬記憶體空間中的實記憶體空間位 置，但在晶片狀態下發送半導體記憶裝置，使用者盘包封 體或記憶卡等直I组合時，使用者組合後可指以擬^ 體空間上的實記憶體空間位置’所以生產管理、庫存管理 上非常有效。這種情況，使用者可以變更引線接合前二， 可設定内部狀態，也可以冑更引線架或系統板上 係變更内部狀態。再者，利用焊接 ,p 進行實空間位址的設定時，㈣ t社延订叩片動作試驗後進行膏 =止Γ的設定即可’所以可在全部晶片施行相同程序 而可—面使多數晶片實質上做同一動作，一面進行 又’在上述實施形態，以從外部將電位给與任選插腳而 -25- ( cns ) _-------私衣------、玎------線 (請先閲讀背面之注意事項再填寫本頁) A7 經濟部中央標準局貝工消费合作社印製- 五、發明説明（23 ) 指定虛擬記憶體空間中的實記憶體空間的情況爲例加以説 明，但將任選插腳在記憶體晶片内部透過電阻成分連接於 電源Vcc(或Vdd)，不從外部將電位施加於此任選插腳的情 ;兄’也可以將位址信號Amext 1、Ainext 2照樣用作内部位 址信號，使任選插腳在外部接地時，使位址信號…加奵 1、Ainext 2反轉而用作内部位址信號。此外，取代上述輸 入切換電路26-1、26-2，也可以設置以下電路：施加於任 選插腳的電位(或Vdd)電平時，指定虛擬記憶體 空間之高位位址，若施加於任選插腳的電位vsi爲Vss電 平，則指定虛擬記憶體空間之低位位址，纟開放狀態不使 用虛擬記憶體空間。當然，這種情況即使電位關係相反， 亦可實現同樣的功能。 再者，在安裝非揮發性半導體記憶裝置的小型記憶卡方 面’在記憶卡之安裝基板表和裏兩面安裝半導體記憶體晶 片，分別共同連接全部對應的輸出入信號線，若用上述各 種万法指定各自爲高位位址側的晶片或低位位址側的晶 片，則記憶卡之使用者完全不意識到安裝2個而可形成和 安裝1個者相同的規格。因此，可使用同—記憶卡驅動 器，亦無需做攜帶用電子機器的設計變更，記憶容量成爲2 倍。 此t，在本發明之半導體記憶系統，由於可共用完全相 同的信號線而將多數半導體記憶體晶片安裝於單—系統， 所以如圖5所示’也可以將半導體記憶體晶片n A、】堆 積裝在系統板30上。這種結構不完全變更系統板30而可 ------------批衣------1T------I (請先閱讀背面之注意事項再填寫本頁) -26- 五、發明説明（24 A7 B7 經濟部中央橾苹局員工消费合作社印製 進行記憶容量的增設，可提供靈活的半導體記憶系统。 又，在上述第一實施形態，以下述情況爲例加以說明： 爲了指定虛擬記憶體空間中的實記憶體空間位置，除了通 常動作所需的輸出入插腳以外還設置任選插腳，按照给= 此任選插腳的電位指定位置，但虛擬記憶體空間中的^ 憶體空間位置可用其他各種方法指定。例如也可以作爲實 際位址位置設定機構，在半導體記憶體晶片内設置在記憶 胞發生不良時爲進行救濟而使用的冗餘救濟用的多晶^ 絲或金屬熔絲（電氣熔斷式熔絲元件或雷射熔斷式熔絲元 件），按照是否切斷此熔絲指定虛擬記憶體空間中的會' = 憶體空間位置。若使用冗餘救濟用的熔絲，則使用本 導體記憶«所需的元件，心製程不會複雜化，由於炫 絲凡件細微’所以對晶片尺寸也幾乎没有影響。此外，也 可以按照是否利用引線接合連接配線層或端子間， 擬1己憶體空間中的實記憶體空間位 也 ,^ . 置。再者’在非揮發性 半導體1己憶裝置方面，爲了不僅劍 乃j 1惶製造者而且使用者可 定，活用爲非揮發性的特性，爲了太 . Γ本來的記憶體空間以外 還設置輔助用的記憶體空間，使此絲 上，.· 文此輔助用的記憶體空間記 憶虚擬1己憶體2間中的實記憶體空卩气、 間 < 位置資訊即可。 此外，就使非選擇晶片之輸出緩 、'"野益 29-1~29-17之輸出 端子成爲南電阻狀悲之例加以説明 ，但也可以比較所輸入 的虚擬記憶體空間和以任選插腳指令 #疋的貫記憶體空間之位 址是否一致，僅位址一致時進行内部 址的選擇’不-~致 時進行使該晶片之位址全部成爲非很 祁選擇的控制。根據這種 -27 (請先閱讀背面之注意事項再填.?!本頁) --裝---- 、1Τ _線 適用中國國家標準（CNS ) 21〇·χ 297公 A7 B7 濟 部 中 k 標 準 消 合 if 社 印 五、發明説明（25 ) 結構，可使内部電路簡化。此外， 二、 也了以僅位址一致時將 Μ晶片設定成啓動狀態，不一致時胜 文時將琢晶片設定成備用狀 %。再者，也可以按照需要選擇地組合前述輸出缓衝考之 :出端子之向電阻化、位址之非選擇化及晶片之備用狀態 化0 其次，就如反及（NAND)型快閃記憶體所代表之適用 工傳輸位址之裝置之關於本發明第二實施形態之半導 憶裝置及半導體記憶系統加以説明。圖6顯示將8個反及 (NAND)型快閃記憶體晶片裝在單—系統板上的半導卜己 憶系統結構例。圖7模式地顯示上述圖6之系統之實記二 空間和虛擬記憶體空間之關係。各半導體記憶體晶片二 卜旧分別共同平行連接對應的全部輸出入信號插腳而裝 在系統板30上。各晶片7所示，各自1有— ，元之實記憶體空間，可指定八百萬位元之虛擬記憶 間地構成位址輸人電路系統和位址解碼器系統。另一 万面’資料輸出電路系統和上述圖3所示之電路同樣地構 成匕存取特疋印片時將其他晶片之輸出端子控制成高電阻 狀態，以免多數晶片之輸出信號衝突。 反及(NAND)型快閃記憶體共同使用位址輸入插腳和資料 輸出入插脚，串列輸出入位址或資料。而且，it常一百萬 位元之半導體記憶裝置以8條信號線指定位址，從這些俨 號線分成三次的輸人周期輸人位址。圖8顯示這種反及 (NAND)型快閃記憶體之位址輸入方法。如圖#，位址輸 入插脚（也是資料輸出入插腳）爲從他〇到Pin7的8位元，在 -28- 本纸掁纽ii财關料弹 ------,----批衣------1Τ------1 (請先閱讀背面之注意事項再填爲本頁)

I A7 B7 五、發明説明（26 ) 請 I 先I 閱 I 讀 I 之I 注-j 意 事I 項 I 再 镇I 本卞 頁 第一次的周期位址信號A0〜A7、在第二次的周期位址信號 A8~A15、在第三次的周期位址信號AI6〜A2〇分別輸入這些 位址輸入插脚PinO〜Pin7。以往一百萬位元之反及（NAND) 型快閃§己憶體的情況，在第三次的位址輸入周期，只能將 輸入位址輸入插腳Pin〇 ' Pin丨的2位元之位址信號利用於存 取，但在本發明之第二實施形態，將輸入位址輸入插腳 Pin2、Pin3、Pin4的位址信號A18、A19、A2〇分別用作爲了 指足虛擬位址空間中的實記憶體空間位置的位址。 訂 線 經濟部中央標準局負工消贽合作.社印製 因此，在關於此第二實施形態之半導體記憶系統，不附 加新的插腳（位址輸入插腳）而以和習知反及（nan⑺型快 閃記憶體晶片完全相同的插腳配置，可表現虛擬記憶體空 間。而且，在習知反及（NAND)型快閃記憶體，位址信號 A18、A19、A20輸入也被忽視，即使將什麼樣的位址信號 輸入位址輸入插腳Phl2、Pin3、pin4都可選擇一百萬位元之 實記憶體空間的哪裡，所以進行讀出動作時輸出其記憶内 容，安裝8個晶片而全部共同連接輸出入信號線時，全部 晶片就輸出各自的資料，輸出信號衝突而得不到正常的讀 出資料。相對於此，在適用本發明之反及（nand)型快閃 1己憶體，輸入所預先指定的實記憶體空間以外的位址時， 使輸出缓衝器之輸出端子成爲高電阻狀態、位址之非選擇 狀態及晶片之備用狀態的至少任—狀態，所以只從所選擇 的-個晶片輸出資料’而可得到正確的讀出資料。此外， 爲了有效解釋爲表現虛擬記憶體空間而附加的位址信號 A1 8 A1 9 A20，輸入所預先指定的實記憶體空間以外的 29- 本纸張尺度it/种關家縣（CNS ) Λ4坭210x^i ΑΊ Β7 濟 部 中 標. 準 工 消 f 合 社 印 五、發明説明（27 位址’即使輸入程式或抹除命令，由於所選擇之塊不存 在，所以記憶胞既不規劃程式也不抹除。 且说如反及（NAND)型快閃記憶體的具有在晶片内部使位 址自動增加而使其動作的功能的半導體記憶裝置，即使用 任選插腳或其他各種方法單純將虛擬記憶體空間中的實記 憶體空間位置做指定，也不能跨越晶片間的存取。於是， 在需要這種不同晶片間連續存取的系统，虛擬記憶體空間 之位址輸入可以如幻故：不管表示任選插_或其他虛擬記 憶體空間中的實記憶體空間位置的信號成爲怎樣的設定， 照樣取入而設定於内部位址計數器，使内部位址計數器之 »十數値按知、任選插腳或其他方法判斷。 圖9係就在要求這種不同晶片間 々车道触今#壯田θ Α ”什取的系統所使用 之丰導^己憶裝置具體結構例加以説明之圖 輸入電路系統、位址解碼器系統及資料 ’、上 部而顯示概略結構的方塊圖。此處顯示和統之要 一百萬位元之半導體記憶體晶片而構築 问广安裝4個 體記憶系統時的半導體記憶裝 心半導 -位元組的結構，可用”條位址指，晶片爲-元 位址空間。除了指定與各晶片對應的，卩馬位兀之 體空間丁A、TB、TC、ro所需的17位元馬^元之實記憶

Add 1心外，可指定實記憶體空間4件之第—位址信號 VA的2位元之位址信號趣2輸人本^ ^記憶體空間 統。即，供應爲了指定實記憶胃；：導體記憶系 —6给輸入缓衝器(第—輸入機；：=址信號 ")-1〜25-17，供 本纸張碰ϋ财關 (請先閲讀背面之注意事項再填寫本頁) -裝. 訂 線----- -30 A7 B7 五、發明説明（28 ) 應爲了指定實記憶體空間的位址信號Ainext 1、Ainext 2給 輪入缓衝器（第二輸入機構）31-1、31-2。這些輸入缓衝器 25-1〜25-17、31-1、31-2之輸出信號供應給内部位址計數器 3 2。此内部位址計數器3 2起作用作爲計數機構，以二進 計數器構成。上述内部位址計數器3 2之計數値供應給位址 解碼器2 7及輸入切換電路26_1、26_2。從上述任選插腳指 疋虛擬記憶體空間V A中的該晶片之實記憶體空間TA、 TB、TC或TD位置的第—、第二電位VS1、vs2(Vcc或Vss) 施加於上述.輸入切換電路26“、26_2。這些輸入切換電路 26-1、26-2按照表示虛擬記憶體空間VA中的實記憶體空間 位置的電位VS1、VS2，切換將上述内部位址計數器3 :出信號照樣(非反轉)作爲内部位址信號供應輪^ 或反轉而供應。上述内部位址計數器 輸出^和上述輸人切換電路26]、？6 (内部位址传轳）分別役e 輸出L 7虎 到“虎)刀別供應給位址解碼器27而被解碼。 ’由上述輸入切換電路％·〗 信號供應給爲了辨別是否選擇該晶片的2=郅位址 經濟部中央標準局一只工消费合作杜印製 指定的晶片位址是所 際位址空間位置一致。利用此曰 疋·"址工間中的實 控制各輸出緩衝器(輸出機構二二碼電路28之輪出 廷些輸出緩衝器29-1〜29_17控 ，檢出—致時將 將各輸出緩衝器29-1〜29-17之輸出/出狀態，不—致時 態。 而子控制成高電阻狀 -31 •>0 X 297^,^ ^--------裝---- (請先閱讀背面之注意事項再填莴本頁) 本纸張尺度適;q巾g]國家料（CNS) Α7 Β7 經濟部中央標準局員工消费合作社印¾ 五、發明説明（29 ) 上述圖9所示之結構例之輸入切換電路n、26_2分別如 圖4/斤示，以互斥或（exclusive_〇R)電路構成，内部位址計 數器3 2之輸出信號和由任選插腳给與的信號vs丨、vs2 — 致時，輸出"L"電平的信號作爲内部位址信號，不一敌 時，輸出"H”電平的信號作爲内部位址信號。就上述輸入 切換％路26-1、26-2而s #爲如下述的電路：施加於任 選插腳的電位VS1、VS2爲Vcc(或Vdd)電平，換言之，指定 虛擬空間中的實記憶體空間位置的信號爲，，Ηπ電平，則使 内4位址计數器3 2之輸出信號反轉，施加於任選插腳的電 位VSi、VS2爲Vss電平，即"L”電平，則照樣（不反轉）傳到 内郅；則也可以是其他邏輯結構。 上述晶片位址解碼電路28及各輸出缓衝器分 別和上述圖3之電路同樣地構成即可。 藉此，與内部位址自動增加功能亦可對應，可使單體使 用時的動作和多數使用時的動作完全—致。此结果，爲反 及（NAND)型快閃§己憶體所準備的連續讀.出命令跨越多數 晶片間亦無問題地被執行，所以使用者完全不意識到安裝 多數個而可和單獨使用完全同樣地使用。 此外，在半導體記憶裝置方面，也有輸入使其自動增加 超過設定的位址之類的命令，就繼續輸出最大位址資訊 廷種半導體記憶裝置，所以爲了實現此功能，可以如此 做：虛擬記憶體位址到達設定上最大的位址時，中止内部 位址增加，繼續輸出最大位址資訊。 如上述，根據本發明，可提供一種半導體記憶裝置：將 -32- 本紙張尺度適用中國國( CNS ) Λ4^^^·21〇χ29751 I ml UK ~ .^1 m ml ml: In >-i ml I ...... '"aJ-- --1 ........ *...... 1 . f請先閱讀背面之>i意事一?再填{4本頁) A7 B7 經濟部中央榡準局貝工消贤合作社印" 五、發明說明（3〇 ) 多數個半導體記憶體晶片裝在同―⑽上，即使加大記憶 體容量’從外部也看起來和單獨使用時完全相同的規格。 ㈣是藉由在安裝基板表和裏兩面安裝半導體記憶體晶片 或堆積安料導社憶體，記憶容量構成單獨安裝2 =的系統時有效。此外，跨越如連續讀出的晶片間之類的 :令也可不感到晶片間的距離使用。再者，研討次世代的 =結構時，可使用前世代的半導體記憶體晶片和次世代 的半導體記憶體晶片完全相交 ^ ^ Λ 矸凡王相奋，所以可進行和半導體記憶 裝置的開發排程完全獨立的系統開發。 [發明之效果] 如以上説明，根據本發明，耳）曰不丨各 贿θ & # + π 了仵到在將多數半導體記憶 二：早一系統上時和單獨安裝-個時可完全同樣使 的半導體記憶系統。 #數個此切體記憶裝置構成 同得到在單獨安裝和多數個安裝，外觀上可完全 ==二Γ爲了先行設計次世代系統，可使用多數 記憶體晶片在和單晶片的次世代系統完 半導础仃設計的半導體記憶裝置及使用多數個此 、憶裝置構成的半導體記憶系統。 [圖毛之簡單説明] 圖1爲就關於本發明輦_者.A & ^ & , 貫施形怨之半導體記憶裝置及 略結構例的方塊_。 …·τ、u半導體記憶系統概 圖2爲模式地顧示R & 一、 〜、圖1所7各半導體記憶體晶片之實記 33 ----;---„----裝------訂—------線 (諳先閲讀背面之注意事項再填寫本頁) 本紙张尺度適用中國國家標辛（ )'( 210χ 297/λ ^；·； Μ Β7 五、發明説明（31 憶體空間和虛擬記憶體空間之闕係之圖。 請 閲 讀 背 Τ& 之 注 意 事 項 再 ί裝 頁 圖3爲就半導體記憶裝置具體結 加 抽出位址輸入電路系統、位址解碼兄明之圖，係 系統之要部而顯示概略結構的方塊圖;、、錢貪料輸出電路 圖圖4爲顯示圖3所示之結構之輸入切換電路-例的電路 圖5爲就將半導體記憶體晶 όίι ^ ^ 片夕、，及堆積裝在系統板上時 的構加以説明的透視圖。 呀 圖6爲就關於本發明第二實姑报於、士* 半導h 2 y ^ 貫她形怨又半導體記憶裝置及 千辛植s己憶系統加以説明之圖一 刑，也pq 4圈係_不如8個反及（NAND) 土丨夫閃s己憶體晶片裝在單—手结姑p从岁 糸、况板上的系統結構例之圖。 圖7為換式地顯示圖6之萃 訂 系、·无·^貫§己憶體空間和虛擬記憶 體2間之關係之圖。 、圖8爲就圖6及圖7所示之半導體記憶系統之位址輸入方 法加以説明之圖。 線 圖9爲就關於本發明第三實施形態之半導體記憶裝置及 半導體記憶系統加以説明之圖，係抽出半導體記憶裝置之 經濟部中央標隼局员工消资合作社印裝 位址輸入％路系統、位址解碼器系統及資料輸出電路系統 之要部而顯示概略結構的方塊圖。 圖1 0爲顯示安裝多數半導體記憶體晶片之習知半導體記 憶系統的方塊圖。 圖1 1局顯不用於各種攜帶用電子機器之習知小型記憶卡 (圖’（a)圖屙顯示安裝單—半導體記憶體晶片時之圖，⑻ 圖爲顯π安裝多數半導體記憶體晶片時之圖。 -34 本紙張尺度適用中國國家標準（CNS ) 經濟部中央標準局負工消费合作社印製 A7 B7 五、發明説明（32 ) [元件编號之説明] 11-1〜ll-η…半導體記憶體晶片，1 2…輸入匯流排， 1 3…輸出匯流排，1 4…控制匯流排，1 6…晶片選擇信號 線，25-1〜25-17…輸入缓衝器，26-1、26-2…輸入切換電 路，27…位址解碼器，28…晶片位址解碼電路，29-1〜29-17···輸出緩衝器，30···系統板，31-1、3 1-2···輸入缓衝器， 32…内部位址計數器，ΤΑ、TB、TC、TD…實記憶體空間， V A…虛擬記憶體空間，Add 1…第一位址信號，Add 2…第 二位址信號，AinO〜Ainl6·.·爲了指定實記憶體空間的位址信 號，Ainext 1、Ainext 2…爲了指定虛擬記憶體空間的位址 信號，VS 1、VS2…表示虛擬記憶體空間中的實記憶體空間 位置的電位。 -35 - 本紙張尺度適用中國國家標準（CNS )八4坭枋'(210X2*?7公棼） ----^---.----裝------"---^----0 (請先間讀背面之注意事項再填寫本頁)

Claims (1)

1. '申請專利範圍 A8 B8 C8 D8 L —種半導體却，户 裝置，其特徵在於：具備 、 Μ入機構：輸入指定記憶胞陣列之實記憶體空間 之第一位址信號； 第—輸入機構：輸入第二位址信號，該第二位址信號 係指定比可却、Λ ， 4 fe於前述記憶胞陣列的容量大的虛擬位址 空間； 。實際位立卜 , 1置設定機構：爲了從外部設定前述虛擬位 址空間中的前述實際位址空間位置； 辨=機構.辨別以前述第二位址信號指定的位址是否 、則I霄際位址位置設定機構設定的虛擬位址空間中 的實際位址空間位置一致； :址解碼:以前述辨別機構辨別已存取前述實記 =體時’解譯前述第—輸人機構之輸出信號而存取 則述記憶胞陣列；及， 輸出機構：輸出由前述記憶胞陣列讀出之資料者。 2·根據中請專利範㈣i項之半導體記憶裝置、，其中以前 述辨別_辨別未存取前述實記憶體空料，使前述輸 出機構成爲高電阻狀態。 3·根據申請專利範園第}項之半導體記憶裝置，其中以前 麵別機構辨別未存取前述實記憶f豊空間時，使該晶片 成爲備用狀態。 4.種半導體記憶裝置，其特徵在於：具備 π輸入緩衝器：輸入指定記憶胞陣列之實記憶體空間之 第—位址信號； 〜虹> -36 --------；-丨^------,玎------^ (請先Μ讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 本纸張尺度適用中國標準（CNS )八杉級（210X297公瘦Ί ~ ' —-- 經濟部中央標準局員工消費合作社印製 A8 B8 C8 ' D8 六、申請專利範圍 實際位址位置設定.機構：爲了從外部設定比可記憶於 前述記憶胞陣列的容量大的虛擬位址空間中的前述實際 位址空間位置； 輸入切換電路：输入指定前述虛擬位址空間之第二位 址信號，按照以前述實際位址位置設定機構設定的前述 虛擬記憶體空間中的前述實記憶體空間位置，將前述第 二位址信號反轉或非反轉而產生内部位址信號； 位址解碼器：解譯前述輸入緩衝器之輸出信號和由前 述輸入切換電路輸出之内部位址信號而存取前述記憶胞 陣列； 輸出缓衝器：輸出由前述記憶胞陣列讀出之資料； 及， 晶片位址解碼電路：解譯由前述輸入切換電路輸出之 内部位址信號，未存取前述實記憶體空間時，使前述輸 出缓衝器之輸出端子成爲高電阻狀態者。 5. —半導體記憶裝置，其特徵在於：具備 輸入缓衝器：輸入指定記憶胞陣列之實記憶體空間之 第一位址信號； 實際位址位置設定機構：爲了從外部設定比可記憶於 前述記憶胞陣列的容量大的虛擬位址空間中的前述實際 位址S間位置； 輸入切換電路：輸入指定前述虛擬位址空間之第二位 址信號，按照以前述實際位址位置設定機構設定的前述 虛擬記憶體空間中的前述實記憶體空間位置，將前述第 -37 - 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） . 裝 訂 線 (請先W請背面之注意事項再填寫本K )

   申請專利範圍 經濟部中央標準局員工消費合作社印製 —么址信號反轉或非反轉而產生内部位址信號· 述解譯前述輸入缓衝器之輸：信號和由前 陣歹路輪出之内部位址信號而存取前述記憶胞 輸出餐衝器：輸出由前述記憶胞陣列讀出之資料； 及’ ，片位t解碼電路：解譯由前述輸入切換電路輸出之 内邵位址信號，未存取前述實記憶體空間時，使該晶 成爲備用狀態者。. —種半導體記憶裝置，其特徵在於：具備 #輸入緩衝器：輸入指定記憶胞陣列之實記憶體空間之 第一位址信號； 實際位址位置設定機構：爲了從外部設定比可記憶於 前述記憶胞陣列的容量大的虛擬位址空間中的前述實際 位址空間位置； 輸入切換電路：輸入指定前述虚擬位址空間之第二位 址信號’按照以前述實際位址位置設定機構設定的前述 虛擬記憶體空間中的前述實記憶體空間位置，將前述第 二位址信號反轉或非反轉而產生内部位址信號； 位址解碼器：解譯前述輸入缓衝器之輸出信號和由前 述輸入切換電路輸出之内部位址信號而存取前述記憶跑 陣列； 輸出缓衝器：輸出由前述記憶胞陣列讀出之資料； 及， -38 本紙張尺度適用中國國家標準（CNS ) Α4規格（21〇Χ 297公釐） ---------^------ΐτ------^ (請先閱讀背面之注意事項再填寫本I·) Αδ Βδ C8 D8 '申請專利範圍 晶片位址解碼電致.解键士‘ 内部位址信號，未存取前述^述輸人切換電路輸出之 成爲備用狀能却 g 6己憶體空間時，使該晶片 為備用狀&，並且使前述輪出缓衝器之輸出端子成爲 高電阻狀態者。 询饵场于成局 7‘根據中請專利範項之半導體記憶裝置，前 貫際位址位置設定機構具備電氣 中别述 _式溶絲元件，按照是否_前述射 件或雷射溶斷讀絲元件，設：_式垃、、、糸几 的前述實記憶體空間位置。 &亚、己憶體空間中 8.根據申請專利範園第4項之半油 實際位址位置設定機構具備電氣中前述 熔斷式熔絲元件，按照是否熔义 ’、兀件或雷射 件或雷射溶斷式熔絲元件，設^^^斷式燦絲元 的前述實記憶體空間位置。 处迎擬死憶體空間中 9，根據中請專利範園第5項之半導 經濟部中央榡隼局員工消費合作社印製 二際位址位置設定機構具備電氣溶斷：：：：中前迷 '落斷式溶絲元件，按照是否緣斷前述广件或雷礙 件或雷射溶斷式溶絲元件，設定:讀辦式溶絲元 的前述實記憶體空間位置。 处擬兄憶體空間中 10·二據申請專利範圍第6項之半導體記憶 實際位址位置設定機構具備電氣熔斷二熔ζ::中前键 溶斷式溶絲元件，按照是否燦斷前述件或雷却 件或雷射熔斷式熔絲元件，設定前；：心：式熔絲穴 的前述實記憶體空間位置。 、虛^己憶體空間, -39- 本紙張尺度適用中國 經濟部中央標準局員工消費合作社印製 A8 B8 C8 r D8 六、申請專利範圍 11. 根據申請專利範圍第1項之半導體記憶裝置，其中前述 貫際位址位置設定機構具備任選插脚，按照給與前述任 選插腳的電位設定前述虛擬記憶體空.間中的前述實記憶 體空間位置。 12. 根據申請專利範圍第4項之半導體記憶裝置，其中前述 實際位址位置設定機構具備任選插腳，按照給與前述任 選插腳的電位設定前述虛擬記憶體空間中的前述實記憶 體空間位置。 13. 根據申請專利範圍第5項之半導體記憶裝置，.其中前述 實際位址位置設定機構具備任選插腳，按照給與前述任 選插腳的電位設定前述虛擬記憶體空間中的前述實記憶 體空間位置。 14. 根據申請專利範圍第6項之半導體記憶裝置，其中前述 實際位址位置.設定機構具備任選插腳，按照給與前述任 選插腳的電位設定前述虛擬記憶體空間中的前述實記憶 體空間位置。 15. 根據申請專利範圍第1項之半導體記憶裝置，其中前述 貫際位址位置設定機構具備任選插腳，按照對前述任選 插腳給與第一電位或給與第二電位，設定前述虚擬記憶 體空間中的前述實記憶體空間位置。 16. 根據申請專利範圍第4項之半導體記憶裝置，其中前述 實際位址位置設定機構具備任選插腳，按照對前述任選 插腳给與第一電位或給與第二電位，設定前述虛擬記憶 體空間中的前述實記憶體空間位置。 -40- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ---1--.----^------,玎-------it (請先閔讀背面之注意事項再填寫本頁) ABCD 經濟部中央標準局員工消費合作社印製 六、申請專利範園 17. 根據申請專利範圍第5項之半導體記憶裝置，其中前述 實際位址位置設定機構具備任選插腳，按照對前述任選 插腳給與第一電位或給與第二電位，設定前述虚擬記憶 體空間中的前述實記憶體空間位置。 18. 根據申請專利範圍第6項之半導體記憶裝置，其中前述 實際位址位置設定機構具備任選插腳，.按照對前述任選 插腳給與第一電位或給與第二電位，設定前述虚擬記憶 體空間中的前述實記憶體空間位置。 19. 根據申請專利範園第1項之半導體記憶裝置，其中前述 貫際位址位置設定機構具備任選插腳，該任選插腳係爲 了指示前述實記憶體空間位於前述虛擬記憶體空間中的 位位址侧或位於低位位址侧，對前述任選插腳在給與 第一電位時指示前述虛擬記憶體空間之高位位址，在給 與第二電位時.指示前述虛擬記憶體空間之低位位址，在 開放狀態不使用前述虛擬位址空間。 20. 根據申請專利範圍第4項之半導體記憶裝置，其中前述 實際位址位置設定機構具備任選插腳，該任選插腳係爲 了指示前述實記憶體空間位於前'述虛擬記憶體空間中的 高位位址側或位於低位位址側，對前述任選插腳在給與 第一電位時指示前述虛擬記憶體空間之高位位址，在給 與第二電位時指示前述虛擬記憶體空間之低位位址，在 開放狀態不使用前述虛擬位址空間。 21. 根據申請專利範圍第5項之半導體記憶裝置，其中前述 實際位址位置設定機構具備任選插腳，該任選插腳係爲 -41 - 本纸浪尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） ---------装------訂------線 (請先閣讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 Αδ Βδ C8 ' D8 六、申請專利範圍 了指示前述實記憶體空間位於前述虚擬記憶體空間中的 高位位址側或位於低位位址側，對前述任選插腳在給與 第一電位時指示前述虛擬記憶體空間之高位位址，在給 與第二電位時指示前述虛擬記憶體空間之低位位址，在 開放狀態不使用前述虛擬位址空間。 22. 根據申請專利範圍第6項之半導體記憶裝置，其中前述 實際位址位置設定機構具備任選插腳，該任選插腳係爲 了指示前述實.記憶體空間位於前述虚擬記憶體空間中的 南位位址侧或位於低位位址側，對前述任選插脚在給與 第一電位時指示前述虛擬記憶體空間之高位位址，在給 與第二電位時指示前述虛擬記憶體空間之低位位址，在 開放狀態不使用前述虚擬位址空間。 23. 根據申請專利範圍第1項之半導體記憶裝置，其中前述 實際位址位置設定機構具備非揮發性記憶體元件，該非 揮發性記憶體元件係爲了記憶前述虛擬記憶體空間中的 前述實記憶體空間位置，.根據記憶於前述非揮發性記憶 體元件的資料，指定前述虛擬記憶體空間中的前述實記 憶體空間位置。 24. 根據申請專利範圍第4項之半導體記憶裝置，其中前述 實際位址位置設定機構具備非揮發性記憶體元件，該非 揮發性記憶體元件係爲了記憶前述虛擬記憶體空間中的 前述實記憶體空間位置，根據記憶於前述非揮發性記憶 體元件的資料，指定前述虛擬記憶體空間中的前述實記 憶體空間位置。 -42 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） 裝 訂 線 (請先閣讀背面之注意事頃再填寫本頁) A8 B8 C8 D8 經濟部中央標準局員工消費合作社中製 蔆） 申請專利範圍 25.根據申請專利範園第5項之半導體記憶裝置，其中前述 實際位址位㈣定«具備非«性域體元件，該非 揮發性a己憶B“件係爲了記憶前述虛擬記憶體空間中的 前述實記憶體空間位置，根據記憶於前述非揮發性記憶 體：件的資料’指定前述虛擬記憶體空間中的前述實； 憶體S間位置。 < Λ H 26·根據申請專利範園第6項之半導體記憶裝置，立中前述 實際位址位置蚊機構具備非揮發性記憶體元件， f發㈣憶體元件係爲了記憶前述虛擬記憶體空間；的 箾述貫記憶體空間位置，叔於 4 根據記丨思於可述非揮發性記憶 ^牛的貝枓，指定前述虛擬記憶體 憶體空間位置。 T们則迷貫6己 嗔申請專利範圍第7嚷之半導體記憶裝置 是否溶斷前述料元件，設定將前述第：ς = 用作内部位址信號戋使並符赫 號照樣 1 «使其反轉而用作内部位址信號，指 月·I处心己憶體s間中的前述實記憶體空間位置。 汎根據申請專利範圍第8項之半導體記憶裝置， 是否溶斷前述料元件，設定將前述第二位址ς號照= :2内郅位址信號或使其反轉而用作内部位址信號' : 疋则述虛擬記憶體空間中的前述實記憶體空間位置。曰 29屬申請專利範圍第9項之半導體記憶裝置，： 疋否溶斷前述溶絲元件，設定將前述第二位址信號：： =内邵位址信號或使其反轉而用作内部位址信號 疋則述虚擬·!己憶體空間中的前述實記憶體空間位置。61 -43 - CNS ) A4W ( 2Ι0Χ~297^ ---------^------tr------.ii (請先閎讀背面之注意事項再填寫本頁) 經濟部中央橾準局員工消費合作社印製 Αδ Β8 · ___S 六、申請專利範圍 30. 根據申请專利範圍第1 0項之半導體記憶裝置，其中按照 是否熔斷七述熔絲元件，設定將前述第二位址信號照樣 用作内部位址信號或使其反轉而用作内部位址信號，指 定前述虛擬記憶體空間中的前述實記憶體空間位置。 31. 根據申請專利範圍第1 1項之半導體記憶裝置，其中藉由 第一電位施加於前述任選插腳時將前述第二位址信號照 樣用作内部位址信號，第二電位施加於前述任選插腳時 使前述第二位址信號反轉而用作内部位址信號，指定前 述虚擬記憶體空間中的前述實記憶體空間位置。 32·根據申請專利範圍第12項之半導體記憶裝置，其中藉由 第一電位施加於前述任選插腳時將前述第二位址信號照 樣用作内部位址信號，第二電位施加於前述任選插腳時 使前述第二位址信號反轉而用作内部位址信號，指定前 述虚擬記憶體空間中的前述實記憶體空間位置。 33. 根據申吼專利範圍第1 3項之半導體記憶裝置，其中藉由 第一電位施加於前述任選插腳時將前述第二位址信號照 樣用作内部位址信號，第二電位施加於前述任選插腳時 使岫述第一位址仏唬反轉而用作内部位址信號，指定前 述虚擬記憶體空間中的前述實記憶體空間位置。 34. 根據申請專利範圍第1 4項之半導體記憶裝置，其中藉由 第一電位施加於前述任選插腳時將前述第二位址信號照 樣用作内部位址信號，第二電位施加於前述任選插腳時 使前述第二位址信號反轉而用作内部位址信號，指定前 述虚擬記憶體空間中的前述實記憶體空間位置。 -44- 本紙張尺度適用中國國家標準（CNS ) A4規格（2l〇X2^公| ) 訂 線 (請先閱讀背面之注意事項再填寫本頁) 圍範利 專請 T^l ABCD 經濟部中央標準局員工消費合作社印製 y申Μ專利園弟i 5項之半導體記憶裝置，其中將前 餘選插腳透過電阻成分連接於第—電位，藉由電位不 rt於I述任選插腳時將前述第二位址信號照樣用作内 二址L號二刖述第二電位施加於前述任選插脚時使前 址信號反轉而用作内部位址信號，指«述虚 ο己憶to空間中的前述實記憶體空間位置。 36.根據申请專利範圍第16項之半導體記憶裝置，並中 述任選插腳透過電阻成分連接於第—電位，藉^ 施加於前述任選插腳時將前述第二位址信㈣樣用\ = 部::址k號：前述第二電位施加於前述任選插腳時使前 述弟二位址信號反轉而用作内部位址信號，指定前述虛 擬記憶體S間中的前述實記憶體空間位置。 V根據申請專利範圍第17項之半導體記憶装置，其中將扩 述任選插腳透過電阻成分連接於第一電位，拉士 ♦ ’、 稽田電位不 施加於前述任選插腳時將前述第二位址信號照樣用作内 邵位址信號：前述第二電位施加於前述任選插腳時使前 述第二位址信號反轉而用作内部位址信號，— U 扣疋則述虛 擬記憶體空間中的前述實記憶體空間位置。 38.根據申請專利範圍第1 8項之半導體記憶裳置， ， ’具中將前 述任選插腳透過電阻成分連接於第一電位，藉由& :、 施加於前述任選插腳時將前述第二位址作躲 不 、、产 观照樣用作内 邵位址信號’前述·第二電位施加於前述彳壬；& 墣插腳時使前 述第二位址信號反轉而用作内部位址信號， a , 知足前述虛 擬記憶體空間中的前述實記憶體空間位置。 -45- 本紙張尺度適用中國國家標隼（CNS ) A4規格（210 X 297公釐） ' 裝------II------象 广讀先閣讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 夂、申請專利範圍 39.根據申请專利範圍第2 3項之半導fc β己憶裳置，其中根據 記憶於前述非揮發性記憶體元件之資料’切換將前述第 一位址Ί&號照樣用作内部位址4s破或使其反轉而用作内 部位址信號’指定前述虚擬記憶體空間中的前述實記憶 體空間位置。 ‘40.根據申請專利範圍第24項之半導體記憶裝置，其中根據 記憶於前述非揮發性記憶體元件之資料，切換將前述第 仏址t 5虎照樣用作内部位址k 3虎或使其反轉而用作内 部位址信號，指定前述虚擬記.憶體空間中的前述實記憶 體空間位置。 41. 根據申請專利範圍第2 5項之半導體記憶裝置，其中根據 記憶於前述非揮發性記憶體元件之資料，切換將前述第 二位址信號照樣用作内部位址信號或使其反轉而用作内 部位址信號，指定前述虚擬記憶體空間中的前述實記憶 體空間位置。 42. 根據申請專利範圍第2 6項之半導體記憶裝置，其中根據 記憶於前述非揮發性記憶體元件之資料，切換將前述第 二位址信號照樣用作内部位址信號或使其反轉而用作内 部位址信號，指定前述虚擬記憶體空間中的前述實記憶 體空間位置。 43. 根據申請專利範圍第7項之半導體記憶裝置，其中比較 前述第二位址信號和設定於前述實際位址位置設定機構 的虛擬記憶體空間中的前述實記憶體空間位置，不一致 時’使前述記憶胞陣列之全部位址成爲非選擇。 -46 - 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 訂 線 c锖先闉讀背面之注意事項再填寫本頁) ABCD 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 44. 根據申請專利範圍第8項之半導體記憶裝置，其中比較 前述第二位址信號和設定於前述實際位址位置設定機構 的虛擬記憶體空間中的前述實記憶體空間位置，不一致 時，使前述記憶胞陣列之全部位址成爲非選擇。 45. 根據申請專利範圍第9項之半導體記憶裝置，其中比較 前述第二位址信號和設定於前述實際位址位置設定機構 的虛擬記憶體空間中的前述實記憶體空間位置，不一致 時，使前述記憶胞陣列之全部位址成爲非選擇。 46. 根據申請專利範圍第1 0項之半導體記憶裝置，其中比較 前述第二位址信號和設定於前述實際位址位置設定機構 的虛擬記憶體空間中的前述實記憶體空間位置，不一致 時，使前述記憶胞陣列之全部位址成爲非選擇。 47. 根據申請專利範圍第1 1項之半導體記憶裝置，其中比較 前述第二位址信號和設定於前述實際位址位置設定機構 的虛擬記憶體空間中的前述實記憶體空間位置，不一致 時’使前述記憶胞陣列之全部位址成爲非選擇。 48. 根據申請專利範圍第1 2項之半導體記憶裝置，其中比較 前述第二位址信號和設定於前述實際位址位置設定機構 的虛擬記憶體空間中的前述實記憶體空間位置，不一致 時，使前述記憶胞陣列之全部位址成爲非選擇。 49. 根據申請專利.範圍第1 3項之半導體記憶裝置，其中比較 前述第二位址信號和設定於前述實際位址位置設定機構 的虛擬記憶體空間中的前述實記憶體空間位置，不一致 時，使前述記憶胞陣列之全部位址成爲非選擇。 -47 - 本纸張尺度適用中國國家標準（CNS ) A4*# ( 2I0X297公釐） ---L--B----I------、玎------i (請先閔讀背面之注意事磺再填寫本頁) 經濟部中央標準局負工消費合作社印製 A8 B8 , C8 D8 六、申請專利範圍 50. 根據申請專利範圍第1 4項之半導體記憶裝置，其中比較 前述第二位址信號和設定於前述實際位址位置設定機構 的虛擬記憶體空間中的前述實記憶體空間位置，不一致 時，使前述記憶胞陣列之全部位址成爲非選擇。 51. 根據申請專利範園第1 5項之半導體記憶裝置，其中比較 前述第二位址信號和設定於前述實際位址位置設定機構 的虛擬記憶體空間中的前述實記憶體空間位置，不一致 時，使前述記憶胞陣列之全部位址成爲非選擇。 52. 根據申請專利範圍第1 6項之半導體記憶裝置，其中比較 前述第二位址信號和設定於前述實際位址位置設定機構 的虛擬記憶體空間中的前述實記憶體空間位置，不一致 時，使前述記憶胞陣列之全部位址成爲非選擇。 53. 根據申請專利範圍第1 7項之半導體記憶裝置，其中比較 前述第二位址信號和設定於前述實際位址位置設定機構 的虛擬記憶體空間中的前述實記憶體空間位置，不一致 時，使前述記憶胞陣列之全部位址成爲非選擇。 54. 根據申請專利範圍第1 8項之半導體記憶裝置，其中比較 前述第二位址信號和設定於前述實際位址位置設定機構 的虛擬記憶體空間中的前述實記憶體空間位置，不一致 時，使前述記憶胞陣列之全部位址成爲非選擇。 55. 根據申請專利範圍第1 9項之半導體記憶裝置，其中比較 前述第二位址信號和設定於前述實際位址位置設定機構 的虛擬記憶體空間中的前述實記憶體空間位置，不一致 時，使前述記憶胞陣列之全部位址成爲非選擇。 -48 - 本纸張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） 訂 線 (請先閱讀背面之注意事項再填寫本頁) A8 B8 C8 D8 六 經濟部中央標準局員工消費合作社印製 56.根據申請專利範圍第20項之半導體記憶裝置，其中比較 前述第二位址信號和設定於前述實際位址位置設定機構 的虚擬記憶體空間中的前述實記憶體空間位置，不— 使前述記憶胞陣列之全部位址成爲非選擇。 、申請專剎範圍 時 57. 根據申請專利範圍第2 1項之半導體記憶裝置，其中比較 前述第二位址信號和設定於前述實際位址位置設定機構 的虚擬記憶體空間中的前述實記憶體空間位置，不一.致 時，使前述記憶胞陣列之全部位址成爲非選擇。 58. 根據申請專利範圍第2 2項之半導體記憶裝置，其中比較 前述第二位址信號和設定於前述實際位址位置設定機構 的虚擬記憶體空間中的前述實記憶體空間位置，不一致 時，使前述記憶胞陣列之全部位址成爲非選擇。 59. 根據申請專利範圍第2 3項之半導體記憶裝置，其中比較 前述第二位址信號和設定於前述實際位址位置設定機構 -y- 至支 的虚擬記憶體空間中的前述實記憶體空間位置’不 時，使前述記憶胞陣列之全部位址成爲非選擇。 60. 根據申請專利範圍第2 4項之半導體記憶裝置’其中比幸义 前述第二位址信號和設定於前述實際位址位置設定機構 -y- ___至 的虛擬記憶體空間中的前述實記憶體空間位置’小 時，使前述記憶胞陣列之全部位址成爲非選擇。 61. 根據申請專利範圍第2 5項之半導體記憶裝置’其中比 前述第二位址信號和設定於前述實際位址位置設疋乂 ___ 的虛擬記憶體空間中的前述實記憶體空間位置’ + 時，使前述記憶胞陣列乏全部位址成爲非選擇。 49 本纸張尺度適用中國國家標準.（CNS ) A4規格（210X297公釐） ---------------ir------線. (請先閲讀背面之注意事項再填寫本瓦) ABCD 經濟部"夬標隼局員工消費合作社印製 、申請專利範圍 62. 根據申請專利範圍第2 6喟之半導體記憶裝置，其中比較 前述第二位址信號和設定於前述實際位址位置設定機構 的虚擬記憶體空間中的前述實記憶體空間位置，不一致 時’使前述記憶胞陣列之全部位址成爲非選擇。 63, 根據申請專利範圍第i項之半導體記憶裝置，其中更具 備計數機構，該計數機構係將輸入前述第一、第二輸入 機構的前述第一、第二位址信號鎖定，依次算出，不靠 則述實際位址位置設定機構的設定而以前述計數機構算 出前述第二位址信號，將前述計數機構之計數輪出輸入 前述位址解碼機構之前，控制是否使與前述第二位址信 號對應的輸出信號按照前述實際位址位置設定機構的設 定而反轉。 64_根據申請專利範園第i項之半導體記憶裝置，其中前述 記憶胞陣列係非揮發性記憶胞配置成矩陣狀而構成。 65. 根據申請專利範圍第4項之半導體記憶裝置，其中前述 i己憶胞陣列係非揮發性記憶胞配置成矩陣狀而構成。 66. 根據申請專利範圍第5項之半導體記憶裝置，其中前述 記憶胞陣列係非揮發性記憶胞配置成矩陣狀而構成。 67. 根據申請專利範圍第6項之半導體記憶裝置，其中前述 記憶胞陣列係非揮發性記憶胞配置成矩陣狀而構成。t 68. 根據申請專利範園第}項之半導體記憶裝置，其中以多 數周期多重輸入前述第一、第二位址信號。 夕 69_根據申請專利範園第4項之半導體記憶裝置，其中以多 數周期多重輸入前述第一、第二位址信號。 夕 ---.------裝------訂------線 (請先閎讀背面之注意事項再填寫本頁) -50- 經濟部中央標準局員工消費合作社印製 A8 B8 C8 ---------— ______ D8 夂、申請專利範圍 70. 根據申請專利範圍第5項之半導體記憶裝置，其中以多 數周期多重輸入前述第一、第二位址信號。 71. 根據申請專利範圍第6項之半導體記憶裝置，其中以多 數周期多重輸入前述第一、第二位址信號。 72. —種半導體記憶系統，其特徵在於：將共同平行連接對 應的全邵輸出入信號插腳的多數半導體記憶裝置平行安 裝於早一系統而成， 前述半導體記憶裝置分別具備 第一輸入機構：輸入指定記憶胞陣列之實記憶體空間 之第一位址信號； 第二輸入機構：輸入第二位址信號，該第二位址信號 係指定比可記憶於前述記憶胞陣列的容量大的虛擬位址 空間； 貫際位址位置設定機構：爲了從外部設定前述虛擬位 址S間中的前述實際位址空間位置； 辨別機構：辨別以前述第二位址信號指定的位址是否 和以前述實際位址位置設定機構設定的虛擬位址空間中 的實際位址空間位置一致； 位址解碼機構：以前述辨別機構辨別已存取前述實記 憶體£間時，解譯前述第一輸入機構之輸出信號而存取 前述記憶胞陣列；及， 輸出機構：輸出由前述記憶胞陣列讀出之資料， .以兩述辨別機構辨別未存取前述實記憶體空間時，使 前述輸出機構成爲高電阻狀態者。 -51 - 本紙張尺度適用中國國家標準（CNS ) A4規格C210X297公釐） 裝 訂 線 (請先閎讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 — 六、申請專利範圍 73. —種半導體記憶系統，其特徵在於：將共同爭行連接對 應的全部輸出入信號插腳的多數半導體記憶装置平行安 裝於單一系統而成， 前述半導體記憶裝置分別具備 第一輸入機構：輸入指定記憶胞陣列之實記憶體空間 之第一位址信號； 第二輸入機構：輸入第二位址信號，該第二位址信號 係指定比可記憶於前述記憶胞陣列的容量大的虛擬位址 空間； 貫際位址位置設定機構：爲了從外部設定前述虛擬位 址空間中的前述實際位址空間位置； 辨別機構：辨別以前述第二位址信號指定的位址是否 和以前述實際位址位置設定機構設定的虛擬位址空間中 的實際位址空間位置一致； 位址解碼機構：以前述辨別機構辨別已存取前述實記 憶體2間時，解譯前述第一輸入機構之輸出信號而存取 前述記憶胞陣列：及， 輸出機構：輸出由前述f己憶胞陣列讀出之資料， 以前述辨別機構辨別未存取前述實記憶體空間時，使 該晶片成爲備用狀態者。 74. —種半導體記憶系統，其特徵在於：將共同平行連接對 應的全部輸出入信號插腳的多數半導體記憶裝置平行安 裝於單一系統而成， 前述半導體記憶裝置分別具備 -52 - 本纸伕尺度適用中國國家標準（CNS ) A4規格UlOx297公廣）----------- (請先閲讀背面之注意事項再填寫本！) -裝· 、tr 線 A8 B8 C8 D8 經濟部中央標隼局員工消費合作社印製 申請專利範圍 、第輸入機構：輸入指定記憶胞降列之實記憶體空間 之第一位址信號； 第一輸入機構：輸入第二位址信號，該第二位址信號 係指定比可記憶於前述記憶料㈣容量大的虛擬位址 空間； 貫際位址位置設定機摄，这7 又疋m稱.馬了從外部設定前述虛擬位 址空間中的前述實際位址空間位置； 辨別機構：辨別以前述第- , 1 ^弟―位址信號指定的位址是否 和以前述實際位址空間位丨置办_ a w a &疋機構設定的虛擬位址空 間中的實際位址空間位置—致； 位址解碼機構：以前述辨別機構辨別已存取前述實記 «空間時，解譯前述P輸人機構之輸出信號而存取 前述記憶胞陣列；及， 輸出機構：輸出由前述記憶胞陣列讀出之資料， 以前述辨別機構辨別未存取前述會— 胃 、《圮憶體空間時，使 该晶片成爲備用狀態，並且使前述#山 輸出機構成爲高電阻 狀怨者。 75. —種半導體記憶系統，其特徵在於 '•將共同平行連接對 應的全邵輸出入信號插腳的多數半導秘 、 π植圮憶裝置平行安 裝於單一系統而成， 前述半導體記憶裝置分別具備 輸入緩衝器：輸入指定記憶胞陣列 > 余、#邮. j夂貫記憶體S間之 第一位址信號： 實際位址位置設定機構：爲了從外部設定比可記憶於 -53- 本紙崁尺度逋用中國國家標準（CNS ) A4規格〔 210X 297公釐） ---------^------1T-------# (請先閱讀背面之注意事項再填寫本頁) ABCD 姨濟都中典搞♦扃舅Ά消費含作社印繁 、申请專利範圍 前述C憶胞陣列的容量大的虛擬位址空間中的前述實際 位址空間位置； ' 輸入切換電路：輸入指定前述虛擬位址空間之第二位 址信號，按照以前述實際位址位置設定機構設定的前述 虡擬記憶體空間中的前述實記憶體空間位置，將前述第 二位址信號反轉或非反轉而產生内部位址信號； 位址解碼器：解譯前述輸入緩衝器之輸出信號和由前 述輸入切換電路輸出之内部位址信號而存取前述記憶胞 陣列； 輸出缓衝器：輸出由前述記憶胞卩奉列讀出之資料； 及·， ： 晶片位址解碼電路：解譯由前述輸入切換電路輸出之 内部位址信號，未存取前述實記憶體空間時，使前述輪 出緩衝器之輸出端子成爲高電阻狀態者。 76/種半導體記憶系統，其特徵在於：將共同平行連接對 應的全部輸出入信號插腳的多數半導體記憶裝置平行安 裝於單一系統而成， 前述半導體記憶裝置分別具備. 輸入緩衝器：輸入指定記憶胞陣列之實記憶體空間之 第一位址信號； 實際位址位置設定機構：爲了從外部設定比可記情於 前述記憶胞陣列的容量大的虛擬位址空間中的前述實朽 位址空間位置； 輸入切換電路：輸入指定前述虛擬位址空間之第二P -54- 本紙張Μ適用中國國家標準（CNS ) A4規格（210X297公釐） ---:-------t------訂------.ii (請先閱讀背面之注意事項再填寫本頁)

   址信號 六、申請專利範圍 :在照以前述實際位址位置設 虛擬記憶體空間中的俞.+饵<*又疋的則述 二门宁的則迷實記憶體空間 二位址信號反撼赤非e ^ 和則述罘 、 現反轉戍非反轉而產生内部位址信妒； 位址解碼器：解譯前 儿’ 述輸入切換電路輸出之内 L唬和由則 陣列； 砟仫止4唬而存取前述記憶胞 輸出”羡衝态：輸出由前述記憶胞陣列讀出之資料； 及， •曰片4址解碼屯路.解譯由前述輸人切換電路輸出之 内朴址#號，未存取前述實記憶體空 成爲備用狀態者。 使^片 77. -種半導體記憶系統，其特徵在於：將共同平行連接對 應的全郅輸出入信號插腳的多數半導體記憶裝置平行 裝於單一系統而成， 前述半導體記憶裝置分別具備 輸入緩衝咨：輸入指定記憶胞陣列之實記憶體空間之 第一位址信號； 實際位址位置設定機構：爲了從外部設定比可記憶於 前述記憶胞陣列的容量大的虛擬位址空間中的前述實際 位址空間位置； 輸入切換電路：輸入指定前述虛擬位址空間之第二位 址信號’按照以前述實際位址位置設定機構設定的前述 虚擬記憶體空間中的前述實記憶體空間位置.，將前述第 二位址信號反轉或非反轉而產生内部位址信號； -55- 本纸張尺度適用中國國家榇準（CNS ) A4規格（210X297公釐） 裝 訂 線 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消费合作社印製 六 、申請專利範圍 ABCD

   r!R—：.a:. 經濟部中央標準局員工消費合作社印製 述輸入切換電路輪：之出信號和由前 陣列； 内邠位址仏唬而存取前述記憶胞 輸出緩衝器：輪中士A 及， j出由可述記憶胞陣列讀出之資料； 晶片位址解碼電路：解 内部位址信號，土—，，澤由則述輸入切換電路輸出之 占 7 ，未存取前述實記憶體空間時，n晶片 成爲備用狀態，# H姑么丄 了使这曰曰乃 高電阻狀態者。述輸出緩衝器之輸出端子成爲 78.根據申請專利範圍第7 2 多數丰壤姊#卜# 牛等眩圯f思系統，其中前盛 79報測試製程實質上做同-動作。 、：Si利範圍第”項之半導體記憶系統，其中前述 夕數半導體記憶裝置在測拭製程實質上做同 80.根據申請專利範圍第74 。 夕奴士 # a 人·千争缸6己，丨思系统，其中前述 夕數+導以憶裝置在測試製程實質上做同— u據中請專利範圍第75項之半導體記憶系統， 述 户數半導體記憶裝置在測試製程實質上做同—動 82·根據巾請專利範„76項之半導體㈣系統， 多數半導體記憶裝置在測試製程實質上做同、 83. 根據申請專利範圍第77項之半導體記憶系統，^述 多數半導體記憶裝置在測試製程實質上做同—月J 84. 根據申請專利範圍第72項之半導體記憶系統 在安 裝基板表和裏疊合安裝前述半導體記憶裝置個晶 片，前述虛擬記憶-體空間爲實記憶體空間之2倍。 曰 56- 本纸莰尺度適用中國國家標準（CNS ) A4規格（21〇Χ297公釐） (請先閎讀背面之注意事項存填寫本貫) .装· ir 經濟部中央標準局員工消費合作社印製 A8 B8 C8 D8 六、申請專利範園 85.根猓甲睛寻利範圍第/ j π〜τ守_〜_ 穴丫在安 裝基板表和裏疊合安装前述半導體記憶装置之2個^曰 片，前述虛擬記憶體空間爲實記憶體空間之2倍。 86·根據申凊專利範圍第7 4項之半導體記憶系統，其中在a 裝基板表和裏疊合安装前述半導體記憶裝置 、 11¾ 晶 片’前述虛擬記憶體空間爲實記憶體空間之2倍。 87·根據申請專利範圍第7 5項之半導體記憶系统，其中在^ 裝基板表和裏疊合安裝前述半導體記憶裝置之2個^ 片，前述虛擬記憶體空間爲實記憶體空間之2倍。 阳 88. 根據申請專利範圍第7 6項之半導體記憶系統，其中在心 裝基板表和裏疊合安裝前述半導體記憶裝置之2個: 片，岫述虛擬記憶體空間爲實記憶體空間之2倍。 明 89. 根據申請專利範園第7 7項之半導體記憶系统，其 裝基板表和裏疊合安裝前述半導體記憶装置文 片，前述虛擬記憶體空間爲實記憶體空間之2倍。固晶 90. 根據申請專利範園第72項之半導體記憶系统， 前述虛擬記憶體空間進行讀4、寫入及抹除之對於 操作，前述第一、筮-浐+以丄咕、 主 > 任— ^ . ^ 矛一位址6唬又位址指定和各晶片設 疋；心貫際位址位置設定機構的實記憶體空間一致 時’動作作爲各個丰導辦今，ρ #田 义、. 千竽记憶裝置，位址指定和設定於 釗述實際位址位置辞含撼描AA奋， ,、 匕。又疋機構的貫記憶體空間不一致時， 孩晶片全體進行位址非選擇狀態的動作。 請專利範圍第73項之半導體記憶系統，其中對於 雨述虛擬記憶體空間進行嘈 J i仃喂出、寫入及抹除之至少任一 -57- 本纸張尺奴財_丨縣（CNiu^72T^^T

   申请專利範圍 操作，前述第二第二位、、 定於前述實際位址位置也A k又垃址指定和各晶片設 時，動作作爲各個半導定，構的實記憶體空間一致 前述實際位址位置設定置，位址指定和設定於 該晶片全體進行位址非選擇憶體空間不—致時’ 92·根據申請專利範園第74項二:的動作。 前述虛擬記憶體空間進行读：導體記憶系統，其中對於 操作’前述第―、第二位窝入及抹除之至少任一 定於前述實際位址位置k止」:叙位址指定和各晶片設 時，動作作爲各個半導二T構的實記憶體空間-致 前逑f g γ a 11 k裝置，位址指定和設定於 該晶片t m 冓的貫記憶體空間不一致時， π招址非選擇狀態的動作。 3.根據申請專利範園第7 5 前貞< +導體記憶系統，其中對於 J、虚铋圮,丨思體空間進 操作，前%寫人及抹除之至少任一 定於i、+.—、矛—位址信號之位址指定和各晶片設 時：令：貫.際位址位置設定機構的實記憶體空間-致 一 1作馬各個半導體記憶裝置，位址指定和設定於 則述貫際位址位晋α 令曰α Β又疋機構的貫記憶體空間不一致時， 移曰目片全體進行位址非選擇狀態的動作。 94·=據:請專利範圍第76項之半導體記憶系統，立中對於 =虛擬記憶體”進行讀出、窝人及抹除之至少任一 !:二_-、第二位址信號之位址指定和各晶片設 迟貫際位址位置設定機構的實記憶體空間一致 時，動作作爲各個半導體記憶裝置，纟址指定和設定於 -58- ;纸張以適用Tii^^YCNS) A4«TII^r^tT ABCD 六、申請專利範圍 前述實際位址位置設定機構的實記憶體空間不一致時， 該晶片.全體進行位址非選擇狀態的動作。 95.根據申請專利範圍第7 7項之半導體記憶系統，其中對於 前述虛擬記憶體空間進行讀出、寫入及抹除之至少任一 操作，前述第一、第二位址信號之位址指定和各晶片設 定於前述實際位址位置設定機構的實記憶體空間一致 時，動作作爲各個半導體記憶裝置，位址指定和設定於 前述實際位址位置設定機構的實記憶體空間不一致時， 該晶片全體進行位址非選擇狀態的動作。 . 訂 备 (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 -59- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）