JP4543880B2 - メモリー装置 - Google Patents
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Description
この図7Aに示すメモリー・チップ100では、チップ・イネーブル信号CE、書き込みイネーブル信号WE、読み出しイネーブル信号REという、3つの制御信号が独立で入力される構成となっている。また、入出力データDIO[7:0]及びアドレス入力AD[7:0]が、いずれも8ビット並列になっている。
データが書き込まれる際には、データ入出力バッファー105から入力されたデータが、書き込みドライバー102で増幅されて、メモリ・セル・アレイ103の選択されたメモリセルに書き込まれる。
データが読み出される際には、メモリ・セル・アレイ103の選択されたメモリセルから読み出されたデータが、読み出しアンプ104で増幅されて、データ入出力バッファー105から出力される。
このメモリー・カード200は、4つのメモリー・チップ211,212,213,214が並列に接続され、これらメモリー・チップ211,212,213,214に対してデータの書き込みや読み出しを行うためのメモリー・コントローラ207を備えた構成になっている。
そして、データ入出力バッファー201、シリパラ・パラシリ変換部(シリアル/パラレス変換及びパラレル/シリアル変換が行われる)202、読み出しレジスタ203、アドレスレジスタ204、書き込みレジスタ205、コマンドレジスタ206、そしてメモリー・コントローラ207とにより、シリアル・インターフェース回路210が構成されている。なお、シリアル・インターフェース回路210は、メモリー・チップ211,212,213,214とは別のチップに形成されている。
そのため、図7に示した構成では、各メモリー・チップ100に、外部との入出力信号が8×2+3=19本あったのに対して、このメモリー・カード200では、外部との入出力信号が、シリアル・データの入出力を行うSDIO、シリアル・クロックSCLK、データ・イネーブルのタイミングを示すSDENの3本だけと大幅に少なくなっている。
図8の4つのメモリー・チップのうち、2番目のメモリー・チップ212にデータを書き込む場合のタイミング・チャートを図9Aに示す。図9Aに示すタイミング・チャートの過程は、以下のように進行する。
(1)SDENが0から1に変化して、シリパラ・パラシリ変換部202内のカウンターSDCNTがカウント・アップを始める。
(2)SDIOに、読み出し又は書き込みのフラッグであるRWが入力される。書き込みの場合、RW=0であり、これがコマンドレジスタ206に格納される。
(3)SDIOに、8ビットのアドレスAD[7:0]が、A[0]から順番に入力され、アドレスレジスタ204に格納される。
(4)SDIOに、4つのチップ211,212,213,214のどれを使うかを選択するAD[9:8]が入力される。
(5)メモリー・コントローラ207によって、選択されたメモリー・チップ212のチップ・イネーブル信号CE2がアサートされる。
(6)SDIOに、8ビットのデータWR[7:0]が、WR[0]から順番に入力され、書き込みレジスタ205に格納される。
(7)WR[7]が入力されたとき、メモリー・コントローラ207によって、選択されたメモリー・チップ212の書き込みイネーブル信号WE2がアサートされ、選択されたメモリー・チップ212のアドレスAD[7:0]に、データWR[7:0]を書き込む。
(8)SDENがネゲートされて、書き込みが終了する。
図8の4つのメモリー・チップのうち、1番目のメモリー・チップ211からデータを読み出す場合のタイミング・チャートを図9Bに示す。図9Bに示すタイミング・チャートの過程は、以下のように進行する。
(1)SDENが0から1に変化して、シリパラ・パラシリ変換部202内のカウンターSDCNTがカウント・アップを始める。
(2)SDIOに、読み出し又は書き込みのフラッグであるRWが入力される。読み出しの場合、RW=1であり、これがコマンドレジスタ206に格納される。図9B中に矢印R(1)で示すように、フラッグが立ち上がっていることがわかる。
(3)SDIOに、8ビットのアドレスAD[7:0]が、A[0]から順番に入力され、アドレスレジスタ204に格納される。
(4)SDIOに、4つのチップ211,212,213,214のどれを使うかを選択するAD[9:8]が入力される。
(5)メモリー・コントローラ207によって、選択されたチップ211のチップ・イネーブル信号CE1と読み出しイネーブル信号RE1がアサートされる。
(6)選択されたチップのアドレスAD[7:0]から、データRD[7:0]が読み出され、読み出しレジスタ203に格納される。
(7)読み出しレジスタ203に格納されたデータRD[7:0]が、RD[0]から順番にSDIOから出力される。
(8)SDENがネゲートされて、読み出しが終了する。
パラレル・インターフェースでは、データ伝送速度が向上していくにつれて、パラレルになった信号のタイミングを管理することが困難になり、またドライバーやレシーバーが高価でスペースを取ると共に消費電力を増大させる。
これに対して、シリアル・インターフェースであれば、クロックとイネーブル信号及び入出力データの3種類程度の信号が機器間を行き来するだけなので、ドライバーやレシーバーは最小限で済み、タイミング管理も容易である。
これが、パラレル・インターフェースからシリアル・インターフェースに移行した場合の利点である。
従って、本来なら、シリアル・インターフェースを持ったメモリー・チップに移行していくと考えられる。
メモリー・チップがシリアル・インターフェースに移行しない理由として、次のようなことが考えられる。
そして、メモリー・コントローラは、通常、CMOSトランジスタを用いたCMOS論理回路によって構成される。
しかしながら、DRAMでは、電荷を蓄積するコンデンサの容量を確保するために、穴を掘ったり上に積み上げたりという3次元的な加工が可能なプロセスが必要になり、フラッシュ・メモリーでは、書き込みや消去に必要な高電圧に耐えられるプロセスが必要である。
従って、DRAMやフラッシュ・メモリー等のメモリー素子で用いられている製造プロセスは、CMOS論理回路の製造プロセスとの親和性が低く、このような回路を内蔵することはコスト・アップに繋がる。
図8に示した例でも、4つのメモリー・チップ211,212,213,214を並列して使用しているために、アドレスが2ビット増えて10ビットになっている。
そして、並列にするメモリー・チップの数を変えるだけでシリアル・インターフェースのプロトコルも変わってしまうが、メモリー・チップ自身のインターフェースをシリアル・インターフェースにしてしまうと、プロトコルの変更に対応することが困難になる。
さらに、制御回路のプロトコルを決定するパラメータが変更可能で、このパラメータが不揮発性メモリーに格納されていることにより、容易に(シリアル・インターフェースの)プロトコルを変更することが可能になると共に、電源投入時に自動的にプロトコルが設定されるようにすることができる。
このような構成としたときには、メモリー・モジュールの不揮発性メモリーに格納されているデータを用いて、容易に制御回路の回路構成を変更することが可能になる。
また、本発明によれば、メモリー・モジュールと送受信回路と制御回路とを、問題なく同一チップ内に搭載することが可能になることから、メモリー装置のコストを低減することができ、この点によっても、低価格とすることができる。
さらに、本発明によれば、容易にプロトコルを変更することが可能になるため、シリアル・インターフェースのプロトコルを変更して、幅広い用途に対応させることが可能になり、これにより、汎用性が高いメモリー装置を構成することができる。
図5Aに示すように、この可変抵抗素子5は、下層から、下部電極1、導体膜2、絶縁体膜3、上部電極4が積層されて成る。
導体膜2としては、例えば、Cu,Ag,Zn等の金属元素を含有する金属膜、合金膜(例えばCuTe合金膜)、金属化合物膜等が挙げられる。
絶縁体膜3としては、例えば、アモルファスGd2O3や、SiO2等の絶縁体が挙げられる。
データの書き込み・消去のいずれの場合でも、電圧の印加を停止すると、可変抵抗素子5の抵抗値が保持されるため、不揮発性メモリーとして使用することができる。
これにより、不揮発性メモリーとメモリー・コントローラとを同一チップ上に搭載することが可能になり、パラレル・インターフェースよりもコスト的に有利な、シリアル・インターフェースを持ったメモリー・チップを実現することができる。
即ち、シリアル・インターフェース回路のシリパラ(シリアル/パラレル)変換器を、プロトコルのパラメータの変更が可能な回路にしておき、並列にするメモリー・チップの数に応じて、アドレスの幅を変えたり、チップがセレクトされる上位アドレスを変えたりすればよい。
そして、これらのパラメータを、不揮発性メモリーの一部を使用して格納し、電源が投入されるたびに自動的に設定されるようにすればよい。
このような構成を有するので、CMOS論理回路の配線を形成するプロセス等に、不揮発性可変抵抗素子を形成するプロセスを組み込むことが容易に可能であり、CMOS論理回路のプロセスとの親和性が高い。
そして、このメモリー・モジュールと、信号(アドレス信号・データ信号・制御信号等)がシリアルで入出力される送受信回路と、これらメモリー・モジュール及び送受信回路の間に設けられ、シリアル・パラレル変換処理及びパラレル・シリアル変換処理が行われる制御回路とを、同一チップ内に備えた構成として、チップと外部との信号のやり取りをシリアルで行う構成とする。
さらに、制御回路のプロトコルを決定するパラメータを変更することが可能な構成として、このパラメータを不揮発性メモリーに格納する。
本発明のメモリー装置は、このように構成することにより、シリアル・インターフェースを備え、コスト・スペース・消費電力の点でパラレル・インターフェースと比較して有利であると共に、汎用性があり使いやすいメモリー装置を実現するものである。
本発明の一実施の形態として、メモリー・チップの概略構成図(ブロック図)を図1に示す。
このメモリー・チップ10は、図8に示したと同様のシリアル・インターフェース回路20が、メモリ・セル・アレイ21、読み出しアンプ22、書き込みドライバー23から構成されるデータ用不揮発性メモリー30と組み合わせされて同一のチップ上に搭載され、1チップのメモリー装置が構成されている。
データ入出力バッファー11等により、前述した、信号をシリアルで入出力する送受信回路が構成される。シリパラ・パラシリ変換部12及びメモリー・コントローラ17等により、前述した、メモリー・モジュール及び送受信回路の間に設けられ、シリアル・パラレル変換処理及びパラレル・シリアル変換処理が行われる制御回路が構成される。
また、このデータ用不揮発性メモリー30の部分は、図7のメモリー・チップ100の構成とほとんど同様であるが、図7では必要であった、データ入出力バッファー105やアドレス・バッファー106は不要になり、図7にあったコントロール回路101は、シリアル・インターフェース回路20の中のメモリー・コントローラ17に含まれている。
これにより、シリアル・インターフェースのプロトコルのパラメータの変更を行うことができるため、汎用性が不足する問題点を解決することができる。
パラメータ格納用不揮発性メモリー18とデータ用不揮発性メモリー30とにより、前述した、不揮発性メモリーから成るメモリー・モジュールが構成される。
図2を図7Bと比較すると、外部入出力ピンの数が大幅に削減されているので、そのためのドライバーやレシーバーを削減することができる。
これにより、低価格・低消費電力で、なおかつ、小さなパッケージに入れることが可能になる。
図3Aは、1個のメモリー・チップ10のみを、シリアル・インターフェースに接続した場合を示している。
図3Bは、メモリー・チップ10を2個並列に、シリアル・インターフェースに接続した場合を示している。
図3Cは、メモリー・チップ10を4個並列に、シリアル・インターフェースに接続した場合を示している。
ただし、シリアル・インターフェースからプロトコルのパラメータを設定する場合には、各メモリー・チップ10に割り当てる上位アドレスを決める前に外部入出力ピンを接続してしまうと、それぞれのメモリー・チップ10を区別することができなくなるので、各メモリー・チップ10に割り当てる上位アドレスの決定は、外部入出力ピンを接続する前に独立して行う必要がある。
(1)アドレスやデータの入力を、アドレス番号の昇順で行うか、或いは、アドレス番号の降順で行うか
(2)読み出しのモードや書き込みのモードの設定を行うビットを、どのタイミングに挿入するか
(3)双方向バッファーを使ってデータをやり取りするか、或いは、送信と受信は別々の端子で行うか
上述の(1)及び(2)のパラメータは、カウンターの値とデータの内容との関係を変更すれば、容易にパラメータを変更することができる。例えば、変換テーブルをいくつか用意しておいて、使用する変換テーブルを選択することにより、パラメータの設定を容易に変更することができる。
上述の(3)のパラメータは、例えば、双方向バッファーと複数の端子を予め用意しておけば、各端子のデータの送信と受信とを切り替えることにより、容易に変更することが可能になる(例えば、後述する図4A〜図4G参照)。
外部と間の信号の入出力がシリアルで行われるため、入出力がパラレルで行われる構成と比較して、外部入出力ピンの数を大幅に低減することができる。
これにより、ドライバーやレシーバーを削減して回路構成を簡略化することができるため、低価格・低消費電力とすることができ、またメモリー・チップ10を小さいパッケージにすることが可能になる。
そして、不揮発性可変抵抗素子をメモリー素子として用いることにより、メモリー素子の製造プロセスとCMOS論理回路の製造プロセスとの親和性が高くなるため、メモリー・コントローラ17等のCMOS論理回路から成る回路と、データ用不揮発性メモリー30とを同一のチップ10上に搭載して、メモリー装置のコストを低減することが可能になる。
従って、この点によっても、低価格かつ低消費電力とすることができる。
これにより、シリアル・インターフェースのプロトコルを変更して、幅広い用途に対応させることが可能になるため、汎用性が高いメモリー装置を構成することができる。
例えば、SDIOを入力SDIと出力SDOとに分離する場合もあるし、高速動作をさせるために、SDIO又はSDI,SDOが差動になっている場合もある。
また、例えば、SDENに相当するイネーブル信号が存在せず、SDIOに埋め込まれている場合もある。
さらに、SDIO,SDEN,SCLK等、各信号間のタイミングのずれが問題になるような高速インターフェースの場合には、例えば、SDIOを8−10変換等によりクロック成分を抽出しやすいように符号化して、受信側でSCLKを得るようにすると共に、SDEN,SCLKを送らないようにする場合もある。
例えば、図4Aに示すように、2本の入出力ピンIO1,IO2と2本の入力ピンIN1,IN2の合計4本の外部入出力ピンを持ったパッケージ40を考える。
図4Aに示すパッケージ40において、パラメータを変更するだけで、図4B〜図4Gに示す構成を実現することが可能である。
このようにパラメータ設定用の入出力端子を設けたときには、図3Bや図3Cに示したようにメモリー・チップ10を複数個並列接続した場合でも、各ピンを接続してからプロトコルのパラメータを設定することができる。
なお、この場合のパラレルの入出力は非常に遅いスピードに対応できれば充分であるので、従来のパラレル・インターフェースのように高速で高価なドライバーやレシーバーを使う必要はなく、タイミング管理を気にする必要もない。
このことを考慮すると、1つのチップに、メモリー・モジュールとFPGAモジュールとを搭載することが可能である。この場合は、FPGAを用いて、メモリー・コントローラの回路を構成することができる。
その場合の構成を次に示す。
本実施の形態のメモリー・チップ50は、先の実施の形態のメモリー・チップ10と同様に、シリアル・インターフェース回路60と、不揮発性可変抵抗素子から成るメモリ・セル・アレイ61を有するデータ用不揮発性メモリー70とを、同一チップ50上に搭載した構成となっている。
また、シリアル・インターフェース回路60内のシリパラ・パラシリ変換部52に接続して、FPGAの回路データ格納用不揮発性メモリー58を設けている。このFPGAの回路データ格納用不揮発性メモリー58は、FPGAの回路構成を記述するデータを格納するものであり、例えば、メモリー・コントローラ57の回路構成等をデータとして格納するものである。
FPGAの回路データとしては、具体的には、例えば、レジスタの容量やメモリーの制御方法等が挙げられる。
本実施の形態においても、図2に示した構成と同様に、外部入出力ピンの数を大幅に削減することができ、そのためのドライバーやレシーバーを削減することができる。
これにより、低価格・低消費電力で、なおかつ、小さなパッケージに入れることが可能になる。
なお、この場合のパラレルの入出力は、非常に遅いスピードに対応できればよいので、従来のパラレル・インターフェースのように高速で高価なドライバーやレシーバーを使う必要はなく、タイミング管理を気にする必要もない。
これにより、低価格・低消費電力とすることができ、またメモリー・チップ50を小さいパッケージにすることが可能になる。
また、データ用不揮発性メモリー70のメモリ・セル・アレイ61が不揮発性可変抵抗素子により構成されているため、データの書き込みに大きな電圧を必要とせず消費電力を低減することができ、高速で書き込みを行うことが可能になる。
また、メモリー・コントローラ57等のCMOS論理回路から成る回路と、データ用不揮発性メモリー70とを同一のチップ50上に搭載して、メモリー装置のコストを低減することが可能になる。
本発明では、メモリー素子が、CMOS論理回路の製造プロセスとの親和性が高い製造プロセスにより作製可能な構成であれば、不揮発性可変抵抗素子以外のメモリー素子を使用することが可能である。
例えば、磁気抵抗効果素子(MRAM)等のメモリー素子も、CMOS論理回路の製造プロセスの延長で製造することができるとされているため、CMOS論理回路の製造プロセスとの親和性が高く、本発明を適用することが可能である。
Claims (6)
- 不揮発性メモリーから成り、信号がパラレルで入出力されるメモリー・モジュールと、
信号がシリアルで入出力される送受信回路と、
前記メモリー・モジュール及び前記送受信回路の間に設けられ、シリアル・パラレル変換処理及びパラレル・シリアル変換処理が行われる制御回路とを、同一チップ内に備え、
前記制御回路が、CMOS論理回路によって構成され、
前記不揮発性メモリーのメモリセルが、素子に電圧又は電流を供給することによって素子の抵抗値が変化する、不揮発性可変抵抗素子により構成され、
前記不揮発性可変抵抗素子が、下層から、下部電極、Cu,Ag,Znを含有する金属膜又は合金膜である導体膜、アモルファスGd 2 O 3 又はSiO 2 である絶縁体膜、上部電極が積層された構成であり、
前記制御回路のプロトコルを決定するパラメータが変更可能であり、
前記パラメータが前記不揮発性メモリーに格納されている
メモリー装置。 - 前記プロトコルを決定する前記パラメータの変更を、シリアル・インターフェースの前記送受信回路を介して行うことが可能である請求項1に記載のメモリー装置。
- 前記プロトコルを決定する前記パラメータの変更を、前記パラメータの変更用に設けられたパラレル入出力端子を介して行うことが可能である請求項1に記載のメモリー装置。
- 前記制御回路が、回路構成をソフトウエアにより変更することが可能な構成となっており、前記制御回路の前記回路構成を決定するデータが、前記メモリー・モジュールの前記不揮発性メモリーに格納されている請求項1に記載のメモリー装置。
- 前記制御回路の前記回路構成を決定するデータの入力が、シリアル・インターフェースの送受信回路を介して行われる請求項4に記載のメモリー装置。
- 前記制御回路の前記回路構成を決定するデータの入力が、前記データの入力用に設けられたパラレル入出力端子を介して行われる請求項4に記載のメモリー装置。
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Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0620119A (ja) * | 1992-01-30 | 1994-01-28 | Gemplus Card Internatl Sa | 複数の通信プロトコルを備えるpcカード |
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JPH11120075A (ja) * | 1997-10-20 | 1999-04-30 | Toshiba Corp | 半導体記憶装置及び半導体記憶システム |
JP2004006579A (ja) * | 2002-04-18 | 2004-01-08 | Sony Corp | 記憶装置とその製造方法および使用方法、半導体装置とその製造方法 |
WO2004034318A1 (ja) * | 2002-10-09 | 2004-04-22 | Renesas Technology Corp. | Icカードおよびアダプタ |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0620119A (ja) * | 1992-01-30 | 1994-01-28 | Gemplus Card Internatl Sa | 複数の通信プロトコルを備えるpcカード |
JPH09503610A (ja) * | 1994-06-27 | 1997-04-08 | マイクロチップ テクノロジー インコーポレイテッド | データストリームモード切換機能を備えたメモリ装置 |
JPH11120075A (ja) * | 1997-10-20 | 1999-04-30 | Toshiba Corp | 半導体記憶装置及び半導体記憶システム |
JP2004006579A (ja) * | 2002-04-18 | 2004-01-08 | Sony Corp | 記憶装置とその製造方法および使用方法、半導体装置とその製造方法 |
WO2004034318A1 (ja) * | 2002-10-09 | 2004-04-22 | Renesas Technology Corp. | Icカードおよびアダプタ |
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