JP2006127612A - メモリー装置 - Google Patents
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Abstract
【課題】 シリアル・インターフェースを備えて、コスト・スペース・消費電力の点でパラレル・インターフェースと比較して有利であると共に、汎用性があり使いやすいメモリー装置を提供する。
【解決手段】 不揮発性メモリーから成り信号がパラレルで入出力されるメモリー・モジュール３０と、信号がシリアルで入出力される送受信回路１１と、メモリー・モジュール３０及び送受信回路１１の間に設けられ、シリアル・パラレル変換処理及びパラレル・シリアル変換処理が行われる制御回路１２，１７とを、同一チップ１０内に備え、制御回路１７がＣＭＯＳ論理回路によって構成され、不揮発性メモリーがＣＭＯＳ論理回路の製造プロセスと親和性の高い製造プロセスで作製可能な構成であり、制御回路１２，１７のプロトコルを決定するパラメータが変更可能であり、このパラメータが不揮発性メモリー１８に格納されているメモリー装置を構成する。
【選択図】 図１
【解決手段】 不揮発性メモリーから成り信号がパラレルで入出力されるメモリー・モジュール３０と、信号がシリアルで入出力される送受信回路１１と、メモリー・モジュール３０及び送受信回路１１の間に設けられ、シリアル・パラレル変換処理及びパラレル・シリアル変換処理が行われる制御回路１２，１７とを、同一チップ１０内に備え、制御回路１７がＣＭＯＳ論理回路によって構成され、不揮発性メモリーがＣＭＯＳ論理回路の製造プロセスと親和性の高い製造プロセスで作製可能な構成であり、制御回路１２，１７のプロトコルを決定するパラメータが変更可能であり、このパラメータが不揮発性メモリー１８に格納されているメモリー装置を構成する。
【選択図】 図１
Description
本発明は、不揮発性メモリーを有して成るメモリー装置に係わり、シリアル・インターフェースにより外部との信号の入出力を行うものである。
現在実用化されている半導体メモリーのチップは、基本的にデータ、アドレス、読み出しと書き込みの制御信号等の信号をパラレルに入出力するパラレル・インターフェースを備えた構成になっている。
通常のパラレル・インターフェースを備えたメモリー・チップの構成の一例を、図７Ａ及び図７Ｂに示す。図７Ａはメモリー・チップのブロック図を示し、図７Ｂはメモリー・チップの入出力ピンの構成を示す。
この図７Ａに示すメモリー・チップ１００では、チップ・イネーブル信号ＣＥ、書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥという、３つの制御信号が独立で入力される構成となっている。また、入出力データＤＩＯ［７：０］及びアドレス入力ＡＤ［７：０］が、いずれも８ビット並列になっている。
この図７Ａに示すメモリー・チップ１００では、チップ・イネーブル信号ＣＥ、書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥという、３つの制御信号が独立で入力される構成となっている。また、入出力データＤＩＯ［７：０］及びアドレス入力ＡＤ［７：０］が、いずれも８ビット並列になっている。
コントロール回路１０１は、アドレスと制御信号ＣＥ，ＷＥ，ＲＥが入力され、書き込みドライバー１０２やデータ入出力バッファー１０５の制御を行うと共に、アドレスに応じてメモリ・セル・アレイ１０３のメモリセルを選択する。
データが書き込まれる際には、データ入出力バッファー１０５から入力されたデータが、書き込みドライバー１０２で増幅されて、メモリ・セル・アレイ１０３の選択されたメモリセルに書き込まれる。
データが読み出される際には、メモリ・セル・アレイ１０３の選択されたメモリセルから読み出されたデータが、読み出しアンプ１０４で増幅されて、データ入出力バッファー１０５から出力される。
データが書き込まれる際には、データ入出力バッファー１０５から入力されたデータが、書き込みドライバー１０２で増幅されて、メモリ・セル・アレイ１０３の選択されたメモリセルに書き込まれる。
データが読み出される際には、メモリ・セル・アレイ１０３の選択されたメモリセルから読み出されたデータが、読み出しアンプ１０４で増幅されて、データ入出力バッファー１０５から出力される。
このメモリー・チップ１００の入出力ピンは、図７Ｂに示すように、入出力データＤＩＯ［７：０］用のピン、アドレス入力ＡＤ［７：０］用のピン、制御信号ＣＥ，ＷＥ，ＲＥ用のピンの３種類ある。なお、図７Ｂでは１本１本のピンの図示は省略しているが、入出力データＤＩＯ［７：０］用のピン及びアドレス入力ＡＤ［７：０］用のピンは、それぞれ８本ずつあり、制御信号ＣＥ，ＷＥ，ＲＥ用のピンは３本ある。
これに対して、フラッシュ・メモリーを搭載したメモリー・カードでは、コンパクトフラッシュ・カードやスマートメディア・カード等の古い規格ではパラレル・インターフェースを持ったものになっているが、ＳＤメモリー・カードやメモリー・スティック等のようにシリアル・インターフェースを持ったものの方が主流になりつつある。
また、パーソナルコンピュータと周辺機器とを接続するためのインターフェース規格は、ＳＣＳＩやＡＴＡ，ＩＤＥ，ＰＣＩ等のパラレル・インターフェースから、ＵＳＢ，ＩＥＥＥ１３９４，Ｓｅｒｉａｌ−ＡＴＡ，ＰＣＩ−Ｅｘｐｒｅｓｓ等のシリアル・インターフェースに移行しつつある（例えば、非特許文献１参照）。
次に、シリアル・インターフェースを備えたメモリー・カードの簡単な構成の一例を、図８のブロック図に示す。
このメモリー・カード２００は、４つのメモリー・チップ２１１，２１２，２１３，２１４が並列に接続され、これらメモリー・チップ２１１，２１２，２１３，２１４に対してデータの書き込みや読み出しを行うためのメモリー・コントローラ２０７を備えた構成になっている。
そして、データ入出力バッファー２０１、シリパラ・パラシリ変換部（シリアル／パラレス変換及びパラレル／シリアル変換が行われる）２０２、読み出しレジスタ２０３、アドレスレジスタ２０４、書き込みレジスタ２０５、コマンドレジスタ２０６、そしてメモリー・コントローラ２０７とにより、シリアル・インターフェース回路２１０が構成されている。なお、シリアル・インターフェース回路２１０は、メモリー・チップ２１１，２１２，２１３，２１４とは別のチップに形成されている。
このメモリー・カード２００は、４つのメモリー・チップ２１１，２１２，２１３，２１４が並列に接続され、これらメモリー・チップ２１１，２１２，２１３，２１４に対してデータの書き込みや読み出しを行うためのメモリー・コントローラ２０７を備えた構成になっている。
そして、データ入出力バッファー２０１、シリパラ・パラシリ変換部（シリアル／パラレス変換及びパラレル／シリアル変換が行われる）２０２、読み出しレジスタ２０３、アドレスレジスタ２０４、書き込みレジスタ２０５、コマンドレジスタ２０６、そしてメモリー・コントローラ２０７とにより、シリアル・インターフェース回路２１０が構成されている。なお、シリアル・インターフェース回路２１０は、メモリー・チップ２１１，２１２，２１３，２１４とは別のチップに形成されている。
このメモリー・カード２００では、３つの制御信号（チップ・イネーブル信号ＣＥ、書き込みイネーブル信号ＷＥ、読み出しイネーブル信号ＲＥ）や、入出力データＤＩＯ［７：０］及びアドレス入力ＡＤ［７：０］が、各メモリー・チップ２１１，２１２，２１３，２１４とメモリー・コントローラ２０７との間でやりとりされるが、メモリー・カード２００との外部とはやりとりされない構成となっている。
そのため、図７に示した構成では、各メモリー・チップ１００に、外部との入出力信号が８×２＋３＝１９本あったのに対して、このメモリー・カード２００では、外部との入出力信号が、シリアル・データの入出力を行うＳＤＩＯ、シリアル・クロックＳＣＬＫ、データ・イネーブルのタイミングを示すＳＤＥＮの３本だけと大幅に少なくなっている。
そのため、図７に示した構成では、各メモリー・チップ１００に、外部との入出力信号が８×２＋３＝１９本あったのに対して、このメモリー・カード２００では、外部との入出力信号が、シリアル・データの入出力を行うＳＤＩＯ、シリアル・クロックＳＣＬＫ、データ・イネーブルのタイミングを示すＳＤＥＮの３本だけと大幅に少なくなっている。
また、図８に示す構成のメモリー・カード２００のシリアル・インターフェース回路２１０のタイミング・チャートを図９Ａ及び図９Ｂに示す。このシリアル・インターフェース回路２１０は、以下のような手順で動作する。
＜書き込みの場合＞
図８の４つのメモリー・チップのうち、２番目のメモリー・チップ２１２にデータを書き込む場合のタイミング・チャートを図９Ａに示す。図９Ａに示すタイミング・チャートの過程は、以下のように進行する。
（１）ＳＤＥＮが０から１に変化して、シリパラ・パラシリ変換部２０２内のカウンターＳＤＣＮＴがカウント・アップを始める。
（２）ＳＤＩＯに、読み出し又は書き込みのフラッグであるＲＷが入力される。書き込みの場合、ＲＷ＝０であり、これがコマンドレジスタ２０６に格納される。
（３）ＳＤＩＯに、８ビットのアドレスＡＤ［７:０］が、Ａ［０］から順番に入力され、アドレスレジスタ２０４に格納される。
（４）ＳＤＩＯに、４つのチップ２１１，２１２，２１３，２１４のどれを使うかを選択するＡＤ［９:８］が入力される。
（５）メモリー・コントローラ２０７によって、選択されたメモリー・チップ２１２のチップ・イネーブル信号ＣＥ２がアサートされる。
（６）ＳＤＩＯに、８ビットのデータＷＲ［７:０］が、ＷＲ［０］から順番に入力され、書き込みレジスタ２０５に格納される。
（７）ＷＲ［７］が入力されたとき、メモリー・コントローラ２０７によって、選択されたメモリー・チップ２１２の書き込みイネーブル信号ＷＥ２がアサートされ、選択されたメモリー・チップ２１２のアドレスＡＤ［７:０］に、データＷＲ［７:０］を書き込む。
（８）ＳＤＥＮがネゲートされて、書き込みが終了する。
図８の４つのメモリー・チップのうち、２番目のメモリー・チップ２１２にデータを書き込む場合のタイミング・チャートを図９Ａに示す。図９Ａに示すタイミング・チャートの過程は、以下のように進行する。
（１）ＳＤＥＮが０から１に変化して、シリパラ・パラシリ変換部２０２内のカウンターＳＤＣＮＴがカウント・アップを始める。
（２）ＳＤＩＯに、読み出し又は書き込みのフラッグであるＲＷが入力される。書き込みの場合、ＲＷ＝０であり、これがコマンドレジスタ２０６に格納される。
（３）ＳＤＩＯに、８ビットのアドレスＡＤ［７:０］が、Ａ［０］から順番に入力され、アドレスレジスタ２０４に格納される。
（４）ＳＤＩＯに、４つのチップ２１１，２１２，２１３，２１４のどれを使うかを選択するＡＤ［９:８］が入力される。
（５）メモリー・コントローラ２０７によって、選択されたメモリー・チップ２１２のチップ・イネーブル信号ＣＥ２がアサートされる。
（６）ＳＤＩＯに、８ビットのデータＷＲ［７:０］が、ＷＲ［０］から順番に入力され、書き込みレジスタ２０５に格納される。
（７）ＷＲ［７］が入力されたとき、メモリー・コントローラ２０７によって、選択されたメモリー・チップ２１２の書き込みイネーブル信号ＷＥ２がアサートされ、選択されたメモリー・チップ２１２のアドレスＡＤ［７:０］に、データＷＲ［７:０］を書き込む。
（８）ＳＤＥＮがネゲートされて、書き込みが終了する。
＜読み出しの場合＞
図８の４つのメモリー・チップのうち、１番目のメモリー・チップ２１１からデータを読み出す場合のタイミング・チャートを図９Ｂに示す。図９Ｂに示すタイミング・チャートの過程は、以下のように進行する。
（１）ＳＤＥＮが０から１に変化して、シリパラ・パラシリ変換部２０２内のカウンターＳＤＣＮＴがカウント・アップを始める。
（２）ＳＤＩＯに、読み出し又は書き込みのフラッグであるＲＷが入力される。読み出しの場合、ＲＷ＝１であり、これがコマンドレジスタ２０６に格納される。図９Ｂ中に矢印Ｒ（１）で示すように、フラッグが立ち上がっていることがわかる。
（３）ＳＤＩＯに、８ビットのアドレスＡＤ［７:０］が、Ａ［０］から順番に入力され、アドレスレジスタ２０４に格納される。
（４）ＳＤＩＯに、４つのチップ２１１，２１２，２１３，２１４のどれを使うかを選択するＡＤ［９:８］が入力される。
（５）メモリー・コントローラ２０７によって、選択されたチップ２１１のチップ・イネーブル信号ＣＥ１と読み出しイネーブル信号ＲＥ１がアサートされる。
（６）選択されたチップのアドレスＡＤ［７:０］から、データＲＤ［７:０］が読み出され、読み出しレジスタ２０３に格納される。
（７）読み出しレジスタ２０３に格納されたデータＲＤ［７:０］が、ＲＤ［０］から順番にＳＤＩＯから出力される。
（８）ＳＤＥＮがネゲートされて、読み出しが終了する。
図８の４つのメモリー・チップのうち、１番目のメモリー・チップ２１１からデータを読み出す場合のタイミング・チャートを図９Ｂに示す。図９Ｂに示すタイミング・チャートの過程は、以下のように進行する。
（１）ＳＤＥＮが０から１に変化して、シリパラ・パラシリ変換部２０２内のカウンターＳＤＣＮＴがカウント・アップを始める。
（２）ＳＤＩＯに、読み出し又は書き込みのフラッグであるＲＷが入力される。読み出しの場合、ＲＷ＝１であり、これがコマンドレジスタ２０６に格納される。図９Ｂ中に矢印Ｒ（１）で示すように、フラッグが立ち上がっていることがわかる。
（３）ＳＤＩＯに、８ビットのアドレスＡＤ［７:０］が、Ａ［０］から順番に入力され、アドレスレジスタ２０４に格納される。
（４）ＳＤＩＯに、４つのチップ２１１，２１２，２１３，２１４のどれを使うかを選択するＡＤ［９:８］が入力される。
（５）メモリー・コントローラ２０７によって、選択されたチップ２１１のチップ・イネーブル信号ＣＥ１と読み出しイネーブル信号ＲＥ１がアサートされる。
（６）選択されたチップのアドレスＡＤ［７:０］から、データＲＤ［７:０］が読み出され、読み出しレジスタ２０３に格納される。
（７）読み出しレジスタ２０３に格納されたデータＲＤ［７:０］が、ＲＤ［０］から順番にＳＤＩＯから出力される。
（８）ＳＤＥＮがネゲートされて、読み出しが終了する。
なお、図９のタイミング・チャートでは、クロックであるＳＣＬＫが常に出力されているが、実際には、ＳＤＥＮの立ち上がりより少し早く出力し始め、ＳＤＥＮの立ち下がりに少し遅れて止まっても良い。即ち、ＳＤＥＮが１である期間及びその前後の期間において、クロックＳＣＬＫが出力されていればよい。
ここで、パラレル・インターフェースからシリアル・インターフェースに移行する理由について考察してみる。
パラレル・インターフェースでは、データ伝送速度が向上していくにつれて、パラレルになった信号のタイミングを管理することが困難になり、またドライバーやレシーバーが高価でスペースを取ると共に消費電力を増大させる。
これに対して、シリアル・インターフェースであれば、クロックとイネーブル信号及び入出力データの３種類程度の信号が機器間を行き来するだけなので、ドライバーやレシーバーは最小限で済み、タイミング管理も容易である。
これが、パラレル・インターフェースからシリアル・インターフェースに移行した場合の利点である。
パラレル・インターフェースでは、データ伝送速度が向上していくにつれて、パラレルになった信号のタイミングを管理することが困難になり、またドライバーやレシーバーが高価でスペースを取ると共に消費電力を増大させる。
これに対して、シリアル・インターフェースであれば、クロックとイネーブル信号及び入出力データの３種類程度の信号が機器間を行き来するだけなので、ドライバーやレシーバーは最小限で済み、タイミング管理も容易である。
これが、パラレル・インターフェースからシリアル・インターフェースに移行した場合の利点である。
さらに、１Ｇｂｐｓ以上の高速インターフェースでは、クロックとデータのタイミング管理を受信側で行うことができるように、クロックがデータに埋め込まれているものもある。例えばＰＣＩ−Ｅｘｐｒｅｓｓでは、入力データと出力データが差動で２本ずつの合計４本で送受信している。
鈴木一海・五十嵐顕寿共著「最新技術解説 入門ＵＳＢ」初版、技術評論社、平成１３年（２００１年）４月２５日発行、ｐ．１０−２４
メモリー・チップ自体に関しても、データ伝送速度が向上していくにつれて、パラレルになった信号のタイミングを管理することが困難になると共に、入出力のドライバーやレシーバーは高価で消費電力が大きく、またパッケージ上で大きなスペースを取るという問題が発生する。
従って、本来なら、シリアル・インターフェースを持ったメモリー・チップに移行していくと考えられる。
従って、本来なら、シリアル・インターフェースを持ったメモリー・チップに移行していくと考えられる。
しかし、現状では、メモリー・チップは、まだシリアル・インターフェースに移行していない。
メモリー・チップがシリアル・インターフェースに移行しない理由として、次のようなことが考えられる。
メモリー・チップがシリアル・インターフェースに移行しない理由として、次のようなことが考えられる。
メモリ・セル・アレイから成るメモリー・モジュールは、マトリックス構造を有するため、本来はパラレル・インターフェースに適している。そのため、シリアル・インターフェースを適用する場合には、図８に示したように、シリアル・データとパラレル・データとを相互変換する必要があり、またメモリーを制御するメモリー・コントローラが必要になる。
そして、メモリー・コントローラは、通常、ＣＭＯＳトランジスタを用いたＣＭＯＳ論理回路によって構成される。
しかしながら、ＤＲＡＭでは、電荷を蓄積するコンデンサの容量を確保するために、穴を掘ったり上に積み上げたりという３次元的な加工が可能なプロセスが必要になり、フラッシュ・メモリーでは、書き込みや消去に必要な高電圧に耐えられるプロセスが必要である。
従って、ＤＲＡＭやフラッシュ・メモリー等のメモリー素子で用いられている製造プロセスは、ＣＭＯＳ論理回路の製造プロセスとの親和性が低く、このような回路を内蔵することはコスト・アップに繋がる。
そして、メモリー・コントローラは、通常、ＣＭＯＳトランジスタを用いたＣＭＯＳ論理回路によって構成される。
しかしながら、ＤＲＡＭでは、電荷を蓄積するコンデンサの容量を確保するために、穴を掘ったり上に積み上げたりという３次元的な加工が可能なプロセスが必要になり、フラッシュ・メモリーでは、書き込みや消去に必要な高電圧に耐えられるプロセスが必要である。
従って、ＤＲＡＭやフラッシュ・メモリー等のメモリー素子で用いられている製造プロセスは、ＣＭＯＳ論理回路の製造プロセスとの親和性が低く、このような回路を内蔵することはコスト・アップに繋がる。
また、シリアル・インターフェースの場合は、信号の本数が少ないので、メモリーの使い方が限定されてしまい、汎用性が無くなる。
図８に示した例でも、４つのメモリー・チップ２１１，２１２，２１３，２１４を並列して使用しているために、アドレスが２ビット増えて１０ビットになっている。
そして、並列にするメモリー・チップの数を変えるだけでシリアル・インターフェースのプロトコルも変わってしまうが、メモリー・チップ自身のインターフェースをシリアル・インターフェースにしてしまうと、プロトコルの変更に対応することが困難になる。
図８に示した例でも、４つのメモリー・チップ２１１，２１２，２１３，２１４を並列して使用しているために、アドレスが２ビット増えて１０ビットになっている。
そして、並列にするメモリー・チップの数を変えるだけでシリアル・インターフェースのプロトコルも変わってしまうが、メモリー・チップ自身のインターフェースをシリアル・インターフェースにしてしまうと、プロトコルの変更に対応することが困難になる。
上述した問題の解決のために、本発明においては、シリアル・インターフェースを備えて、コスト・スペース・消費電力の点でパラレル・インターフェースと比較して有利であると共に、汎用性があり使いやすいメモリー装置を提供するものである。
本発明のメモリー装置は、不揮発性メモリーから成り信号がパラレルで入出力されるメモリー・モジュールと、信号がシリアルで入出力される送受信回路と、メモリー・モジュール及び送受信回路の間に設けられ、シリアル・パラレル変換処理及びパラレル・シリアル変換処理が行われる制御回路とを、同一チップ内に備え、制御回路がＣＭＯＳ論理回路によって構成され、不揮発性メモリーがＣＭＯＳ論理回路の製造プロセスと親和性の高い製造プロセスで作製可能な構成であり、制御回路のプロトコルを決定するパラメータが変更可能であり、このパラメータが不揮発性メモリーに格納されているものである。
上述の本発明のメモリー装置の構成によれば、信号（例えば、アドレス信号、データ信号、制御信号）がシリアルで入出力される送受信回路によって、外部とのメモリー装置との間の信号の入出力がシリアルで行われるため、入出力がパラレルで行われる構成のメモリー装置と比較して、外部入出力ピンの数を大幅に低減することができる。これにより、ドライバーやレシーバーを削減して回路構成を簡略化することができる。
また、メモリー・モジュールを構成する不揮発性メモリーがＣＭＯＳ論理回路の製造プロセスと親和性の高い製造プロセスで作製可能な構成であることから、メモリー・モジュールと送受信回路と制御回路とを、問題なく同一チップ内に搭載することが可能になる。
さらに、制御回路のプロトコルを決定するパラメータが変更可能で、このパラメータが不揮発性メモリーに格納されていることにより、容易に（シリアル・インターフェースの）プロトコルを変更することが可能になると共に、電源投入時に自動的にプロトコルが設定されるようにすることができる。
また、メモリー・モジュールを構成する不揮発性メモリーがＣＭＯＳ論理回路の製造プロセスと親和性の高い製造プロセスで作製可能な構成であることから、メモリー・モジュールと送受信回路と制御回路とを、問題なく同一チップ内に搭載することが可能になる。
さらに、制御回路のプロトコルを決定するパラメータが変更可能で、このパラメータが不揮発性メモリーに格納されていることにより、容易に（シリアル・インターフェースの）プロトコルを変更することが可能になると共に、電源投入時に自動的にプロトコルが設定されるようにすることができる。
上記本発明のメモリー装置において、不揮発性メモリーのメモリセルを、素子に電圧又は電流を供給することによって素子の抵抗値が変化する、不揮発性可変抵抗素子により構成することも可能である。
このような構成としたときには、不揮発性可変抵抗素子が、通常、上部電極と下部電極との間に抵抗値が変化する記録層（記憶層）を有する単純な構成であり、ＣＭＯＳ論理回路の製造プロセスと親和性の高い製造プロセスで作製可能であると共に、容易に高密度化を図ることができる。また、データの書き込みに大きな電圧を必要とせず、消費電力を低減することができ、高速で書き込みを行うことが可能になる。
このような構成としたときには、不揮発性可変抵抗素子が、通常、上部電極と下部電極との間に抵抗値が変化する記録層（記憶層）を有する単純な構成であり、ＣＭＯＳ論理回路の製造プロセスと親和性の高い製造プロセスで作製可能であると共に、容易に高密度化を図ることができる。また、データの書き込みに大きな電圧を必要とせず、消費電力を低減することができ、高速で書き込みを行うことが可能になる。
上記本発明のメモリー装置において、制御回路が、回路構成をソフトウエアにより変更することが可能な構成となっており、この制御回路の回路構成を決定するデータが、メモリー・モジュールの不揮発性メモリーに格納されている構成とすることも可能である。
このような構成としたときには、メモリー・モジュールの不揮発性メモリーに格納されているデータを用いて、容易に制御回路の回路構成を変更することが可能になる。
このような構成としたときには、メモリー・モジュールの不揮発性メモリーに格納されているデータを用いて、容易に制御回路の回路構成を変更することが可能になる。
上述の本発明によれば、ドライバーやレシーバーを削減して回路構成を簡略化することができるため、低価格・低消費電力とすることができ、またメモリー装置を小さいパッケージにすることが可能になる。
また、本発明によれば、メモリー・モジュールと送受信回路と制御回路とを、問題なく同一チップ内に搭載することが可能になることから、メモリー装置のコストを低減することができ、この点によっても、低価格とすることができる。
さらに、本発明によれば、容易にプロトコルを変更することが可能になるため、シリアル・インターフェースのプロトコルを変更して、幅広い用途に対応させることが可能になり、これにより、汎用性が高いメモリー装置を構成することができる。
また、本発明によれば、メモリー・モジュールと送受信回路と制御回路とを、問題なく同一チップ内に搭載することが可能になることから、メモリー装置のコストを低減することができ、この点によっても、低価格とすることができる。
さらに、本発明によれば、容易にプロトコルを変更することが可能になるため、シリアル・インターフェースのプロトコルを変更して、幅広い用途に対応させることが可能になり、これにより、汎用性が高いメモリー装置を構成することができる。
従って、本発明により、コスト的に有利であり、かつ汎用性が高くて使い易い、シリアル・インターフェースを備えたメモリー装置を実現することができる。
また、特に、制御回路が、回路構成をソフトウエアにより変更することが可能な構成となっており、この制御回路の回路構成を決定するデータが、メモリー・モジュールの不揮発性メモリーに格納されている構成としたときには、メモリー・モジュールの不揮発性メモリーに格納されているデータを用いて、容易に制御回路の回路構成を変更することが可能になるため、例えば、任意のシリアル・インターフェース規格に１つのチップで対応できるメモリー装置を実現することも可能になる。
まず、本発明の具体的な実施の形態の説明に先立ち、本発明の概要について説明する。
次世代の大容量半導体メモリーの候補として、可逆的に抵抗値が変化する不揮発性可変抵抗素子の研究が進んでいる。
不揮発性可変抵抗素子の膜構成の一形態の断面図を図５Ａに示す。また、図５Ａの可変抵抗素子の回路記号を図５Ｂに示す。
図５Ａに示すように、この可変抵抗素子５は、下層から、下部電極１、導体膜２、絶縁体膜３、上部電極４が積層されて成る。
導体膜２としては、例えば、Ｃｕ，Ａｇ，Ｚｎ等の金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等が挙げられる。
絶縁体膜３としては、例えば、アモルファスＧｄ２Ｏ３や、ＳｉＯ２等の絶縁体が挙げられる。
図５Ａに示すように、この可変抵抗素子５は、下層から、下部電極１、導体膜２、絶縁体膜３、上部電極４が積層されて成る。
導体膜２としては、例えば、Ｃｕ，Ａｇ，Ｚｎ等の金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等が挙げられる。
絶縁体膜３としては、例えば、アモルファスＧｄ２Ｏ３や、ＳｉＯ２等の絶縁体が挙げられる。
そして、導体膜２から絶縁体膜３に向かって電流（図５Ａの電流Ｉ）が流れるように可変抵抗素子５に電圧を印加すると、可変抵抗素子５の抵抗値が低くなってデータが書き込まれ、絶縁体膜３から導体膜２に向かって電流が流れるように電圧を印加すると可変抵抗素子５の抵抗値が高くなってデータが消去される。
データの書き込み・消去のいずれの場合でも、電圧の印加を停止すると、可変抵抗素子５の抵抗値が保持されるため、不揮発性メモリーとして使用することができる。
データの書き込み・消去のいずれの場合でも、電圧の印加を停止すると、可変抵抗素子５の抵抗値が保持されるため、不揮発性メモリーとして使用することができる。
なお、図５Ｂに示す回路記号自体は、一般的な可変抵抗のものと同じであるが、矢印の向きは、書き込み時の電流Ｉの向きと等しくなるように設定している。
この不揮発性可変抵抗素子５を、フラッシュ・メモリーとして実用化されている浮遊ゲートのＦＥＴ（電界効果トランジスタ）を用いたメモリー素子と比較すると、書き込みに大きな電圧を必要とせず、書き込み速度が速く、なおかつ、従来のＣＭＯＳ論理回路の製造プロセスとの親和性が高いというメリットがある。
従って、前述したメモリー素子のＣＭＯＳ論理回路のプロセスとの親和性の問題点に関しては、不揮発性メモリーのメモリセルを構成するメモリー素子として、ＣＭＯＳ論理回路のプロセスとの親和性が高い不揮発性可変抵抗素子を用いれば、メモリー・コントローラのＣＭＯＳ論理回路をメモリー素子と同一チップ上に搭載することが可能になる。
これにより、不揮発性メモリーとメモリー・コントローラとを同一チップ上に搭載することが可能になり、パラレル・インターフェースよりもコスト的に有利な、シリアル・インターフェースを持ったメモリー・チップを実現することができる。
これにより、不揮発性メモリーとメモリー・コントローラとを同一チップ上に搭載することが可能になり、パラレル・インターフェースよりもコスト的に有利な、シリアル・インターフェースを持ったメモリー・チップを実現することができる。
また、不揮発性可変抵抗素子のような不揮発性メモリー素子を用いて、不揮発性メモリーとメモリー・コントローラを同一チップ上に搭載させれば、前述した汎用性の不足の問題点を解決することも容易である。
即ち、シリアル・インターフェース回路のシリパラ（シリアル／パラレル）変換器を、プロトコルのパラメータの変更が可能な回路にしておき、並列にするメモリー・チップの数に応じて、アドレスの幅を変えたり、チップがセレクトされる上位アドレスを変えたりすればよい。
そして、これらのパラメータを、不揮発性メモリーの一部を使用して格納し、電源が投入されるたびに自動的に設定されるようにすればよい。
即ち、シリアル・インターフェース回路のシリパラ（シリアル／パラレル）変換器を、プロトコルのパラメータの変更が可能な回路にしておき、並列にするメモリー・チップの数に応じて、アドレスの幅を変えたり、チップがセレクトされる上位アドレスを変えたりすればよい。
そして、これらのパラメータを、不揮発性メモリーの一部を使用して格納し、電源が投入されるたびに自動的に設定されるようにすればよい。
不揮発性可変抵抗素子を使った不揮発性メモリーはまだ実用化されていないので、どのようなインターフェースが最適であるかという検討までは進んでおらず、試作レベルではメモリー・モジュールの構成をそのまま使ったパラレル・インターフェースを持ったメモリー・チップ（図７のメモリー・チップの構成に不揮発性可変抵抗素子を使ったものに相当）が作製されているに過ぎないが、本発明の構成とすることにより、不揮発性可変抵抗素子を使ったメモリーに大きな付加価値を与えることができる。
なお、不揮発性可変抵抗素子の構成としては、図５Ａに示した構成以外のものも提案されている。そして、いずれも、上部電極と下部電極との間に、抵抗値が変化する記録層（記憶層）を含む構成とされている。これにより、上部電極と下部電極との間に、即ち可変抵抗素子に、電圧又は電流を供給することにより、記録層（記憶層）の抵抗値を変化させて、情報の記録を行うことができる。
このような構成を有するので、ＣＭＯＳ論理回路の配線を形成するプロセス等に、不揮発性可変抵抗素子を形成するプロセスを組み込むことが容易に可能であり、ＣＭＯＳ論理回路のプロセスとの親和性が高い。
このような構成を有するので、ＣＭＯＳ論理回路の配線を形成するプロセス等に、不揮発性可変抵抗素子を形成するプロセスを組み込むことが容易に可能であり、ＣＭＯＳ論理回路のプロセスとの親和性が高い。
本発明のメモリー装置では、上述した不揮発性可変抵抗素子等の、ＣＭＯＳ論理回路の製造プロセスと親和性の高い製造プロセスで作製可能な不揮発性のメモリー素子により不揮発性メモリーを構成し、この不揮発性メモリーにより、信号（アドレス信号・データ信号・制御信号等）がパラレルで入出力されるメモリー・モジュールを構成する。
そして、このメモリー・モジュールと、信号（アドレス信号・データ信号・制御信号等）がシリアルで入出力される送受信回路と、これらメモリー・モジュール及び送受信回路の間に設けられ、シリアル・パラレル変換処理及びパラレル・シリアル変換処理が行われる制御回路とを、同一チップ内に備えた構成として、チップと外部との信号のやり取りをシリアルで行う構成とする。
さらに、制御回路のプロトコルを決定するパラメータを変更することが可能な構成として、このパラメータを不揮発性メモリーに格納する。
本発明のメモリー装置は、このように構成することにより、シリアル・インターフェースを備え、コスト・スペース・消費電力の点でパラレル・インターフェースと比較して有利であると共に、汎用性があり使いやすいメモリー装置を実現するものである。
そして、このメモリー・モジュールと、信号（アドレス信号・データ信号・制御信号等）がシリアルで入出力される送受信回路と、これらメモリー・モジュール及び送受信回路の間に設けられ、シリアル・パラレル変換処理及びパラレル・シリアル変換処理が行われる制御回路とを、同一チップ内に備えた構成として、チップと外部との信号のやり取りをシリアルで行う構成とする。
さらに、制御回路のプロトコルを決定するパラメータを変更することが可能な構成として、このパラメータを不揮発性メモリーに格納する。
本発明のメモリー装置は、このように構成することにより、シリアル・インターフェースを備え、コスト・スペース・消費電力の点でパラレル・インターフェースと比較して有利であると共に、汎用性があり使いやすいメモリー装置を実現するものである。
続いて、本発明の具体的な実施の形態を説明する。
本発明の一実施の形態として、メモリー・チップの概略構成図（ブロック図）を図１に示す。
このメモリー・チップ１０は、図８に示したと同様のシリアル・インターフェース回路２０が、メモリ・セル・アレイ２１、読み出しアンプ２２、書き込みドライバー２３から構成されるデータ用不揮発性メモリー３０と組み合わせされて同一のチップ上に搭載され、１チップのメモリー装置が構成されている。
本発明の一実施の形態として、メモリー・チップの概略構成図（ブロック図）を図１に示す。
このメモリー・チップ１０は、図８に示したと同様のシリアル・インターフェース回路２０が、メモリ・セル・アレイ２１、読み出しアンプ２２、書き込みドライバー２３から構成されるデータ用不揮発性メモリー３０と組み合わせされて同一のチップ上に搭載され、１チップのメモリー装置が構成されている。
シリアル・インターフェース回路２０は、データ入出力バッファー１１、シリパラ・パラシリ変換部（シリアル／パラレス変換及びパラレル／シリアル変換が行われる）１２、読み出しレジスタ１３、アドレスレジスタ１４、書き込みレジスタ１５、コマンドレジスタ１６、そしてメモリー・コントローラ１７とを備えて構成されている。
データ入出力バッファー１１等により、前述した、信号をシリアルで入出力する送受信回路が構成される。シリパラ・パラシリ変換部１２及びメモリー・コントローラ１７等により、前述した、メモリー・モジュール及び送受信回路の間に設けられ、シリアル・パラレル変換処理及びパラレル・シリアル変換処理が行われる制御回路が構成される。
データ入出力バッファー１１等により、前述した、信号をシリアルで入出力する送受信回路が構成される。シリパラ・パラシリ変換部１２及びメモリー・コントローラ１７等により、前述した、メモリー・モジュール及び送受信回路の間に設けられ、シリアル・パラレル変換処理及びパラレル・シリアル変換処理が行われる制御回路が構成される。
本実施の形態のメモリー・チップ１０では、前述した不揮発性可変抵抗素子によって、データ用不揮発性メモリー３０のメモリ・セル・アレイ２１が構成される。
また、このデータ用不揮発性メモリー３０の部分は、図７のメモリー・チップ１００の構成とほとんど同様であるが、図７では必要であった、データ入出力バッファー１０５やアドレス・バッファー１０６は不要になり、図７にあったコントロール回路１０１は、シリアル・インターフェース回路２０の中のメモリー・コントローラ１７に含まれている。
また、このデータ用不揮発性メモリー３０の部分は、図７のメモリー・チップ１００の構成とほとんど同様であるが、図７では必要であった、データ入出力バッファー１０５やアドレス・バッファー１０６は不要になり、図７にあったコントロール回路１０１は、シリアル・インターフェース回路２０の中のメモリー・コントローラ１７に含まれている。
さらに、本実施の形態のメモリー・チップ１０では、シリアル・インターフェース回路２０内に、シリパラ・パラシリ変換部１２に接続してパラメータ格納用不揮発性メモリー１８を設けており、このパラメータ格納用不揮発性メモリー１８にシリアル・インターフェースのプロトコルのパラメータを格納するようにしている。
これにより、シリアル・インターフェースのプロトコルのパラメータの変更を行うことができるため、汎用性が不足する問題点を解決することができる。
これにより、シリアル・インターフェースのプロトコルのパラメータの変更を行うことができるため、汎用性が不足する問題点を解決することができる。
なお、図１では、それぞれの機能を明示するために、パラメータ格納用不揮発性メモリー１８とデータ用不揮発性メモリー３０とを別々に分けているが、同一の不揮発性メモリーの一部をデータ用不揮発性メモリー３０として割り当て、他の一部をパラメータ格納用不揮発性メモリー１８に割り当てる構成としてもよい。
パラメータ格納用不揮発性メモリー１８とデータ用不揮発性メモリー３０とにより、前述した、不揮発性メモリーから成るメモリー・モジュールが構成される。
パラメータ格納用不揮発性メモリー１８とデータ用不揮発性メモリー３０とにより、前述した、不揮発性メモリーから成るメモリー・モジュールが構成される。
本実施の形態のメモリー・チップ１０の外部入出力ピンの構成を図２に示す。電源とグラウンドのピンは省略してあるが、ここではＳＤＩＯ，ＳＤＥＮ，ＳＣＬＫの３つの信号がメモリー・チップ１０のパッケージから出ているだけである。
図２を図７Ｂと比較すると、外部入出力ピンの数が大幅に削減されているので、そのためのドライバーやレシーバーを削減することができる。
これにより、低価格・低消費電力で、なおかつ、小さなパッケージに入れることが可能になる。
図２を図７Ｂと比較すると、外部入出力ピンの数が大幅に削減されているので、そのためのドライバーやレシーバーを削減することができる。
これにより、低価格・低消費電力で、なおかつ、小さなパッケージに入れることが可能になる。
次に、本実施の形態のメモリー・チップ１０の接続方法の各種形態を、図３Ａ〜図３Ｃに示す。
図３Ａは、１個のメモリー・チップ１０のみを、シリアル・インターフェースに接続した場合を示している。
図３Ｂは、メモリー・チップ１０を２個並列に、シリアル・インターフェースに接続した場合を示している。
図３Ｃは、メモリー・チップ１０を４個並列に、シリアル・インターフェースに接続した場合を示している。
図３Ａは、１個のメモリー・チップ１０のみを、シリアル・インターフェースに接続した場合を示している。
図３Ｂは、メモリー・チップ１０を２個並列に、シリアル・インターフェースに接続した場合を示している。
図３Ｃは、メモリー・チップ１０を４個並列に、シリアル・インターフェースに接続した場合を示している。
図３Ａ〜図３Ｃからもわかるように、並列に接続するメモリー・チップ１０の数を変更しても、各メモリー・チップ１０の３本の外部入出力ピンを、それぞれシリアル・インターフェースに接続するだけで対応することが可能になっている。
ただし、シリアル・インターフェースからプロトコルのパラメータを設定する場合には、各メモリー・チップ１０に割り当てる上位アドレスを決める前に外部入出力ピンを接続してしまうと、それぞれのメモリー・チップ１０を区別することができなくなるので、各メモリー・チップ１０に割り当てる上位アドレスの決定は、外部入出力ピンを接続する前に独立して行う必要がある。
ただし、シリアル・インターフェースからプロトコルのパラメータを設定する場合には、各メモリー・チップ１０に割り当てる上位アドレスを決める前に外部入出力ピンを接続してしまうと、それぞれのメモリー・チップ１０を区別することができなくなるので、各メモリー・チップ１０に割り当てる上位アドレスの決定は、外部入出力ピンを接続する前に独立して行う必要がある。
シリアル・インターフェースのプロトコルのパラメータとしては、図３に示した、並列に接続するメモリー・チップ１０の数の他に、同様にシリアル・インターフェースの汎用性を高くするための設定として、以下に挙げる事項に関する設定も考えられる。
（１）アドレスやデータの入力を、アドレス番号の昇順で行うか、或いは、アドレス番号の降順で行うか
（２）読み出しのモードや書き込みのモードの設定を行うビットを、どのタイミングに挿入するか
（３）双方向バッファーを使ってデータをやり取りするか、或いは、送信と受信は別々の端子で行うか
（１）アドレスやデータの入力を、アドレス番号の昇順で行うか、或いは、アドレス番号の降順で行うか
（２）読み出しのモードや書き込みのモードの設定を行うビットを、どのタイミングに挿入するか
（３）双方向バッファーを使ってデータをやり取りするか、或いは、送信と受信は別々の端子で行うか
本実施の形態のメモリー・チップ１０の構成とすることにより、これらのパラメータの設定変更も、容易に実現することができる。
上述の（１）及び（２）のパラメータは、カウンターの値とデータの内容との関係を変更すれば、容易にパラメータを変更することができる。例えば、変換テーブルをいくつか用意しておいて、使用する変換テーブルを選択することにより、パラメータの設定を容易に変更することができる。
上述の（３）のパラメータは、例えば、双方向バッファーと複数の端子を予め用意しておけば、各端子のデータの送信と受信とを切り替えることにより、容易に変更することが可能になる（例えば、後述する図４Ａ〜図４Ｇ参照）。
上述の（１）及び（２）のパラメータは、カウンターの値とデータの内容との関係を変更すれば、容易にパラメータを変更することができる。例えば、変換テーブルをいくつか用意しておいて、使用する変換テーブルを選択することにより、パラメータの設定を容易に変更することができる。
上述の（３）のパラメータは、例えば、双方向バッファーと複数の端子を予め用意しておけば、各端子のデータの送信と受信とを切り替えることにより、容易に変更することが可能になる（例えば、後述する図４Ａ〜図４Ｇ参照）。
上述の本実施の形態のメモリー・チップ１０の構成によれば、データ用不揮発メモリー３０とシリアル・インターフェース回路２０内のメモリー・コントローラ１７との間で、データ信号・アドレス信号・制御信号がパラレルで入出力され、シリアル・インターフェース回路２０とメモリー・チップ１０の外部との間では、信号ＳＤＩＯ，ＳＤＥＮ，ＳＣＬＫがシリアルで入出力される構成となっている。
外部と間の信号の入出力がシリアルで行われるため、入出力がパラレルで行われる構成と比較して、外部入出力ピンの数を大幅に低減することができる。
これにより、ドライバーやレシーバーを削減して回路構成を簡略化することができるため、低価格・低消費電力とすることができ、またメモリー・チップ１０を小さいパッケージにすることが可能になる。
外部と間の信号の入出力がシリアルで行われるため、入出力がパラレルで行われる構成と比較して、外部入出力ピンの数を大幅に低減することができる。
これにより、ドライバーやレシーバーを削減して回路構成を簡略化することができるため、低価格・低消費電力とすることができ、またメモリー・チップ１０を小さいパッケージにすることが可能になる。
また、本実施の形態の構成によれば、データ用不揮発性メモリー３０のメモリ・セル・アレイ２１が不揮発性可変抵抗素子により構成されているため、データの書き込みに大きな電圧を必要とせず消費電力を低減することができ、高速で書き込みを行うことが可能になる。
そして、不揮発性可変抵抗素子をメモリー素子として用いることにより、メモリー素子の製造プロセスとＣＭＯＳ論理回路の製造プロセスとの親和性が高くなるため、メモリー・コントローラ１７等のＣＭＯＳ論理回路から成る回路と、データ用不揮発性メモリー３０とを同一のチップ１０上に搭載して、メモリー装置のコストを低減することが可能になる。
従って、この点によっても、低価格かつ低消費電力とすることができる。
そして、不揮発性可変抵抗素子をメモリー素子として用いることにより、メモリー素子の製造プロセスとＣＭＯＳ論理回路の製造プロセスとの親和性が高くなるため、メモリー・コントローラ１７等のＣＭＯＳ論理回路から成る回路と、データ用不揮発性メモリー３０とを同一のチップ１０上に搭載して、メモリー装置のコストを低減することが可能になる。
従って、この点によっても、低価格かつ低消費電力とすることができる。
さらに、不揮発性可変抵抗素子を用いることにより、不揮発性メモリー１８，３０を構成することができ、そのうち、パラメータ格納用不揮発性メモリー１８内に、シリアル・インターフェースのプロトコルのパラメータを格納することにより、容易にプロトコルを変更することが可能になると共に、電源投入時に自動的にプロトコルが設定されるようにすることができる。
これにより、シリアル・インターフェースのプロトコルを変更して、幅広い用途に対応させることが可能になるため、汎用性が高いメモリー装置を構成することができる。
これにより、シリアル・インターフェースのプロトコルを変更して、幅広い用途に対応させることが可能になるため、汎用性が高いメモリー装置を構成することができる。
なお、上述の実施の形態のメモリー・チップ１０では、シリアル・インターフェースにより、ＳＤＩＯ，ＳＤＥＮ，ＳＣＬＫの３つの信号を外部とやり取りする構成としたが、シリアル・インターフェースが外部とやり取りする信号は、この構成に限定されるものではない。
例えば、ＳＤＩＯを入力ＳＤＩと出力ＳＤＯとに分離する場合もあるし、高速動作をさせるために、ＳＤＩＯ又はＳＤＩ，ＳＤＯが差動になっている場合もある。
また、例えば、ＳＤＥＮに相当するイネーブル信号が存在せず、ＳＤＩＯに埋め込まれている場合もある。
さらに、ＳＤＩＯ，ＳＤＥＮ，ＳＣＬＫ等、各信号間のタイミングのずれが問題になるような高速インターフェースの場合には、例えば、ＳＤＩＯを８−１０変換等によりクロック成分を抽出しやすいように符号化して、受信側でＳＣＬＫを得るようにすると共に、ＳＤＥＮ，ＳＣＬＫを送らないようにする場合もある。
例えば、ＳＤＩＯを入力ＳＤＩと出力ＳＤＯとに分離する場合もあるし、高速動作をさせるために、ＳＤＩＯ又はＳＤＩ，ＳＤＯが差動になっている場合もある。
また、例えば、ＳＤＥＮに相当するイネーブル信号が存在せず、ＳＤＩＯに埋め込まれている場合もある。
さらに、ＳＤＩＯ，ＳＤＥＮ，ＳＣＬＫ等、各信号間のタイミングのずれが問題になるような高速インターフェースの場合には、例えば、ＳＤＩＯを８−１０変換等によりクロック成分を抽出しやすいように符号化して、受信側でＳＣＬＫを得るようにすると共に、ＳＤＥＮ，ＳＣＬＫを送らないようにする場合もある。
シリアル・インターフェースが外部とやり取りする信号の変更は、いずれもパラメータを変更するだけで実現することが可能である。
例えば、図４Ａに示すように、２本の入出力ピンＩＯ１，ＩＯ２と２本の入力ピンＩＮ１，ＩＮ２の合計４本の外部入出力ピンを持ったパッケージ４０を考える。
図４Ａに示すパッケージ４０において、パラメータを変更するだけで、図４Ｂ〜図４Ｇに示す構成を実現することが可能である。
例えば、図４Ａに示すように、２本の入出力ピンＩＯ１，ＩＯ２と２本の入力ピンＩＮ１，ＩＮ２の合計４本の外部入出力ピンを持ったパッケージ４０を考える。
図４Ａに示すパッケージ４０において、パラメータを変更するだけで、図４Ｂ〜図４Ｇに示す構成を実現することが可能である。
図４Ｂは、ＳＤＩＯ，ＳＤＥＮ，ＳＣＬＫの組み合わせである。入出力ピンＩＯ１をＳＤＩＯに割り当て、入力ピンＩＮ１，ＩＮ２にＳＤＥＮとＳＣＬＫを割り当てている。上から２番目の入出力ピンＩＯ２は使用していない。
図４Ｃは、差動になった入出力ピンＳＤＩＯＸ，ＳＤＩＯＹとＳＤＥＮ，ＳＣＬＫとの組み合わせである。入出力ピンＩＯ１，ＩＯ２に、ＳＤＩＯＸとＳＤＩＯＹを割り当てている。入力ピンＩＮ１，ＩＮ２は図４Ｂと同様である。
図４Ｄは、ＳＤＩＯを入力ＳＤＩと出力ＳＤＯに分けた構成である。入出力ピンＩＯ１に出力ＳＤＯを割り当てて、出力だけに使用している。また、入出力ピンＩＯ２に入力ＳＤＩを割り当てて、入力だけに使用している。入力ピンＩＮ１，ＩＮ２は図４Ｂと同様である。
図４Ｅは、入出力ピンをＳＤＩＯＸ，ＳＤＩＯＹで差動にしてＳＤＥＮを省略した構成である。入出力ピンＩＯ１，ＩＯ２は図４Ｃと同様である。入力ピンＩＮ２にＳＣＬＫを割り当てている。下から２番目の入力ピンＩＮ１は使用していない。
図４Ｆは、入力ＳＤＩと出力ＳＤＯに分けてＳＤＥＮを省略した構成である。入出力ピンＩＯ１，ＩＯ２は図４Ｄと同様である。これも、入力ピンＩＮ２にＳＣＬＫを割り当てていて、下から２番目の入力ピンＩＮ１は使用していない。
図４Ｇは、入力ＳＤＩＸ，ＳＤＩＹと出力ＳＤＯＸ，ＳＤＯＹをそれぞれ差動にしてＳＤＥＮ，ＳＣＬＫを省略した構成である。入出力ピンＩＯ１，ＩＯ２に出力ＳＤＯＸ，ＳＤＯＹをそれぞれ割り当てて、出力だけに使用している。入力ピンＩＮ１，ＩＮ２に入力ＳＤＩＸ，ＳＤＩＹを割り当てている。
上述したパラメータの切り替えは、シリアル・インターフェースを通じて、行ってもよい。
また、パラメータ設定用にパラレルの入出力端子を別に設けて、この入出力端子を介してパラメータの切り替えを行うようにしてもよい。このパラメータ設定用の入出力端子は、例えば、図１のメモリー・チップ１０のパラメータ格納用不揮発性メモリー１８と電気的に接続する。
このようにパラメータ設定用の入出力端子を設けたときには、図３Ｂや図３Ｃに示したようにメモリー・チップ１０を複数個並列接続した場合でも、各ピンを接続してからプロトコルのパラメータを設定することができる。
なお、この場合のパラレルの入出力は非常に遅いスピードに対応できれば充分であるので、従来のパラレル・インターフェースのように高速で高価なドライバーやレシーバーを使う必要はなく、タイミング管理を気にする必要もない。
このようにパラメータ設定用の入出力端子を設けたときには、図３Ｂや図３Ｃに示したようにメモリー・チップ１０を複数個並列接続した場合でも、各ピンを接続してからプロトコルのパラメータを設定することができる。
なお、この場合のパラレルの入出力は非常に遅いスピードに対応できれば充分であるので、従来のパラレル・インターフェースのように高速で高価なドライバーやレシーバーを使う必要はなく、タイミング管理を気にする必要もない。
さらに、不揮発性可変抵抗素子は、不揮発性メモリー以外にも、ＦＰＧＡ（Field Programmable Gate Array ）のスイッチング素子への応用が考えられている。
このことを考慮すると、１つのチップに、メモリー・モジュールとＦＰＧＡモジュールとを搭載することが可能である。この場合は、ＦＰＧＡを用いて、メモリー・コントローラの回路を構成することができる。
その場合の構成を次に示す。
このことを考慮すると、１つのチップに、メモリー・モジュールとＦＰＧＡモジュールとを搭載することが可能である。この場合は、ＦＰＧＡを用いて、メモリー・コントローラの回路を構成することができる。
その場合の構成を次に示す。
本発明の他の実施の形態として、メモリー・チップの概略構成図（ブロック図）を図６に示す。
本実施の形態のメモリー・チップ５０は、先の実施の形態のメモリー・チップ１０と同様に、シリアル・インターフェース回路６０と、不揮発性可変抵抗素子から成るメモリ・セル・アレイ６１を有するデータ用不揮発性メモリー７０とを、同一チップ５０上に搭載した構成となっている。
本実施の形態のメモリー・チップ５０は、先の実施の形態のメモリー・チップ１０と同様に、シリアル・インターフェース回路６０と、不揮発性可変抵抗素子から成るメモリ・セル・アレイ６１を有するデータ用不揮発性メモリー７０とを、同一チップ５０上に搭載した構成となっている。
そして、本実施の形態のメモリー・チップ５０は、特にシリアル・インターフェース回路６０を、ＦＰＧＡで構成されるプログラムによってソフトウエア的に回路構成の変更が可能な構成とする。
また、シリアル・インターフェース回路６０内のシリパラ・パラシリ変換部５２に接続して、ＦＰＧＡの回路データ格納用不揮発性メモリー５８を設けている。このＦＰＧＡの回路データ格納用不揮発性メモリー５８は、ＦＰＧＡの回路構成を記述するデータを格納するものであり、例えば、メモリー・コントローラ５７の回路構成等をデータとして格納するものである。
ＦＰＧＡの回路データとしては、具体的には、例えば、レジスタの容量やメモリーの制御方法等が挙げられる。
また、シリアル・インターフェース回路６０内のシリパラ・パラシリ変換部５２に接続して、ＦＰＧＡの回路データ格納用不揮発性メモリー５８を設けている。このＦＰＧＡの回路データ格納用不揮発性メモリー５８は、ＦＰＧＡの回路構成を記述するデータを格納するものであり、例えば、メモリー・コントローラ５７の回路構成等をデータとして格納するものである。
ＦＰＧＡの回路データとしては、具体的には、例えば、レジスタの容量やメモリーの制御方法等が挙げられる。
なお、その他のほとんどの部分の構成は、符号は異なるが、先の実施の形態のメモリー・チップ１０と同様であるため、詳細な説明を省略する。
先の実施の形態では、シリアル・インターフェース回路２０が、ハードウェアとして作りこまれた回路であり、そのうちのいくつかのパラメータが変更可能な構成であったのに対して、本実施の形態では、シリアル・インターフェース回路６０がソフトウエアによって決定されるプログラマブルな回路である点が異なっている。
ＦＰＧＡを用いてメモリー・コントローラ５７の回路を構成するのであれば、ＦＰＧＡの規模にも依存するが、ＰＣＩ−Ｅｘｐｒｅｓｓで用いられている８Ｂ−１０Ｂ等の変調符号や誤り訂正回路等を実装することも可能になる。
従って、シリアル・インターフェースのドライバーやレシーバーとして規格を満たすものを搭載すれば、ＰＣＩ−Ｅｘｐｒｅｓｓ，Ｓｅｒｉａｌ−ＡＴＡ，ＩＥＥ１３９４，ＵＳＢ等任意のシリアル・インターフェースに１チップで対応可能なメモリー・チップ５０を実現することも可能になる。
本実施の形態のメモリー・チップ５０の外部入出力ピンの構成は、図２に示した先の実施の形態のメモリー・チップ１０の外部入出力ピンの構成と同様であるので、図示を省略する。
本実施の形態においても、図２に示した構成と同様に、外部入出力ピンの数を大幅に削減することができ、そのためのドライバーやレシーバーを削減することができる。
これにより、低価格・低消費電力で、なおかつ、小さなパッケージに入れることが可能になる。
本実施の形態においても、図２に示した構成と同様に、外部入出力ピンの数を大幅に削減することができ、そのためのドライバーやレシーバーを削減することができる。
これにより、低価格・低消費電力で、なおかつ、小さなパッケージに入れることが可能になる。
シリアル・インターフェース回路６０の回路構成の変更は、シリアル・インターフェースを通じてデータを与えることで行ってもよい。
また、別途、パラメータ設定用にパラレルの入出力端子を設けて、ＦＰＧＡの回路データ格納用不揮発性メモリー５８に電気的に接続して、このパラレルの入出力端子を通じて、シリアル・インターフェース回路６０の回路構成の変更を行うようにしてもよい。
なお、この場合のパラレルの入出力は、非常に遅いスピードに対応できればよいので、従来のパラレル・インターフェースのように高速で高価なドライバーやレシーバーを使う必要はなく、タイミング管理を気にする必要もない。
なお、この場合のパラレルの入出力は、非常に遅いスピードに対応できればよいので、従来のパラレル・インターフェースのように高速で高価なドライバーやレシーバーを使う必要はなく、タイミング管理を気にする必要もない。
上述の本実施の形態のメモリー・チップ５０の構成によれば、先の実施の形態のメモリー・チップ１０と同様に、外部と間の信号の入出力がシリアルで行われるため、入出力がパラレルで行われる構成と比較して、外部入出力ピンの数を大幅に低減することができる。
これにより、低価格・低消費電力とすることができ、またメモリー・チップ５０を小さいパッケージにすることが可能になる。
また、データ用不揮発性メモリー７０のメモリ・セル・アレイ６１が不揮発性可変抵抗素子により構成されているため、データの書き込みに大きな電圧を必要とせず消費電力を低減することができ、高速で書き込みを行うことが可能になる。
また、メモリー・コントローラ５７等のＣＭＯＳ論理回路から成る回路と、データ用不揮発性メモリー７０とを同一のチップ５０上に搭載して、メモリー装置のコストを低減することが可能になる。
これにより、低価格・低消費電力とすることができ、またメモリー・チップ５０を小さいパッケージにすることが可能になる。
また、データ用不揮発性メモリー７０のメモリ・セル・アレイ６１が不揮発性可変抵抗素子により構成されているため、データの書き込みに大きな電圧を必要とせず消費電力を低減することができ、高速で書き込みを行うことが可能になる。
また、メモリー・コントローラ５７等のＣＭＯＳ論理回路から成る回路と、データ用不揮発性メモリー７０とを同一のチップ５０上に搭載して、メモリー装置のコストを低減することが可能になる。
さらに、本実施の形態では、特に、シリアル・インターフェース回路６０が、ＦＰＧＡ等のプログラムによりソフトウエアで回路構成を変更することが可能な構成であるため、前述したように、任意のシリアル・インターフェースに１つのチップで対応することができるメモリー・チップ５０を実現することが可能になる。
そして、不揮発性可変抵抗素子を用いることにより、不揮発性メモリー５８，７０を構成することができ、そのうち、ＦＰＧＡの回路データ格納用不揮発性メモリー５８内に、メモリー・コントローラ５７等の回路構成のデータを格納することにより、容易に回路構成を変更することが可能になる。
上述の各実施の形態では、不揮発性メモリーのメモリ・セル・アレイを構成するメモリー素子として、不揮発性可変抵抗素子を用いた構成であったが、その他のメモリー素子を使用することも可能である。
本発明では、メモリー素子が、ＣＭＯＳ論理回路の製造プロセスとの親和性が高い製造プロセスにより作製可能な構成であれば、不揮発性可変抵抗素子以外のメモリー素子を使用することが可能である。
例えば、磁気抵抗効果素子（ＭＲＡＭ）等のメモリー素子も、ＣＭＯＳ論理回路の製造プロセスの延長で製造することができるとされているため、ＣＭＯＳ論理回路の製造プロセスとの親和性が高く、本発明を適用することが可能である。
本発明では、メモリー素子が、ＣＭＯＳ論理回路の製造プロセスとの親和性が高い製造プロセスにより作製可能な構成であれば、不揮発性可変抵抗素子以外のメモリー素子を使用することが可能である。
例えば、磁気抵抗効果素子（ＭＲＡＭ）等のメモリー素子も、ＣＭＯＳ論理回路の製造プロセスの延長で製造することができるとされているため、ＣＭＯＳ論理回路の製造プロセスとの親和性が高く、本発明を適用することが可能である。
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
１ 下部電極、２ 導体膜、３ 絶縁体膜、４ 上部電極、５ 不揮発性可変抵抗素子、１０，５０ メモリー・チップ、１１，５１ データ入出力バッファー、１２，５２ シリパラ・パラシリ変換部、１８ パラメータ格納用不揮発性メモリー、２０，６０ シリアル・インターフェース回路、２１，６１ メモリ・セル・アレイ、３０，７０ データ用不揮発性メモリー、５８ ＦＰＧＡの回路データ格納用不揮発性メモリー
Claims (7)
- 不揮発性メモリーから成り、信号がパラレルで入出力されるメモリー・モジュールと、
信号がシリアルで入出力される送受信回路と、
前記メモリー・モジュール及び前記送受信回路の間に設けられ、シリアル・パラレル変換処理及びパラレル・シリアル変換処理が行われる制御回路とを、同一チップ内に備え、
前記制御回路が、ＣＭＯＳ論理回路によって構成され、
前記不揮発性メモリーが、ＣＭＯＳ論理回路の製造プロセスと親和性の高い製造プロセスで作製可能な構成であり、
前記制御回路のプロトコルを決定するパラメータが変更可能であり、
前記パラメータが前記不揮発性メモリーに格納されている
ことを特徴とするメモリー装置。 - 前記不揮発性メモリーのメモリセルが、素子に電圧又は電流を供給することによって素子の抵抗値が変化する、不揮発性可変抵抗素子により構成されていることを特徴とする請求項１に記載のメモリー装置。
- 前記プロコトルを決定する前記パラメータの変更を、シリアル・インターフェースの前記送受信回路を介して行うことが可能であることを特徴とする請求項１に記載のメモリー装置。
- 前記プロコトルを決定する前記パラメータの変更を、前記パラメータの変更用に設けられたパラレル入出力端子を介して行うことが可能であることを特徴とする請求項１に記載のメモリー装置。
- 前記制御回路が、回路構成をソフトウエアにより変更することが可能な構成となっており、前記制御回路の前記回路構成を決定するデータが、前記メモリー・モジュールの前記不揮発性メモリーに格納されていることを特徴とする請求項１に記載のメモリー装置。
- 前記制御回路の前記回路構成を決定するデータの入力が、シリアル・インターフェースの送受信回路を介して行われることを特徴とする請求項５に記載のメモリー装置。
- 前記制御回路の前記回路構成を決定するデータの入力が、前記データの入力用に設けられたパラレル入出力端子を介して行われることを特徴とする請求項５に記載のメモリー装置。
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