CN104704563B - 具有双模式引脚的闪存存储器控制器 - Google Patents

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Abstract

与主机(14)通信的数据存储装置(12)的存储器控制器(40)被配置成具有至少两个不同的引脚分配(30)和(32)，用于与各个不同类型的存储器装置进行接口连接。每个引脚分配对应于特定的存储器接口协议。存储器控制器的每个存储器接口端口包括端口缓冲器电路(400、404、406)，其可基于所选择的待用存储器接口协议，而配置成用于不同的功能信号分配。针对每个存储器接口端口的接口电路配置可通过设置存储器控制器的预定端口或寄存器来选择。

Description

具有双模式引脚的闪存存储器控制器
相关申请的交叉引用
本申请要求2012年9月19日提交的美国临时专利申请号61/702,846、2012年10月12日提交的美国临时专利申请号61/713,008、以及美国专利申请号13/835,968的优先权，特此通过引用将这些申请结合在本文中。
技术领域
本公开通常涉及存储器系统。更特别地，本申请涉及非易失性存储器控制器。
背景技术
当今，许多电子装置包括用来存储供其所用的信息(数据)的存储器系统。例如，一些数字音频播放器包括用来存储可由该播放器播放的数字化音频的存储器系统。同样，个人计算机系统通常采用存储器系统来存储由计算机系统使用的软件。
在许多电子装置中，存储器系统通常包括控制器和一个或多个存储器装置。控制器一般包含配置成生成信号的电路，所述信号被用来指导存储器装置存储和取回信息。存储器装置一般将信息存储在存储器装置中所包含的存储器中。存储器可以是易失性的或非易失性的。包含易失性存储器的存储器装置通常在电源从装置移除时丢失所存储的信息。包含非易失性存储器的存储器装置通常即使当电源从装置移除时仍保持所存储的信息。
在某些常规的存储器系统中，数据和控制信号使用并行总线并行地在控制器和存储器装置之间传递。通常，许多线路被用来实施总线，并且取决于存储器系统的布局，所述线路可扩展一定长度。
电子设备使用半导体装置诸如存储器装置。存储器装置可以包括随机存取存储器(RAM)，闪存数据或信息。存储器装置可以被组合以形成为存储装置(例如，固态驱动器(SSD))。
发明内容
根据本公开的第一方面，提供了一种双接口存储器控制器。该双接口存储器控制器包括存储器接口和主机接口。存储器接口包括：至少一个存储器接口端口，其包括配置成至少缓冲第一信号或第二信号的电路，所述第一信号对于以第一存储器接口协议进行通信是兼容的，所述第二信号对于以不同于第一存储器接口协议的第二存储器接口协议进行通信是兼容的。主机接口包括用于在主机装置和存储器接口之间传递信息的主机接口端口。根据一个实施例，第一存储器接口协议是ONFi存储器接口协议，且第二存储器接口协议是HLNAND存储器接口协议。根据第一方面的实施例，双接口存储器控制器还包括：模式选择器电路，用于响应于施加的电压电平而启用第一信号路径或第二信号路径。在该实施例中，还包括电耦合到模式选择器电路的焊盘(pad)，用于接收施加的电压电平。在该实施例中，所述电路包括：配置成缓冲第一信号的第一信号路径，以及配置成缓冲第二信号的第二信号路径。至少一个存储器接口端口可以包括单个焊盘，并且第一信号路径包括：输入电路，其配置成用于从单个焊盘接收与第一存储器接口协议相对应的输入信号。
在本实施例的一个方面中，输入电路是第一输入电路，且第二信号路径包括：第二输入电路，其配置成用于从单个焊盘接收与第二存储器接口协议相对应的另一输入信号。双接口存储器控制器还可以包括：选择器电路，用于响应于由模式选择器电路提供的具有第一逻辑状态和第二逻辑状态之一的选择信号，选择性地将单个焊盘耦合到第一输入电路或第二输入电路之一。在本实施例的另一方面中，第二信号路径包括：输出电路，其配置成用于向单个焊盘提供与第二存储器接口协议相对应的输出信号；并且所述电路包括配置成缓冲第三信号的第三信号路径，该第三信号对应于第一存储器接口协议。在该实施例中，第三信号路径包括：输出电路，其配置成用于向单个焊盘提供与所述存储器接口协议相对应的输出信号。此外，至少一个存储器接口端口可以包括由处于第一逻辑状态的选择信号启用的用于利用输出信号驱动单个焊盘的输出驱动器，并且当选择信号处于第一逻辑状态时，选择器电路将单个焊盘耦合到第二输入电路。
在本方面的另一实施例中，第一信号路径包括：输出电路，其配置成用于向单个焊盘提供与第一存储器接口协议相对应的输出信号。该输出电路是第一输出电路，并且第二信号路径包括：第二输出电路，其配置成用于向单个焊盘提供与第二存储器接口协议相对应的另一输出信号。双接口存储器控制器还可以包括：选择器电路，用于响应于由模式选择器电路提供的具有第一逻辑状态和第二逻辑状态之一的选择信号，选择性地将单个焊盘耦合到第一输出电路或第二输出电路之一。
根据本公开的第二方面，提供了一种包括存储器控制器和至少一个存储器的非易失性存储器系统。该存储器控制器包括通道控制模块，该通道控制模块具有至少一个输入/输出端口，该至少一个输入/输出端口配置有：电路，用于响应于来自主机装置的请求，而缓冲与第一存储器接口协议引脚和第二存储器接口协议引脚之一相对应的信号。至少一个存储器具有通过至少一个输入/输出端口与通道控制模块通信的第一存储器接口协议引脚或第二存储器接口协议引脚。在第二方面的一个实施例中，还包括用于将至少一个输入/输出端口电连接到至少一个存储器装置的通道。在该实施例中，至少一个存储器包括至少两个并联连接到所述通道的存储器芯片。可替换地，至少一个存储器包括：至少两个存储器芯片，其被串联连接为与通道控制模块形成环形拓扑配置。根据第二方面的另一实施例，第一存储器接口协议引脚对应于ONFi存储器接口引脚，并且第二存储器接口协议引脚对应于HLNAND存储器接口引脚。
在结合附图回顾下面的具体实施例的描述后，本公开的其他方面和特征对于本领域普通技术人员而言将变得明显。
附图说明
现在将参考附图仅通过举例的方式描述本公开的各实施例。
图1是本公开的实施例所应用于的存储器系统的框图；
图2A是示出第一类型的存储器控制器的功能引脚的框图；
图2B是示出第二类型的存储器控制器的功能引脚的框图；
图3A是示出多分支存储器系统的示意图；
图3B是示出串行连接的存储器系统的示意图；
图4是根据本公开实施例的使用双模式引脚存储器控制器的固态存储装置的框图；
图5是根据本公开实施例的图4所示的双引脚存储器控制器的存储器接口块的框图；
图6是根据本公开实施例的使用双引脚存储器控制器的多分支总线架构存储器系统的框图；
图7是根据本公开实施例的使用双引脚存储器控制器的串行点对点架构存储器系统的框图；
图8是根据本公开实施例的图7和8中所示的存储器接口块的通道控制模块的框图；
图9是根据本公开实施例的将信号映射到双引脚通道控制模块的端口的双引脚映射的图示；
图10是根据本公开实施例的模式选择接口电路的电路示意图；
图11是根据本公开实施例的双模式双向接口电路的电路示意图；
图12是根据本公开实施例的双模式输出接口电路的电路示意图；
图13是根据本公开实施例的备选的双模式双向接口电路的电路示意图；并且
图14是根据本公开实施例的双模式输入接口电路的电路示意图。
具体实施方式
通常，本公开提供了一种用于数据存储装置的存储器控制器，其中存储器控制器可配置成具有用于与各个不同类型的存储器装置进行接口连接的至少两个不同的引脚分配。每个引脚分配对应于特定的存储器接口协议。存储器控制器的每个存储器接口端口包括接口电路，其可基于所选择的待用存储器接口协议，而配置成用于不同的功能信号分配。针对每个存储器接口端口的接口电路配置可通过设置存储器控制器的预定端口或寄存器来选择。
闪存存储器是广泛地用作消费电子产品(诸如数码相机和便携式数字音乐播放器)的大容量存储装置的一种常用类型的非易失性存储器。这样的闪存存储器采用存储卡或通用串行总线(USB)型存储棒的形式，所述存储卡或USB型存储棒各自具有形成在其中的至少一个存储器装置和存储器控制器。另一种大容量存储应用是固态驱动器(SSD)，其可用作计算机硬盘驱动器的替代物。这些固态驱动器可用在计算机工作站、网络中，以及用于需要存储大量数据的几乎任何应用。
图1描绘了本公开的实施例所应用于的系统诸如非易失性存储器系统。参考图1，非易失性存储器系统10包括数据存储装置12和作为外部装置或设备的主机14。数据存储装置12的非限制性示例是固态驱动器(SSD)。主机14的非限制性示例是计算机或其他计算系统。
数据存储装置12包括存储器控制器16和存储器18。存储器18包括易失性存储器装置或非易失性存储器装置(诸如闪存存储器装置)。存储器18可以包括传统的旋转磁存储盘。主机14经由接口协议总线20与数据存储装置12耦合，并且使用接口协议与存储器控制器16通信。接口协议包括例如外围组件快速互连(PCI-E)协议、高级技术附件(ATA)协议、串行ATA(SATA)协议、并行ATA(PATA)协议、或串行连接SCSI(SAS)协议。然而，主机14和数据存储装置12之间的接口协议不限于上述示例，并且可以包括其他接口协议，诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、等等。接口协议总线20在主机14和存储器控制器16之间传递数据和命令，并且具有引脚、端口和其他物理接口的形式。数据存储装置12可以具有任何类型的形状因子，包括例如常规HDD(硬盘驱动器)形状因子、PCIe PCB卡形状因子、插件模块(例如DIMM)形状因子或者便携式存储卡(例如，安全数字(SD)卡或MMC)形状因子。
在该说明性配置中，存储器18包括至少一个NAND闪存存储器装置(例如但不限于NAND闪存存储器)。存储器18可以包括相变随机存取存储器(PCRAM)、磁阻式RAM(MRAM)、电阻式RAM(ReRAM)、铁电RAM(FeRAM)、或其他类型的存储器。当存储器18是闪存存储器装置时，它可以是例如使用浮栅技术或电荷撷取闪存(CTF)技术的NAND闪存存储器装置。
存储器控制器16与存储器协议总线22耦合。存储器控制器16包括用于使用存储器协议与存储器18传递命令和数据的接口。取决于在数据存储装置12中用作存储器18的存储器的特定类型，使用适合于存储器的特定类型的特定协议。因此，存储器控制器16被配置成使用正在使用的存储器18的类型所专用的特定协议与存储器18通信。例如，不同类型的前面提及的非易失性存储器中的每一种类型都可以具有不同的通信协议，在这些不同的通信协议中，命令操作代码可能不同，控制信号的类型可能不同，并且数据格式可能不同。总之，不同存储器的通信协议相互不兼容。因此，需要不同的存储器控制器来与数据存储装置12中使用的不同类型的存储器18进行接口连接。数据存储装置12的制造商的成本因此增加，因为所述制造商必须使用不同的各自配置成与特定类型的存储器18通信的存储器控制器16。因此，如果一种特定类型的数据存储装置12失去消费者的喜爱、或者特定类型的存储器18不再被生产，则数据存储装置的制造商的风险会增加。
用于数据存储装置的存储器控制器使用端口(诸如物理引脚)来将信号与主机装置以及与至少一个存储器装置电耦合。用于诸如USB存储棒和SSD之类的固态存储装置的存储器控制器一般具有多个通道，其中每个通道被电连接到至少一个存储器装置。
图2A示出配置成用于ONFi存储器接口协议的存储器控制器30的功能引脚，所述ONFi存储器接口协议是特定存储器接口协议的一个示例。在图2A的示例中，示出了用于一个通道的端口。表1提供了图2A中所示端口的信号说明。
表1
在当前所示示例中，需要8个端口用于8位宽的数据信号，并且需要9个端口用于运载ONFi闪存存储器装置的使能操作所需的控制信号。因此，需要总共17个端口用于将被连接到至少一个ONFi闪存存储器装置的通道。如果存储器控制器30包括8个通道，则存储器控制器30需要至少8×17＝136个端口。这排除了与主机系统进行接口连接所需的端口。
图2B示出配置成用于以另一协议操作的另一类型的存储器装置的存储器控制器32的功能引脚，所述另一协议是所选的存储器接口协议的一个示例。所选的存储器接口协议的一个示例是HLNANDTM存储器接口协议。存储器装置可以以另一类型的存储器接口协议操作。在图2B的示例中，示出了用于一个通道的端口。表2提供了对图2A中所示端口的信号说明。
表2
在当前所示的示例中，需要8个端口用于Q0-Q7数据输出，需要8个端口用于D0-D7数据输入，并且需要8个端口用于运载HLNAND闪存存储器装置的使能操作所需的控制信号。因此，需要总共24个端口用于将被连接到至少一个HLNAND闪存存储器装置的通道。如果存储器控制器32包括8个通道，则存储器控制器32需要至少8×24＝192个端口。这排除了与主机系统进行接口连接所需的端口。
尽管ONFi和HLNAND存储器接口协议的某些信号名称和功能可能显得彼此类似，但是它们被使用的方式以及存储器装置与存储器控制器互连的方式彼此非常的不同。该不同之处在图3A和3B中示出。
图3A示出使用ONFi NAND闪存装置的示例非易失性存储器系统。该存储器系统包括具有ONFi配置的存储器控制器40和若干个ONFi闪存装置42、44和46。每个闪存存储器装置中除芯片选择(CE#)信号之外的所有输入和输出信号被连接到公共总线或通道。因此，ONFi闪存装置42、44和46与存储器控制器40并联连接，并且也被称为多分支配置。每个ONFiNAND闪存存储器装置可以通过使能CE#信号而被选择。例如，第一ONFi闪存装置42可以通过断言(assert)CE#_1(CE#_1＝低电平)而被选择并访问。其余的ONFi闪存装置通过保持CE#_2和CE#_N为高电平而不被选择，使得它们忽略来自存储器控制器40的类似命令或地址的任何输入。此外，未选择的ONFi闪存装置的输出信号被设置为高阻抗(即Hi-Z)状态。
ONFi闪存装置42、44和46中的每一个使用相同的电信号用于通过通道控制模块来协调ONFi闪存装置和主机控制器装置(未示出)之间的命令和数据传递。在当前所示的示例中，用于一个通道控制模块的端口在图3A中示出。这些信号包括数据线和控制信号，诸如ALE(地址锁存使能)、CLE(命令锁存使能)、WE#(写使能)、RE#(读使能)以及如之前于表1中所示的其他信号。该类型的接口协议在本领域中被称为“ONFi NAND接口”。即使“NAND接口协议”迄今仍未由标准化组织正式标准化，NAND闪存装置的制造商全都遵循类似协议以支持NAND闪存功能的基础子集。通过这样做，使得在其电子产品内使用NAND闪存存储器装置的客户可以使用来自任何制造商的NAND闪存存储器装置，而无需将其硬件或软件定制成与特定供应商的装置一起操作。应注意的是，一些NAND闪存存储器供应商可以提供此基础功能子集之外的额外功能，同时确保基础功能被提供以便提供与其他供应商使用的协议的兼容性。
图3B示出使用HLNAND闪存存储器装置的非易失性存储器系统的示例。该存储器系统包括HLNANDTM配置的存储器控制器60和若干个HLNAND兼容闪存装置62、64、66和68。参考图3B，HLNAND存储器装置62、64、66和68使用高度复用的单向点对点总线架构来传递信息诸如命令、地址和数据。存储器装置之间的这些命令、地址和数据的每个互连被称为“链路”。在一个示例中，一个单一链路由六个信号即CSI(＝命令选通输入)、CSO(＝命令选通输出)、DSI(＝数据选通输入)、DSO(＝数据选通输出)、D[0:7](＝数据输入)和Q[0:7](＝数据输出)、连同两个差分时钟输入信号CKI/CKI#、时钟输出信号CKO/CKO#、以及可选的公共信号CE#(芯片使能)和RST#(重置)组成。
下面是这些控制信号中的一部分在图3B的存储器系统中被使用的方式的简要讨论。CKI/CKI#是输入时钟。由CSI圈定的D[0:7]端口上的命令/地址包在CKI的上升沿或CKI#的下降沿上被锁存。由DSI圈定的D[0:7]上的写数据包在CKI的上升沿或CKI#的下降沿上被锁存。由DSO圈定的Q[0:7]上的读数据包在CKO的上升沿或CKO#的下降沿上被引用(referenced)。CKO/CKO#是输出时钟，它们是CKI/CKI#的延迟版本。
CSO、DSO和Q[0:7]信号以CKO的上升沿或CKO#的下降沿为基准。当命令选通输入(＝CSI)为高电平时，通过D[0:7]的命令/地址包在CKI的上升沿或CKI#的下降沿上被锁存。命令选通输出(＝CSO)是CSI的回声信号。利用以CKO的上升沿或CKO#的下降沿为基准的一个时钟周期延迟(＝tIOL)，该命令选通输出绕开CSI转变(＝或者发出CSI转变的回声)。一个时钟周期延迟是本公开中的示例性实施例之一，然而取决于设计变化，它可以是任意数量的时钟周期。
当数据选通输入(＝DSI)为高电平而HLNAND兼容存储器装置处于“读模式”中时，这会使能读数据输出路径和Q[0:7]缓冲器。如果DSI为低电平，则Q[0:7]缓冲器保持先前被访问的数据。如果DSI为高电平而存储器装置处于“写模式”中，这会使能D[0:7]缓冲器并在CKI的上升沿或CKI#的下降沿上接收写数据包。
数据选通输出(＝DSO)是DSI的回声信号。利用以CKO的上升沿或CKO#的下降沿为基准的一个时钟周期延迟(＝tIOL)，该数据选通输出绕开DSI转变或发出DSI转变的回声。一个时钟周期延迟是本公开中的示例性实施例之一，然而取决于设计变化，它可以是任意数量的时钟周期。
数据输入信号D[0:7]运载命令、地址和/或输入数据信息，而数据输出信号Q[0:7](n＝0、1、2、3、4、5、6或7)运载读操作期间的输出数据，或者绕开在D[0:7]上接收的命令、地址或输入数据。
存储器控制器60从其端口CKO/CKO#驱动差分时钟，并且所有的HLNAND兼容存储器装置62、64、66和68通过其自己的时钟端口CKI/CKI#从先前的CKO/CKO#端口以串联流通方式接收差分时钟总线。存储器控制器60分别通过其端口CSO、DSO和Q[0:7]驱动三个不同的总线70、72和74。第一存储器装置62分别通过其端口CSI、DSI和D[0:7]接收三个总线70、72和74。并且，第一存储器装置62分别通过其输出端口CSO、DSO和Q[0:7]重新驱动三个对应总线76、78和80，带有一个时钟周期延迟(＝tIOL)。这种接收信号和将其重新驱动到相继的存储器装置的模式继续进行，直到最后一个存储器装置68分别通过存储器控制器的输入端口CSI、DSI和D[0:7]将最后的总线82、84和86重新驱动回到存储器控制器60为止。在本示例中，没必要重新驱动来自存储器装置68的CSO端口的信号，因此存储器控制器60的CSI输入端口可以省略，并且也不需要最后的总线84。
对于本领域的任何技术人员来说清楚的是，ONFi和HLNAND存储器接口协议彼此充分地不同，并且配置成用于ONFi存储器接口协议的任何存储器控制器将不能与HLNAND存储器装置一起工作，反之亦然。之前讨论的ONFi和HLNAND存储器系统仅仅是两个不同类型的彼此不兼容的存储器接口协议的示例。前面提到的任何存储器装置类型都高度不可能彼此兼容，因为每种类型需要的特定存储器接口协议不会与不同的存储器装置类型一同工作。
鉴于不同类型的可用存储器装置，制造商可以基于不同类型的存储器装置来设计不同的数据存储装置。例如，由于传统NAND闪存存储器装置的可用性和低成本，基于传统NAND闪存存储器装置的数据存储装置通常是可用的。例如，这些可以是ONFi类型的闪存存储器装置。不幸地是，图3A中所示的ONFi类型闪存存储器系统的多分支配置将具有数量有限的存储器装置，这些存储器装置可以被并联连接到存储器控制器40的一个通道而不降低系统的总体速度和性能。这是由于连接到总线的每个存储器装置的累积负载效应。因此，尽管这样的数据存储装置的成本可能较低，但是最大存储密度也将相对较低。
另一方面，HLNAND类型的存储器装置不受多分支配置的存储器系统的限制。在诸如图3B中示出的HLNAND存储器系统中，任意数量的存储器装置可以彼此串联连接到存储器控制器60的一个通道。因此，使用HLNAND类型的存储器装置的数据存储装置的总存储密度可以非常大。
制造商所面对的问题是对不同的存储器控制器的购买需求，所述不同的存储器控制器被配置成用于特定类型的存储器装置或特定的存储器接口协议，用于生产不同类型的数据存储装置。为了减轻成本风险，配置成与两个或多个存储器接口协议一起操作的存储器控制器是可能的，只要分立的端口可用于与所选类型的存储器装置连接。不幸地，由于存储器控制器封装上需要的端口数量，提供分立的端口组变得不切实际。例如，以前面讨论的ONFi和HLNAND存储器控制器示例为例。如果8通道ONFi接口需要总共136个端口仅用于ONFiNAND信号，并且8通道HLNAND存储器控制器接口需要总共192个端口，则配置成以任一接口协议操作的存储器控制器将需要328个端口。本领域技术人员应理解的是，存储器控制器封装尺寸由端口的数量支配。因此，具有328个端口的封装在面积方面将可能显著大于具有136个或192个端口的封装。
根据本公开的实施例，提供了一种存储器控制器，其可配置成对每个通道使用一组端口而以两个不同的存储器接口协议中的至少一个操作。通道的端口被映射到至少两个不同的功能分配，其中每个功能分配与特定于一个存储器接口协议的信号相对应。每个端口包括用于与去往存储器装置的信号导线电连接的焊盘，以及用于至少两个功能分配中的每一个的缓冲器电路。每个端口的不同缓冲器电路基于所选的待用存储器接口协议而被选择性地启用。
根据本公开实施例的使用双模式引脚存储器控制器的固态存储装置的框图在图4中示出。固态存储装置100包括双模式引脚存储器控制器102和存储器104。在某些实施例中，存储器104包括非易失性存储器，诸如ONFi闪存存储器装置或HLNAND闪存存储器装置。在本实施例中，任何类型的存储器装置可用作存储器104。在本上下文下，存储器104包括存储器装置。
控制器102控制固态存储装置100的总体操作，并且控制主机和存储器104之间的数据交换。例如，响应于来自主机(未示出)的请求，控制器102控制存储器104写数据或读数据。此外，控制器102控制为非易失性存储器的特性或存储器104的高效管理所需要的内部操作，诸如性能控制、合并和磨损均衡。控制器102驱动用于控制存储器104的操作的固件和/或软件，其被称为闪存转换层(FTL)(未示出)。基于来自主机的请求，控制器102可以控制存储器104以从存储器装置104中所包括的多个非易失性存储器当中控制大量存储器的操作。存储器104提供用于存储数据的存储介质。如果存储器104至少是非易失性存储器装置，则数据以非易失性方式被存储。例如，非易失性存储器装置可以存储操作系统(OS)、各种程序以及各种多媒体数据。
在其主要操作模式中，双模式引脚存储器控制器102控制主机和存储器104之间的数据交换。双模式引脚存储器控制器102包括主机接口块(HIB)106、中央处理单元108、随机存取存储器(RAM)110、存储器接口块(MIB)112、只读存储器(ROM)114、以及纠错码(ECC)引擎116，它们通过总线118互连。控制器102可以操作实施为软件或固件的FTL。RAM 110被示出集成在控制器102内部，但是它也可以在替代实施例中位于控制器102的外部。
主机接口块106经由主机接口端口从主机接收数据、地址信息、外部命令和其他信号。这些通常被称为信息。地址信息、命令和任何其他非数据相关信号可以被简单称为控制信息。此外，主机接口块106经由相同或不同的主机接口端口向主机发送数据和状态信息。这些接口端口可以包括引脚或其他物理连接器。从主机接收的外部命令被用来控制存储器控制器102。通过作为针对数据的入口的主机接口块106，主机提供给固态存储装置100的数据和其他信息被输入到固态存储装置100的功能块(例如缓冲器RAM 110)。此外，从固态存储装置100提供到主机的数据和其他信息通过作为针对数据的出口的主机接口块106被提供。
中央处理器108从ROM 114或存储器104读取程序代码，并且根据所读取的程序代码控制控制器102中所包括的所有功能块。程序代码指定中央处理器108的操作。中央处理器108基于所读取的程序代码控制对存储器104的访问。在一种操作模式中，当固态存储装置100被启动时，存储在存储器104中的程序代码从存储器104被读取并被写入RAM 110。
RAM 110可以被用作处理器108的操作存储器，并且可以被实施为动态RAM(DRAM)、静态RAM(SRAM)等等。此外，RAM 110可以充当用于临时存储从主机接收到的数据的缓冲存储器。处理器108执行总体控制操作以向存储器104写入数据或者从存储器104读取数据。此外，处理器108可以基于来自主机的请求来控制或者执行FTL的操作。
ECC块116生成与将被写入存储器104的数据有关的ECC(纠错码)。数据同与其有关的ECC一起被存储。此外，ECC块116基于与所读取的数据相关联的ECC，检测并纠正从存储器104读取的数据中的位差错。
ROM 114存储用于与主机进行接口连接的代码数据。在ROM 114中，存储有控制存储器104所需的固件。附带地，仅仅为启动所需的最少固件可以被存储在ROM 114中，并且其他固件可以被存储在存储器104中。因为ROM是固定的只读存储器，所以将其他固件存储在存储器102中会便于固件的更新。中央处理器108、RAM 110、ROM 114、ECC引擎116和处理从主机或MIB 112接收的信息所需的任何其他电路可以被称为核心电路。
存储器接口块112从ROM 114或存储器104读取序列码。序列码指定由存储器接口块112执行的各种操作。存储器接口块112基于所读取的序列码执行各种操作。序列码由多个代码组构成。代码组包括多个代码。每个代码组指定与之相对应的操作。在基于序列码执行的操作中，在存储器接口块112和存储器104之间，数据、地址信息、状态信息、内部命令等等通过内部存储器总线120被传递。内部存储器总线120包括用于将控制器102的端口电连接到存储器104的对应端口的信号导线。内部存储器总线120可以运载对应于多个通道的信号。内部命令用于控制器102控制存储器104，并且存储器装置104根据该内部命令工作。附带地，在操作被执行之前，存储器104中存储的序列码从存储器104中被读取并被写入RAM110。
FTL包括用于执行数据映射操作的映射表(未示出)。通常，映射表被存储在RAM110中。在映射表中，多个逻辑页编号(LPN)被记录以分别映射到存储器104。在存储器104被实施为一个或多个NAND闪存存储器装置的示例中，数据以页为单位被写或读。LPN因此可以被用作映射单位。
此外，FTL可以基于来自主机的请求是写命令还是读命令来控制存储器104，并且可以只要主机提供的写命令或读命令在存储器104上被执行时就管理映射表以使其被更新。例如，当来自主机的请求是写命令时，FTL控制数据以使其被写入存储器104的对应于一LPN的存储器装置之一，并且将该LPN和对应的存储器装置写入映射表中。当来自主机的请求是读命令时，基于映射表，FTL控制数据以使其从对应于一LPN的非易失性存储器之一中被读取。
如上所提及，存储器104可以包括多个非易失性存储器，这多个非易失性存储器中的每一个可以实施为利用特定的存储器接口协议执行操作的NAND闪存存储器装置。根据本实施例，具有不同存储器接口协议的不同类型的存储器装置可以与同一双引脚存储器控制器104一起使用。在本实施例中，存储器接口块112包括用于每个通道的一组端口，其中至少一个端口可动态配置成以两种模式之一工作，并且每种模式对应于不同的存储器接口协议。因此，两种不同类型的存储器104可以连接到存储器接口块112的通道而无需任何额外端口，因为两种类型的存储器104都可以经由总线120的信号线被连接到通道的相同端口。
通过将专用或现有端口连接到正电源或接地电源(VDD或VSS)，端口可以被配置成以两种存储器接口协议中的任一协议工作。尽管这样的技术对于在两个存储器接口协议之间进行选择是有效的，但是存储器接口块112可以配置成具有任意数量的存储器接口协议。在这样的实施例中，寄存器可以通过烧熔丝或反熔丝而被电编程，或者被激光编程，以提供多位代码来选择n种操作模式之一。可替换地，多于两个端口可以被连接到VDD或VSS以便提供多位代码来选择n种操作模式之一。在所有这些实施例中，每种操作模式所需的缓冲器电路可选择性地耦合到存储器接口块112的各个端口。从总线118接收的本地存储器控制器信号被所选的缓冲器电路转换成与所选存储器接口协议兼容的格式。类似地，从总线120接收的信号被所选的缓冲器电路转换成本地存储器控制器信号。
在讨论端口缓冲器电路的细节之前，首先参考图5和8描述存储器接口块112的组织。
图5示出图4中所示的双引脚存储器控制器102的存储器接口块112的框图，其中存储器接口块112被连接到至少一个存储器装置。存储器接口块112包括高达n个通道控制模块(CCM)200，其中n可以是大于零的任何整数值。每个通道控制模块200与一通道相关联，并且因此经由通道总线204被连接到至少一个存储器装置202。应注意的是，通道总线204的集合形成图4中所示的总线120。类似地，所有存储器装置202都被包括在图4中所示的存储器104内。存储器接口块112还包括模式选择器206，其包括可被偏置到VDD或VSS的端口。在图5中，用于将模式选择器端口连接到VDD或VSS的选项是通过包含开关装置208而示出的。模式选择器206及其对应端口可以可替换地被放置在存储器接口块112的外部，且在双模式引脚存储器控制器102的内部。响应于端口的连接，模式选择器206向通道控制模块中的每一个提供模式选择信号。
根据本实施例，每个通道控制模块200包括一组端口，其中所述端口中的至少一个包括缓冲器电路，其可配置成响应于模式选择信号而以两种不同模式中的至少一种工作。例如，如果存储器装置202是ONFi类型闪存存储器装置，则存储器装置202及其通道控制模块的互连配置将表现为图3A中所示。另一方面，如果存储器装置202是HLNAND类型闪存存储器装置，则存储器装置202及其通道控制模块的互连配置将表现为图3B中所示。根据本实施例，ONFi类型闪存存储器装置和HLNAND类型闪存存储器装置都可以连接到通道控制模块200。
图6是根据一个实施例的具有双引脚存储器控制器的多分支总线架构存储器系统的框图。更具体地，图6示出以多分支架构配置的图4的固态存储装置100的示例配置。双引脚存储器控制器的存储器接口块220包括多个各自用于控制相应的通道224-1至224-N(也被称为ONFi CH-1至ONFi CH-N)的通道控制模块222-1至222-N。应注意的是，“N”是表示基数所指的最后的元件单位的整数。通道被提供给非易失性存储器226。与每个通道电通信的是存储器装置228-1、228-2和228-N，其中每个存储器装置可以是单个封装的存储器装置。每个存储器装置包括多个ONFi非易失性NAND闪存存储器芯片230，图6中只标注了其中的一个。每个ONFi NAND闪存存储器芯片230与其相关联的通道进行双向通信，以用于从通道控制模块接收信息或用于向通道控制模块提供信息。存储器装置的存储器芯片230并联连接到通道。
为了控制非易失性存储器226(特别地，各个单独的存储器装置228-1至228-N)的目的，存储器接口块220的通道控制模块222-1至222-N中的每一个专用于非易失性存储器226的各个通道ONFi CH-1至ONFi CH-N。例如，通常是固件和/或软件的闪存转换层(FTL)基于来自主机的请求，控制与通道ONFi CH1至ONFi CH-N相对应的通道控制模块222-1至222-N的操作，以便控制非易失性存储器226激活或去激活连接到通道ONFi CH-1至ONFi CH-N的各种ONFi NAND闪存存储器芯片230。存储器芯片的激活可以包括启动所选存储器芯片中的各种类型的存储器操作。
为了增加存储容量以及提高在固态存储系统(诸如用于替代HDD的基于SATA或PCIe的固态驱动器(SSD))中实施的大量非易失性闪存存储器装置上的信号完整性，可以使用备选类型的闪存存储器。闪存存储器的一个示例备选类型是之前描述的HLNAND闪存存储器。HLNAND闪存存储器是一种使用点到点串行连接技术的高级和高性能同步非易失性闪存存储器装置，一般与存储器控制器一起布置在环形拓扑中，例如如图3B中所示。
图7是根据本实施例的具有与图6的存储器系统相同的双引脚存储器控制器的串行点到点架构存储器系统的框图。更具体地，图7示出使用HLNAND闪存存储器以串行点到点架构配置的图4的固态存储装置100的示例配置。存储器接口块220具有相同的通道控制模块222-1至222-N。图7的实施例与图6的实施例的不同在于，非易失性存储器250由HLNAND闪存存储器装置构成。如图7所示，非易失性存储器250包括HLNAND闪存存储器装置252-1至252-N，它们中的每一个可以包括由多个HLNAND存储器芯片254(图中仅标注了其中的一个)组成的封装装置。诸如存储器装置252-1的存储器装置的所有HLNAND存储器芯片254经由单向点对点连接被彼此串联连接。这些点对点连接在一个示例中通过让装置的输出引脚连接到下一装置的输入引脚而被形成，并且可以采用单向总线的形式。因此，该串行互连也可被称为菊花链级联连接，或者与主机(诸如通道控制模块222-1)的环形拓扑配置。
因此，与图6实施例的另一不同之处在于，通道控制模块222-1至222-N各自被连接到相应的HLNAND通道256-1至256-N(也被称为HL CH-1至HL CH-N)。每个HLNAND通道包括输入子通道258-1和输出子通道260-1。参考例如通道控制模块222-1，输入子通道258-1是一组连接，用于从通道控制模块222-1的输出端向存储器装置252-1的串联连接的存储器芯片的第一HLNAND存储器芯片254提供数据和控制信息。输出子通道260-1是一组连接，用于从存储器装置252-1的串联连接的存储器芯片的最后一个HLNAND存储器芯片254向通道控制模块222-1的输入端提供数据和控制信息。
因此，该系统中的通道控制模块222-1至222-N只需要与存储器装置的第一个HLNAND存储器芯片和最后一个HLNAND存储器芯片进行接口连接。结果，不存在使用多分支连接的系统中的芯片之间的物理距离差别所引起的时钟偏斜和数据偏斜问题。此外，由于在存储器芯片和对应通道控制模块之间使用点到点连接，所以不需要一般在多分支总线架构中使用的总线终端。结果，与使用多分支总线架构的闪存存储器相比，实现了较低的功耗。
因为存在与每个存储器装置的存储器芯片相关联的一个通道控制模块，所以FTL可以基于来自主机装置(诸如图1的主机14)的请求而控制通道控制模块222-1至222-N的操作，以便控制非易失性存储器250来激活或去激活与通道HL CH-1至HL CH-N相对应的各种HLNAND闪存存储器芯片254。存储器芯片的激活可以包括启动所选存储器芯片中的各种类型的存储器操作。
图6和7的之前示出的实施例说明了根据本公开的使用相同的双引脚存储器控制器的存储器系统。用于非易失性存储器226和250的ONFi和HLNAND存储器类型仅仅是本公开的双引脚存储器控制器可以与之一起使用的两个不同类型的存储器的示例。双引脚存储器控制器的不同实施例可以配置成与当前已知的存储器和具有不同输入/输出接口的未来存储器进行接口连接。
图8是图5中所示通道控制模块200之一的框图。在该特定实施例中，通道控制模块200可配置成利用两种存储器接口协议之一操作。为了示例说明的目的，所使用的两个存储器接口协议是ONFi和HLNAND存储器接口协议。
在当前示出的实施例中，通道控制模块200包括ECC编码器300、ECC解码器302、命令处理器304、地址处理器306、通道控制逻辑308、数据加扰器310、数据解扰器312、加密处理器314、EDC处理器316以及双存储器接口模块318。双存储器接口模块318包括用于电耦合到存储器装置(未示出)的一组端口。进一步参考图4的框图描述上述组件中的一部分组件的功能。
通常，通过通道控制模块200被编程到存储器装置中的数据具有附加到其上、且与主数据一起存储在存储器装置的存储器单元阵列中的差错检测或差错纠正代码。
通道控制模块200将ECC编码器300用于此功能。当这样的数据从存储器装置被读取到图4的RAM 110时，ECC解码器302根据该数据重新生成ECC码、并将其与在编程到存储器装置中时附加到该数据上的ECC码进行比较。如果该数据与被写入的数据相同，则ECC电路指示不存在数据差错。如果在读取的数据中检测到一些差别，并且该差别足够小到在ECC纠正的能力内，则读取的数据(一般被包含在RAM 110中)通过处理器108所控制的ECC纠正引擎116被“纠正”或修改以将其恢复到原始值。如果数据差错超过了ECC纠正能力，则“不可纠正”的读差错发生。通常，不可纠正的读差错会导致差错状态在读取时被返回给主机接口。
当主机通过主机接口块106向处理器108发送请求时，响应于此，处理器108从主机接口块106读取命令，并且基于该命令在通道控制模块200中建立数据路径并将该命令存储在命令处理器304的通道控制模块的命令寄存器中。
处理器108还将来自主机接口块106的地址转换成内部NAND地址，并将其存储在通道控制模块的地址处理器306中。如果逻辑到物理地址转换将被执行，则处理器108可以使用映射表来创建正确的物理地址。处理器108还可以执行下面描述的一个或多个附加功能。然后，处理器108建立从RAM 110到通道控制模块200的数据传递。应注意的是，存储器接口块112可以如图5中所示包括多个通道控制模块。
通道控制模块200取得来自地址处理器306的值，并且根据ONFi存储器接口协议格式或HLNAND存储器接口协议格式对其进行格式化。存储在RAM 110中的数据被发送到加密处理器314进行加密，然后通过数据加扰器310被发送。数据加扰器310加扰该数据，然后将加扰后的数据输出到ECC编码器300，ECC编码器300生成将与该数据一起存储的ECC校验位。然后，通过双存储器接口模块318端口，数据和ECC校验位以ONFi存储器接口协议格式或HLNAND存储器接口协议格式与页编程或写命令一起被传递到存储器装置进行存储。
通道控制模块200还包括EDC处理器316，EDC处理器316包括EDC编码器和EDC解码器。EDC处理器316执行针对HLNAND或ONFi存储器接口协议的差错检测编码算法。通道控制逻辑308通常负责将处理后的信息和数据从一个功能块路由到另一个、然后到双存储器接口模块318和总线。
总之，与正使用的存储器接口协议无关，通道控制模块200的前面描述的功能块对将被写到存储器装置的数据、以及从存储器装置读取的数据执行数据处理操作。应注意的是，通道控制逻辑308还可以确定何时通过双存储器接口模块318驱动控制信号(诸如控制信号CLE、ALE、CSO和DSO)，使得它们的断言将与特定的存储器操作以及与适当的序列相协调。因此，通道控制逻辑308被配置成执行特定于HLNAND和ONFi两者的算法。
双存储器接口模块318负责捕获在单组端口处接收的数据和其他信息，并且负责将该数据和接收的信息从两种存储器接口协议格式之一转换成本地存储器控制器格式。相反，双存储器接口模块318负责以两种存储器接口协议格式之一提供命令、地址和写数据。因为仅单组端口可用，所以至少一个端口被分配两个不同的功能。可能的是，在两种不同的存储器接口协议之间，仅有一个信号在功能上是不同的。另一方面，可能的是，两种不同的存储器接口协议之间的每个信号在功能上都是不同的。
图9是图8的双存储器接口模块318的框图，对每个端口都有多个功能分配。根据本实施例，只要可能，两种存储器接口协议中的特定类别的信号被映射到同一端口。信号的类别包括输出信号、输入信号和双向信号。对于信号的每一类别，只要可能，两种存储器接口协议中的相似类型的信号被映射到同一端口。信号的类型包括控制、状态、数据和时钟信号。信号的每个类别具有连接到焊盘的缓冲器电路的对应类型。在图9的实施例中，双存储器接口模块318具有配置成用于两种不同的存储器接口协议(诸如ONFi和HLNAND存储器接口协议)的端口缓冲器电路。
图9的双存储器接口模块318实施例包括用于每个焊盘的端口缓冲器电路，其中焊盘是半导体衬底的金属化区域，用于电连接到键合线的一端。键合线的另一端被连接到封装半导体衬底的封装体的物理引脚。双存储器接口模块318实施例包括由附图标记400、402、404和406指示的多个端口缓冲器电路。端口缓冲器电路400是输入缓冲器电路，其在本实施例中是模式选择器电路。如图9的表中所示，将端口缓冲器电路400的焊盘连接到VDD(逻辑1)或VSS(逻辑0)会选择其他端口缓冲器电路402、404和406将被配置为两个存储器接口协议中的哪一个。端口缓冲器电路402和406是双向端口缓冲器电路，这意味着它们包括分别用于输出信号和接收信号的驱动器和接收器电路。端口缓冲器电路402和406由于它们各自接收的信号的类型而被相互不同地进行配置。端口缓冲器电路404是单向端口缓冲器电路，并且特别地仅包括用于输出信号的驱动器电路。
双存储器接口模块318的右侧是列出针对每个端口缓冲器电路的信号分配的表格。最左列列出针对每个端口缓冲器电路的ONFi存储器接口协议信号，而最右列列出针对同一端口缓冲器电路的HLNAND存储器接口协议信号。本示例示出用于端口缓冲器电路的一个可能的双引脚映射。如图9的表格中所示，来自两个存储器接口协议的诸如CKI和DQS之类的时钟信号被映射到同一端口缓冲器电路402，诸如CLE和CSO之类的控制信号被映射到同一端口缓冲器电路404。应注意的是，ONFi存储器接口协议使用8个双向端口缓冲器电路来提供和接收数据信号DQ[0]至DQ[7]，而HLNAND存储器接口协议需要8个端口来接收输入数据D[0]至D[7]，且需要8个端口用于驱动输出数据Q[0]至Q[7]。因此，不存在HLNAND存储器接口协议的16个数据信号到ONFi存储器接口协议的8个数据信号的直接映射。然而，ONFi存储器接口协议需要各个单独的芯片使能信号CE[0]至CE[7]来使能通道的各个ONFi存储器装置，这在HLNAND存储器接口协议中是不需要的。因此，用于ONFi存储器接口协议的芯片使能端口被配置成以HLNAND存储器接口协议输出数据。图9的双存储器接口模块318意在说明多个信号如何被分配给同一端口的示例，因此可能没有示出针对ONFi和HLNAND存储器接口协议的所有端口和信号。
端口缓冲器电路400、402、404和406的实施例在图10、11、12和13的电路示意图中示出。
图10是根据本公开的实施例的图9中所示的模式选择电路400的电路示意图。如后面进一步详细示出，取决于模式选择电路400被如何设置，其他端口缓冲器电路被配置成以两种不同模式之一操作。
在图10的实施例中，焊盘500是半导体芯片或衬底的表面上的金属化区域，诸如金线键合之类的连接可以向所述金属化区域作出。在本示例中，焊盘500被引线键合到电源VDD或接地VSS之一。诸如输入缓冲器电路之类的输入接收器电路502检测焊盘500的VDD或VSS连接，以将内部选择信号SEL驱动到内部高或低逻辑电平。在本示例中，当SEL为逻辑低电平(0)时，双模式引脚存储器控制器102被设置成用第一存储器接口协议(诸如ONFi存储器接口协议)操作。当SEL处于逻辑高电平(1)时，双模式引脚存储器控制器102被设置成用第二存储器接口协议(诸如HLNAND存储器接口协议)操作。更具体地，双模式引脚存储器控制器的其他端口缓冲器电路中的每一个被配置成接收或提供映射到它的两个信号之一。
如前面所提及，两个或更多焊盘可用于在多于两个不同的存储器接口协议模式之间选择，其中每个焊盘被连接到相应的输入缓冲器电路，并且输出可以被解码来使能每个端口缓冲器电路的特定逻辑电路。
图11是根据本公开实施例的图9中所示的双向端口缓冲器电路402的电路示意图。焊盘510可以被电耦合至ONFi存储器装置的DQS引脚或符合HLNAND的存储器装置的CKI引脚。缓冲器电路包括接收路径和输出路径。接收路径包括诸如输入缓冲器的接收器512，诸如解复用器514的选择器，以及配置成用于接收来自一个存储器接口协议(诸如HLNAND存储器接口协议)的信号的第一逻辑块516。第一逻辑块516被具体配置成经由解复用器514从焊盘510接收CKI信号，并且可以配置成根据HLNAND存储器接口协议的要求来处理该信号，并向通道控制模块200的特定电路块提供任何需要的信号。特别地，HLNAND逻辑块516向通道控制模块提供缓冲的时钟信号，并且可以包括延迟锁定环(DLL)或相位锁定环(PLL)。解复用器514接收的信号被称为“输入(in)”，其可以对应于在焊盘510接收的DQS或CKI信号。解复用器514被选择信号SEL控制以将信号“输入”传递到标为“0”和“1”的两个输出之一。在本示例中，当SEL处于对应于选择HLNAND存储器接口协议模式的逻辑电平时，“输入”被传递到“1”输出。相反，当SEL处于对应于ONFi存储器接口协议模式的逻辑电平时，“输入”被传递到“0”输出。
在图11的示例中，SEL对于ONFi存储器接口存储器协议模式处于低逻辑电平，且对于HLNAND存储器接口协议模式处于高逻辑电平。在HLNAND存储器接口协议模式中，解复用器514向逻辑块516提供时钟信号CLK_in，而在ONFi存储器接口协议模式中，解复用器514向第二逻辑块518提供数据时钟信号DQS_in。
输出路径包括第二逻辑块518，其控制输出数据时钟信号DQS_out和接收到的输入数据时钟信号DQS_in这两者。特别地，第二逻辑块518从双存储器接口模块318接收DQS_in，并且根据ONFi存储器接口协议的要求来处理该信号以提供输入数据同步，并且向通道控制模块200的特定电路块提供任何需要的信号。类似地，第二逻辑块518从诸如双存储器接口模块318之类的通道控制模块200的其他电路接收信号，以生成用于输出数据同步的输出数据时钟信号DQS_out。DQS_out信号由输出驱动器520驱动到焊盘510。应注意的是，输出驱动器520由选择信号SEL启用或禁用。如之前针对解复用器514所讨论，处于低逻辑电平的SEL对应于ONFi存储器接口协议模式。因此，在该操作模式中，输出驱动器520被启用或接通以用于放大DQS_out信号并驱动焊盘510。在另一操作模式中，即当SEL处于对应于HLNAND存储器接口协议模式的高逻辑电平时，输出驱动器520被禁用或关闭，留下接收器512被接通以便经由解复用器514从焊盘510向逻辑块516提供接收的CKI信号。然后，缓冲的时钟信号被提供给双存储器接口模块318。
应注意的是，当SEL处于低逻辑电平时，输出驱动器520和接收器512都被启用，使得任何输出DQS信号都可以被驱动到焊盘510上，同时任何接收到的输入DQS信号都可以通过接收器512和解复用器514由逻辑块518接收。
在图11的实施例中，端口缓冲器电路402被配置成用于双向DQS信号或接收到的CKI信号。然而，类似的端口缓冲器电路可以被用于图9中标为402的其他端口缓冲器电路。如图9的实施例中所示，每个ONFi信号是双向信号，而被映射到每个双向ONFi信号的HLNAND信号是输入信号。因此，尽管图11的相同电路块将被用于其他端口缓冲器电路402，但是图11中所示的逻辑块516和518将被配置成用于处理被映射到它们的那些特定信号。
图12是根据本公开实施例的图9中所示的输出端口缓冲器电路404的电路示意图。输出端口缓冲器电路404包括配置成处理与第一存储器接口协议相对应的信号的第一逻辑块530，配置成处理与第二存储器接口协议相对应的信号的第二逻辑块532，诸如复用器534的选择器，输出驱动器536，以及焊盘538。在当前所示的示例中，第一逻辑块530是ONFi逻辑块，且第二逻辑块532是HLNAND逻辑块。ONFi逻辑块530从双接口存储器模块318接收信息，用于响应于通道控制模块200的其他电路块而提供读使能信号RE_out，其由复用器534的“0”输入端接收。更具体地，ONFi逻辑块530被配置成根据协议的要求来处理接收到的信号以生成RE_out信号。HLNAND逻辑块532响应于从双接口存储器模块318接收的信息而提供输出时钟信号CKO_out，其由复用器534的“1”输入端接收。更具体地，HLNAND逻辑块532被配置成根据协议的要求来处理接收到的信号以生成CKO_out信号。
复用器534响应于选择信号SEL而传递RE_out和CKO_out之一作为信号“输出(out)”。在本示例中，处于高逻辑电平的SEL对应于HLNAND存储器接口协议模式，由此将CKO_out传递到输出驱动器536。另一方面，处于低逻辑电平的SEL对应于ONFi存储器接口协议模式，由此将RE_out传递到输出驱动器536。输出驱动器536然后放大其接收到的信号并将其驱动到焊盘538上。应注意的是，信号RE和CKO都是针对ONFi和HLNAND存储器接口协议的输出信号。因此，图12的实施例是示出端口缓冲器电路如何被配置成提供两个不同的输出信号的示例。
图13是根据本公开实施例的图9中所示的备选的双向端口缓冲器电路406的电路示意图。双向端口缓冲器电路406包括接收路径和输出路径。输出路径包括第一逻辑块550，以及用于放大信号并将其驱动到焊盘554上的输出驱动器552。接收路径包括用于预处理在焊盘554处接收的信号的接收器556，以及第二逻辑块558。在本示例中，第一逻辑块是ONFi逻辑块，其响应于通道控制模块200的其他电路块而提供写使能信号WE_out，并且第二逻辑块是HLNAND逻辑块，其接收数据选通输入信号DSI_in，该数据选通输入信号DSI_in被提供给通道控制模块200的其他电路块。特别地，逻辑块550被配置成根据所选协议的要求来处理从通道控制模块200的其他电路块接收的信号，以用于生成WE_out信号。类似地，逻辑块558被配置成根据所选协议的要求来处理DSI_in信号，并且将任何需要的信号提供给通道控制模块200的特定电路块。
当前示出的双向端口缓冲器电路说明了这样的示例配置：焊盘以第一存储器接口协议模式提供输出信号，并且以第二存储器接口协议模式接收输入信号。例如，当选择信号SEL处于低逻辑电平时，输出驱动器552被启用，而接收器556被禁用。相反，当SEL处于高逻辑电平时，输出驱动器552被禁用，而接收器556被启用。因此，取决于选择信号SEL的状态，接收路径和输出路径中只有一个是活动的。
应注意的是，图13的实施例示出输出驱动器520和输入缓冲器512通过选择信号SEL被启用或禁用。尽管图11的实施例仅示出输出驱动器520通过SEL被启用或禁用，但是在替代实施例中，输入缓冲器512也可以通过SEL被启用或禁用。
图14是根据本公开实施例的双模式输入接口电路的电路示意图。当针对两个不同的存储器接口协议的输入信号被映射到同一端口时，可以使用该特定电路实施例。如图14所示，双输入端口缓冲器电路570包括焊盘572，被连接到焊盘572的接收器574，诸如解复用器576的选择器，配置成处理与第一存储器接口协议相对应的信号的第一逻辑块578，以及配置成处理与第二存储器接口协议相对应的信号的第二逻辑块580。在当前示出的实施例中，未示出特定于任何存储器接口协议的信号。因此，焊盘572可以被电耦合来接收各自对应于不同存储器接口协议的第一输入或第二输入。接收器574缓冲在焊盘572处接收的信号，并将该信号作为“输入(in)”传递到解复用器576的输入端。解复用器576响应于选择信号SEL的状态而将“输入”传递到其“0”或“1”输出端。如前面所提及，SEL被设置成高或低逻辑电平以指示正在使用的所选存储器接口协议。逻辑块578和580被配置成根据所选协议的要求来处理信号，并且将任何需要的信号提供给通道控制模块200的特定电路块。
图9的之前所示的实施例、以及图10至14的端口缓冲器电路实施例示出用于双模式引脚存储器控制器实施例的一个可能的双引脚映射配置的示例。其他双引脚映射是可能的，只要信号被映射到的端口被配置成接收或提供被映射的信号。之前示出的端口缓冲器电路实施例可用于将输入、输出和双向信号的组合映射到单个端口。在任何情况下，在端口缓冲器电路处接收的信号由通道控制模块200接收和处理，然后经由总线118传递给存储器控制器102的其他电路块。最终，数据经由主机接口106被提供给主机。类似地，在主机接口106处接收的任何数据和命令经由总线118由存储器控制器的电路块处理，并且最终被提供给存储器接口112的目标通道控制模块，其执行向存储器装置发信号所必要的协议适配。
之前示出的实施例说明了两个存储器接口协议的信号如何被映射到存储器控制器的单组端口。在替代实施例中，每个端口缓冲器电路可以配置成接收多于2个不同类型的信号。例如，所示的2-1复用器或1-2解复用器可以被替换为3-1复用器或1-3解复用器，并且可以包括额外的逻辑块用于处理信号以用于输出第三信号，或用于处理接收到的第三信号。理解图10至14的端口缓冲器电路实施例的本领域技术人员将理解如何扩展电路以便将多于2个映射信号容纳到每个端口。
双模式引脚存储器控制器实施例可以用在任何存储器系统中，诸如包括SSD驱动器和其他便携存储器存储装置的固态驱动器系统。双模式引脚存储器控制器实施例还可以与诸如包括例如移动电话、膝上型计算机和平板电脑的便携式电子装置中的使用非易失性存储器的系统集成。
在上述实施例中，装置元件和电路为简化起见如图所示被彼此连接。在本公开的实际应用中，元件、电路等等可以直接彼此连接。元件、电路等等也可以通过为装置和设备的操作所必需的其他元件、电路等而被间接地彼此连接。因此，在实际配置中，电路元件和电路被直接或间接地彼此耦合或彼此连接。
在前面的描述中，为了解释的目的阐述了大量细节以便提供对实施例的彻底理解。然后，对本领域技术人员而言明显的是，这些特定细节不是必需的。在其他情况下，熟知的电气结构和电路以框图形式被示出以便不会使理解模糊。
上述实施例意在仅是举例。在不脱离仅由所附权利要求限定的范围的前提下，本领域技术人员可以对特定实施例做出变更、修改和变型。

Claims (15)

1.一种双接口闪存存储器控制器，包括：
NAND闪存存储器接口，其具有：
用于与存储器传递信息的包括单个焊盘的第一存储器接口端口，所述第一存储器接口端口包括配置成提供第一信号并接收第二信号的电路，所述第一信号对于以第一存储器接口协议与配置用于多分支总线架构的存储器进行通信是兼容的，所述第二信号对于以不同于所述第一存储器接口协议的第二存储器接口协议与配置用于串行点到点总线架构的存储器进行通信是兼容的，所述电路包括配置成驱动所述第一信号的第一信号路径以及配置成缓冲所述第二信号的第二信号路径；
第二存储器接口端口，所述第二存储器接口端口包括第一输入电路和第二输入电路，所述第一输入电路配置成用于从第二单个焊盘接收与所述第一存储器接口协议相对应的输入信号，所述第二输入电路配置成用于从所述第二单个焊盘接收与所述第二存储器接口协议相对应的另一输入信号；
模式选择器电路，用于响应于施加的电压电平而启用第一信号路径或第二信号路径；以及
主机接口，其具有用于在主机装置和所述存储器控制器之间传递信息的主机接口端口。
2.如权利要求1所述的双接口闪存存储器控制器，还包括：电耦合到所述模式选择器电路的焊盘，用于接收所述施加的电压电平。
3.如权利要求1所述的双接口闪存存储器控制器，还包括：选择器电路，用于响应于由所述模式选择器电路提供的具有第一逻辑状态和第二逻辑状态之一的选择信号，选择性地将所述第二单个焊盘耦合到所述第一输入电路或所述第二输入电路之一。
4.如权利要求3所述的双接口闪存存储器控制器，其中所述电路包括配置成缓冲第三信号的第三信号路径，所述第三信号对应于所述第一存储器接口协议。
5.如权利要求4所述的双接口闪存存储器控制器，其中所述第三信号路径包括：输出电路，其配置成用于向所述单个焊盘提供与存储器接口协议相对应的输出信号。
6.如权利要求1所述的双接口闪存存储器控制器，还包括第三存储器接口端口，所述第三存储器接口端口包括：
第一输出电路，其配置成用于向第三单个焊盘提供与所述第一存储器接口协议相对应的输出信号，以及
第二输出电路，其配置成用于从所述第三单个焊盘提供与所述第二存储器接口协议相对应的另一输出信号。
7.如权利要求1所述的双接口闪存存储器控制器，还包括第三存储器接口端口，所述第三存储器接口端口包括：
输入电路，其配置成用于从第三单个焊盘接收与所述第一存储器接口协议相对应的输入信号，以及
输出电路，其配置成用于向所述第三单个焊盘提供与所述第二存储器接口协议相对应的输出信号。
8.如权利要求7所述的双接口闪存存储器控制器，还包括：选择器电路，用于响应于由所述模式选择器电路提供的具有第一逻辑状态和第二逻辑状态之一的选择信号，选择性地将所述第三单个焊盘耦合到所述输入电路或所述输出电路之一。
9.如权利要求1所述的双接口闪存存储器控制器，其中所述第一存储器接口协议是ONFi存储器接口协议，以及所述第二存储器接口协议是HLNAND存储器接口协议。
10.如权利要求1所述的双接口闪存存储器控制器，其中所述模式选择器电路配置成：将所述第一存储器接口端口设置为以所述第一存储器接口协议操作以便响应于第一电压接收和提供数据选通信号，以及将所述第一存储器接口端口设置为以所述第二存储器接口协议操作以便响应于第二电压接收时钟信号。
11.一种非易失性存储器系统，包括：
包括通道控制模块的NAND闪存存储器控制器，所述通道控制模块具有：
包括单个焊盘的第一输入/输出端口，所述第一输入/输出端口具有：电路，其配置成提供与第一存储器接口协议引脚相对应的第一信号，以及配置成接收与第二存储器接口协议引脚相对应的第二信号，所述电路包括配置成驱动所述第一信号的第一信号路径以及配置成缓冲所述第二信号的第二信号路径；
第二输入/输出端口，所述第二输入/输出端口包括第一输入电路和第二输入电路，所述第一输入电路配置成用于从第二单个焊盘接收与所述第一存储器接口协议相对应的输入信号，所述第二输入电路配置成用于从所述第二单个焊盘接收与所述第二存储器接口协议相对应的另一输入信号；
模式选择器电路，用于响应于施加的电压电平而启用第一信号路径或第二信号路径；以及
配置用于多分支总线架构或者串行点对点总线架构的至少一个NAND闪存存储器，其具有通过所述第一输入/输出端口和所述第二输入/输出端口与所述通道控制模块通信的第一存储器接口协议引脚或第二存储器接口协议引脚。
12.如权利要求11所述的非易失性存储器系统，还包括：用于将所述第一输入/输出端口和所述第二输入/输出端口电连接到所述至少一个NAND闪存存储器装置的通道。
13.如权利要求12所述的非易失性存储器系统，其中所述至少一个NAND闪存存储器包括至少两个并联连接到所述通道的NAND闪存存储器芯片。
14.如权利要求12所述的非易失性存储器系统，其中所述至少一个NAND闪存存储器包括：至少两个NAND闪存存储器芯片，其被串联连接为与所述通道控制模块形成环形拓扑配置。
15.如权利要求11所述的非易失性存储器系统，其中所述第一存储器接口协议引脚对应于ONFi存储器接口引脚，以及所述第二存储器接口协议引脚对应于HLNAND存储器接口引脚。
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