TWI595488B - 具有雙模式插腳輸出之快閃記憶體控制器 - Google Patents

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金鎭祺
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Description

具有雙模式插腳輸出之快閃記憶體控制器 相關申請案之對照
此申請案主張2012年9月19日所申請之美國臨時專利申請案第61/702,846號及2012年10月12日所申請之美國臨時專利申請案第61/713,008號的權益，該等臨時專利申請案將結合於本文以供參考。
大致地，本發明有關記憶體系統。更特別地，本申請案有關非揮發性記憶體控制器。
現今，許多電子裝置包含記憶體系統，該等記憶體系統係使用以儲存由該等裝置所利用的資訊(資料)。例如，某些數位音頻播放器包含記憶體系統，其係使用以儲存數位化之音頻，而可由該等播放器所播放。同樣地，個人電腦系統常使用記憶體系統以儲存由該等電腦系統所利用的軟體。
在許多電子裝置中，記憶體系統常包含控制器及一或 多個記憶體裝置。典型地，控制器包含被組構以產生信號的電路，該等信號係使用以指引記憶體裝置儲存及檢索資訊。典型地，記憶體裝置儲存資訊於包含在該等記憶體裝置之中的記憶體中。該記憶體可係揮發性的或非揮發性的。包含揮發性記憶體的記憶體裝置常在將電力自該裝置去除時，失去所儲存之資訊。包含非揮發性記憶體的記憶體裝置一直保持所儲存之資訊，即使當電力係自該裝置去除時。
在某些習知記憶體系統中，資料及控制信號係使用並聯匯流排而在控制器與記憶體裝置之間被並聯地轉移。許多佈線係常常使用以實施匯流排，且根據記憶體系統的佈局，該等佈線可延伸若干長度。
電子裝備使用諸如例如，記憶體裝置的半導體裝置。記憶體裝置可包含隨機存取記憶體(RAM)、快閃記憶體(例如，NAND快閃裝置、NOR快閃裝置)、及用以儲存資料或資訊之其他類型的記憶體。記憶體裝置可予以結合，用以形成為儲存裝置(例如，固態驅動器(SSD))。
依據本發明之第一觀點，提供有雙介面記憶體控制器。雙介面記憶體控制器包含記憶體介面及主介面。記憶體介面包含至少一記憶體介面埠，該至少一記憶體介面埠包含電路，該電路係組構用以緩衝至少第一信號或第二信號，第一信號係可相容用以在第一記憶體介面協議中通 訊，第二信號係可相容用以在第二記憶體介面協議中通訊，第二記憶體介面協議係與第一記憶體介面協議不同。主介面包含主介面埠，用以在主裝置與記憶體介面之間通訊資訊。依據一實施例，第一記憶體介面協議係ONFi記憶體介面協議，以及第二記憶體介面協議係HLNAND記憶體介面協議。依據第一觀點之實施例，雙介面記憶體控制器進一步包含模式選擇器電路，用以回應施加之電壓位準而致能第一信號路徑或第二信號路徑。在此實施例中，進一步包含有接墊，該接墊係電性耦接至模式選擇器電路，用以接收施加之電壓位準。在此實施例中，該電路包含第一信號路徑及第二信號路徑，第一信號路徑係組構以緩衝第一信號，以及第二信號路徑係組構以緩衝第二信號。該至少一記憶體介面埠包含單一接墊，以及第一信號路徑包含輸入電路，該輸入電路係組構用以接收來自該單一接墊之對應第一記憶體介面協議的輸入信號。
在本實施例之一觀點中，輸入電路係第一輸入電路，以及第二信號路徑包含第二輸入電路，第二輸入電路係組構用以接收來自單一接墊之對應第二記憶體介面協議的另一輸入信號。雙介面記憶體控制器可進一步包含選擇器電路，用以回應選擇信號而選擇性地耦接單一接墊至第一輸入電路或第二輸入電路之一者，選擇信號具有由模式選擇器電路所提供之第一邏輯狀態及第二邏輯狀態的其中一者。在本實施例之另一觀點中，第二信號路徑包含輸出電路，其係組構用以提供對應第二記憶體介面協議的輸出信 號至單一接墊，以及該電路包含第三信號路徑，其係組構用以緩衝第三信號，該第三信號對應第一記憶體介面協議。在此實施例中，第三信號路徑包含輸出電路，其係組構用以提供對應該記憶體介面協議的輸出信號至單一接墊。再者，該至少一記憶體介面埠可包含輸出驅動器，其係藉由在第一邏輯狀態之選擇信號而予以致能，用於以輸出信號驅動單一接墊，以及當選擇信號係在第一邏輯狀態時，選擇器電路耦接單一接墊至第二輸入電路。
在本觀點之另一實施例中，第一信號路徑包含輸出電路，其係組構用以提供對應第一記憶體介面協議的輸出信號至單一接墊。該輸出電路係第一輸出電路，以及第二信號路徑包含第二輸出電路，其係組構用以提供對應第二記憶體介面協議的另一輸出信號至單一接墊。雙介面記憶體控制器可進一步包含選擇器電路，用以回應選擇信號而選擇性地耦接單一接墊至第一輸出電路或第二輸出電路之一者，選擇信號具有由模式選擇器電路所提供之第一邏輯狀態及第二邏輯狀態的其中一者。
依據本發明之第二觀點，提供有非揮發性記憶體系統，其包含記憶體控制器及至少一記憶體。記憶體控制器包含通道控制模組，其具有至少一輸入/輸出埠，該至少一輸入/輸出埠係組構有電路，用以回應來自主裝置的請求而緩衝對應第一記憶體介面協議插腳輸出及第二記憶體介面協議插腳輸出的其中一者之信號。該至少一記憶體具有第一記憶體介面協議插腳輸出或第二記憶體介面協議插 腳輸出，而透過該至少一輸入/輸出埠與通道控制模組通訊。在第二觀點的一實施例中，進一步包含有通道，用以電性連接該至少一輸入/輸出埠至該至少一記憶體裝置。在此實施例中，該至少一記憶體包含至少兩個記憶體晶片，該至少兩個記憶體晶片係並聯連接至該通道。選擇性地，該至少一記憶體包含至少兩個記憶體晶片，該至少兩個記憶體晶片係環狀狀態之組態與通道控制模組串聯連接。依據第二觀點之另一實施例，第一記憶體介面協議插腳輸出對應ONFi記憶體介面插腳輸出，以及第二記憶體介面協議插腳輸出對應HLNAND記憶體介面插腳輸出。
本發明之其他觀點及特性將在連同附圖之下文特定實施例之說明的檢視時，呈明顯於一般熟習本項技藝之該等人士。
10‧‧‧非揮發性記憶體系統
12‧‧‧資料儲存裝置
14‧‧‧主裝置
16，30，32‧‧‧記憶體控制器
18，104‧‧‧記憶體控制器
20‧‧‧介面協議匯流排
22‧‧‧記憶體協議匯流排
40‧‧‧ONFi組構之記憶體控制器
42，44，46‧‧‧ONFi快閃裝置
60‧‧‧HLNAND組構之記憶體控制器
62，64，66，68‧‧‧HLNAND快閃裝置
70-86，118，120‧‧‧匯流排
100‧‧‧固態儲存裝置
102‧‧‧雙模式插腳輸出記憶體控制器
106‧‧‧主介面區塊(HIB)
108‧‧‧中央處理器單元
110‧‧‧隨機存取記憶體(RAM)
112，220‧‧‧記憶體介面區塊(MIB)
114‧‧‧唯讀記憶體(ROM)
116‧‧‧誤差校正碼(ECC)引擎
200，222-1...222-N‧‧‧通道控制模組(CCM)
202，228-1...228-N‧‧‧記憶體裝置
204‧‧‧通道匯流排
206‧‧‧模式選擇器
208‧‧‧開關裝置
224-1...224-N‧‧‧ONFi通道
226，250‧‧‧非揮發性記憶體
230‧‧‧ONFiNAND快閃記憶體晶片
252-1...252-N‧‧‧HLNAND快閃記憶體裝置
254‧‧‧HLNAND記憶體晶片
256-1...256-N‧‧‧HLNAND通道
258-1‧‧‧輸入子通道
260-1‧‧‧輸出子通道
300‧‧‧ECC編碼器
302‧‧‧ECC解碼器
304‧‧‧命令處理器
306‧‧‧位址處理器
308‧‧‧通道控制邏輯
310‧‧‧資料擾碼器
312‧‧‧資料解擾碼器
314‧‧‧加密處理器
316‧‧‧EDC處理器
318‧‧‧雙記憶體介面模組
402，404，406，408‧‧‧埠緩衝器電路
500，510，538，554‧‧‧接墊
502‧‧‧輸入接收器電路
512，556，574‧‧‧接收器
514，576‧‧‧解多工器
516，530，550，578‧‧‧第一邏輯區塊
518，532，558，580‧‧‧第二邏輯區塊
520，536，552‧‧‧輸出驅動器
534‧‧‧多工器
570‧‧‧雙輸入埠緩衝器電路
現將參照附圖而僅藉實施例以敘述本發明之實施例。
第1圖係其中施加本發明實施例之記憶體系統的方塊圖；第2A圖係顯示第一類型之記憶體控制器之功能性插腳輸出的方塊圖；第2B圖係顯示第二類型之記憶體控制器之功能性插腳輸出的方塊圖；第3A圖係顯示多點記憶體系統的示意圖；第3B圖係顯示串聯連接之記憶體系統的示意圖； 第4圖係依據本發明實施例之使用雙模式插腳輸出記憶體控制器之固態儲存裝置的方塊圖；第5圖係依據本發明實施例之第4圖中所示的雙插腳輸出記憶體控制器之記憶體介面方塊的方塊圖；第6圖係依據本發明實施例之使用雙插腳輸出記憶體控制器之多點匯流排架構記憶體系統的方塊圖；第7圖係依據本發明實施例之使用雙插腳輸出記憶體控制器之串聯點對點架構記憶體系統的方塊圖；第8圖係依據本發明實施例之第5圖中所示的記憶體介面方塊之通道控制模組的方塊圖；第9圖係依據本發明實施例之對雙插腳輸出通道控制模組的埠之信號的雙插腳輸出映像圖解；第10圖係依據本發明實施例之模式選擇介面電路的電路示意圖；第11圖係依據本發明實施例之雙模式雙向介面電路的電路示意圖；第12圖係依據本發明實施例之雙模式輸出介面電路的電路示意圖；第13圖係依據本發明實施例之備用的雙模式雙向介面電路之電路示意圖；以及第14圖係依據本發明實施例之雙模式輸入介面電路的電路示意圖。
大致地，本發明提供記憶體控制器以供資料儲存裝置之用，其中記憶體控制器係可組構以具有至少兩個不同的插腳輸出指定，用於與個別不同類型的記憶體裝置介面。各插腳輸出指定對應特定的記憶體介面協議。記憶體控制器之各記憶體介面埠包含可根據將被使用之所選擇的記憶體介面協議，而被組構用於不同之功能性信號指定的介面電路。用於各記憶體介面埠之介面電路組態係可藉由設定記憶體控制器之預定的埠或暫存器，而予以選擇。
在做為用於諸如例如，數位相機及可攜帶式數位音樂播放器之消費者電子裝置的主要儲存之廣泛用途中，快閃記憶體係非揮發性記憶體之普遍使用的類型。該快閃記憶體採記憶卡或通用串聯匯流排(USB)隨身碟的形式，各具有至少一記憶體裝置及被形成於其中的記憶體控制器。另一主要儲存應用係固態驅動器(SSD)，其可使用做為電腦硬碟驅動器的替代物。該等固態驅動器可被實際地使用於電腦工作站、網路、及其中需儲存大量資料的任何應用中。
第1圖描繪諸如例如，其中施加本發明實施例之非揮發性記憶體系統的系統。請參閱第1圖，非揮發性記憶體系統10包含資料儲存裝置12及做為外部裝置或設備的主裝置14。資料儲存裝置12的非限制實例係固態驅動器(SSD)。主裝置14的非限制實例係電腦或其他電腦系統。
資料儲存裝置12包含記憶體控制器16及記憶體 18。記憶體18包含揮發性記憶體裝置，或諸如例如，快閃記憶體的非揮發性記憶體裝置。記憶體18可包含旋轉式磁性儲存碟片。主裝置14係經由介面協議匯流排20而與資料儲存裝置12耦接，且使用介面協議而與記憶體控制器16通訊。該介面協議包含例如，周邊組件互連快遞(PCI-E)協議、先進技術附件(ATA)協議、串聯ATA(SATA)協議、並聯ATA(PATA)協議、或串聯附加SCSI(SAS)協議。然而，在主裝置14與資料儲存裝置12之間的介面協議並未受限於上述實例，且可包含諸如通用串聯匯流排(USB)協議、多媒體卡(MMC)協議、增強式小碟片介面(ESDI)協議、積體驅動器電子裝置(IDE)協議、或其類似者之其他介面協議。介面協議匯流排20轉移資料及命令於主裝置14與記憶體控制器16之間，以及具有插腳、埠、及其他實體介面的形式。資料儲存裝置12可具有例如，任何類型的形式因子，包含習知HDD(硬碟驅動器)形式因子、PCIe PCB卡形式因子、插件模組(例如，DIMM)形式因子、或可攜帶式記憶卡(例如，安全數位(SD)卡或MMC)形式因子。
例如，記憶體18包含至少一NAND快閃記憶體裝置，但並未受限於此描繪性組態中的NAND快閃記憶體。記憶體18可包含相改變隨機存取記憶體(PCRAM)、磁阻式RAM(MRAM)、電阻式(ReRAM)、強誘電式RAM(FeRAM)、或其他類型的記憶體。當記憶體18係快閃記憶體裝置時，則其可係例如，使用浮動閘極技術或 電荷捕捉快閃(CTF)技術之NAND快閃記憶體裝置。
記憶體控制器16係與記憶體協議匯流排22耦接。記憶體控制器16包含用以使用記憶體協議而與記憶體18通訊命令及資料的介面。根據將被使用為資料儲存裝置12中之記憶體18的特定類型之記憶體，係使用屬於該特定類型之記憶體的特定協議。因而，記憶體控制器16係組構以使用由將被使用的記憶體18之類型所指定的特定協議，而與記憶體18通訊。例如，不同類型之在前所述的非揮發性記憶體各可具有不同的通訊協議，其中命令操作碼可不同，控制信號的類型可不同，以及資料格式可不同。簡言之，不同記憶體的通訊協議係彼此互相不相容的。因此，需要不同的記憶體控制器以供與資料儲存裝置12中所使用之不同類型的記憶體18介面之用。因而，當製造商必須使用各被組構以與特定類型的記憶體18通訊之不同的記憶體控制器16時，則用於資料儲存裝置12之製造商的成本會增加。所以，若一特殊類型之資料儲存裝置12受到消費者冷落，或特定類型之記憶體18不再被生產時，則對資料儲存裝置之製造商的風險會增加。
例如，用於資料儲存裝置的記憶體控制器使用諸如實體插腳之埠，而與主裝置及與至少一記憶體裝置電性耦接信號。用於諸如USB隨身碟及SSD之固態儲存裝置的記憶體控制器典型地具有多重通道，其中各通道係電性連接到至少一記憶體裝置。
第2A圖顯示被組構用於ONFi記憶體介面協議之記 憶體控制器30的功能性插腳輸出，該ONFi記憶體介面協議係特定記憶體介面協議之一實例。在第2A圖的實例中，係顯示用於一通道之埠。第1表提供用於第2A圖中所示之埠的信號說明。
在目前所顯示的實例中，需要8個埠以供8位元寬的資料信號之用，以及需要9個埠以供承載用以致能ONFi快閃記憶體裝置之操作所需的控制信號之用。因此，需要總計17個埠以供將被連接到至少一ONFi快閃記憶體裝置的通道之用。若記憶體控制器30包含8個通道時，則記憶體控制器30至少需要8×17=136個埠。此並不包含用於與主系統介面所需之埠。
第2B圖顯示被組構用於在另一協議中所操作的另一類型記憶體裝置之記憶體控制器32的功能性插腳輸出，該另一協議係所選擇之記憶體介面協議的一實例。所選擇之記憶體介面協議的一實例係HLNANDTM記憶體介面協議。記憶體裝置可操作於另一類型之記憶體介面協議中。在第2B圖的實例中，係顯示用於一通道之埠。第2表提 供用於第2B圖中所示之埠的信號說明。
在目前所顯示的實例中，需要8個埠以供Q0至Q7資料輸出之用，需要8個埠以供D0至D7資料輸入之用，以及需要8個埠以供承載用以致能HLNAND快閃記憶體裝置之操作所需的控制信號之用。因此，需要總計24個埠以供將被連接到至少一HLNAND快閃記憶體裝置的通道之用。若記憶體控制器32包含8個通道時，則記憶體控制器32至少需要8×24=192個埠。此並不包含用於與主系統介面所需之埠。
雖然ONFi及HLNAND記憶體介面協議的某些信號名稱及功能可彼此互相相似地出現，但其中它們被使用的方式及其中記憶體裝置與記憶體控制器互連的方式係彼此互相極為不同的。此差異係描繪於第3A及3B圖中。
第3A圖描繪使用ONFi NAND快閃裝置之實例非揮發性記憶體系統。該記憶體系統包含ONFi組構之記憶體控制器40及若干ONFi快閃裝置42，44，及46。除了在各快閃記憶體裝置中的晶片選擇(CE#)信號之外，所有的輸入及輸出信號係連接至共同的匯流排或通道。因此，ONFi快閃裝置42，44，及46係與記憶體控制器40並聯地連接，且亦係稱作多點組態。各ONFi NAND快閃記憶體裝置可藉由致能CE#信號而加以選擇。例如，第一個ONFi快閃裝置42可藉由使CE#_1起作用(CE#_1=低)而予以選擇及存取。其餘的ONFi快閃裝置係藉由保持CE#_2及CE#_N高而不予以選擇，以致使它們忽略來自 記憶體控制器40的任何輸入，例如，命令或位址。而且，未選擇之ONFi快閃裝置的輸出信號係設定為高阻抗(亦即，Hi-Z)狀態。
該等ONFi快閃裝置42，44，及46之各者使用相同的電性信號，用以透過通道控制模組而協調ONFi快閃裝置與主控制器裝置(未顯示)之間的命令及資料轉移。在目前所顯示的實例中，用於一通道控制模組之埠係顯示於第3A圖中。該等信號包含資料線以及諸如ALE(位址閂鎖致能)、CLE(命令閂鎖致能)、WE#(寫入致能)、RE#(讀取致能)、及其類似者之如第1表中所在前顯示的控制信號。此類型之介面協議係在本項技藝中熟知為“ONFi NDNA介面”。即使到現在為止，該“NAND介面協議”並未由標準化團體所正式標準化，但NAND快閃裝置的製造商均遵循相似的協議以供支援NAND快閃功能的基本子集之用。此係完成使得使用NAND快閃記憶體裝置於其電子產品內的顧客可使用來自任一製造商之NAND快閃記憶體裝置，而無需使其硬體及軟體配合特定販售商之裝置以操作。請注意的是，為了要提供與其他販售商所使用之協議的可相容性而確保提供基本之功能，若干NAND快閃記憶體販售商可提供超過此基本子集之功能的額外功能。
第3B圖描繪使用HLNAND快閃記憶體裝置之非揮發性記憶體系統的實例。該記憶體系統包含HLNANDTM組構之記憶體控制器60及若干HLNAND可相容快閃裝置 62，64，66，及68。請參閱第3B圖，HLNAND記憶體裝置62，64，66，及68使用高度多工之單向點對點匯流排架構，以轉移諸如命令、位址、及資料之資訊。在記憶體裝置之間的該等命令、位址、及資料的各互連係稱作“鏈路”。在一實例中，一單一鏈路係由6個信號，CSI(=命令選通輸入)、CSO(=命令選通輸出)、DSI(=資料選通輸入)、DSO(=資料選通輸出)、D[0：7](=資料輸入)、及Q[0：7](=資料輸出)所組成，而伴隨有兩個差動時脈輸入信號，CKI/CKI#，時脈輸出信號，CKO/CKO#，以及選用的共同信號CE#(晶片致能)及RSI#(重設)。
下文係若干該等控制信號被使用於第3B圖的記憶體系統中之方式的簡明討論。CKI/CKI#係輸入時脈。由CSI所描繪之D[0：7]埠上的命令/位址封包係閂鎖於CKI的上升緣或CKI#的下降緣上。由DSI所描繪之D[0：7]上的寫入資料封包係閂鎖於CKI的上升緣或CKI#的下降緣上。由DSO所描繪之Q[0：7]上的讀取資料封包係參考CKO的上升緣或CKO#的下降緣。CKO/CKO#係輸出時脈，其係CKI/CKI#的延遲型。
CSO、DSO、及Q[0：7]信號係參考CKO的上升緣或CKO#的下降緣。當命令選通輸入(=CSI)係高時，則透過D[0：7]之命令/位址封包係閂鎖於CKI的上升緣或CKI#的下降緣上。命令選通輸出(=CSO)係CSI的回波信號。其以參考CKO的上升緣或CKO#的下降緣之一時脈 循環之潛時(=tIOL)旁路(=或回波)CSI躍遷。一時脈循環之潛時係本發明中之一代表性實施例；惟，其可根據設計變化而係任何數目之時脈循環。
當資料選通輸入(=DSI)係高，而HLNAND可相容記憶體裝置係在“讀取模式”之中時，則其致能讀取資料輸出路徑及Q[0：7]緩衝器。若DSI係低時，則Q[0：7]緩衝器保持所存取之前一資料。若DSI係高，而該記憶體裝置係在“寫入模式”之中時，則其致能D[0：7]緩衝器，且在CKI的上升緣或CKI#的下降緣上，接收寫入資料封包。
資料選通輸出(=DSO)係DSI的回波信號。其以參考CKO的上升緣或CKO#的下降緣之一時脈循環之潛時(=tIOL)旁路或回波DSI躍遷。一時脈循環之潛時係本發明中之一代表性實施例；惟，其可根據設計變化而係任何數目之時脈循環。
資料輸入信號D[0：7]承載命令、位址、及/或輸入資料資訊，而資料輸出信號Q[0：7](n=0，1，2，3，4，5，6，或7)在讀取操作期間承載輸出資料，或旁路在D[0：7]上所接收之命令、位址、及輸入資料。
記憶體控制器60自其之埠CKO/CKO#而驅動差動時脈，且所有的HLNAND可相容記憶體裝置62，64，66，及68以串聯流經方式透過其自己的時脈埠，CKI/CKI#，而自前一CKO/CKO#埠接收該等差動時脈匯流排。記憶體控制器60透過其之埠CSO、DSO、及Q[0：7]而分別驅動三個不同的匯流排70，72，及74。第一個記憶體裝置62 透過其之埠CSI、DSI、及D[0：7]而分別接收該三個匯流排70，72，及74。而且，第一個記憶體裝置62以一時脈循環之潛時(=tIOL)透過其之輸出埠CSO、DSO、及Q[0：7]，而分別再驅動三個對應匯流排76，78，及80。接收信號及再驅動它們至接連的記憶體裝置之此圖案持續著，直至最後的記憶體裝置68透過記憶體控制器的輸入埠CSI、DSI、及D[0：7]而分別再驅動最後的匯流排82，84，及86回到記憶體控制器60為止。在本實例中，無需一定要自記憶體裝置68的CSO埠而再驅動信號；因此，可將記憶體控制器60的CSI輸入埠省略，且不需要最終的匯流排84。
熟習於本項技藝之任何人士應明瞭的是，ONFi及HLNAND記憶體介面協議彼此互相十分不同，且針對ONFi記憶體介面協議所組構之任何記憶體控制器將不與HLNAND記憶體裝置一起工作，反之亦然。上文所討論之ONFi及HLNAND記憶體系統僅係彼此互相不可相容之兩不同類型之記憶體介面協議的實例。任何上述之記憶體裝置類型係彼此互相高度地不可相容，因為各個類型需要特定的記憶體介面協議，而該特定的記憶體介面協議將不與不同的記憶體裝置類型一起工作。
鑑於不同類型之可用的記憶體裝置，製造商可根據不同類型的記憶體裝置而設計出不同的資料儲存裝置。例如，由於傳統之NAND快閃記憶體裝置的實用性及低的成本，所以傳統之NAND快閃記憶體裝置為主的資料儲存裝 置係通常有效的。例如，該等者可係ONFi類型之快閃記憶體裝置。不幸地，如第3A圖中所示之ONFi類型快閃記憶體系統的多點組態將具有可被並聯連接至記憶體控制器40之一通道，而不會使系統的整體速度及性能降級之有限數目的記憶體裝置。此係由於所連接至匯流排的各記憶體裝置之累積的負荷效應之故。因此，雖然該資料儲存裝置的成本可變低，但相對地，最大儲存密度亦將變低。
另一方面，HLNAND類型之記憶體裝置並不會遭受多點組構之記憶體系統的限制。在諸如例如，第3B圖中所示的HLNAND記憶體系統中，任何數目之記憶體裝置可彼此互相串聯而與記憶體控制器60之一通道連接。因此，使用HLNAND類型的記憶體裝置之資料儲存裝置的總儲存密度可變成非常大。
製造商所面對的問題在於需採購組構用於特定類型的記憶體裝置，或特定記憶體介面協議之不同的記憶體控制器，以供生產不同類型的資料儲存裝置之用。為了要減輕成本風險，倘若個別的埠係可用於與所選擇之類型的記憶體裝置連接，則被組構以與二或多個記憶體介面協議一起操作之記憶體控制器係可能的。不幸地，由於將在記憶體控制器封裝上所需之埠的數目，所以提供個別之組的埠變成不實用。例如，舉稍早所討論之ONFi及HLNAND記憶體控制器實例為例。若8通道ONFi介面需總計136個埠以僅供ONFi NAND信號之用，且8通道HLNAND記憶體控制器介面需總計192個埠時，則被組構以操作於兩方任 一介面協議的記憶體控制器將需要328個埠。熟習於本項技藝之人士應理解的是，記憶體控制器封裝尺寸係由埠的數目所支配。因此，具有328個埠的封裝將可能在面積上大大地大於具有136個埠或192個埠的封裝。
依據本發明之實施例，係提供記憶體控制器，其係可組構以使用每通道一組的埠而操作於兩個不同之記憶體介面協議的至少一者中。通道的該等埠係映像到至少兩個不同的功能指定，其中各功能指定對應特定於記憶體介面協議的信號。各埠包含用以電性連接信號導線至記憶體裝置的接墊，以及用於該至少兩個功能指定之各者的緩衝器電路。各埠之不同的緩衝器電路係根據將被使用之所選擇的記憶體介面協議，而予以選擇性地致能。
依據本發明實施例之使用雙模式插腳輸出記憶體控制器之固態儲存裝置的方塊圖係顯示於第4圖中。該固態儲存裝置100包含雙模式插腳輸出記憶體控制器102及記憶體104。在某些實施例中，記憶體104包含諸如ONFi快閃記憶體裝置或HLNAND快閃記憶體裝置之非揮發性記憶體。在本實施例中，可使用任何類型之記憶體裝置做為記憶體104。在本文中，記憶體104包含記憶體裝置。
控制器102控制固態儲存裝置100的整體操作，以及控制主裝置與記憶體104間之資料的交換。例如，回應來自主裝置(未顯示)的請求，控制器102控制記憶體104，用以寫入資料或用以讀取資料。而且，控制器102控制諸如例如，性能控制、合併、及耗損平均之用於非揮 發性記憶體的特徵，或用於記憶體104的有效率管理所需之內部操作。控制器102驅動所謂快閃轉換層(FTL)(未顯示)之韌體及/或軟體，用以控制記憶體104的操作。控制器102可根據來自主裝置的請求而控制記憶體104，用以控制來自記憶體裝置104中所包含之多重非揮發性記憶體中之若干記憶體的操作。記憶體104提供儲存媒體，以供儲存資料之用。若記憶體104係至少一非揮發性記憶體裝置時，則資料係以非揮發性方式以儲存。例如，該非揮發性記憶體裝置可儲存操作系統(OS)、各種程式、及各種多媒體資料。
在其操作之主要模式中，雙模式插腳輸出記憶體控制器102控制主裝置與記憶體104間之資料的交換。雙模式插腳輸出記憶體控制器102包含主介面區塊(HIB)106、中央處理器單元108、隨機存取記憶體(RAM)110、記憶體介面區塊(MIB)112、唯讀記憶體(ROM)114、及誤差校正碼(EEC)引擎116，其係透過匯流排118而被互連。控制器102可操作實施為軟體或韌體之FTL。RAM 110係顯示被集成於控制器102之內，但在選擇性的實施例中，可將其設置在控制器102的外面。
主介面區塊106經由主介面埠而接收來自主裝置之資料、位址資訊、外部命令、及其他信號。通常，該等者係稱作資訊。位址資訊、命令、及任何其他非資料相關聯之信號可被簡稱作控制資訊。而且，主介面區塊106經由相同的或不同的主介面埠而傳送資料、及狀態資訊至主裝 置。該等介面埠可包含插腳或其他的實體連接器。來自主裝置之所接收的外部命令係使用以控制記憶體控制器102。由主裝置所提供至固態儲存裝置100之資料及其他資訊係透過當做資料入口的主介面區塊106，而被輸入至例如，緩衝器RAM 110之固態儲存裝置100的功能區塊之內。而且，由固態儲存裝置100所提供至主裝置之資料及其他資訊係透過當做資料出口的主介面區塊106而予以提供。
中央處理器108自ROM 114或記憶體104讀取程式碼，且依據所讀取之程式碼而控制包含於控制器102中的所有功能區塊。該程式碼指明中央處理器108的操作。中央處理器108根據所讀取之程式碼而控制對記憶體104的存取。在操作之一模式中，儲存於記憶體104中的程式碼係在當啟動固態儲存裝置100時，讀取自記憶體104並寫入至RAM 110。
RAM 110可被使用做為處理器108的操作記憶體，且可予以實施為動態RAM(DRAM)、靜態RAM(SRMA)、或其類似物。同時，RAM 110可扮演緩衝器記憶體的角色，用以暫時儲存接收自主裝置之資料。處理器108執行整體的控制操作，以寫入資料至記憶體104，或自記憶體104讀取資料。需且，處理器108可根據來自主裝置之請求，而控制或執行FTL的操作。
ECC區塊116產生屬於將被寫入至記憶體104的ECC(誤差校正碼)。資料係與屬於其之ECC儲存在一起。 再者，ECC區塊116根據與所讀取之資料相關聯的ECC，而偵測且校正讀取自記憶體104之資料中的位元誤差。
ROM 114儲存碼資料，用於與主裝置介面。在ROM 114中，係儲存用以控制記憶體104所需之韌體。附帶地，可僅將用於啟動所需之最小韌體儲存於ROM 114中，且可將其他韌體儲存於記憶體104中。因為ROM係固定式唯讀記憶體，所以儲存其他韌體於記憶體104中可促成該韌體的更新。中央處理器108、RAM 110、ROM 114、ECC引擎116、及用以處理接收自主裝置或MIB 112之資訊所需的任何其他電路可被稱作核心電路。
記憶體介面區塊112可自ROM 114或記憶體104讀取順序碼。該順序碼可指明由記憶體介面區塊112所執行之各種操作。記憶體介面區塊112根據所讀取之順序碼而執行各種操作。該順序碼係由複數個碼組所構成。碼組包含複數個碼。該等碼組各指明對應其之操作。在根據順序碼所執行的操作中，資料、位址資訊、狀態資訊、內部命令、及其類似者係透過內部記憶體匯流排120，而在記憶體介面區塊112與記憶體104之間被轉移。內部記憶體匯流排120包含信號導線，用以連接控制器102的埠至記憶體104的對應埠。該內部記憶體匯流排120可承載對應多重通道的信號。內部命令係用於控制器102以控制記憶體104，以及記憶體裝置104可依據該內部命令而工作。附帶地，在執行該等操作之前，儲存於記憶體104中之順序碼係自記憶體104讀取，且被寫入至RAM 110。
FTL包含映像表(未顯示)，用以執行資料映像操作。通常，映像表係儲存於RAM 110中。在映像表中，係記錄將被個別地映像至記憶體104之多重邏輯頁數(LPN)。在其中記憶體104係實施為一或多個NAND快閃記憶體裝置的實例中，資料係以頁為單位予以寫入或讀取。因此，LPN可被使用做為映像單元。
而且，FTL可根據來自主裝置之請求是否係寫入命令或讀取命令而控制記憶體104，且不論何時只要由主裝置所提供之寫入命令或讀取命令被執行於記憶體104之上，就可管理映像表被更新。例如，當來自主裝置之請求係寫入命令時，則FTL控制將被寫入至對應LPN之記憶體104的記憶體裝置的其中一者之資料，且寫入該LPN及對應之記憶體裝置於映像表中。當來自主裝置之請求係讀取命令時，則FTL根據映像表而控制將從對應LPN之非揮發性記憶體的其中一者所讀取之資料。
如上述，記憶體104可包含多重非揮發性記憶體，其各者可被實施為NAND快閃記憶體裝置，而以特定的記憶體介面協議執行操作。依據本實施例，具有不同的記憶體介面協議之不同類型的記憶體裝置可被使用以相同的雙插腳輸出記憶體控制器102。在本實施例中，記憶體介面區塊112包含用於每一通道之一組的埠，其中至少一埠係可動態地組構以作用於兩模式的一者中，且各模式對應不同的記憶體介面協議。因此，可將兩個不同類型之記憶體104連接至記憶體介面區塊112的通道，而無需任何額外 的埠，此係因為該兩類型之記憶體104可經由匯流排120的信號線而被連接至該通道之相同的埠。
該等埠可被組構以藉由連接專用的或現有的埠至正的或接地的電源供應器(VDD或VSS)，而作用於該兩記憶體介面協議的任一者中。雖然此技術係有效用於兩記憶體介面協議的一者之間的選擇，但記憶體介面區塊112係可組構而具有任何數目之記憶體介面協議。在此實施例中，可藉由燒斷熔絲或反熔絲而將暫存器予以電性編程，或雷射編程，用以提供多位元碼而選擇操作之n個模式的其中一者。選擇性地，為了要提供多位元碼而選擇操作之n個模式的其中一者，可將超過兩個的埠連接至VDD或VSS。在所有該等實施例中，用於各模式操作之所需的緩衝器電路係可選擇性地耦接至記憶體介面區塊112之個別的埠。接收自匯流排118之固有的記憶體控制器信號係藉由所選擇之緩衝器電路，而被轉換成為可與選擇之記憶體介面協議相容的格式。同樣地，接收自匯流排120的信號係藉由所選擇之緩衝器電路，而被轉換成為固有的記憶體控制器信號。
在討論該埠緩衝器電路的細節之前，將先參照第5及8圖而敘述記憶體介面區塊112的組織。
第5圖顯示第4圖中所示之雙插腳輸出記憶體控制器102之記憶體介面區塊112的方塊圖，其中記憶體介面區塊112係連接到至少一記憶體裝置。記憶體介面區塊112包含直至n之通道控制模組(CCM)200，其中n可係大 於零之任何整數值。各通道控制模組200係與通道相關聯，且因此，係經由通道匯流排204而被連接到至少一記憶體裝置202。請注意的是，通道匯流排204的聚集形成第4圖中所示之匯流排120。同樣地，所有記憶體裝置202係包含於第4圖中所示的記憶體104之內。記憶體介面區塊112進一步包含模式選擇器206，其包括可被偏壓至VDD或VSS的埠。在第5圖中，用以連接模式選擇器埠至VDD或VSS的選擇係藉由連開關裝置208在內而予以顯示。模式選擇器206及其對應的埠可被選擇地設置在記憶體介面區塊112的外部，及在雙模式插腳輸出記憶體控制器102之內。回應於該埠的連接，模式選擇器206提供模式選擇信號至該等通道控制模組之各者。
依據本實施例，各通道控制模組200包含一組埠，其中該等埠的至少一者包含緩衝器電路，其係可組構以回應模式選擇信號而作用於兩不同模式的至少一者中。例如，若記憶體裝置202係ONFi類型快閃記憶體裝置，則記憶體裝置202及其通道控制模組的互連組態將如第3A圖中所示地出現。另一方面，若記憶體裝置202係HLNAND類型快閃記憶體裝置，則記憶體裝置202及其通道控制模組的互連組態將如第3B圖中所示地出現。依據本實施例，可將ONFi類型快閃記憶體裝置及HLNAND類型快閃記憶體裝置二者連接至通道控制模組200。
第6圖係依據一實施例之具有雙模式插腳輸出記憶體控制器之多點匯流排架構記憶體系統的方塊圖。更特別 地，第6圖顯示以多點架構予以組構之第4圖之固態儲存裝置100的實例組態。雙插腳輸出記憶體控制器的記憶體介面區塊220包含複數個通道控制模組222-1至222-N，各用以控制個別的通道224-1至224-N(亦稱作ONFi CH-1至ONFi CH-N)。請注意的是，“N”係整數，用以表示最後單元之元件所參照的基數。該等通道係提供至非揮發性記憶體226。與各通道電性通訊者係記憶體裝置228-1，228-2，及228-N，其中各記憶體裝置可係單一封裝記憶體裝置。該等記憶體裝置的各者包含若干ONFi非揮發性NAND快閃記憶體晶片230，其中僅一者被加註解於第6圖中。各ONFi NAND快閃記憶體晶片230係與其相關聯的通道雙向地通訊，用以接收來自通道控制模組之資訊，或用以提供資訊至通道控制模組。記憶體裝置的記憶體晶片230係與通道並聯連接。
記憶體介面區塊220的該等通道控制模組222-1至222-N之各者係專用於非揮發性記憶體226之個別的通道ONFi CH-1至ONFi CH-N，用於控制非揮發性記憶體226，且特別地，個別的記憶體裝置228-1至228-N之目的。例如，通常係韌體及/或軟體的快閃轉換層(FTL)根據來自主裝置之請求，而控制對應通道ONFi CH-1至ONFi CH-N之通道控制模組222-1至222-N的操作，以便控制非揮發性記憶體226而激活或去激活所連接至通道ONFi CH-1至ONFi CH-N的各種ONFi NAND快閃記憶體晶片230。記憶體晶片的激活包含起始所選擇的記憶體晶 片中之各種類型的記憶體操作。
為了要在用於HDD替代物之諸如以SATA或PCIe為主的固態驅動器(SSD)之固態儲存系統中所實施的許多非揮發性快閃記憶體裝置上增加儲存容量及增進信號完整性，可使用備用類型的快閃記憶體。備用類型的快閃記憶體之一實例係前文所敘述之HLNAND快閃記憶體。HLNAND快閃記憶體係使用點對點串聯連接技術，典型地，與記憶體控制器以環狀形態予以配置之先進及高的性能之同步非揮發性記憶體裝置，例如，如第3B圖中所示。
第7圖係依據本實施例之串聯點對點架構記憶體系統的方塊圖，該串聯點對點架構記憶體系統具有與第6圖之記憶體系統相同的雙插腳輸出之記憶體控制器。更特別地，第7圖顯示使用HLNAND快閃記憶體而以串聯點對點架構予以組構之第4圖之固態儲存裝置100的實例組態。記憶體介面區塊220具有相同的通道控制模組222-1至222-N。在第7圖的實施例中，對於第6圖實施例之差異在於，非揮發性記憶體250係由HLNAND快閃記憶體裝置所構成。如第7圖中所示，非揮發性記憶體250包含HLNAND快閃記憶體裝置252-1至252-N，其各可包含由複數個HLNAND記憶體晶片254(僅其一者被加註解)所構成的封裝裝置。例如，諸如記憶體裝置252-1之記憶體裝置的所有HLNAND記憶體晶片254係經由單向點對點連接而彼此互相串聯連接。該等點對點連接係以藉由使 裝置的輸出插腳連接至下一裝置的輸入插腳之一實例，予以形成，且可採取單向匯流排之形式。所以，亦可將此串聯互連稱作菊鏈串接，或與諸如通道控制模組222-1之主裝置的環狀形態之組態。
從而，對於第6圖之實施例的另一差異在於，通道控制模組222-1至222-N係各自連接至個別的HLNAND通道256-1至256-N(亦稱作HL CH-1至HL CH-N)。該等HLNAND通道的各者包含輸入子通道258-1及輸出子通道260-1。例如，請參考通道控制模組222-1，輸入子通道258-1係用以自通道控制模組222-1的輸出端子提供資料及控制資訊至記憶體裝置252-1的串聯連接之記憶體晶片的第一HLNAND記憶體晶片254之連接的組。輸出子通道260-1係用以自記憶體裝置252-1的串聯連接之記憶體晶片的最後HLNAND記憶體晶片254提供資料及控制資訊至通道控制模組222-1的輸入端子之連接的組。
因此，在此系統中之通道控制模組222-1至222-N僅需與記憶體裝置之第一HLNAND記憶體晶片及最後HLNAND晶片介面。因而，並不具有由於在使用多點連接之系統中的晶片間之實體距離差異所導致的時脈偏斜及資料偏斜問題。再者，由於在記憶體晶片與對應通道控制模組間之點對點連接的使用，所以並不需要多點匯流排架構中所典型使用的匯流排終止。因而，相較於使用多點匯流排架構之快閃記憶體系統，可實現更低的功率消耗。
因為具有與各記憶體裝置之該等記憶體晶片相關聯的 一通道控制模組，所以FTL可根據來自諸如第1圖中之主裝置14的主裝置之請求，而控制通道控制模組222-1至222-N的操作，以便控制非揮發性記憶體250而激活或去激活對應通道HL CH-1至HL CH-N的各種HLNAND快閃記憶體晶片254。記憶體晶片的激活包含起始所選擇的記憶體晶片中之各種類型的記憶體操作。
第6及7圖之在前所示的實施例描繪依據本發明之使用相同的雙插腳輸出記憶體控制器之記憶體系統。使用於非揮發性記憶體226及250之ONFi及HLNAND記憶體類型僅係可使用本發明之雙插腳輸出記憶體控制器的兩不同類型之記憶體的實例。該雙插腳輸出記憶體控制器的不同實施例可被組構以與具有不同輸入/輸出介面的目前已知之記憶體及未來之記憶體的組合介面。
第8圖係第5圖中所示之通道控制模組200的一者之方塊圖。在此特殊的實施例中，通道控制模組200係可組構而與兩記憶體介面協議的其中一者一起操作。用於實例描繪之目的，將被使用之兩記憶體介面協議係ONFi及HLNAND記憶體介面協議。
在此所示之實施例中，通道控制模組200包含ECC編碼器300、ECC解碼器302、命令處理器304、位址處理器306、通道控制邏輯308、資料擾碼器310、資料解擾碼器312、加密處理器314、EDC處理器316、及雙記憶體介面模組318。雙記憶體介面模組318包含用以電性耦接至記憶體裝置(未顯示)之一組埠。若干上述組件之 功能係進一步參照第4圖的方塊圖而予以敘述。
通常，透過通道控制模組200而被編程至記憶體裝置內的資料具有附加至其，且與主資料一起被儲存於記憶體裝置的記憶體胞格陣列中之誤差偵測或誤差校正碼。
通道控制模組200使用ECC編碼器300以供此功能之用。當資料係自記憶體裝置而被讀取至第4圖的RAM 110時，ECC解碼器302自該資料再產生ECC碼，且與當被編程至記憶體裝置之內時所附加至該資料的ECC碼比較。若該資料係與所寫入之資料一致時，則ECC電路指示並無資料誤差存在。若在所讀取的資料中偵測出某一差異，且該差異係小到足以在ECC校正的能力之內時，則所讀取之資料(典型地包含於RAM 110中)係藉由例如，由處理器108所控制之ECC校正引擎116而予以“校正”或修正，以恢復其至原始值。若資料誤差超出ECC校正能力時，則“未校正的”讀取誤差發生。典型地，未校正的讀取誤差將在當被讀取時產生將被送回至主介面的誤差狀態。
當主裝置透過主介面區塊106而傳送請求至處理器108時，回應處理器108自主介面區塊106所讀取的命令及根據該命令，處理器108建立資料路徑於通道控制模組200中，且儲存該命令於通道控制模組之命令處理器304的命令暫存器中。
處理器108亦轉換來自主介面區塊106的位址成為內部NAND位址，且儲存其於通道控制模組的位址處理器 306中。若邏輯至實體之位址係將被執行時，處理器108可使用映像表以產生校正實體位址。處理器108亦可執行下文所述之一或多個額外的功能。然後，處理器108建立自RAM 110至通道控制模組200之資料轉移。請注意的是，記憶體介面區塊112可包含多重通道控制模組，如第5圖中所示。
通道控制模組200自位址處理器306取得值，且依據ONFi記憶體介面協議格式或HLNAND記憶體介面協議格式而使其格式化。儲存於RAM 110中之資料係傳送至用於加密的加密處理器314，且然後，透過資料擾碼器310而予以傳送。資料擾碼器310擾碼該資料，且輸出所擾碼之資料至ECC編碼器300，而產生將與該資料一起被儲存的ECC同位位元。然後，資料及ECC同位位元係透過雙記憶體介面模組318埠而以ONFi記憶體介面協議格式或HLNAND記憶體介面協議格式，與頁程式或寫入命令一起被轉移至記憶體裝置，以供儲存之用。
通道控制模組200進一步包含EDC處理器316，其包括EDC編碼器及EDC解碼器。EDC處理器316執行用於HLNAND或ONFi記憶體介面協議的誤差偵測編碼演算。通常，通道控制邏輯308係負責用以定路線來自一功能區塊之處理的資訊及資料至另一者，以及雙記憶體介面模組318及匯流排。
概括地說，通道控制模組200之上述功能區塊執行資料處理操作於將被寫入至記憶體裝置的資料上，及自記憶 體裝置所讀取的資料上，而與將被使用的記憶體介面協議無關。請注意的是，例如，通道控制邏輯308亦可決定何時要透過雙記憶體介面模組318而驅動諸如控制信號CLE、ALE、CSO、及DSO之控制信號，以致使它們的起作用將與特定的記憶體操作及與合適的順序協調。因而，通道控制邏輯308係組構以執行特定於HLNAND及ONFi二者之演算。
雙記憶體介面模組318係負責用以捕捉接收於單一組之埠的資料及其他資訊，且轉換來自兩記憶體介面協議格式之該資料及接收的資訊成為固有的記憶體控制器格式。反過來說，雙記憶體介面模組318係負責用於以兩記憶體介面協議格式的任一者提供命令、位址、及寫入資料。因為僅單一組之埠係可用的，所以至少一埠被指定兩個不同的功能。在兩個不同的記憶體介面協議之間，於功能中，可僅只一信號不同。另一方面，在兩個不同的記憶體介面協議之間，於功能中，可每個信號不同。
第9圖係具有用於各埠的多重功能指定之第8圖的雙記憶體介面模組318之方塊圖。依據本實施例，在兩記憶體介面協議中之特定種類的信號不論何時均可被映像至相同的埠。信號的種類包含輸出信號，輸入信號，及雙向信號。對於各種類之信號，在兩記憶體介面協議中之相似類型的信號不論何時均可被映像至相同的埠。信號的類型包含控制、狀態、資料、及時脈信號。各種類之信號具有連接至接墊之對應類型的緩衝器電路。在第9圖的實施例 中，雙記憶體介面模組318具有被組構用於諸如ONFi及HLNAND記憶體介面協議之兩個不同記憶體介面協議的埠緩衝器電路。
第9圖之雙記憶體介面模組318實施例包含用於各接墊的埠緩衝器電路，其中接墊係半導體基板之金屬化區域，用於對打線的一端電性連接。打線的另一端係連接至包囊該半導體基板之封裝的實體插腳。該雙記憶體介面模組318實施例包含由參考數字400，402，404，及406所指示之多重的埠緩衝器電路。埠緩衝器電路400係輸入緩衝器電路，在本實施例中，其係模式選擇器電路。如第9圖之表中所示，埠緩衝器電路400之接墊對VDD(邏輯1)或VSS(邏輯0)的連接選擇其他之埠緩衝器電路402，404，及406將被組構為該兩記憶體介面協議的何者。埠緩衝器電路402及406係雙向埠緩衝器電路，意指的是，它們包含驅動器及接收器電路，用以分別地輸出信號及接收信號。埠緩衝器電路402及406係由於它們所各自接收的信號類型，而被彼此互相不同地組構。埠緩衝器電路404係單向埠緩衝器電路，且特別地，僅包含用以輸出信號之驅動器電路。
在雙記憶體介面模組318之右側上係用於各個埠緩衝器電路之信號指定所列表的表。最左邊的行列表出用於各個埠緩衝器電路之ONFi記憶體介面協議信號，而最右邊的行列表出用於相同的埠緩衝器電路之HLNAND記憶體介面協議信號。本實例描繪用於該等埠緩衝器電路之一可 能的雙插腳輸出映像。如第9圖之表中所示，來自兩記憶體介面協議之諸如CKI及DQS的時脈信號係映像至相同的埠緩衝器電路402，諸如CLE及CSO的控制信號係映像至相同的埠緩衝器電路404。請注意的是，ONFi記憶體介面協議使用8個雙向埠緩衝器電路，用以提供及接收資料信號DQ[0]至DQ[7]，而HLNAND記憶體介面協議則需要用以接收輸入資料D[0]至D[7]之8個埠及用以驅動輸出資料Q[0]至Q[7]之8個埠。因此，並不具有HLNAND記憶體介面協議之16個資料信號對ONFi記憶體介面協議之8個資料信號直接映像。然而，ONFi記憶體介面協議需要各自晶片的致能信號CE[0]至CE[7]，用以致能通道之個別的ONFi記憶體裝置，而在HLNAND記憶體介面協議中並不需要。因此，用於ONFi記憶體介面協議的晶片致能埠係組構以輸出HLNAND記憶體介面協議中之資料。第9圖之雙記憶體介面模組318係打算要描繪多重信號可被如何指定至相同的埠的實例，且因此，無法顯示用於ONFi及HLNAND記憶體介面協議之所有的埠及信號。
埠緩衝器電路400，402，404，及406的實施例係顯示於第10，11，12，及13圖之電路示意圖中。
第10圖係依據本發明實施例之顯示於第9圖中之模式選擇電路400的電路示意圖。例如，將於稍後進一步詳細顯示地，其他的埠緩衝器電路係組構以根據模式選擇電路400被如何設定，而操作於兩個不同模式的其中一者之 中。
在第10圖的實施例中，接墊500係半導體晶片或基板之表面上的金屬化區域，其中可做成諸如金線接合之連接。在本實例中，接墊500係打線接合至電源供應器VDD或接地VSS的其中一者。例如，諸如輸入緩衝器電路之輸入接收器電路502偵測接墊500的VDD或VSS連接，而驅動內部選擇信號SEL至內部高或低邏輯位準。在本實例中，當SEL係邏輯低位準(0)時，則雙模式插腳輸出記憶體控制器102係設定隨著諸如ONFi記憶體介面協議之第一記憶體介面協議操作。當SEL係在邏輯高位準(1)時，則雙模式插腳輸出記憶體控制器102係設定以隨著諸如HLNAND記憶體介面協議之第二記憶體介面協議操作。更特別地，雙模式插腳輸出記憶體控制器之其他的埠緩衝器電路之各者係組構以接收或提供所映像至其之兩個信號的其中一者。
如前文所述地，可使用兩個或更多個接墊以供超過兩個的不同記憶體介面協議模式之間的選擇之用，其中各接墊係連接至個別的輸入緩衝器電路，以及輸出可被解碼以致能各個埠緩衝器電路之特定的邏輯電路。
第11圖係依據本發明實施例之顯示於第9圖中之雙向埠緩衝器電路402的電路示意圖。接墊510可被電性耦接至ONFi記憶體裝置的DQS插腳或HLNAND相容記憶體裝置的CKI插腳。該緩衝器電路包含接收路徑及輸出路徑。接收路徑包含諸如輸入緩衝器之接收器512，諸如解 多工器514之選擇器，以及用以接收來自諸如HLNAND記憶體介面協議之一記憶體介面協議的信號所組構之第一邏輯區塊516。第一邏輯區塊516係特定地組構以經由解多工器514而接收來自接墊510的CKI信號，且可被組構以依據HLNAND記憶體介面協議之需求而處理器該信號，以及提供任何所需之信號至通道控制模組200的特定電路區塊。尤其，HLNAND邏輯區塊516提供緩衝的時脈信號至通道控制模組，且可包含延遲閂鎖迴圈(DLL)或相位閂鎖迴圈(PLL)。由解多工器514所接收之信號係稱為“in”，其可對應接墊510處之接收的DQS或CKI信號。解多工器514係由選擇信號SEL所控制，用以傳遞信號“in”至標記為“0”及“1”之兩輸出的其中一者。在本實例中，“in”係當SEL係在對應選擇HLNAND記憶體介面協議模式之邏輯位準處時，被傳遞至“1”輸出。相反地，“in”係當SEL係在對應ONFi記憶體介面協議模式之邏輯位準處時，被傳遞至“0”輸出。
在第11圖的實例中，SEL係在低邏輯位準處以供ONFi記憶體介面協議模式之用，以及在高邏輯位準處以供HLNAND記憶體介面協議模式之用。在HLNANS記憶體介面協議模式中，解多工器514提供時脈信號CLK_in至邏輯區塊516，而在ONFi記憶體介面協議模式中，解多工器514提供資料時脈信號DQS_in至第二邏輯區塊518。
輸出路徑包含第二邏輯區塊518，其控制輸出資料時 脈信號DQS_out及所接收之輸入資料時脈信號DQS_in。特別地，第二邏輯區塊518接收來自雙記憶體介面模組318的DQS_in，且依據ONFi記憶體介面協議之需求而處理該信號，用以提供輸入資料同步，以及提供任何所需之信號至通道控制模組200的特定電路區塊。同樣地，第二邏輯區塊518接收來自諸如雙記憶體介面模組318之通道控制模組200的其他電路之信號，用以產生輸出資料時脈信號DQS_out以供輸出資料同步之用。該DQS_out信號係藉由輸出驅動器520而予以驅動至接墊510。請注意的是，輸出驅動器520係由選擇信號SEL所致能或使失能。如用於解多工器514之前文所討論地，在低邏輯位準處之SEL對應ONFi記憶體介面協議模式。因此，在此模式之操作中，係使輸出驅動器520致能或開啟，用以放大DQS_out信號並驅動接墊510。在另一模式之操作中，亦即，當SEL係在對應HLNAND記憶體介面協議模式的高邏輯位準處時，則使輸出驅動器520失能或關閉，而保留接收器512開啟，用以經由解多工器514而提供來自接墊510之接收的CKI信號至邏輯區塊516。然後，緩衝的時脈信號被提供至雙記憶體介面模組318。
請注意的是，當SEL係在低邏輯位準處，係使輸出驅動器520及接收器512致能，以致使任何輸出的DQS信號可被驅動至接墊510上，且同時，任何所接收之輸入的DQS信號可透過接收器512及解多工器514而由邏輯區塊518所接收。
在第11圖的實施例中，埠緩衝器電路402係組構用於雙向的DQS信號或所接收的CKI信號。然而，相似的埠緩衝器電路可被使用於第9圖中之標記為402的其他的埠緩衝器電路402。如第9圖之實施例中所示，各ONFi信號係雙向信號，而所映像至各雙向ONFi信號的HLNAND信號係輸入信號。因此，雖然第11圖之相同電路區塊將被使用於該等其他的埠緩衝器電路402，但第11圖中所示的邏輯區塊516及518將被組構用以處理所映像至它們的該等特定信號。
第12圖係依據本發明實施例之顯示於第9圖中之輸出埠緩衝器電路404的電路示意圖。輸出埠緩衝器電路404包含用以處理對應第一記憶體介面協議之信號所組構的第一邏輯區塊530，用以處理對應第二記憶體介面協議之信號所組構的第二邏輯區塊532，諸如多工器534的選擇器，輸出驅動器536，以及接墊538。在所示的本實例中，第一邏輯區塊530係ONFi邏輯區塊，以及第二邏輯區塊532係HLNAND邏輯區塊。ONFi邏輯區塊530接收來自雙介面記憶體模組318之資訊，用以回應通道控制模組200的其他電路區塊而提供讀取致能信號RE_out，其係藉由多工器534的“0”輸入而予以接收。更特別地，ONFi邏輯區塊530係組構以依據協議之需求而處理所接收的信號，用以產生RE_out信號。回應所接收自雙介面記憶體模組318之資訊，HLNAND邏輯區塊532提供輸出時脈信號CKO_out，其係藉由多工器534的“1”輸入而 予以接收。更特別地，HLNAND邏輯區塊532係組構以依據協議之需求而處理所接收的信號，用以產生CKO_out信號。
多工器534回應選擇信號SEL而傳遞RE_out及CKO_out的其中一者做為信號“out”。在本實例中，於高邏輯位準處的SEL對應HLNAND記憶體介面協議模式，而藉以傳遞CKO_out至輸出驅動器536。另一方面，在低邏輯位準處的SEL對應ONFi記憶體介面協議模式，而藉以傳遞RE_out至輸出驅動器536。然後，輸出驅動器536放大並驅動其所接收之信號至接墊538上。請注意的是，信號RE及CKO二者係用於ONFi及HLNAND記憶體介面協議的輸出信號。因此，第12圖之實施例係顯示埠緩衝器電路被如何組構以提供兩個不同的輸出信號之實例。
第13圖係依據本發明實施例之顯示於第9圖中之備用的雙向埠緩衝器電路406之電路示意圖。該雙向埠緩衝器電路406包含接收路徑及輸出路徑。輸出路徑包含第一邏輯區塊550以及用以放大及驅動信號至接墊554上的輸出驅動器552。接收路徑包含用以預調整在接墊554處所接收之信號的接收器556以及第二邏輯區塊558。在本實例中，第一邏輯區塊係ONFi邏輯區塊，其回應通道控制模組200之其他的電路區塊而提供寫入致能信號WE_out；以及第二邏輯區塊係HLNAND邏輯區塊，其接收資料選通輸入信號DSI_in，該資料選通輸入信號DSI_in係提供至通道控制模組200的其他電路區塊。特別 地，邏輯區塊550係組構以依據所選擇協議的需求而處理接收自通道控制模組200之其他電路區塊的信號，用以產生EW_out信號。同樣地，邏輯區塊558係組構以依據所選擇協議的需求而處理DSI_in信號，以及提供任何所需之信號至通道控制模組200的特定電路區塊。
現所顯示之雙向埠緩衝器電路描繪實例組態，其中在第一記憶體介面協議模式中，接墊提供輸出信號，以及在第二記憶體介面協議模式中，接收輸入信號。例如，當選擇信號SEL係在低邏輯位準處時，則使輸出驅動器552致能，而使接收器556失能。相反地，當SEL係在高邏輯位準處時，則使輸出驅動器552失能，且同時，使接收器556致能。從而，僅接收路徑及輸出路徑的其中一者係根據選擇信號SEL的狀態而變主動。
請注意的是，第13圖的實施例顯示輸出驅動器520及輸出緩衝器512係藉由選擇信號SEL而使致能或使失能。雖然第11圖僅顯示輸出驅動器520係由SEL所致能或使失能，但在備用的實施例中，輸入緩衝器512可由SEL所致能或使失能。
第14圖係依據本發明實施例之雙模式輸入介面電路的電路示意圖。此特殊的電路實施例可當用於兩個不同的記憶體介面協議之輸入信號係映像至相同的埠時，被使用。如第14圖中所示，雙輸入埠緩衝器電路570包含接墊572、連接至接墊572的接收器574、諸如解多工器576的選擇器、用以處理對應第一記憶體介面協議之信號 所組構的第一邏輯區塊578、及用以處理對應第二記憶體介面協議之信號所組構的第二邏輯區塊580。在所示的本實施例中，並不顯示特定於任何記憶體介面協議之信號。因而，接墊572可電性耦接以接收各對應不同的記憶體介面協議之第一輸入或第二輸入。接收器574緩衝接收於接墊572之信號，以及傳遞該信號至解多工器576的輸入做為“in”。解多工器576回應選擇信號SEL的狀態而傳遞“in”至其“0”或“1”輸出。如前文所述地，SEL係設定至高或低邏輯位準，用以指示將被使用之所選擇的記憶體介面協議。邏輯區塊578及580係組構以依據所選擇之協議的需求而處理該等信號，以及提供任何所需之信號至通道控制模組200的特定電路區塊。
在前所示之第9圖的實施例，及第10至14圖的埠緩衝器電路實施例顯示用於雙模式插腳輸出記憶體控制器實施例之一可能的雙插腳輸出映像配置之實例。若信號所映像至的埠係組構以接收或提供所映像之信號的話，則其他的雙插腳輸出映像係可能的。在前所示之埠緩衝器電路實施例可使用以映像輸入的、輸出的、及雙向的信號之組合至單一埠。無論如何，在埠緩衝器電路所接收之信號係由通道控制模組200所接收及處理，且經由匯流排118而被傳遞至記憶體控制器102的其他電路區塊。最後，資料係經由主介面106而被提供至主裝置。同樣地，在主介面106所接收之任何資料及命令經由匯流排118而由記憶體控制器的電路區塊所處理，且最後，被提供至記憶體介面 112之目標的通道控制模組，其執行必要的協議適應以供發信號至記憶體裝置之用。
在前所示之實施例描繪兩個記憶體介面協議之信號可被如何映像至記憶體控制器之單一組的埠。在備用的實施例中，可將各埠緩衝器電路組構以接收超過兩個之不同類型的信號。例如，所示之2對1多工器或1對2解多工器可以以3對1多工器或1對3解多工器予以置換，且額外的邏輯區塊可被包含用以處理信號以供輸出第三信號之用，或用以處理所接收的第三信號。已瞭解第10至14圖的埠緩衝器電路實施例之熟習本項技藝的人士將理解出如何縮放該等電路以使超過兩個的映像信號適應各埠。
雙模式插腳輸出記憶體控制器實施例可被使用於諸如包含SSD驅動器及其他攜帶式記憶體儲存裝置之固態記憶體系統的任何記憶體系統中。進一步地，雙模式插腳輸出記憶體控制器實施例可與使用非揮發性記憶體之系統集成於例如，諸如包含行動電話、膝上型個人電腦、及平板電腦的攜帶式電子裝置中。
在上述之該等實施例中，裝置元件及電路係為簡明之緣故而如圖式中所示地彼此互相連接。在本發明的實際應用中，元件、電路、等等可彼此互相直接地連接。同樣地，元件、電路、等等可透過用於裝置及設備之操作所必要的其他元件、電路、等等，而彼此互相間接地連接。因此，在真實的組態中，該等電路元件及電路係彼此互相直接地或間接地耦接或連接。
在前面的說明中，為解說之目的，若干細節係敘述以便提供該等實施例的徹底瞭解。然而，熟習於本項技藝之人士將理解的是，該等特定細節並非必要的。在其他情況中，熟知之電性結構及電路係以方塊圖顯示，以免使瞭解混淆。
上述之實施例係僅打算成為實例。改變、修正、及變化可由熟習於本項技藝之該等人士實現於特殊的實施例，而不會背離藉由附錄於本文之申請專利範圍所完全界定的範疇。
100‧‧‧固態儲存裝置
102‧‧‧雙模式插腳輸出記憶體控制器
104‧‧‧記憶體控制器
106‧‧‧主介面區塊(HIB)
108‧‧‧中央處理器單元
110‧‧‧隨機存取記憶體(RAM)
112‧‧‧記憶體介面區塊(MIB)
114‧‧‧唯讀記憶體(ROM)
116‧‧‧誤差校正碼(ECC)引擎
118，120‧‧‧匯流排

Claims (15)

  1. 一種雙介面快閃記憶體控制器，包含：NAND快閃記憶體介面，具有第一記憶體介面埠，其包含單一接墊以與記憶體傳遞資訊，該第一記憶體介面埠包含電路，該電路係組構用以提供第一信號並組構用以接收第二信號，該第一信號係可相容用以在第一記憶體介面協議中與針對多點匯流排架構而組構的該記憶體通訊，該第二信號係可相容用以在第二記憶體介面協議中與針對串聯點對點匯流排架構而組構的該記憶體通訊，該第二記憶體介面協議係與該第一記憶體介面協議不同，該電路包含第一信號路徑及第二信號路徑，該第一信號路徑係組構用以驅動該第一信號，以及該第二信號路徑係組構用以緩衝該第二信號；第二記憶體介面埠，其包含第一輸入電路，該第一輸入電路係組構用以接收來自第二單一接墊之對應該第一記憶體介面協議的輸入信號、及第二輸入電路，該第二輸入電路係組構用以接收來自該第二單一接墊之對應該第二記憶體介面協議的另一輸入信號；模式選擇器電路，用以回應施加之電壓位準而致能該第一信號路徑或該第二信號路徑；以及主介面，具有主介面埠，用以在主裝置與該記憶體控制器之間通訊資訊。
  2. 如申請專利範圍第1項之雙介面快閃記憶體控制器，進一步包含接墊，該接墊係電性耦接至該模式選擇器 電路，用以接收該施加之電壓位準。
  3. 如申請專利範圍第1項之雙介面快閃記憶體控制器，進一步包含選擇器電路，用以回應選擇信號而選擇性地耦接該第二單一接墊至該第一輸入電路或該第二輸入電路之一者，該選擇信號具有由該模式選擇器電路所提供之第一邏輯狀態及第二邏輯狀態的其中一者。
  4. 如申請專利範圍第3項之雙介面快閃記憶體控制器，其中該電路包含第三信號路徑，該第三信號路徑係組構用以緩衝第三信號，該第三信號對應該第一記憶體介面協議。
  5. 如申請專利範圍第4項之雙介面快閃記憶體控制器，其中該第三信號路徑包含輸出電路，該輸出電路係組構用以提供對應該記憶體介面協議的輸出信號至該單一接墊。
  6. 如申請專利範圍第1項之雙介面快閃記憶體控制器，進一步包含第三記憶體介面埠，其包含第一輸出電路，該第一輸出電路係組構用以提供對應該第一記憶體介面協議的輸出信號至第三單一接墊，及第二輸出電路，該第二輸出電路係組構用以提供對應該第二記憶體介面協議的另一輸出信號至該第三單一接墊。
  7. 如申請專利範圍第1項之雙介面快閃記憶體控制器，進一步包含第三記憶體介面埠，其包含輸入電路，該輸入電路係組構用以接收來自第三單一 接墊之對應該第一記憶體介面協議的輸入信號，及輸出電路，該輸出電路係組構用以提供對應該第二記憶體介面協議的輸出信號至該第三單一接墊。
  8. 如申請專利範圍第7項之雙介面快閃記憶體控制器，進一步包含選擇器電路，用以回應選擇信號而選擇性地耦接該第三單一接墊至該輸入電路或該輸出電路之一者，該選擇信號具有由該模式選擇器電路所提供之第一邏輯狀態及第二邏輯狀態的其中一者。
  9. 如申請專利範圍第1項之雙介面快閃記憶體控制器，其中該第一記憶體介面協議係ONFi記憶體介面協議，以及該第二記憶體介面協議係HLNAND記憶體介面協議。
  10. 如申請專利範圍第1項之雙介面快閃記憶體控制器，其中該模式選擇器電路係組構以設定該第一記憶體介面埠用該第一記憶體介面協議來操作以回應第一電壓而接收並提供資料選通信號，及設定該第一記憶體介面埠用該第二記憶體介面協議來操作以回應第二電壓而接收時脈信號。
  11. 一種非揮發性記憶體系統，包含：NAND快閃記憶體控制器，包含通道控制模組，該通道控制模組具有第一輸入/輸出埠，該第一輸入/輸出埠具有電路，該電路係組構用以提供對應第一記憶體介面協議插腳輸出之第一信號及組構用以接收對應第二記憶體介面協議 插腳輸出之第二信號，該電路包含第一信號路徑及第二信號路徑，該第一信號路徑係組構用以驅動該第一信號，以及該第二信號路徑係組構用以緩衝該第二信號；第二輸入/輸出埠，其包含第一輸入電路，該第一輸入電路係組構用以接收來自第二單一接墊之對應該第一記憶體介面協議的輸入信號、及第二輸入電路，該第二輸入電路係組構用以接收來自該第二單一接墊之對應該第二記憶體介面協議的另一輸入信號；模式選擇器電路，用以回應施加之電壓位準而致能該第一信號路徑或該第二信號路徑；以及針對多點匯流排架構而組構的或針對串聯點對點匯流排架構而組構的至少一NAND快閃記憶體，具有該第一記憶體介面協議插腳輸出或該第二記憶體介面協議插腳輸出，而透過該第一輸入/輸出埠和該第二輸入/輸出埠與該通道控制模組通訊。
  12. 如申請專利範圍第11項之非揮發性記憶體系統，進一步包含通道，用以電性連接該第一輸入/輸出埠和該第二輸入/輸出埠至該至少一NAND快閃記憶體裝置。
  13. 如申請專利範圍第12項之非揮發性記憶體系統，其中該至少一NAND快閃記憶體包含至少兩個NAND快閃記憶體晶片，該至少兩個記憶體晶片係並聯連接至該通道。
  14. 如申請專利範圍第12項之非揮發性記憶體系 統，其中該至少一NAND快閃記憶體包含至少兩個NAND快閃記憶體晶片，該至少兩個記憶體晶片係以環狀形態之組態與該通道控制模組串聯連接。
  15. 如申請專利範圍第11項之非揮發性記憶體系統，其中該第一記憶體介面協議插腳輸出對應ONFi記憶體介面插腳輸出，以及該第二記憶體介面插腳輸出對應HLNAND記憶體介面插腳輸出。
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