KR102605637B1 - 반도체 장치 및 데이터 처리 시스템 - Google Patents

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Abstract

본 기술은 복수의 패드들을 포함하는 패드부; 상기 패드부와 입/출력 신호 라인들을 통해 연결된 메모리 셀 어레이; 및 상기 복수의 패드들을 복수의 그룹들로 분할하고, 상기 복수의 그룹들 각각을 서로 상이한 모드로 설정함으로써 상기 패드부의 패드 구성을 변경하도록 구성된 패드 구성 제어회로를 포함할 수 있다.

Description

반도체 장치 및 데이터 처리 시스템{SEMICONDUCTOR APPARATUS AND DATA PROCESSING SYSTEM}
본 발명은 반도체 회로에 관한 것으로서, 특히 신호 입/출력 패드들의 동작 모드 변경이 가능한 반도체 장치 및 데이터 처리 시스템에 관한 것이다.
반도체 장치는 반도체 장치 외부로 신호를 출력하거나, 외부로부터 제공되는 신호를 입력 받기 위한 복수의 패드를 포함한다.
복수의 패드는 데이터, 어드레스, 커맨드 또는/및 별도의 전용 신호들의 입/출력을 위한 패드들을 포함할 수 있다.
복수의 패드는 반도체 패키지 외부의 핀들과 일대일 연결될 수 있다.
반도체 장치 예를 들어, Wide I/O 반도체 장치는 일반적인 반도체 장치에 비해 상대적으로 많은 수의 패드를 포함하며, 반도체 장치의 사용 목적에 맞는 효율적인 패드 구성이 필요하다. 또한 많은 수의 패드를 구동하기 위해 많은 전력을 필요로 한다.
따라서 반도체 장치의 복수의 패드들을 반도체 장치의 사용 목적에 맞도록 효율적으로 제어할 필요가 있다.
본 발명의 실시예는 반도체 장치의 사용 목적에 맞는 효율적인 패드 구성이 가능한 반도체 장치 및 데이터 처리 시스템을 제공한다.
본 발명의 실시예는 복수의 패드들을 포함하는 패드부; 상기 패드부와 입/출력 신호 라인들을 통해 연결된 메모리 셀 어레이; 및 상기 복수의 패드들을 복수의 그룹들로 분할하고, 상기 복수의 그룹들 각각을 서로 상이한 모드로 설정함으로써 상기 패드부의 패드 구성을 변경하도록 구성된 패드 구성 제어회로를 포함할 수 있다.
본 발명의 실시예는 복수의 패드를 포함하는 패드부; 제 1 입/출력 신호 라인들을 통해 상기 패드부와 공통 연결된 라이트 패스 및 리드 패스; 메모리 셀 어레이를 포함하며, 제 2 입/출력 신호 라인들을 통해 상기 라이트 패스 및 상기 리드 패스와 공통 연결된 코어 블록; 및 상기 제 1 입/출력 신호 라인들 각각의 사이에 병렬 연결된 제 1 스위치 및 제 2 스위치를 포함하며, 상기 제 1 스위치는 상기 패드 구성 제어신호의 신호 비트들 중에서 어느 하나의 비트에 따라 상기 패드부에서 상기 라이트 패스로의 신호 경로를 개방 또는 폐쇄하고, 상기 제 2 스위치는 상기 패드 구성 제어신호의 신호 비트들 중에서 다른 하나의 비트에 따라 상기 리드 패스에서 상기 패드부로의 신호 경로를 개방 또는 폐쇄하도록 구성될 수 있다.
본 발명의 실시예는 사용자 요청에 해당하는 어플리케이션의 특성 및 어플리케이션 변경 빈도에 따라 소스 신호들을 생성하도록 구성된 호스트; 및 복수의 패드들로 구성된 패드부를 포함하며, 상기 소스 신호들에 따라 상기 복수의 패드들을 복수의 그룹들로 분할하고, 상기 복수의 그룹들 각각을 서로 상이한 모드로 설정함으로써 상기 패드부의 패드 구성을 변경하도록 구성된 반도체 메모리를 포함할 수 있다.
본 기술은 반도체 장치의 효율적인 패드 구성이 가능하며, 소비 전력 또한 줄일 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성을 나타낸 도면,
도 2는 도 1의 패드 구성 제어회로의 구성을 나타낸 도면,
도 3은 본 발명의 실시예에 따른 패드 구성 제어신호 생성회로의 구성 예를 나타낸 도면,
도 4는 본 발명의 실시예에 따른 패드 구성 제어신호 생성회로의 다른 구성 예를 나타낸 도면,
도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체 장치의 패드 구성 예를 나타낸 도면이고,
도 6은 본 발명의 실시예에 따른 반도체 시스템의 구성을 나타낸 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 실시예에 따른 반도체 장치의 구성을 나타낸 도면이다.
도 1에 도시된 바와 같이, 본 발명의 실시예에 따른 반도체 장치(100)는 패드부(101), 코어 블록(103), 패드 구성 제어회로(105), 라이트 패스(Write Path)(107) 및 리드 패스(Read Path)(109)를 포함할 수 있다.
패드부(101)는 제 1 입/출력 신호 라인들(IO1<0:M>)을 통해 라이트 패스(107) 및 리드 패스(109)와 공통 연결될 수 있다.
코어 블록(103)은 제 2 입/출력 신호 라인들(IO2<0:M>)을 통해 라이트 패스(107) 및 리드 패스(109)와 공통 연결될 수 있다.
패드부(101)는 복수의 패드 즉, 데이터 입/출력을 위한 데이터 패드들, 어드레스 입력을 위한 어드레스 패드들, 커맨드 입력을 위한 커맨드 패드들 및 별도의 전용 신호 입/출력을 위한 전용 패드들 중에서 적어도 하나를 포함할 수 있다.
코어 블록(103)은 메모리 셀 어레이 및 메모리 셀 어레이의 데이터 감지/증폭 및 입/출력 처리를 위한 구성들을 더 포함할 수 있다.
코어 블록(103)은 리드(Read) 동작 시 메모리 셀 어레이에 기록되어 있는 데이터를 제 2 입/출력 신호 라인들(IO2<0:M>), 리드 패스(109) 및 제 1 입/출력 신호 라인들(IO1<0:M>)을 경유하여 패드부(101)로 출력할 수 있다.
코어 블록(103)은 라이트(Write) 동작 시 패드부(101)를 통해 입력되는 데이터를, 제 1 입/출력 신호 라인들(IO1<0:M>), 라이트 패스(107) 및 제 2 입/출력 신호 라인들(IO2<0:M>)을 경유하여 메모리 셀 어레이에 기록할 수 있다.
패드 구성 제어회로(105)는 패드 구성 제어신호(SCL<0:N>)에 따라 복수의 패드(예를 들어, 데이터 패드들)의 패드 구성을 변경할 수 있다.
패드 구성 제어회로(105)는 복수의 패드 전체(예를 들어, 데이터 패드들 전체)를 복수의 모드(입/출력 겸용 모드, 입력 전용 모드, 출력 전용 모드 또는 입/출력 차단 모드) 중에서 어느 하나로 설정하거나, 데이터 패드들을 그룹단위로 구분하고 각 그룹에 대해 상기 복수의 모드 중에서 서로 다른 모드를 설정할 수 있다.
복수의 모드는 입/출력 겸용 모드, 입력 전용 모드, 출력 전용 모드 및 입/출력 차단 모드를 포함할 수 있다.
추후 설명에 앞서, 패드 구성 제어신호(SCL<0:N>)는 서로 독립적인 값을 가질 수 있다. 따라서 데이터 패드들을 구분한 그룹 각각의 위치 및 그룹의 크기(그룹에 포함된 패드들의 수)는 패드 구성 제어신호(SCL<0:N>)에 따라 자유롭게 변경할 수 있다.
패드 구성 제어회로(105)는 패드 구성 제어신호(SCL<0:N>)에 따라 패드부(101)와 연결된 입/출력 경로들을 독립적으로 제어함으로써 패드부(101)의 패드 구성 변경을 수행할 수 있다.
도 2는 도 1의 패드 구성 제어회로의 구성을 나타낸 도면이다.
도 2에 도시된 바와 같이, 패드 구성 제어회로(105)는 복수의 패드 구성 제어 유닛(200)을 포함할 수 있다.
복수의 패드 구성 제어 유닛(200)은 서로 동일하게 구성될 수 있다.
복수의 패드 구성 제어 유닛(200)은 각각 패드부(101)와 연결된 경로들 즉, 제 1 입/출력 신호 라인들(IO1<0:M>) 각각의 사이에 연결될 수 있다.
복수의 패드 구성 제어 유닛(200)은 제 1 입/출력 신호 라인들(IO1<0:M>) 사이에 일대일 연결될 수 있다.
복수의 패드 구성 제어 유닛(200) 각각은 제 1 입/출력 신호 라인들(IO1<0:M>) 각각의 사이에 병렬 연결된 복수의 스위치 예를 들어, 제 1 패스 게이트(201) 및 제 2 패스 게이트(202)를 포함할 수 있다.
예를 들어, 제 1 입/출력 신호 라인들(IO1<0:M>) 중에서 어느 하나 예를 들어, IO1<0> 사이에 연결된 패드 구성 제어 유닛(200)의 제 1 패스 게이트(201)는 패드 구성 제어신호(SCL<0:N>) 중에서 SCL<0>에 따라 제 1 입/출력 신호 라인들(IO1<0:M>) 중에서 IO1<0>의 입력 경로를 개방 또는 폐쇄할 수 있다.
입력 경로는 패드부(101)에서 라이트 패스(107)로의 신호 입력 경로를 의미할 수 있다.
제 1 입/출력 신호 라인들(IO1<0:M>) 중에서 IO1<0> 사이에 연결된 패드 구성 제어 유닛(200)의 제 2 패스 게이트(202)는 패드 구성 제어신호(SCL<0:N>) 중에서 SCL<1>에 따라 제 1 입/출력 신호 라인들(IO1<0:M>) 중에서 IO1<0>의 출력 경로를 개방 또는 폐쇄할 수 있다.
출력 경로는 리드 패스(109)에서 패드부(101)로의 신호 출력 경로를 의미할 수 있다.
도 3은 본 발명의 실시예에 따른 패드 구성 제어신호 생성회로의 구성 예를 나타낸 도면이다.
본 발명의 실시예에 따른 반도체 장치(100)는 패드 구성 제어신호(SCL<0:N>)를 생성하기 위한 패드 구성 제어신호 생성회로(300)를 포함할 수 있다.
패드 구성 제어신호 생성회로(300)는 코어 블록(103)에 포함될 수 있다. 이때 패드 구성 제어신호 생성회로(300)가 코어 블록(103)에 포함되는 일 예를 든 것일 뿐, 패드 구성 제어신호 생성회로의 배치 영역을 한정하는 것은 아니며, 반도체 장치(100)의 전 영역 중에서 신호 배선 등을 고려한 적정 영역에 배치될 수 있다.
도 3의 패드 구성 제어신호 생성회로(300)는 패드부(101)의 어드레스 패드들(또는 어드레스 및 커맨드 패드들)을 통해 패드 구성 제어신호(SCL<0:N>) 생성을 위한 소스 신호들을 제공받도록 구성된 예를 든 것이다.
패드 구성 제어신호 생성회로(300)는 모드 레지스터 셋(301) 및 디코더(302)를 포함할 수 있다.
모드 레지스터 셋(301)은 어드레스 패드들(또는 어드레스 및 커맨드 패드들)을 통해 소스 신호들을 제공받아 예비 신호(DQMD<0:K>)를 생성할 수 있다.
반도체 장치(100)와 연결된 외부 장치 예를 들어, 메모리 컨트롤러와 같은 호스트는 소스 신호들을 이용하여 반도체 장치(100)의 주 사용 목적에 맞도록 예비 신호(DQMD<0:K>)의 값을 변경할 수 있다.
디코더(302)는 예비 신호(DQMD<0:K>)를 디코딩하여 패드 구성 제어신호(SCL<0:N>)를 생성할 수 있다.
도 4는 본 발명의 실시예에 따른 패드 구성 제어신호 생성회로의 다른 구성 예를 나타낸 도면이다.
도 4의 패드 구성 제어신호 생성회로(400)는 패드부(101)의 패드들 중에서 패드 구성 제어신호(SCL<0:N>) 생성을 위한 소스 신호들의 입력을 위해서만 사용되는 적어도 하나의 전용 패드를 통해 소스 신호 예를 들어, 예비 신호(DQMD<0:K>)를 제공받도록 구성된 예를 든 것이다.
패드 구성 제어신호 생성회로(400)는 디코더(401)를 포함할 수 있다.
디코더(401)는 예비 신호(DQMD<0:K>)를 디코딩하여 패드 구성 제어신호(SCL<0:N>)를 생성할 수 있다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체 장치의 패드 구성 예를 나타낸 도면이다.
도 5a는 패드부(101)의 데이터 패드들 96개를 출력:입력(RD:WT) = 2:1 비율로 설정한 예를 든 것이다.
96개의 데이터 패드들은 기본적으로 입/출력 겸용이 가능한 구조이다.
본 발명의 실시예는 패드 구성 제어신호(SCL<0:N>)를 이용하여 96개의 데이터 패드들 중에서 64개의 데이터 패드들을 출력 전용 모드(RD)로 설정하고, 32개의 데이터 패드들을 입력 전용 모드(WT)로 설정할 수 있다.
도 5b는 패드부(101)의 데이터 패드들 128개 중에서 일부 즉, 96개를 출력:입력(RD:WT) = 2:1 비율로 설정하고, 나머지 32개를 입/출력 차단 모드로 설정한 예를 든 것이다.
128개의 데이터 패드들은 기본적으로 입/출력 겸용이 가능한 구조이다.
본 발명의 실시예는 패드 구성 제어신호(SCL<0:N>)를 이용하여 96개의 데이터 패드들 중에서 64개의 데이터 패드들을 출력 전용 모드(RD)로 설정하고, 32개의 데이터 패드들을 입력 전용 모드(WT)로 설정하며, 나머지 32개의 데이터 패드들을 입/출력 차단 모드로 설정할 수 있다.
도 5c는 패드부(101)의 데이터 패드들 80개를 출력:입력(RD:WT) = 4:1 비율로 설정한 예를 든 것이다.
80개의 데이터 패드들은 기본적으로 입/출력 겸용이 가능한 구조이다.
본 발명의 실시예는 패드 구성 제어신호(SCL<0:N>)를 이용하여 80개의 데이터 패드들 중에서 64개의 데이터 패드들을 출력 전용 모드(RD)로 설정하고, 16개의 데이터 패드들을 입력 전용 모드(WT)로 설정할 수 있다.
도 5d는 패드부(101)의 데이터 패드들 128개 중에서 일부 즉, 80개를 출력:입력(RD:WT) = 4:1 비율로 설정하고, 나머지 48개를 입/출력 차단 모드로 설정한 예를 든 것이다.
128개의 데이터 패드들은 기본적으로 입/출력 겸용이 가능한 구조이다.
본 발명의 실시예는 패드 구성 제어신호(SCL<0:N>)를 이용하여 128개의 데이터 패드들 중에서 64개의 데이터 패드들을 출력 전용 모드(RD)로 설정하고, 16개의 데이터 패드들을 입력 전용 모드(WT)로 설정하며, 나머지 48개의 데이터 패드들을 입/출력 차단 모드로 설정할 수 있다.
상술한 도 5a 내지 도 5d는 패드 구성의 예시들일 뿐, 본 발명의 실시예에 따른 반도체 장치(100)는 패드 구성 제어신호(SCL<0:N>)에 따라 상술한 예시들 이외에도 다양한 방식으로 패드 구성을 자유롭게 변경할 수 있으며, 패드 구성 변경이 일회성이 아닌 외부 제어에 따라 언제라도 가능하다.
따라서 반도체 장치(100)의 사용 목적에 맞도록 패드 구성을 자유롭게 변경할 수 있으며, 불필요한 패드의 동작을 차단함으로써 전력 소비를 줄일 수 있다.
도 6은 본 발명의 실시예에 따른 데이터 처리 시스템의 구성을 나타낸 도면이다.
도 6에 도시된 바와 같이, 본 발명의 실시예에 따른 데이터 처리 시스템(1000)은 반도체 메모리(1001), 호스트(1003) 및 사용자 인터페이스(UI: User Interface)(1005)를 포함할 수 있다.
반도체 메모리(1001)는 싱글 메모리 칩, 또는 다수의 메모리 칩을 적층한 입체 구조의 메모리 모듈 등과 같이 다양한 형태를 가질 수 있다.
반도체 메모리(1001)는 도 1 내지 도 5d를 참조하여 설명한 본 발명의 실시예에 따른 반도체 장치(100)와 동일하게 구성될 수 있으며, 반도체 장치(100)와 동일한 동작을 수행할 수 있다.
반도체 메모리(1001)는 반도체 장치 외부 즉, 호스트(1003)에서 제공되는 소스 신호들에 따라 패드부의 패드 구성을 변경할 수 있다.
반도체 메모리(1001)는 어드레스 패드들을 통해 소스 신호들을 제공받거나, 소스 신호들의 입력을 위해서만 사용되는 전용 패드를 통해 예비 신호(DQMD<0:K>)를 제공받을 수 있다.
사용자 인터페이스(1005)는 예를 들어, 키보드/마우스/모니터 또는 터치 스크린 등과 같이 사용자의 입력 및 사용자 입력에 따른 출력이 가능한 다양한 형태를 가질 수 있다.
호스트(1003)는 반도체 메모리(1001)를 제어하기 위한 메모리 컨트롤러 예를 들어, SoC(System on Chip)를 포함할 수 있다.
호스트(1003)는 반도체 메모리(1001)의 신호 입/출력 또는/및 사용자 인터페이스(1005)의 신호 입/출력을 제어할 수 있다.
호스트(1003)는 어플리케이션 특성 및 어플리케이션 변경 빈도에 따라 소스 신호들 또는 예비 신호(DQMD<0:K>)의 값을 조정함으로써 반도체 메모리(1001)의 패드부의 패드 구성을 변경할 수 있다.
다수의 어플리케이션들이 호스트(1003) 또는 반도체 메모리(1001)에 설치될 수 있다.
호스트(1003)는 다수의 어플리케이션들을 제 1 타입과 제 2 타입으로 구분하고, 실행되어야 할 어플리케이션의 타입에 따라 소스 신호들의 값을 조정하여 패드부의 패드 구성을 서로 다르게 할 수 있다.
제 1 타입은 예를 들어, 인공지능(AI: Artificial Intelligence)과 증강현실(AR: Augmented Reality) 등과 관련된 어플리케이션으로서 그 주요 기능인 이미지 프로세싱 과정에서 실시간 처리를 주로 수행할 수 있다. 제 2 타입은 이미지 프로세싱 이외의 일반적인 어플리케이션일 수 있다.
호스트(1003)는 사용자 인터페이스(1005)를 통한 사용자 요청을 분석하여 현재 실행되어야 할 어플리케이션이 제 1 타입 또는 제 2 타입인지 구분할 수 있다.
호스트(1003)는 사용자 요청에 해당하는 어플리케이션이 제 2 타입인 경우, 소스 신호들의 값을 조정하여 반도체 메모리(1001)의 패드부의 모든 데이터 패드들 중에서 일부를 출력 전용 모드(RD), 그리고 나머지 또는 다른 일부를 입력 전용 모드(WT)로 설정할 수 있다.
이때 패드부의 출력:입력(RD:WT) 비율은 실행되어야 할 어플리케이션에 따라 도 5a 내지 도 5d와 같이 2:1 또는 4:1로 설정할 수 있다.
호스트(1003)는 사용자 요청에 해당하는 어플리케이션이 제 1 타입인 경우, 소스 신호들의 값을 조정하여 반도체 메모리(1001)의 패드부의 모든 데이터 패드들 중에서 전부를 출력 전용 모드(RD) 또는 입력 전용 모드(WT)로 설정할 수 있다.
호스트(1003)는 사용자 요청에 해당하는 어플리케이션이 제 1 타입인 경우, 소스 신호들의 값을 조정하여 반도체 메모리(1001)의 패드부의 모든 데이터 패드들 중에서 일부를 출력 전용 모드(RD) 또는 입력 전용 모드(WT)로 설정할 수 있다.
한편, 호스트(1003)는 소스 신호들의 값을 조정하여 패드부의 데이터 패드들 중에서 사용되지 않는 데이터 패드들은 입/출력 차단 모드로 설정할 수 있다.
호스트(1003)는 어플리케이션의 타입 간 변경 빈도가 설정 횟수 이상일 경우 즉, 정해진 시간 내에 서로 다른 타입에 해당하는 어플리케이션이 설정 횟수 이상 번갈아가며 실행되어야 하는 경우, 소스 신호들의 값을 조정하여 어플리케이션의 타입과 상관없이 패드부의 패드 구성을 제 2 타입에 맞도록 설정할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (20)

  1. 복수의 패드들을 포함하는 패드부;
    상기 패드부와 입/출력 신호 라인들을 통해 연결된 메모리 셀 어레이;
    상기 복수의 패드들을 복수의 그룹들로 분할하고, 패드 구성 제어신호에 따라 상기 복수의 그룹들 각각을 서로 상이한 모드로 설정함으로써 상기 패드부의 패드 구성을 변경하도록 구성된 패드 구성 제어회로;
    소스 신호들을 상기 패드부의 어드레스 패드들을 통해 제공받아 예비 신호를 생성하도록 구성된 모드 레지스터 셋; 및
    상기 예비 신호를 디코딩하여 상기 패드 구성 제어신호를 생성하도록 구성된 디코더를 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 패드 구성 제어회로는
    상기 패드 구성 제어신호에 따라 상기 입/출력 신호 라인들 각각의 입/출력 경로를 독립적으로 제어함으로써 상기 패드부의 패드 구성을 변경하도록 구성되는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 복수의 패드들은 어드레스 패드들, 커맨드 패드들 및 상기 소스 신호들의 입력을 위해서만 사용되는 전용 패드들 중에서 적어도 하나를 더 포함하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 복수의 그룹들 중에서 하나 또는 그 이상의 그룹들은
    입/출력 겸용 모드, 입력 전용 모드, 출력 전용 모드 및 입/출력 차단 모드 중에서 적어도 하나로 설정되는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 패드 구성 제어회로는
    상기 입/출력 신호 라인들 각각의 사이에 연결된 복수의 스위치들을 포함하는 반도체 장치.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 복수의 패드를 포함하는 패드부;
    제 1 입/출력 신호 라인들을 통해 상기 패드부와 공통 연결된 라이트 패스 및 리드 패스;
    메모리 셀 어레이를 포함하며, 제 2 입/출력 신호 라인들을 통해 상기 라이트 패스 및 상기 리드 패스와 공통 연결된 코어 블록; 및
    상기 제 1 입/출력 신호 라인들 각각의 사이에 병렬 연결된 제 1 스위치 및 제 2 스위치를 포함하며,
    상기 제 1 스위치는 패드 구성 제어신호의 신호 비트들 중에서 어느 하나의 비트에 따라 상기 패드부에서 상기 라이트 패스로의 신호 경로를 개방 또는 폐쇄하고, 상기 제 2 스위치는 상기 패드 구성 제어신호의 신호 비트들 중에서 다른 하나의 비트에 따라 상기 리드 패스에서 상기 패드부로의 신호 경로를 개방 또는 폐쇄하도록 구성되는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 반도체 장치 외부에서 제공되는 소스 신호들을 상기 패드부의 어드레스 패드들을 통해 제공받고, 상기 소스 신호들을 이용하여 예비 신호를 생성하도록 구성된 모드 레지스터 셋, 및
    상기 예비 신호를 디코딩하여 상기 패드 구성 제어신호를 생성하도록 구성된 디코더를 더 포함하는 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 반도체 장치 외부에서 제공되는 소스 신호들을 상기 소스 신호들의 입력을 위해서만 사용되는 상기 패드부의 전용 패드를 통해 제공받고, 상기 소스 신호들을 이용하여 상기 패드 구성 제어신호를 생성하도록 구성된 디코더를 더 포함하는 반도체 장치.
  12. 사용자 요청에 해당하는 어플리케이션의 특성 및 어플리케이션 변경 빈도에 따라 소스 신호들을 생성하도록 구성된 호스트; 및
    복수의 패드들로 구성된 패드부를 포함하며, 상기 소스 신호들에 따라 상기 복수의 패드들을 복수의 그룹들로 분할하고, 상기 복수의 그룹들 각각을 서로 상이한 모드로 설정함으로써 상기 패드부의 패드 구성을 변경하도록 구성된 반도체 메모리를 포함하며,
    상기 호스트는 설치된 다수의 어플리케이션들을 이미지 프로세싱과 관련된 제 1 타입 및 그 이외의 제 2 타입으로 구분하고, 현재 실행되어야 할 어플리케이션의 타입에 따라 상기 소스 신호들을 생성하도록 구성되는 데이터 처리 시스템.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 반도체 메모리는
    상기 패드부와 입/출력 신호 라인들을 통해 연결된 메모리 셀 어레이, 및
    상기 소스 신호들을 이용하여 생성한 패드 구성 제어신호에 따라 상기 패드부의 패드 구성을 변경하도록 구성된 패드 구성 제어회로를 포함하는 데이터 처리 시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 13 항에 있어서,
    상기 패드 구성 제어신호 생성회로는
    상기 소스 신호들을 이용하여 예비 신호를 생성하도록 구성된 모드 레지스터 셋, 및
    상기 예비 신호를 디코딩하여 상기 패드 구성 제어신호를 생성하도록 구성된 디코더를 포함하는 데이터 처리 시스템.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 복수의 패드들은 어드레스 패드들, 커맨드 패드들 및 상기 소스 신호들의 입력을 위해서만 사용되는 전용 패드들 중에서 적어도 하나를 더 포함하는 데이터 처리 시스템.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 복수의 그룹들 중에서 하나 또는 그 이상의 그룹들은
    입/출력 겸용 모드, 입력 전용 모드, 출력 전용 모드 및 입/출력 차단 모드 중에서 적어도 하나로 설정되는 데이터 처리 시스템.
  17. 삭제
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 호스트는
    사용자 인터페이스를 통해 입력된 사용자 요청을 분석하여 현재 실행되어야 할 어플리케이션을 상기 제 1 타입 또는 상기 제 2 타입인지 구분하도록 구성되는 데이터 처리 시스템.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 호스트는
    사용자 요청에 해당하는 어플리케이션이 상기 제 2 타입인 경우, 상기 패드부의 모든 패드들 중에서 일부를 출력 전용 모드, 그리고 나머지 또는 다른 일부를 입력 전용 모드로 설정하기 위한 상기 소스 신호들을 생성하고,
    상기 사용자 요청에 해당하는 어플리케이션이 상기 제 1 타입인 경우, 상기 패드부의 패드들 중에서 전부를 상기 출력 전용 모드 또는 상기 입력 전용 모드로 설정하기 위한 상기 소스 신호들을 생성하며,
    상기 패드부의 사용되지 않는 패드들은 입/출력 차단 모드로 설정하기 위한 상기 소스 신호들을 생성하도록 구성되는 데이터 처리 시스템.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 12 항에 있어서,
    상기 호스트는
    서로 다른 타입의 어플리케이션 변경 빈도가 설정 횟수 이상일 경우, 어플리케이션의 타입과 상관없이 상기 패드부의 모든 패드들 중에서 일부를 출력 전용 모드, 그리고 나머지 또는 다른 일부를 입력 전용 모드로 설정하기 위한 상기 소스 신호들을 생성하도록 구성되는 데이터 처리 시스템.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070070712A1 (en) 2005-09-29 2007-03-29 Hynix Semiconductor Inc. Data input/output multiplexer of semiconductor device
KR100735527B1 (ko) * 2006-02-13 2007-07-04 삼성전자주식회사 2개의 패드 행을 포함하는 반도체 메모리 장치
JP2008192264A (ja) 2007-02-07 2008-08-21 Nec Electronics Corp 半導体記憶装置
KR101125975B1 (ko) * 2008-01-16 2012-03-20 마이크론 테크놀로지, 인크. 데이터 버스 반전 장치, 시스템 및 방법
JP2017045491A (ja) 2015-08-26 2017-03-02 ルネサスエレクトロニクス株式会社 半導体メモリ、メモリシステム

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5835395A (en) 1991-02-07 1998-11-10 Texas Instruments Incorporated Eprom pinout option
GB9508931D0 (en) * 1995-05-02 1995-06-21 Xilinx Inc Programmable switch for FPGA input/output signals
US9037807B2 (en) * 2001-03-05 2015-05-19 Pact Xpp Technologies Ag Processor arrangement on a chip including data processing, memory, and interface elements
US6625702B2 (en) * 2001-04-07 2003-09-23 Hewlett-Packard Development Company, L.P. Memory controller with support for memory modules comprised of non-homogeneous data width RAM devices
US7352602B2 (en) * 2005-12-30 2008-04-01 Micron Technology, Inc. Configurable inputs and outputs for memory stacking system and method
JP5147234B2 (ja) * 2006-12-28 2013-02-20 パナソニック株式会社 半導体集積回路装置
KR101003116B1 (ko) 2008-08-08 2010-12-21 주식회사 하이닉스반도체 패드를 제어하는 반도체 메모리 장치 및 그 장치가 장착된 멀티칩 패키지
KR20120056017A (ko) * 2010-11-24 2012-06-01 삼성전자주식회사 다채널 반도체 장치 및 이를 구비한 디스플레이 장치
KR101198141B1 (ko) * 2010-12-21 2012-11-12 에스케이하이닉스 주식회사 반도체 메모리 장치
KR101268099B1 (ko) 2011-10-31 2013-05-29 인포뱅크 주식회사 차량의 전자 제어 장치를 리프로그래밍하는 데이터 업데이트 장치, 연결 수단 및 데이터 업데이트 장치의 동작 방법
KR101321481B1 (ko) * 2011-11-04 2013-10-28 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이를 위한 테스트 회로
US9471484B2 (en) 2012-09-19 2016-10-18 Novachips Canada Inc. Flash memory controller having dual mode pin-out
KR20140126145A (ko) * 2013-04-22 2014-10-30 에스케이하이닉스 주식회사 반도체 장치, 그 반도체 장치를 포함하는 반도체 시스템 및 그 반도체 시스템의 구동방법
KR20140131623A (ko) * 2013-05-06 2014-11-14 에스케이하이닉스 주식회사 반도체 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070070712A1 (en) 2005-09-29 2007-03-29 Hynix Semiconductor Inc. Data input/output multiplexer of semiconductor device
KR100735527B1 (ko) * 2006-02-13 2007-07-04 삼성전자주식회사 2개의 패드 행을 포함하는 반도체 메모리 장치
JP2008192264A (ja) 2007-02-07 2008-08-21 Nec Electronics Corp 半導体記憶装置
KR101125975B1 (ko) * 2008-01-16 2012-03-20 마이크론 테크놀로지, 인크. 데이터 버스 반전 장치, 시스템 및 방법
JP2017045491A (ja) 2015-08-26 2017-03-02 ルネサスエレクトロニクス株式会社 半導体メモリ、メモリシステム

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