KR20120053241A - 반도체 메모리 장치 및 이를 포함하는 반도체 시스템 - Google Patents

반도체 메모리 장치 및 이를 포함하는 반도체 시스템 Download PDF

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Abstract

반도체 메모리 장치는 공유 패드를 포함한다. 상기 공유 패드는 리드 동작에서 리드 동작 제어신호를 출력하고, 라이트 동작에서 라이트 동작 제어신호를 수신한다.

Description

반도체 메모리 장치 및 이를 포함하는 반도체 시스템{SEMICONDUCTOR MEMORY APPARATUS AND SEMICONDUCTOR SYSTEM INCLUDING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 상기 반도체 메모리 장치를 포함하는 반도체 시스템에 관한 것이다.
반도체 메모리 장치는 복수개의 패드(또는, 핀)를 구비하고, 상기 복수개의 패드를 통해 외부 컨트롤러와 통신한다. 상기 패드는 외부 컨트롤러와 통신하기 위한 반도체 메모리 장치의 필수적인 구성요소이지만 반도체 메모리 장치의 소형화에 약점으로 작용한다. 즉, 반도체 메모리 장치가 대용량화되면서 상기 패드의 개수가 증가하고 있고, 상기 패드가 차지하는 면적은 그만큼 증가하게 된다.
도 1은 종래기술에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 도면이다. 도 1에서, 반도체 메모리 장치의 데이터 입출력 동작, 즉, 리드 및 라이트 동작에 사용되는 4개의 패드가 도시되었다. 상기 4개의 패드는 데이터 패드(10), 리드 데이터 스트로브 패드(20), 라이트 데이터 스트로브 패드(30) 및 데이터 마스크 패드(40)이다.
상기 데이터 패드(10)는 반도체 메모리 장치로 데이터(DQ<0:31>)가 입력되거나 상기 반도체 메모리 장치로부터 데이터(DQ<0:31>)를 출력하기 위해 구비된다.
상기 리드 데이터 스트로브 패드(20)는 반도체 메모리 장치에 저장된 내부 데이터가 상기 데이터 패드를 통해 출력될 때, 외부 컨트롤러로의 원할한 데이터 전송을 위해 생성되는 리드 데이터 스트로브 신호(RDQS)를 출력하기 위한 패드이다. 상기 리드 데이터 스트로브 신호(RDQS)는 상기 반도체 메모리 장치의 내부에서 생성되고, 상기 리드 데이터 스트로브 패드(20)를 통해 외부 컨트롤러로 출력될 수 있다. 따라서, 상기 리드 데이터 스트로브 신호(RDQS)는 상기 반도체 메모리 장치의 리드 동작에서 사용되는 신호이다.
상기 라이트 데이터 스트로브 패드(30)는 외부에서 입력되는 입력 데이터가 상기 데이터 패드를 통해 상기 반도체 메모리 장치로 입력될 때, 원활한 데이터 입력을 위해 생성되는 라이트 데이터 스트로브 신호(WDQS)를 수신하기 위한 패드이다. 상기 라이트 데이터 스트로브 신호(WDQS)는 외부 컨트롤러로부터 생성되고, 상기 라이트 데이터 스트로브 패드(30)를 통해 상기 반도체 메모리 장치로 입력된다. 따라서, 상기 라이트 데이터 스트로브 신호(WDQS)는 상기 반도체 메모리 장치의 라이트 동작에서 사용되는 신호이다.
상기 데이터 마스크 패드(40)는 데이터 마스크 신호(DM)를 수신하는 패드이다. 상기 데이터 마스크 신호(DM)는 상기 반도체 메모리 장치의 라이트 동작에서 사용되는 신호이다. 상기 데이터 마스크 신호(DM)는 상기 반도체 메모리 장치의 데이터 처리용량 및 데이터 처리속도가 증가하면서 사용되고 있다. 상기 데이터 마스크 신호(DM)는 데이터의 패턴에 따라 반도체 메모리 장치에 저장된 데이터의 변경이 필요하지 않을 때, 데이터 패드(10)를 통해 현재 반도체 메모리 장치로 입력되는 데이터의 일부가 반도체 메모리 장치의 내부 회로로 전달되지 않도록 차단하는 역할을 수행한다.
도 2는 종래기술에 따른 반도체 메모리 장치의 동작을 보여주는 타이밍도이다. 도 1 및 도 2를 참조하여 종래기술에 따른 반도체 메모리 장치의 동작을 살펴보면 다음과 같다. 도 2에서, 상기 반도체 메모리 장치의 라이트 동작을 위해서 라이트 커맨드(WT)가 입력된다. 상기 라이트 커맨드(WT)가 인가되면 상기 반도체 메모리 장치는 데이터 패드(10)를 통해 입력 데이터(DQ<0:31>)를 수신하고, 라이트 데이터 스트로브 패드(30)를 통해 라이트 데이터 스트로브 신호(WDQS)를 수신하며, 데이터 마스크 패드(40)를 통해 데이터 마스크 신호(DM)를 수신한다. 도 2에서, 상기 데이터 마스크 신호가 인에이블 되면 현재 입력되는 데이터가 마스킹되고(mask), 상기 데이터 마스크 신호가 디스에이블 되면 현재 입력되는 데이터가 마스킹 되지 않는다(non mask). 따라서, 상기 반도체 메모리 장치는 각각 할당된 패드를 통해 상기 입력 데이터(DQ<0:31>), 라이트 데이터 스트로브 신호(WDQS) 및 상기 데이터 마스크 신호(DM)를 수신하여 상기 입력 데이터(DQ<0:31>)로부터 내부 데이터를 생성하고, 상기 내부 데이터를 데이터 입출력 라인으로 전송함으로써 상기 반도체 메모리 장치에 저장한다.
이후, 리드 동작이 수행되면 리드 커맨드(RD)가 상기 반도체 메모리 장치로 인가된다. 상기 리드 커맨드(RD)가 인가되면 반도체 메모리 장치에 저장되어 있던 내부 데이터로부터 출력 데이터(DQ<0:31>)가 생성되고, 내부 클럭 신호(dll_clk)를 이용하여 리드 데이터 스트로브 신호(RDQS) 또한 생성된다. 상기 출력 데이터(DQ<0:31>)는 상기 데이터 패드(10)를 통해 외부 컨트롤러로 출력되고, 상기 리드 데이터 스트로브 신호(RDQS)는 상기 리드 데이터 스트로브 패드(20)를 통해 외부 컨트롤러로 출력된다.
위와 같이, 상기 데이터 마스크 신호(DM)는 상기 반도체 메모리 장치의 리드 동작에서는 사용되지 않고, 역으로 상기 리드 데이터 스트로브 신호(RDQS)는 상기 반도체 메모리 장치의 라이트 동작에서는 사용되지 않는다. 따라서, 상기 반도체 메모리 장치의 라이트 동작 시에 상기 리드 데이터 스트로브 패드(20)는 사용되지 않고, 상기 반도체 메모리 장치의 리드 동작 시에 상기 데이터 마스크 패드(40)는 사용되지 않는다.
본 발명은 상기와 같은 문제점을 해결하기 위해서 패드의 개수를 감소시킬 수 있는 반도체 메모리 장치 및 통신 채널의 개수를 감소시키는 반도체 시스템을 제공하는데 그 목적이 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는 리드 동작에서 리드 동작 제어신호를 출력하고, 라이트 동작에서 라이트 동작 제어신호를 수신하는 공유 패드를 포함한다.
본 발명의 다른 실시예에 따른 반도체 메모리 장치는 공유 패드; 리드 동작에서 상기 공유 패드로 리드 데이터 스트로브 신호를 출력하는 리드 데이터 스트로브 생성부; 및 라이트 동작에서 상기 공유 패드를 통해 수신된 데이터 마스크 신호를 버퍼링하여 내부 데이터 마스크 신호를 생성하는 데이터 마스크 신호 생성부를 포함한다.
또한, 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 공유 패드; 및 데이터 패드를 포함하고, 리드 동작에서 상기 데이터 패드를 통해 데이터를 출력하고 상기 공유 패드를 통해 리드 동작 제어신호를 출력하며, 라이트 동작에서 상기 데이터 패드를 통해 데이터를 수신하고 상기 공유 패드를 통해 라이트 동작 제어신호를 수신한다.
본 발명에 의하면, 리드 동작과 라이트 동작에서 서로 충돌하지 않는 신호의 입출력을 동일한 패드에 의해 수행될 수 있도록 하여 패드의 효율을 증가시키고, 패드의 수를 감소킬 수 있으며, 이에 의해 반도체 메모리 장치의 면적을 확보할 수 있다.
도 1은 종래기술에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 도면,
도 2는 종래기술에 따른 반도체 메모리 장치의 동작으로 보여주는 타이밍도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 도면,
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 보여주는 타이밍도,
도 5는 본 발명의 실시예에 따른 반도체 시스템의 구성을 개략적으로 보여주는 도면이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 구성을 개략적으로 보여주는 도면이다. 도 3에서, 상기 반도체 메모리 장치(1)는 공유 패드(100), 데이터 패드(10) 및 라이트 데이터 스트로브 패드(30)를 포함한다.
상기 공유 패드(100)는 상기 반도체 메모리 장치(1)의 리드 동작과 관련된 리드 동작 제어신호를 출력할 수 있고, 상기 반도체 메모리 장치(1)의 라이트 동작과 관련된 라이트 동작 제어신호를 수신할 수 있다. 따라서, 상기 공유 패드(100)는 상기 반도체 메모리 장치의 리드 동작 및 라이트 동작에서 모두 사용된다.
상기 리드 동작 제어신호는 상기 반도체 메모리 장치(1)의 리드 동작에서 사용되고, 상기 반도체 메모리 장치(1)의 라이트 동작에서는 사용되지 않는 신호이다. 상기 라이트 동작 제어신호는 상기 반도체 메모리 장치(1)의 라이트 동작에서 사용되고, 상기 반도체 메모리 장치(2)의 리드 동작에서는 사용되지 않는 신호이다.
도 3에서, 상기 리드 동작 제어신호는 리드 데이터 스트로브 신호(RDQS<0:3>)이지만, 이에 한정되는 것은 아니고 리드 동작에서는 사용되지만 라이트 동작에서는 사용되지 않는 모든 신호가 포함될 수 있다. 도 3에서, 상기 라이트 동작 제어신호는 데이터 마스크 신호(DM<0:3>)이지만, 이에 한정되는 것은 아니고 라이트 동작에서는 사용되지만 리드 동작에서는 사용되지 않는 모든 신호를 포함할 수 있다.
상술한 바와 같이, 상기 리드 데이터 스트로브 신호(RDQS<0:3>)는 상기 반도체 메모리 장치(1)의 리드 동작에서만 사용되고, 상기 데이터 마스크 신호(DM<0:3>)는 상기 반도체 메모리 장치(1)의 라이트 동작에서만 사용되므로, 상기 리드 데이터 스트로브 신호(RDQS<0:3>)의 출력 및 상기 데이터 마스크 신호(DM<0:3>)의 입력이 하나의 상기 공유 패드(100)를 통해 이루어지더라도 신호 간의 충돌의 문제는 발생하지 않는다.
상기 데이터 패드(10)는 데이터의 입출력 경로가 된다. 리드 동작에서 상기 반도체 메모리 장치(1)에 저장된 내부 데이터는 상기 데이터 패드(10)를 통해 외부, 예를 들어, 외부 컨트롤러로 출력되고, 라이트 동작에서 외부로부터 입력되는 입력 데이터는 상기 데이터 패드(10)를 통해 상기 반도체 메모리 장치(1)로 입력된다.
상기 라이트 데이터 스트로브 패드(30)는 라이트 동작 시 외부로부터 상기 반도체 메모리 장치(1)의 라이트 동작에 사용되는 라이트 데이터 스트로브 신호(WDQS<0:3>)를 수신한다.
도 3에서, 상기 반도체 메모리 장치(1)는 리드 데이터 생성부(11), 라이트 데이터 생성부(12), 리드 데이터 스트로브 생성부(101), 데이터 마스크 신호 생성부(102) 및 라이트 데이터 스트로브 생성부(31)를 더 포함한다.
상기 리드 데이터 생성부(11)는 데이터 입출력 라인(GIO)을 통해 상기 반도체 메모리 장치(1)의 메모리 뱅크(미도시)에 저장된 내부 데이터를 수신하고, 상기 내부 데이터로부터 출력 데이터(DQ<0:31>)를 생성하며, 상기 데이터 패드(10)를 통해 상기 출력 데이터(DQ<0:31>)가 출력되도록 한다. 상기 리드 데이터 생성부(11)는 파이프 래치(PIPE), 트리거부(TRIG) 및 출력 데이터 드라이버(DQDRV)를 포함하여 구성되며, 종래기술로 구현된다.
상기 라이트 데이터 생성부(12)는 상기 데이터 패드(10)를 통해 수신되는 입력 데이터(DQ<0:31>)를 수신하고, 상기 데이터(DQ<0:31>)로부터 내부 데이터를 생성하여 상기 내부 데이터를 상기 데이터 입출력 라인(GIO)으로 전송한다. 따라서, 상기 데이터 입출력 라인(GIO)을 통해 전송된 데이터는 상기 반도체 메모리 장치(1)의 메모리 뱅크에 저장될 수 있다. 상기 라이트 데이터 생성부(12)는 입력 데이터 버퍼(DQBUF), 지연부(DELAY) 및 데이터 정렬부(ALIGN)를 포함하여 구성되며, 종래기술로 구현된다.
상기 리드 데이터 스트로브 생성부(101)는 내부 클럭 신호, 예를 들어, DLL 클럭(dll_clk)을 수신하여 상기 반도체 메모리 장치(1)의 리드 동작에 필요한 리드 데이터 스트로브 신호(RDQS<0:3>)를 생성한다. 상기 리드 데이터 스트로브 신호(RDQS<0:3>)는 상기 반도체 메모리 장치(1)가 리드 커맨드를 수신하고, 실제로 데이터를 출력하는 시점부터 활성화되도록 상기 반도체 메모리 장치(1) 내부적으로 생성되는 신호이다. 즉, 상기 리드 데이터 스트로브 신호(RDQS<0:3>)는 상기 반도체 메모리 장치(1)에 저장된 데이터가 출력되는 시점을 알리는 신호이다. 상기 리드 데이터 스트로브 생성부(101)로부터 생성된 상기 리드 데이터 스트로브 신호(RDQS<0:3>)는 상기 공유 패드(100)를 통해 상기 반도체 메모리 장치(1)의 외부로 출력된다. 상기 리드 데이터 스트로브 생성부(101)는 트리거부(TRIG) 및 스트로브 드라이버(DQSDRV)를 포함하여 구성되며, 종래기술로 구현된다.
상기 데이터 마스크 신호 생성부(102)는 상기 공유 패드(100)를 통해 입력된 데이터 마스크 신호(DM<0:3>)를 수신하여 내부 데이터 마스크 신호(DM_int<0:3>)를 생성한다. 상기 데이터 마스크 신호(DM<0:3>)는 데이터의 패턴에 따라 데이터의 변경 저장이 불필요할 때 현재 상기 데이터 패드(DQ)를 통해 입력되는 데이터 중 일부가 상기 반도체 메모리 장치(1)에 저장되지 않도록 상기 데이터 중 일부를 마스킹할 수 있는 신호이다. 상기 데이터 마스크 신호 생성부(102)는 데이터 마스크 버퍼(DMBUF), 지연부(DELAY) 및 래치부(LATCH)를 포함하여 구성될 수 있고, 종래기술로 구현된다.
상기 라이트 데이터 스트로브 생성부(31)는 외부 컨트롤러로부터 상기 라이트 데이터 스트로브 패드(30)를 통해 입력되는 라이트 데이터 스트로브 신호(WDQS<0:3>)를 수신하여 내부 라이트 데이터 스트로브 신호(WDQS_int<0:3>)를 생성한다. 상기 내부 라이트 데이터 스트로브 신호(WDQS_int<0:3>)는 상기 데이터 패드(10)를 통해 입력 데이터(DQ<0:31>)가 입력되고 실제로 상기 데이터가 상기 반도체 메모리 장치에 기입되는 시점부터 활성화된다. 상기 라이트 데이터 스트로브 생성부(31)는 스트로브 버퍼(DQSBUF) 및 지연부(DELAY)를 포함하여 구성되고, 종래기술로 구현된다.
따라서, 본 발명의 실시예에 따른 반도체 메모리 장치(1)에서 상기 공유 패드(100)는 상기 리드 데이터 스트로브 생성부(101) 및 상기 데이터 마스크 신호 생성부(102)와 공통 연결되어, 리드 동작에서 상기 리드 데이터 스트로브 생성부(101)로부터 생성된 상기 리드 데이터 스트로브 신호(RDQS<0:3>)를 출력하고, 라이트 동작에서 외부 컨트롤러로부터 인가되는 데이터 마스크 신호(DM<0:3>)가 상기 데이터 마스크 신호 생성부(102)로 입력되도록 한다.
도 4는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작을 보여주는 타이밍도이다. 도 3 및 도 4를 참조하여 본 발명의 실시예에 따른 반도체 메모리 장치(1)의 동작을 설명하면 다음과 같다.
먼저, 라이트 동작이 수행되기 위해 상기 반도체 메모리 장치(1)로 라이트 커맨드(WT)가 인가된다. 도 4에서, 두 번의 라이트 동작이 연속으로 수행되는 경우를 예시하였다. 상기 라이트 커맨드(WT)와 함께 공유 패드(100)를 통해 데이터 마스크 신호(DM<0:3>)가 입력되고, 데이터 패드(10)를 통해 입력 데이터(DQ<0:31>)가 입력되며, 라이트 데이터 스트로브 패드(30)를 통해 라이트 데이터 스트로브 신호(WDQS<0:3>)가 입력된다. 상기 라이트 데이터 생성부(12)는 상기 데이터 패드(10)를 통해 입력된 입력 데이터(DQ<0:31>)를 버퍼링하고 상기 데이터를 정렬하고, 상기 데이터 마스크 신호 생성부(102)에 의해 생성된 내부 데이터 마스크 신호(DM_int<0:3>)를 수신하여 상기 정렬된 데이터의 마스킹 여부를 결정하여 내부 데이터를 생성한다. 도 4에서, 상기 데이터 마스크 신호(DM<0:3>)의 인에이블 여부에 따라서 현재 입력되는 데이터의 마스킹 여부가 결정된다. 상기 데이터 마스크 신호(DM<0:3>)가 인에이블되면 현재 입력되는 데이터는 마스킹 되고(mask), 상기 데이터 마스크 신호(DM<0:3>)가 디스에이블되면 현재 입력되는 데이터가 마스킹 되지 않는다(non mask). 상기 라이트 데이터 스트로브 생성부(31)는 상기 라이트 데이터 스트로브 패드(30)를 통해 상기 라이트 데이터 스트로브 신호(WDQS<0:3>)를 수신하여 내부 라이트 데이터 스트로브 신호(WDQS_int<0:3>)를 생성한다. 따라서, 상기 라이트 데이터 생성부(12)는 정렬 및 마스킹 동작이 완료된 내부 데이터를 상기 내부 라이트 데이터 스트로브 신호(WDQS_int<0:3>)에 동기시켜 출력할 수 있다. 상기 라이트 데이터 생성부(12)로부터 출력된 내부 데이터는 상기 데이터 입출력 라인(GIO)을 통해 상기 반도체 메모리 장치(1)의 메모리 뱅크로 전송되고, 상기 메모리 뱅크에 저장될 수 있다.
다음으로, 리드 동작이 수행될 때, 상기 반도체 메모리 장치(1)로 리드 커맨드(RD)가 입력된다. 도 4에서는 두 번의 리드 동작이 연속으로 수행되는 경우를 예시하였다. 상기 리드 동작이 수행될 때, 상기 데이터 마스크 신호(DM<0:3>)는 더 이상 입력되지 않는다. 상기 리드 커맨드(RD)가 인가되면, 상기 리드 데이터 스트로브 생성부(101)는 내부 클럭 신호(dll_clk)를 수신하여 리드 데이터 스트로브 신호(RDQS<0:3>)를 생성하고, 상기 리드 데이터 생성부(11)는 상기 반도체 메모리 장치(1)의 메모리 뱅크에 저장된 내부 데이터를 상기 데이터 입출력 라인(GIO)을 통해 수신하고, 상기 수신된 내부 데이터를 버퍼링하여 출력 데이터(DQ<0:31>)를 생성한다. 이 후, 상기 출력 데이터(DQ<0:31>)는 상기 데이터 패드(10)를 통해 상기 반도체 메모리 장치(1)의 외부 컨트롤러로 출력되고, 상기 리드 데이터 스트로브 신호(RDQS<0:3>)는 상기 공유 패드(100)를 통해 외부 컨트롤러로 출력될 수 있다.
이와 같이, 본 발명의 실시예에 따른 반도체 메모리 장치는 리드 동작에서만 사용되는 신호를 출력하는 패드와 라이트 동작에서만 사용되는 신호를 수신하는 패드를 공통으로 사용함으로써, 패드의 효율을 증가시킬 수 있다. 또한, 패드를 공통 사용하여, 전체적인 패드의 개수를 감소시킬 있다. 따라서, 넷 다이(net die)를 향상시키고 반도체 메모리 장치의 회로 면적을 확보할 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 시스템(2)의 구성을 개략적으로 보여주는 도면이다. 도 5에서, 상기 반도체 시스템(2)은 컨트롤러(50) 및 반도체 메모리 장치(1)를 포함하고, 상기 컨트롤러(50) 및 상기 반도체 장치(1)는 복수개의 채널을 통해 서로 통신한다. 상기 컨트롤러(50) 및 상기 반도체 장치(1)는 커맨드 채널(51), 데이터 채널(52), 라이트 데이터 스트로브 채널(53), 공유 채널(54), 어드레스 채널(55) 및 클럭 채널(56)을 포함하여 통신한다. 상기 커맨드 채널(51)은 라이트 커맨드(WT) 및 리드 커맨드(RD)가 전송되는 경로이고, 상기 데이터 채널(52)은 입력 데이터 또는 출력 데이터(DQ<0:31>)가 전송되는 경로이며, 상기 라이트 데이터 스트로브 채널(53)은 라이트 데이터 스트로브 신호(WDQS<0:3>)가 전송되는 경로이고, 상기 공유 채널(54)은 데이터 마스크 신호(DM<0:3>) 및 리드 데이터 스트로브 신호(RDQS<0:3>)가 전송되는 경로이며, 상기 어드레스 채널(55)은 어드레스 신호(ADD<0:n>)가 전송되는 경로이고, 상기 클럭 채널(56)은 클럭 신호(CLK)가 전송되는 경로이다.
상기 반도체 메모리 장치(1)는 상기 커맨드 채널(51)과 연결되는 커맨드 패드(41), 상기 데이터 채널(52)과 연결되는 데이터 패드(10), 상기 라이트 데이터 스트로브 채널(53)과 연결되는 라이트 데이터 스트로브 패드(30), 상기 공유 채널(54)과 연결되는 공유 패드(100), 상기 어드레스 채널(55)과 연결되는 어드레스 패드(42) 및 상기 클럭 채널(56)과 연결되는 클럭 패드(43)를 포함한다.
라이트 동작에서, 어드레스 신호(ADD<0:n>) 및 클럭 신호(CLK)가 각각 상기 어드레스 채널(55) 및 상기 클럭 채널(56)을 통해 상기 컨트롤러(50)로부터 상기 반도체 메모리 장치(1)로 전송된다. 컨트롤러(50)는 또한 라이트 커맨드(WT)를 상기 커맨드 채널(51)을 통해 전송하고, 입력 데이터(DQ<0:31>)를 상기 데이터 채널(52)을 통해 전송하며, 라이트 데이터 스트로브 신호(WDQS<0:3>)를 상기 라이트 데이터 스트로브 채널(53)을 통해 전송하고, 데이터 마스크 신호(DM)를 상기 공유 채널(54)을 통해 전송한다. 상기 반도체 메모리 장치(1)는 상기 컨트롤러(50)로부터 상기 채널들을 통해 전송된 신호들을 수신하여, 상기 입력 데이터(DQ<0:31>)를 내부에 저장한다.
리드 동작에서, 어드레스 신호(ADD<0:n>) 및 클럭 신호(CLK)가 각각 상기 어드레스 채널(55) 및 상기 클럭 채널(56)을 통해 상기 컨트롤러(50)로부터 상기 반도체 메모리 장치(1)로 전송된다. 컨트롤러(50)는 또한 리드 커맨드(RD)를 상기 커맨드 채널(51)을 통해 전송한다. 상기 반도체 메모리 장치(1)는 상기 채널들을 통해 전송된 신호들을 수신하여, 출력 데이터(DQ<0:31>) 및 리드 데이터 스트로브 신호(RDQS<0:3>)를 생성한다. 상기 반도체 메모리 장치(1)는 상기 출력 데이터(DQ<0:31>)를 상기 데이터 채널(52)을 통해 상기 컨트롤러(50)로 전송하고, 또한 상기 리드 데이터 스트로브 신호(RDQS<0:3>)를 상기 공유 채널(54)을 통해 상기 컨트롤러(50)로 전송한다. 본 발명의 실시예에 따른 반도체 시스템(2)은 라이트 동작에서 상기 공유 채널(54)을 통해 데이터 마스크 신호(DM)를 전송하고, 리드 동작에서 상기 공유 채널(54)을 통해 리드 데이터 스트로브 신호(RDQS)를 전송한다. 따라서, 상이한 신호가 동일한 공유 채널을 통해 전송되므로, 통신을 위해 필요한 채널의 개수가 감소될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10: 데이터 패드 11/101: 리드 데이터 생성부
12: 라이트 데이터 생성부 20: 리드 데이터 스트로브 패드
30: 라이트 데이터 스트로브 패드 31: 라이트 데이터 스트로브 생성부
40: 데이터 마스크 패드 100: 공유 패드
102: 데이터 마스트 신호 생성부

Claims (20)

  1. 리드 동작에서 리드 동작 제어신호를 출력하고, 라이트 동작에서 라이트 동작 제어신호를 수신하는 공유 패드를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 리드 동작 제어신호는 리드 데이터 스트로브 신호를 포함하고, 상기 리드 데이터 스트로브 신호는 데이터가 상기 반도체 메모리 장치로부터 출력되는 시점을 알리는 신호인 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 라이트 동작 제어신호는 데이터 마스크 신호를 포함하고, 상기 데이터 마스크 신호는 데이터 중 일부가 상기 반도체 메모리 장치에 기입되지 않도록 상기 데이터 중 일부를 마스킹 하는 신호인 반도체 메모리 장치.
  4. 공유 패드;
    리드 동작에서 상기 공유 패드로 리드 데이터 스트로브 신호를 출력하는 리드 데이터 스트로브 생성부; 및
    라이트 동작에서 상기 공유 패드를 통해 수신된 데이터 마스크 신호를 버퍼링하여 내부 데이터 마스크 신호를 생성하는 데이터 마스크 신호 생성부를 포함하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 리드 동작에서 출력 데이터를 출력하고, 상기 라이트 동작에서 입력 데이터를 수신하는 데이터 패드를 더 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 리드 동작에서 상기 반도체 메모리 장치에 저장된 내부 데이터로부터 상기 출력 데이터를 생성하는 리드 데이터 생성부; 및
    상기 라이트 동작에서 상기 입력 데이터로부터 상기 내부 데이터를 생성하는 라이트 데이터 생성부를 더 포함하는 반도체 메모리 장치.
  7. 제 4 항에 있어서,
    상기 라이트 동작에서 라이트 데이터 스트로브 신호를 수신하는 라이트 데이터 스트로브 패드 및 상기 라이트 데이터 스트로브 신호를 수신하여 내부 라이트 데이터 스트로브 신호를 생성하는 라이트 데이터 스트로브 생성부를 더 포함하는 반도체 메모리 장치.
  8. 공유 패드; 및
    데이터 패드를 포함하고,
    리드 동작에서 상기 데이터 패드를 통해 데이터를 출력하고 상기 공유 패드를 통해 리드 동작 제어신호를 출력하며,
    라이트 동작에서 상기 데이터 패드를 통해 데이터를 수신하고 상기 공유 패드를 통해 라이트 동작 제어신호를 수신하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 리드 동작 제어신호는 리드 데이터 스트로브 신호를 포함하고, 상기 리드 데이터 스트로브 신호는 데이터가 상기 반도체 메모리 장치로부터 출력되는 시점을 알리는 신호인 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 라이트 동작 제어신호는 데이터 마스크 신호를 포함하고, 상기 데이터 마스크 신호는 데이터 중 일부가 상기 반도체 메모리 장치에 기입되지 않도록 상기 데이터 중 일부를 마스킹 하는 신호인 반도체 메모리 장치.
  11. 리드 동작에서 리드 동작 제어신호를 수신하고, 라이트 동작에서 라이트 동작 제어신호를 전송하는 컨트롤러; 및
    공유 패드를 통해 상기 리드 동작 제어신호를 전송하고, 상기 라이트 동작 제어신호를 수신하는 반도체 메모리 장치를 포함하는 반도체 시스템.
  12. 제 11 항에 있어서,
    상기 리드 동작 제어신호는 리드 데이터 스트로브 신호를 포함하고, 상기 리드 데이터 스트로브 신호는 데이터가 상기 반도체 메모리 장치로부터 출력되는 시점을 알리는 신호인 반도체 시스템.
  13. 제 12 항에 있어서,
    상기 라이트 동작 제어신호는 데이터 마스크 신호를 포함하고, 상기 데이터 마스크 신호는 데이터 중 일부가 상기 반도체 메모리 장치에 기입되지 않도록 상기 데이터 중 일부를 마스킹 하는 신호인 반도체 시스템.
  14. 라이트 동작에서 라이트 커맨드, 입력 데이터, 데이터 마스크 신호 및 라이트 데이터 스트로브 신호를 전송하고, 리드 동작에서 리드 커맨드를 전송하는 컨트롤러; 및
    상기 라이트 동작에서 상기 라이트 커맨드, 상기 입력 데이터, 상기 데이터 마스크 신호 및 상기 라이트 데이터 스트로브 신호를 수신하고, 상기 리드 동작에서 상기 리드 커맨드를 수신하고 출력 데이터 및 리드 데이터 스트로브 신호를 상기 컨트롤러로 전송하는 반도체 메모리 장치를 포함하고,
    상기 반도체 메모리 장치는 공유 패드를 통해 상기 데이터 마스크 신호를 수신하고 상기 리드 데이터 스트로브 신호를 출력하는 반도체 시스템.
  15. 제 14 항에 있어서,
    상기 반도체 메모리 장치는 상기 라이트 커맨드 및 상기 리드 커맨드를 수신하는 커맨드 패드를 더 포함하는 반도체 시스템.
  16. 제 14 항에 있어서,
    상기 반도체 메모리 장치는 상기 입력 데이터를 수신하고 상기 출력 데이터를 출력하는 데이터 패드를 더 포함하는 반도체 시스템.
  17. 제 14 항에 있어서,
    상기 반도체 메모리 장치는 상기 라이트 데이터 스트로브 신호를 수신하는 라이트 데이터 스트로브 패드를 더 포함하는 반도체 시스템.
  18. 컨트롤러;
    반도체 메모리 장치;
    커맨드 채널;
    데이터 채널;
    라이트 데이터 스트로브 채널; 및
    공유 채널을 포함하고,
    라이트 동작시, 상기 컨트롤러는 상기 커맨드 채널을 통해 라이트 커맨드, 상기 데이터 채널을 통해 입력 데이터, 상기 라이트 데이터 스트로브 채널을 통해 라이트 데이터 스트로브 신호, 상기 공유 채널을 통해 데이터 마스크 신호를 상기 반도체 메모리 장치로 전송하고,
    리드 동작시, 상기 컨트롤러는 상기 커맨드 채널을 통해 리드 커맨드를 상기 반도체 메모리 장치로 전송하고, 상기 데이터 채널을 통해 출력 데이터, 상기 공유 채널을 통해 리드 데이터 스트로브 신호를 상기 반도체 메모리 장치로부터 수신하는 반도체 시스템.
  19. 제 18 항에 있어서,
    상기 데이터 마스크 신호는 상기 입력 데이터 중 일부가 상기 반도체 메모리 장치에 기입되지 않도록 상기 입력 데이터 중 일부를 마스킹 하는 신호인 반도체 시스템.
  20. 제 18 항에 있어서,
    상기 리드 데이터 스트로브 신호는 상기 반도체 메모리 장치에서 생성되고 데이터의 출력시점을 알리도록 상기 컨트롤러로 출력되는 반도체 시스템.
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102005791B1 (ko) * 2013-05-16 2019-10-01 에스케이하이닉스 주식회사 반도체 장치
KR102578171B1 (ko) * 2016-08-31 2023-09-14 에스케이하이닉스 주식회사 반도체 시스템
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Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100360408B1 (ko) * 2000-09-16 2002-11-13 삼성전자 주식회사 독출동작시 데이터 스트로브 신호와 동일한 신호를출력하는 데이터 마스킹핀을 갖는 반도체 메모리장치 및이를 구비하는 메모리 시스템
KR100546339B1 (ko) * 2003-07-04 2006-01-26 삼성전자주식회사 차동 데이터 스트로빙 모드와 데이터 반전 스킴을 가지는단일 데이터 스트로빙 모드를 선택적으로 구현할 수 있는반도체 장치
KR101296361B1 (ko) * 2007-08-24 2013-08-14 삼성전자주식회사 데이터 스트로브 버퍼 및 이를 포함하는 메모리 시스템
KR101031519B1 (ko) * 2007-12-20 2011-04-29 주식회사 하이닉스반도체 반도체 메모리 입출력 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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