KR20070074342A

KR20070074342A - 싱글 데이터 레이트 쓰기 모드시 더블 데이터 레이트방식으로 기입하는 반도체 메모리 장치

Info

Publication number: KR20070074342A
Application number: KR1020060002341A
Authority: KR
Inventors: 김민수; 한규한
Original assignee: 삼성전자주식회사
Priority date: 2006-01-09
Filing date: 2006-01-09
Publication date: 2007-07-12

Abstract

본 발명은 싱글 데이터 레이트 모드로 테스트 되는 더블 데이터 레이트 동기식 반도체 메모리 장치에 관한 것으로 입력 데이터를 시스템 클록의 상승 에지 및 하강 에지에 각각 입력받는 데이터 입력 버퍼; 내부 스트로브 신호에 응답하여 상기 데이터 입력 버퍼의 출력 데이터를 더블 데이터 레이트 방식으로 패치하는 더블 데이터 레이트 입력부; 및 외부 데이터 스트로브 신호를 참조하여 상기 내부 스트로브 신호를 생성하되, 테스트 모드 시에는 상기 외부 데이터 스트로브 신호가 아닌 클록 신호를 참조하여 상기 내부 스트로브 신호를 생성하는 제어신호 발생부를 포함한다.

상술한 구성을 포함하는 본 발명의 더블 데이터 레이트 동기식 반도체 메모리 장치는 싱글 데이터 레이트 모드로 이루어지는 테스트시에 더블 데이터 레이트 속도의 데이터 입력이 가능하여 테스트 비용을 절감할 수 있다.

Description

싱글 데이터 레이트 쓰기 모드시 더블 데이터 레이트 방식으로 기입하는 반도체 메모리 장치{Semiconductor Memory Device Saving Date Through DDR Data Path in SDR mode}

도 1은 일반적인 DDR SDRAM의 데이터 입력회로를 설명하는 블록도;

도 2a는 도 1에서 SDR 모드 시 데이터 입력 방식을 설명하는 타이밍도;

도 2b는 도 1에서 DDR 모드 시 데이터 입력 방식을 설명하는 타이밍도;

도 3은 본 발명의 실시예를 설명하는 블록도;

도 4는 도 3의 실시예를 따른 SDR 모드에서의 데이터 입력 과정을 보여주는 타이밍도.

*도면의 주요부분에 대한 부호의 설명*

10, 110 : 데이터 입력 버퍼 20, 120 : DDR 입력 회로

30, 130 : 지연 조정회로 40 : SDR 입력 회로

50, 140 : 입력 멀티플렉서 60, 150 : 기입 회로

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 단일 데이터 레이트(Single Data Rate : 이하 SDR) 및 더블 데이터 레이트(Double Data Rate : 이하 DDR) 방식으로 메모리 장치에 관한 것이다.

일반적으로 동기식 다이나믹 랜덤 액세스 메모리(Synchronous Dynamic Random Access Memory : 이하 SDRAM)는 시스템 클록의 상승 에지(Rising Edge)에 동기되어 한 주기의 클록에 하나의 데이터를 입출력하는 SDR 방식이 통상적으로 사용되었다. 그러나 시스템 클록의 주파수가 높아짐에 따라, 데이터의 입출력 속도도 증가해야 할 필요가 생기게 되었다. 그러나 메모리 장치의 동작 주파수를 증가시키는 것은 제반 메모리 설계 기술의 변경 및 공정 기술의 뒷받침 없이는 용이하지 못하다. 반면에, 시스템 클록의 상승 에지와 하강 에지에 각각 하나씩의 데이터를 입출력하여 한 주기의 클록에 두 개의 데이터를 입출력하는 DDR 방식이 등장하여 내부 동작 주파수의 증가가 없이도 고속화를 구현할 수 있게 되었다.

DDR SDRAM은 통상적으로 실장 환경에서는 상술한 DDR 방식으로 데이터를 시스템과 교환한다. 그러나 상술한 DDR SDRAM의 제조 공정에서 이루어지는 테스트에서는 DDR SDRAM 전용의 고속 테스트 장비를 도입하는 것은 비용면에서 용이하지 못하다. 또한, DDR SDRAM은 데이터 스트로브(Data Strobe : 이하 DQS) 라는 특정 핀을 가지고 있어서, 테스트 장비도 이러한 새로운 핀의 추가를 고려하여 구비되어야 할 것이다. 이러한 많은 문제점 때문에 DDR SDRAM은 내부에 SDR 방식의 데이터 입출력 회로를 구비하여, 테스트시에는 SDR 방식으로 데이터 입력하여 칩의 불량 여부를 검사하고 있다.

도 1은 일반적인 DDR SDRAM의 데이터 입력 장치를 간략히 보여주는 블록도이 다. 도 1을 참조하면, DDR SDRAM은 DDR 방식으로 입력되는 데이터를 래치하기 위한 DDR 입력회로(20)와 SDR 방식으로 입력되는 데이터를 래치하기 위한 SDR 입력회로(40)를 포함한다. 외부에서 입력하는 모드 신호(SDR mode, DDR mode)에 의해 상술한 두 방식의 입력 회로 중 하나가 활성화된다.

데이터 입력 버퍼(10)는 외부에서 전달되는 데이터를 시스템 클록(CLK)에 동기하여 래치(Latch)한다. DDR 방식으로 입력되는 데이터에 대해서는 시스템 클록(또는 외부 클록; CLK)의 상승 에지와 하강 에지에서 각각 입력 데이터를 래치하여 내부로 전달한다. 만일 SDR 모드(SDR mode)로 데이터를 입력하는 경우 데이터 입력 버퍼(10)는 시스템 클록(CLK)의 상승 에지에서만 데이터를 래치하게 될 것이다.

DDR 입력회로(20)는 DDR 모드 신호(DDR mode)에 응답하여 활성화된다. DDR 입력회로(20)는 데이터 입력 버퍼(10)로부터 전달되는 입력 데이터(PDIN)를 내부의 동작 주파수에 대응하는 데이터 형태로 변환한다. 이러한 데이터의 변환을 위하여 일반적으로 DDR 입력회로(20)는 상술한 데이터 스트로브 신호(DQS)로부터 생성되는 제 1 스트로브 신호(PDS) 및 상술한 제 1 스트로브 신호를 소정의 시간 지연한 제 2 스트로브 신호(PDSD)에 의해서 제어된다. 따라서 두 클록 주기 동안 입력된 4개의 데이터가 DDR 입력회로(20)에 의하여 한 클록에 하나의 처리가 가능한 형태의 병렬적인 데이터로 성형되고 각 데이터 경로로 나누어지도록 배열된다. DDR 입력회로(20)는 하나의 데이터 경로를 통해 두 클록 동안 입력되는 4비트의 데이터를 두 개의 경로로 각각 2 비트씩 배열하는 제 1 입력회로(21)와, 제 1 입력회로(21)의 출력 데이터를 다시 4개의 경로로 병렬적으로 배열하는 제 2 입력회로(22)를 포함 한다. 제 1 입력회로(21) 및 제 2 입력회로(22)는 각각 제 1 스트로브(PDS) 및 제 2 스트로브 신호(PDSD)에 응답하여 상술한 동작으로 제어된다.

지연 조정회로(30)는 DDR 모드에서는 DDR 입력회로(20)의 병렬화된 데이터(DI_i)들을 제 3 스트로브 신호(PDSD2B)에 동기하여 래치하고, 내부 클록 신호(PCLKW)에 동기하여 출력한다. 이러한 동작을 통하여 메모리 장치 내부의 동작 주파수와 입력 데이터를 동기시킬 수 있다. SDR 모드에서는 SDR 입력회로(40)로부터 전달되는 SDR 입력 데이터(PDINSDR)을 전달받아 DI_Q0를 출력한다.

SDR 입력회로(40)는 SDR 모드(SDR mode)로 선택되는 경우에 활성화되며, 한 클록 주기 동안 하나의 데이터를 전달받은 데이터 입력 버퍼(10)로부터의 입력 데이터(PDIN)를 지연 조정회로(30)로 전달한다.

입력 멀티플렉서(50)는 지연 조정회로(30)로부터 데이터를 전달받아 메모리 장치의 입출력 구조(예를 들면 ×4, ×8, ×16)에 대응하는 단위로 전달한다. 그리고 입력 멀티플렉서(50)를 통하여 전달되는 데이터는 기입 회로(60)에서 메모리 셀(미도시됨)로 저장된다.

도 2a는 도 1의 장치를 통해서 SDR 모드에서의 데이터 입력방식을 설명하는 타이밍도이다. 도 2a를 참조하면, SDR 모드에서의 데이터 쓰기 동작이 시스템 클록(CLK) 신호와 대비하여 도시되어 있다.

SDR 모드에서의 쓰기 동작은 하나의 쓰기 명령어와 그에 대응하는 칼럼 선택라인(Column Select Line : 이하 CSL) 어드레스가 지정된다. 이후에 시스템 클록(CLK)의 상승 에지에 동기되어 입력되는 데이터가 상술한 SDR 입력회로(40)를 경유 하여 내부로 전달된다. 하나의 데이터(DQ1)를 프로그램하기 위해서는 소정의 클록 이전에 상술한 쓰기 명령어와 어드레스를 지정해 주어야 한다. 따라서 고용량의 데이터인 경우 상술한 명령어 및 CSL 어드레스의 수도 증가하게 된다. 모든 메모리 셀로 테스트 패턴을 프로그램하기 위한 제반 소요 시간도 더불어 증가하게 될 것이다.

도 2b는 DDR 방식의 데이터 쓰기 동작을 설명하는 타이밍도이다. 도 2를 참조하면, DDR 방식으로 데이터를 기입하는 경우, 명령어와 CSL 어드레스의 입력은 SDR 방식과는 달리 이루어진다. 한 번의 쓰기 명령어(WR)와 그에 대응하는 CSL 어드레스는 4개가 지정될 수 있다. 따라서 한 번의 명령어 입력만으로도 4개의 어드레스에 해당하는 데이터를 입력할 수 있다. 데이터의 입력은 데이터 입력버퍼(10)가 상술한 바와 같이 시스템 클록(CLK)의 상승 에지와 하강 에지에 모두 래치하여 내부 데이터(PDIN)와 같은 형태로 DDR 입력회로(20)에 전달된다. 제 1 입력회로(21)는 제 1 스트로브 신호(PDS)를 사용하여 각각 (DI_F) 및 (DI_S) 형태로 제 2 입력회로(22)에 전달한다. 제 2 입력회로(22)는 제 2 스트로브 신호(PDSD)를 사용하여 제 1 입력회로(21)를 통해서 2개의 경로로 출력되는 데이터를 병렬로 재배열한다. 제 2 입력회로(22)를 통해서 배열된 병렬 데이터들은 지연 조정회로(30)에서 내부 동작 클록과 동기된 데이터(DI_Q1~DI_Q4)로 입력 멀티플렉서(50)에 전달될 것이다.

이상에서 설명한 바와 같이 테스트 공정에서 SDR 모드로 테스트되는 DDR SDRAM은 SDR 모드를 지원하기 위한 제반 회로를 포함해야 한다. 이는 제어 신호를 발생하기 위한 회로 및 지연 회로를 필요로 하기 때문에 레이아웃 면적을 증대시킨다. 또한 테스트 소요 시간이 비용과 직결되는 반도체 메모리 장치에서, SDR 방식의 데이터 입력에 따르면 데이터 입력에 시간이 DDR 방식에 비하여 2배 가까이 소요된다.

본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 SDR 모드에서의 데이터의 입력을 DDR 입력회로를 통해서 고속으로 입력할 수 있는 DDR SDRAM 장치를 제공하는 데 있다.

상기 목적을 달성하기 위하여 본 발명에 따른 더블 데이터 레이트 동기식 반도체 메모리 장치는, 입력 데이터를 시스템 클록의 상승 에지 및 하강 에지에 각각 입력받는 데이터 입력 버퍼; 내부 스트로브 신호에 응답하여 상기 데이터 입력 버퍼의 출력 데이터를 더블 데이터 레이트 방식으로 패치하는 더블 데이터 레이트 입력부; 및 외부 데이터 스트로브 신호를 참조하여 상기 내부 스트로브 신호를 생성하되, 테스트 모드 시에는 상기 외부 데이터 스트로브 신호가 아닌 클록 신호를 참조하여 상기 내부 스트로브 신호를 생성하는 제어신호 발생부를 포함한다.

바람직한 실시예에 있어서, 상기 더블 데이터 레이트 입력부는, 두 클록 동안 순차적으로 전달되는 4개의 데이터를 한 클록 동안 동시에 전달 가능한 병렬 데이터로 구성하는 더블 데이터 레이트 입력 회로; 상기 병렬 데이터를 내부 동작에 동기 시키기 위한 지연 조정회로를 포함한다.

바람직한 실시예에 있어서, 상기 더블 데이터 레이트 입력 회로는 두 클록 동안 하나의 입력단을 순차적으로 전달되는 4개의 데이터를 두 클록 동안 각각 2개의 출력단으로 2개씩 전달하는 제 1 입력 회로; 상기 제 1 입력 회로의 2개의 출력단으로부터 두 클록 동안 각각 2개의 데이터를 한 클록 동안 4개의 데이터를 4개의 출력단으로 전달하는 제 2 입력 회로를 포함한다.

바람직한 실시예에 있어서, 상기 내부 스트로브 신호는 상기 제 1 입력 회로의 래치 시점을 제어하는 제 1 스트로브 신호와; 상기 제 2 입력 회로의 래치 시점을 제어하는 제 2 스트로브 신호와; 상기 지연 조정회로의 지연을 제어하는 제 3 스트로브 신호를 포함한다.

바람직한 실시예에 있어서, 상기 클록 신호는 내부 클록 신호이다.

상기 목적을 달성하기 위한 본 발명의 외부 데이터 스트로브 신호를 소스로 하여 내부 스트로브 신호로 생성하는 제어신호 발생부와 상기 내부 스트로브 신호에 응답하여 입력 데이터를 패치하는 더블 데이터 레이트 입력부를 포함하는 더블 데이터 레이트 동기식 반도체 메모리 장치에서 테스트 데이터 입력 방법에 있어서, 외부 데이터 스트로브 신호가 아닌 클록 신호를 소스로 하여 내부 스트로브 신호를 생성하는 단계; 상기 내부 스트로브 신호에 응답하여 상기 테스트 데이터를 상기 더블 데이터 레이트 입력부로 패치하는 단계를 포함한다.

바람직한 실시예에 있어서, 상기 더블 데이터 레이트 입력부는 시스템 클록의 상승 에지 및 하강 에지에서 각각 래치하는 수단을 포함한다.

이상의 구성에 따른 본 발명의 더블 데이터 레이트 동기식 반도체 메모리 장 치는 테스트 공정에서 이루어지는 SDR 모드의 데이터 쓰기 동작을 DDR 방식으로 구현할 수 있어 테스트 공정에 소요되는 시간을 줄일 수 있다. 또한 SDR 모드에서의 데이터 쓰기도 DDR 방식과 동일한 데이터 입력 회로를 사용하기 때문에 SDR 모드를 지원하기 위한 별도의 회로를 구비하지 않아도 되므로 레이아웃 면적을 줄일 수 있다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 3은 본 발명의 바람직한 실시예를 보여주는 블록도이다. 도 3을 참조하면, 본 발명의 DDR SDRAM의 데이터 입력회로는 SDR 모드에서 SDR 방식을 지원하는 별도의 데이터 입력 회로를 구비하지 않고, DDR 입력회로를 통해서 입력 가능하다. 이는 SDR 모드에서도 DDR 입력회로를 제어하는 제반 설정을 통하여 DDR 입력회로로 데이터를 입력받도록 구성함으로 가능하다. 이하에서는 데이터 입력 버퍼(110)로부터 기입 회로(150)까지의 데이터 전달과정이 SDR 모드(SDR mode) 선택시에 대하여 설명하기로 한다.

제어신호 발생회로(100)는 DDR 모드가 선택될 경우에 DDR 입력회로를 제어하는 내부 스트로브 신호들(PDS, PDSD, PDSD2B)을 발생하는 회로이다. 내부 스트로브 신호들은 DDR 모드 선택시에 데이터 스트로브 신호(DQS)를 참조하여 제어신호 발생회로(100)에서 생성된다. 내부 스트로브 신호들(PDS, PDSD, PDSD2B)에 의해서 래치회로들로 구성되는 데이터 입력회로(120) 및 지연 조정회로(130)의 래치 타이밍이 제어된다. 반면에, SDR 모드에서는 내부 클록(PCLK) 신호를 이용하여 상술한 데이터 입력회로(120) 및 지연 조정회로(130)의 래치 타이밍이 제어될 수 있다. 이러한 동작은 상술한 제어신호 발생 회로를 DDR 모드(DDR mode) 및 SDR 모드(SDR mode)에서 모두 활성화되도록 구성하는 논리 게이트들(AND1, AND2, OR)의 추가를 통하여 구현된다. 다시 말해서, DDR 모드(DDR mode)에서는 데이터 스트로브 신호(DQS)가 내부 스트로브 신호들(PDS, PDSD, PDSD2B)의 소스 클록으로 입력되도록, SDR 모드(SDR mode)에서는 내부 클록 신호(PCLK)가 래치 제어신호(PCLK1, PCLK2, PCLK3)의 소스 클록으로 입력되도록 구성된다. 일반적으로, 제어신호 발생회로(100)는 이미 DDR SDRAM의 데이터 입력회로의 제어 장치로써 구비되어 있는 회로이다. 따라서, 제어신호 발생회로(100)가 SDR 모드(SDR mode)에서도 활성화되도록 상술한 논리 게이트를 추가하는 것만으로도 상술한 동작이 구현될 수 있다.

데이터 입력 버퍼(110)는 외부에서 전달되는 데이터를 시스템 클록(CLK)에 동기하여 래치(Latch)한다. 그러나 본 발명의 데이터 입력 버퍼(110)는 DDR 모드에서와 SDR 모드에서 각기 다른 방식으로 데이터를 래치하는 것이 아니라 항시 데이터를 DDR 방식으로 래치하도록 설정된다. 다시 말하면, SDR 모드에서도 시스템 클록(CLK)의 상승 에지와 하강 에지에서 각각 1회씩 래치하도록 구성된다. 따라서 DDR 모드(DDR mode) 또는 SDR 모드(SDR mode)에 따라서 각기 다른 방식으로 데이터를 래치하기 위한 수단을 내부에 구비할 필요가 없다.

DDR 입력회로(120)는 상술한 데이터 입력 버퍼(110)로부터 전달되는 입력 데이터(PDIN)를 전달받아 하나의 명령어 및 어드레스(WR CSL<0~3>)에 대해서 일시에 쓰기 동작이 일어날 수 있도록 재배열한다. 예를 들면, 하나의 핀으로 순차적으로 입력되는 4 비트의 데이터를 동일한 시점에 입력 멀티플렉서(140)에 전달될 수 있도록 4 비트의 병렬적 구성으로 배열한다. 이를 위해서 DDR 입력회로(120)는 두 클록 동안 순차적으로 입력되는 핀당 4 비트의 입력 데이터(PDIN)를 제 1 입력회로(121)에서 두 경로당 각각 2 비트씩 분리하여 데이터 (DI_F, DI_S)로 출력한다. 여기서 제 1 입력회로(121)의 출력 데이터(DI_F, DI_S) 각각은 두 클록 동안에 2 비트씩 래치할 수 있는 형태로 변환된다. 그리고 제 2 입력 회로(122)를 통해서 2 경로(DI_F, DI_S)의 데이터를 4 경로 (DI_1~DI_4)의 병렬적인 데이터로 배열한다. 이러한 순차적으로 입력되는 데이터에 대한 직-병렬화 동작을 제어하기 위해 SDR 모드에서 DDR 입력회로(120)는 제어신호(PCLK1, PCLK2)를 상술한 제어신호 발생회로(100)로부터 제공받는다. 따라서 제어 신호 발생회로(100)의 적절한 래치 타이밍 제어를 통해서 입력 데이터(PDIN)의 직-병렬화가 이루어진다. 상술한 제 1 입력회로(121) 및 제 2 입력회로(122)는 제어 신호(PCLK1, PCLK2)에 의해서 래치되는 D 플립플롭(D-FF) 기타 래치 회로로 구성될 수 있다. 제 1 입력회로(121) 및 제 2 입력회로(122)의 동작은 후술하게 되는 도 4의 타이밍도를 통해서 상세히 설명하기로 한다.

지연 조정회로(130)는 제어신호(PCLK3)의 상승 에지에 동기하여 DDR 입력회로(120)의 병렬화된 데이터(DI_1~DI_4)를 패치(Fetch) 하여 내부로 입력받는다. 그리고 내부에 래치된 데이터를 내부 클록 신호(PCLKW)를 사용하여 메모리 장치 내부 클록들과 동기시킨다. 지연 조정회로(130)의 출력 데이터(DI_Q0)는 병렬화된 데이 터가 내부의 데이터 입력 멀티플렉서(140)의 동작에 최적화되는 위상으로 조정된 데이터이다.

입력 멀티플렉서(140)는 상술한 지연 조정회로(130)로부터 전달되는 지연 조정된 데이터(ID_Q0)를 메모리 장치의 입출력 구조(예를 들면 ×4, ×8, ×16)에 대응하는 단위로 전달한다. 그리고 입력 멀티플렉서(140)를 통하여 전달되는 데이터는 기입 회로(150)에 의해서 메모리 셀(미도시됨)로 저장된다.

이상의 구성을 포함하는 본 발명의 실시예에 따르면, 별도의 SDR 데이터 입력회로를 구비하지는 않지만, DDR 모드에서 활성화되는 내부 스트로브 신호를 생성하는 제어신호 발생회로(100)를 SDR 모드에서도 활성화하여 DDR 방식으로 데이터를 입력받을 수 있다. 예를 들면, 테스트 공정에서 데이터 입력을 위해 사용되는 SDR 모드(SDR mode)에서 SDR 모드를 선택하게 되더라도 DDR 데이터 경로를 통해서 DDR 방식의 데이터 전송 속도로 입력할 수 있다.

도 4는 상술한 도 3의 실시예에 따른 동작을 보여주는 타이밍도이다. 도 4를 참조하면, 본 발명에 따른 DDR SDRAM의 쓰기 동작은 SDR 모드의 선택시에 DDR 방식과 유사한 방식으로 구성될 수 있다. SDR 모드로 선택되는 경우(예를 들면 테스트 공정에서), 본 발명의 데이터 입력회로는 DDR 방식과 동일한 명령어/어드레스 입력을 통해서 두 클록 당 하나의 명령어를 입력하고, 시스템 클록(CLK)의 상승 에지 및 하강 에지 각각에서 입력 데이터를 패치 할 수 있다.

쓰기 데이터(DQ1~DQ4)를 데이터 핀으로 입력하기 소정의 클록 이전에 쓰기 명령어 및 어드레스(WR CSL<0~3>)이 입력될 것이다. 명령어와 어드레스에 대한 상 세한 타이밍 상의 설명은 본 발명의 사상과 밀접한 관계가 있는 것이 아니므로 여기서는 생략하기로 한다. 한 번의 명령어 입력과 더불어 두 클록 동안 입력되는 핀당 4비트의 데이터가 입력될 칼럼 선택 라인이 지정된다. 만일 지속적으로 데이터가 기입(Write)는 경우라면, 매 두 클록 당 하나의 쓰기 명령어 및 4개의 칼럼 선택라인을 지정하는 어드레스가 입력될 것이다. 또한, SDR 모드(SDR mode)의 선택시에 데이터 스트로브 신호(DQS)가 아닌 위상의 조정이 이루어진 내부 클록 신호(PCLK)가 제어신호 발생회로(100)에 전달되어 제어신호들(PCLK1, PCLK2, PCLK3)을 생성하는 소스 클록으로 사용된다.

이러한 조건 하에서 두 클록 동안 데이터 핀당 4비트가 입력되는 DDR 방식으로 데이터 입력 버퍼(110)에 의해서 패치된다. 그리고 DDR 입력회로(120)는 각각 제 1 제어신호(PCLK1) 및 제 2 제어신호(PCLK2)에 의해서 핀당 4비트의 순차적인 입력 데이터를 4비트의 병렬적인 구성으로 재배열한다. 도면에 나타난 DI_1~DI_4의 데이터는 제 2 제어신호(PCLK2)에 의해서 재배열된 병렬화된 데이터 구성을 보여준다. 그리고 지연 조정회로(130)는 제 3 제어신호(PCLK3)와 내부 클록 신호(PCLKW)에 내부 동작에 적절한 위치로 동기된다. 지연 조정회로(130)의 출력신호는 데이터 핀당 두 클록 당 4비트로 입력된 데이터가 병렬화되어 내부에서는 동시에 패치나 기입이 가능한 병렬적인 4비트(DI_Q1~DI_Q4)로 전달된다. 입력 멀티플렉서(140)에 의해서 상술한 데이터는 내부 데이터 입출력 단위(예를 들면 ×4, ×8, ×16))로 구성되고 기입 회로(150)에 전달된다.

이상의 타이밍도에 따르면 본 발명의 데이터 입력회로는 SDR 모드에서도 DDR 모드와 동일한 명령어와 어드레스 입력방식을 사용할 수 있다. 또한 SDR 모드에서는 두 클록 동안 핀당 두 비트를 입력받을 수 있었으나, 본 발명에 따르면, SDR 모드에서 두 클록 동안 핀당 4비트를 입력받을 수 있다. 따라서, 테스트시 SDR 모드로 테스트 패턴과 같은 데이터의 쓰기 동작을 사용하는 DDR SDRAM에서는 2배의 데이터 입력 속도를 제공할 수 있다. 또한 종래의 SDR 모드에서 사용하는 SDR 전용의 입력 회로를 제거할 수 있다.

한편, 본 발명의 상세한 설명에서는 구체적인 실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명에 따른 반도체 메모리 장치의 입력회로는 테스트 모드에서 사용하는 SDR 모드에서도 DDR 모드와 동일한 데이터 입력속도를 가질 수 있으며, SDR 모드 시에만 활성화하는 SDR 전용 입력회로를 제거하여 레이아웃 효율을 높여 비용절감을 구현할 수 있다.

Claims

입력 데이터를 시스템 클록의 상승 에지 및 하강 에지에 각각 입력받는 데이터 입력 버퍼;

내부 스트로브 신호에 응답하여 상기 데이터 입력 버퍼의 출력 데이터를 더블 데이터 레이트 방식으로 패치하는 더블 데이터 레이트 입력부; 및

외부 데이터 스트로브 신호를 참조하여 상기 내부 스트로브 신호를 생성하되, 테스트 모드 시에는 상기 외부 데이터 스트로브 신호가 아닌 클록 신호를 참조하여 상기 내부 스트로브 신호를 생성하는 제어신호 발생부를 포함하는 더블 데이터 레이트 동기식 반도체 메모리 장치.
제 1 항에 있어서,

상기 더블 데이터 레이트 입력부는,

두 클록 동안 순차적으로 전달되는 4개의 데이터를 한 클록 동안 동시에 전달 가능한 병렬 데이터로 구성하는 더블 데이터 레이트 입력 회로;

상기 병렬 데이터를 내부 동작에 동기 시키기 위한 지연 조정회로를 포함하는 더블 데이터 레이트 동기식 반도체 메모리 장치.
제 2 항에 있어서,

상기 더블 데이터 레이트 입력 회로는 두 클록 동안 하나의 입력단을 순차적 으로 전달되는 4개의 데이터를 두 클록 동안 각각 2개의 출력단으로 2개씩 전달하는 제 1 입력 회로;

상기 제 1 입력 회로의 2개의 출력단으로부터 두 클록 동안 각각 2개의 데이터를 한 클록 동안 4개의 데이터를 4개의 출력단으로 전달하는 제 2 입력 회로를 포함하는 더블 데이터 레이트 동기식 반도체 메모리 장치.
제 3 항에 있어서,

상기 내부 스트로브 신호는 상기 제 1 입력 회로의 래치 시점을 제어하는 제 1 스트로브 신호와; 상기 제 2 입력 회로의 래치 시점을 제어하는 제 2 스트로브 신호와; 상기 지연 조정회로의 지연을 제어하는 제 3 스트로브 신호를 포함하는 것을 특징으로 하는 더블 데이터 레이트 동기식 반도체 메모리 장치.
제 1 항에 있어서,

상기 클록 신호는 내부 클록 신호인 것을 특징으로 하는 더블 데이터 레이트 동기식 반도체 메모리 장치.
외부 데이터 스트로브 신호를 소스로 하여 내부 스트로브 신호로 생성하는 제어신호 발생부와 상기 내부 스트로브 신호에 응답하여 입력 데이터를 패치하는 더블 데이터 레이트 입력부를 포함하는 더블 데이터 레이트 동기식 반도체 메모리 장치에서 테스트 데이터 입력 방법에 있어서,

외부 데이터 스트로브 신호가 아닌 클록 신호를 소스로 하여 내부 스트로브 신호를 생성하는 단계;

상기 내부 스트로브 신호에 응답하여 상기 테스트 데이터를 상기 더블 데이터 레이트 입력부로 패치하는 단계를 포함하는 테스트 데이터 입력 방법.
제 6 항에 있어서,

상기 더블 데이터 레이트 입력부는 시스템 클록의 상승 에지 및 하강 에지에서 각각 래치하는 수단을 포함하는 것을 특징으로 하는 테스트 데이터 입력 방법.