KR100917616B1 - 고 집적 반도체 메모리 장치의 테스트를 위한 장치 및테스트 방법 - Google Patents

고 집적 반도체 메모리 장치의 테스트를 위한 장치 및테스트 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치를 테스트하는 방법을 제공하기 위한 것으로, 시스템 클록의 한 주기당 네 개의 데이터를 입출력하여 반도체 메모리 장치를 테스트할 수 있는 방법을 제공한다. 이를 위해, 본 발명에 따른 반도체 메모리 장치는 다수개의 뱅크와 다수개의 데이터 패드 및 테스트 동작 시 시스템 클록의 한 주기 동안 하나의 데이터 패드를 통하여, 두 개의 뱅크에서 출력된 다수개의 데이터를 각각 압축한 뒤 각각의 압축 데이터 중 두 개씩의 데이터를 서로 교대로 출력하거나 두 개의 데이터 패드에서 입력되는 데이터를 하나의 뱅크에 번갈아 입력하기 위한 테스트 인터페이스를 포함하는 것을 특징으로 한다. 따라서, 본 발명은 기존의 시스템 클록의 한 주기당 두 개의 데이터를 입출력하여 테스트하는 방법을 적용할 때보다 적은 시간에 반도체 메모리 장치를 테스트할 수 있고 이에 따라 제품의 양산 비용을 절감시킬 수 있다.
테스트, 반도체, QDR, DDR, 메모리 장치

Description

고 집적 반도체 메모리 장치의 테스트를 위한 장치 및 테스트 방법{APPARATUS AND METHOD FOR TESTING HIGH INTEGRATED SEMICONDUCTOR MEMORY APPARATUS}
본 발명은 고속으로 동작하는 반도체 메모리 장치에 관한 것으로 특히 시스템 클록의 한 주기 동안 4개의 데이터를 출력할 수 있는 반도체 메모리 장치의 구조와 테스트하는 방법에 관한 것이다.
복수의 반도체 장치들로 구성된 시스템에서 반도체 메모리 장치는 데이터를 저장하기 위한 것이다. 데이터 처리 장치, 예를 들면, 중앙처리장치(CPU), 등에서 데이터를 요구하게 되면, 반도체 메모리 장치는 데이터를 요구하는 장치로부터 입력된 어드레스에 대응하는 데이터를 출력하거나, 그 어드레스에 대응하는 위치에 데이터 요구 장치로부터 제공되는 데이터를 저장한다.
반도체 장치들로 구성된 시스템의 동작속도가 빨라지고 반도체 집적회로에 관한 기술이 발달하면서, 반도체 메모리 장치는 보다 빠른 속도로 데이터를 출력하 거나 저장하도록 요구받아 왔다. 빠른 속도로 동작하는 반도체 메모리 장치를 구현하는 방법은 보다 빠른 시스템 클록에 대응하여 동작할 수 있도록 하거나 동일 속도의 시스템 클록에 대응하여 더 많은 동작을 할 수 있도록 하는 것이다. 이러한 두 가지 방법은 서로 분리되어 독립적으로 발전시켜 반도체 메모리 장치에 적용되는 것이 아니라 서로 병립하여 채택되고 있으며, 이때마다 새로운 타입의 반도체 메모리 장치가 등장하고 있다.
현재는 시스템 클럭의 한 주기 동안 하나의 데이터를 주고 받는 반도체 메모리 장치(single data rate, SDR)에서 시스템 클럭의 한 주기 동안 두 개의 데이터를 주고 받는 반도체 메모리 장치(double data rate, DDR)까지 상용화되어 있다. 또한, 한 주기 동안 두 개의 데이터를 주고 받는 반도체 메모리 장치(double data rate, DDR)에서도 DDR, DDR2, 및 DDR3로 동작하는 속도가 계속 빨라지고 있다. 세계반도체표준협회(Joint Electron Device Engineering Council, JEDEC)에서 제시하는 DDR, DDR2, 및 DDR3의 성능 비교에 따르면, DDR 메모리 장치의 경우 200~400 Mbps, DDR2 메모리 장치는 400~800 Mbps, 그리고 DDR3 메모리 장치는 800~1600 Mbps의 데이터 전달 속도(Data Rate)를 가진다.
더 빠른 속도로 동작하는 반도체 메모리 장치를 개발하기 위해 시스템 클록의 한 주기 동안 4개의 데이터를 전달할 수 있는 새로운 개념의 반도체 메모리 장치(Quad Data Rate, QDR)가 제안되고 있다. 이러한 QDR 메모리 장치는 시스템 클록의 한 주기 동안 2개의 데이터를 전달할 수 있는 종래의 DDR 반도체 메모리 장치보다 이론적으로 최대 두 배로 많은 데이터를 전달할 수 있다. 새로운 반도체 메모리 장치, 즉 QDR 메모리 장치는 종래의 반도체 메모리 장치와 유사하나 하나가 아닌 두 개의 클록을 사용한다. 하나는 데이터를 읽기 위해 사용하고 하나는 데이터를 쓰기 위해 사용하며, 이로 인해 반도체 메모리 장치는 읽기와 쓰기 동작을 동시에 실행할 수 있게 된다. 이러한 QDR 메모리 장치는 데이터의 전달 속도가 소비 전력, 비용 등의 다른 요소보다 상대적으로 중요하게 여겨지는 고속으로 동작하는 통신 및 네트워크 제품이나, 일반 데이터보다 많은 양의 데이터를 적은 시간 내에 저장하고 읽을 수 있어야 하는 그래픽 처리 전용 제품에 넓게 활용될 수 있다.
이러한 QDR 메모리 장치를 설계, 구현하였다면 이를 테스트 할 장치나 방법이 요구된다. 최근 반도체 메모리 장치의 데이터 저장 용량은 매우 커졌고 이를 일일이 테스트 하기 위해서는 많은 시간이 소요되고 있다. 테스트를 보다 적은 시간에 효율적으로 진행하기 위해 어드레스 크기와 사용되는 데이터 패드의 수를 줄여 여러 개의 단위 셀에 데이터를 동시에 쓰고 읽는 테스트 방법이 개발되어 왔다. 이를 흔히 병렬 테스트(Parallel Test) 혹은 압축 테스트 방법(compress test mode)이라고 일컫는다.
지금까지 양산되고 있는 DDR 메모리 장치를 테스트할 수 있는 장치와 방법은 다양하게 개발되어 있으나, QDR 메모리 장치를 테스트할 수 있는 장치와 방법은 아직 제시되지 않고 있다. 시스템 클록의 한 주기당 두 개의 데이터를 입출력하는 DDR 메모리 장치의 테스트 방법을 QDR 메모리 장치의 테스트에 적용할 경우 시스템 클록의 한 주기당 네 개의 데이터를 입출력하는 QDR 메모리 장치를 테스트하기 위해서는 두 배의 시간이 소요될 수 있다. 또한, 기존의 DDR 메모리 장치를 테스트하는 장치와 방법을 사용하여 QDR 메모리 장치를 테스트할 경우 QDR 메모리 장치 내에 QDR 메모리 장치의 동작과 DDR 메모리 장치의 동작을 서로 호환시켜주는 회로가 별도로 구비되어야 한다. 이에, QDR 메모리 장치 등을 포함하여 고속으로 동작하는 반도체 메모리 장치를 테스트하기 위한 새로운 방법이 요구되고 있다.
본 발명은 고속으로 동작하는 반도체 메모리 장치를 테스트하는 방법을 제공하기 위한 것으로, 시스템 클록의 한 주기당 네 개의 데이터를 입출력하여 반도체 메모리 장치를 테스트할 수 있는 방법을 제공하는 데 그 특징이 있다.
본 발명은 다수개의 뱅크와 다수개의 데이터 패드 및 테스트 동작 시 시스템 클록의 한 주기 동안 하나의 데이터 패드를 통하여, 두 개의 뱅크에서 출력된 다수개의 데이터를 배타적 논리합 동작을 통해 각각 압축한 뒤 각각의 압축 데이터 중 두 개씩의 데이터를 서로 교대로 출력하기 위한 테스트 인터페이스를 포함하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 다수개의 뱅크와 다수개의 데이터 패드 및 테스트 동작 시 시스템 클록의 두 주기 동안 두 개의 데이터 패드를 통하여, 입력되는 16 개의 데이터를 하나의 뱅크에 교대로 입력하기 위한 테스트 인터페이스를 포함하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 다수개의 뱅크와 다수개의 데이터 패드 및 테스트 동작 시 시스템 클록의 한 주기 동안 하나의 데이터 패드를 통하여, 두 개의 뱅크에서 출력된 다수개의 데이터를 각각 압축한 뒤 각각의 압축 데이터 중 두 개씩의 데이터를 서로 교대로 출력하거고, 두 개의 데이터 패드에서 입력되는 데이터를 하나의 뱅크에 번갈아 입력하기 위한 테스트 인터페이스를 포함하는 반도체 메모리 장치를 제공한다.
또한, 본 발명은 다수개의 뱅크와 다수개의 데이터 패드를 포함하는 반도체 메모리 장치의 테스트 방법에 있어서, 테스트 쓰기 동작시 두 개의 데이터 패드에서 입력되는 데이터를 하나의 뱅크에 번갈아 입력하는 단계; 및 테스트 읽기 동작 시 시스템 클록의 한 주기 동안 하나의 데이터 패드를 통하여, 두 개의 뱅크에서 출력된 다수개의 데이터를 각각 압축한 뒤 각각의 압축 데이터 중 두 개씩의 데이터를 서로 교대로 출력하는 단계를 포함하는 반도체 메모리 장치의 테스트 방법을 제공한다.
본 발명은 시스템 클록의 한 주기당 네 개의 데이터를 입출력하는 반도체 메모리 장치를 테스트할 수 있는 방법을 제공하여 기존의 시스템 클록의 한 주기당 두 개의 데이터를 입출력하여 테스트하는 방법을 적용할 때보다 적은 시간에 반도체 메모리 장치를 테스트할 수 있는 장점이 있다. 테스트 시간의 감소는 제품의 양산 비용을 절감하는 부수적 효과를 가진다.
또한, 시스템 클록의 한 주기당 네 개의 데이터를 입출력하는 반도체 메모리 장치의 경우, 시스템 클록의 한 주기당 두 개의 데이터를 입출력하여 테스트하는 방법을 적용하기 위해 테스트만을 목적으로 하는 별도의 회로를 반도체 메모리 장치에 구비할 필요가 없어져 반도체 메모리 장치의 사이즈가 불필요하게 커지는 것을 막을 수 있는 장점이 있다.
더 나아가, 압축 테스트 방법의 적용시 반도체 메모리 장치 내 동시에 활성화되는 뱅크를 분산시켜 동시에 특정 영역의 많은 수의 뱅크가 활성화될 경우 쓰기 및 읽기 동작에 많은 전력이 갑자기 소비되어 공급 전압의 불안정으로 발생할 수 있는 에러를 방지할 수 있는 장점이 있다.
고속으로 동작하는 반도체 메모리 장치를 테스트하는 방법을 제공하기 위해 시스템 클록의 한 주기당 네 개의 데이터를 입출력할 수 있는 반도체 메모리 장치를 테스트만을 목적으로 하는 별도의 회로의 추가 구비 없이 테스트할 수 있는 방법을 제공한다. 또한, 테스트 과정에서의 신뢰성을 높이기 위해 데이터 패턴을 지 정하여 데이터의 전달과정에서 발생하는 간섭의 영향을 고려할 수 있고, 활성화되는 뱅크를 지정하여 특정지역에서의 파워 소비 등의 이유로 테스트 결과가 불확실해지는 것을 방지할 수 있는 방법 및 이를 실행할 수 있는 장치를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 다수개의 뱅크(BANK0~BANK15)와 다수개의 데이터 패드(DQ0~DQ7)를 포함하고 있는 제 1 뱅크 그룹(GROUP0)을 포함하고 있다. 본 발명에 따른 반도체 메모리 장치는 모두 32개의 데이터 패드를 가지는 경우를 예로 들어 설명하고 있으며, 32개의 데이터 패드(DQ0~DQ31)는 4 개의 뱅크 그룹(GROUP0~GROUP3)에 각각 나누어 배열되고 각각의 뱅크 그룹에는 16개의 뱅크가 포함되어 있다.
도 2a는 도 1에 도시된 반도체 메모리 장치의 읽기 동작 테스트를 설명하기 위한 블록도이다. 구체적으로, 도 2a에는 도 1에 도시된 반도체 메모리 장치 중 두 개의 데이터 패드(DQ2, DQ5)와 네 개의 뱅크(BANK4, BANK7, BANK12, BANK15) 간의 연결이 설명되어 있다.
도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 테스 트 동작 시 시스템 클록의 한 주기 동안 하나의 데이터 패드를 통하여, 두 개의 뱅크에서 출력된 다수개의 데이터를 각각 압축한 뒤 각각의 압축 데이터 중 두 개씩의 데이터를 서로 교대로 출력하거나 입력되는 네 개의 데이터를 서로 다른 두 개의 뱅크로 번갈아 입력하기 위한 테스트 인터페이스를 포함하고 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치에서는 읽기 동작을 테스트하기 위해 하나의 데이터 패드에 두 개의 뱅크가 연결되어 있음을 확인할 수 있다. 구체적으로, 제 5 뱅크(BANK4)와 제 8 뱅크(BANK7)는 제 3 데이터 패드(DQ2)와 연결되어 있으며, 제 13 뱅크(BANK12)와 제 16 뱅크(BANK15)는 제 6 데이터 패드(DQ5)와 연결되어 있다. 이러한 연결은 하나의 예에 불과하며 발명의 실시예와 상황에 따라 변경이 가능하다.
읽기 동작을 테스트할 경우, 각 뱅크들은 64-bit의 데이터를 출력한다. 각 뱅크내에 포함된 셀 블록은 4 개의 비트 라인(BL0~BL3)을 각각 포함하고 있으며 총 16개의 셀 블록들(EV0, OD0, ..., EV3, OD3 & EV0, OD0, ..., EV3, OD3)이 각 뱅크에 포함된다. 출력된 데이터는 배타적 논리합(exclusive OR, XOR) 게이트를 이용하여 16-bit 당 1-bit의 비율로 압축되어 4-bit 압축 데이터(D0, D1, D2, D3)가 된다. 즉, 제 5 뱅크(BANK4)의 각각의 셀 블록(EV0, OD0, ..., EV3, OD3 & EV0, OD0, ..., EV3, OD3)에서 1-bit의 데이터를 압축하여 출력하면 이를 다시 4 개의 셀 블록씩 짝지어 압축하는 것이다. 본 발명의 일 실시예에 따른 반도체 메모리 장치 내 뱅크는 64-bit의 데이터를 출력하며, 본 발명을 명료하게 설명하기 위해 뱅크 내부를 도 2a에 간략히 도시하였다. 도시된 바와 같이 배타적 논리합(XOR) 게이트를 이용하면 64-bit의 데이터를 16-bit 당 1-bit의 데이터로 압축하여 테스트를 실행할 수 있다.
읽기 동작을 테스트하기 위해, 반도체 메모리 장치의 테스트 영역의 단위 셀에 같은 값의 데이터를 먼저 입력한다. 그 후 입력한 데이터를 읽어낸다. 이때, 각 비트 라인에서 출력된 결과들을 배타적 논리합(XOR) 게이트를 이용하여 계속 압축한다. 이미 테스트하려는 단위 셀에 같은 값의 데이터를 저장하였으므로, 같은 값의 데이터를 동시에 출력하여 데이터에 대해 배타적 논리합(XOR) 동작을 실행하면 논리 로우('0') 레벨의 결과가 나와야 하고 만약 논리 하이('1') 레벨이 출력되면 그 영역의 적어도 하나 이상의 일부 단위 셀에 오류가 있음을 알아낼 수 있다. 본 발명의 일 실시예에서는 뱅크의 크기에 따라 동시에 출력되는 데이터의 양에 차이가 있을 수 있으나 배타적 논리합(XOR) 동작을 통해 4-bit 데이터로 압축하는 것을 특징으로 한다. 압축된 4-bit 데이터를 이용하여 시스템 클럭의 한 주기 동안 4개의 데이터를 출력하는 것을 테스트한다.
두 개의 뱅크에서 출력되어 압축된 두 개의 4-bit 압축 데이터는 하나의 데이터 패드를 통해 외부로 출력된다. 도 2a를 참조하면, 제 5 뱅크(BANK4)와 제 8 뱅크(BANK7)에서 출력되어 압축된 두 개의 4-bit 압축 데이터들(D0~D3, D4~D7)은 제 3 데이터 패드(DQ2)를 통해 외부로 출력된다. 마찬가지로, 제 13 뱅크(BANK12)와 제 16 뱅크(BANK15)에서 출력되어 압축된 또 다른 두 개의 4-bit 압축 데이터들(D8~D11, D12~D15)은 제 6 데이터 패드(DQ5)를 통해 외부로 출력된다
도 2b는 도 2a에 도시된 읽기 동작 테스트의 결과를 설명하기 위한 개념도이다.
도시된 바와 같이, 제 3 데이터 패드(DQ2)를 통해 제 5 뱅크(BANK4)와 제 8 뱅크(BANK7)에서 출력된 4-bit 압축 데이터들(D0~D3, D4~D7)이 시스템 클록(HCLK)에 동기 되어 교대로 출력되고 있다. 여기서, 시스템 클록(HCLK)의 한 주기 동안 4개의 데이터들이 출력되는 것을 보여주고 있다. 마찬가지로, 제 6 데이터 패드(DQ5)를 통해 제 13 뱅크(BANK12)와 제 16 뱅크(BANK15)에서 출력된 4-bit 압축 데이터들(D8~D11, D12~D15)이 시스템 클록(HCLK)에 동기 되어 교대로 출력되고 있다.
시스템 클록(HCLK)에 대응하여 한 주기에 4개의 데이터를 전송하기 위해, 보다 구체적으로 상승 에지에 대응하여 2개의 데이터를 전송하고 하강 에지에 대응하여 또 다른 2개의 데이터를 전송하기 위해서는 시스템 클록을 분주하여 각 뱅크를 활성화 혹은 비활성화시킬 수 있는 클록이 필요하다. 따라서, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 외부에서 입력되는 시스템 클록(HCLK)을 1/2 분주하여 각 뱅크를 활성화하기 위한 내부 클록들(ICLK1, ICLK2)을 생성한다.
도시되지 않았지만, 내부 클록들(ICLK1, ICLK2)을 사용하여 뱅크를 활성화하는 방법 외에도 뱅크에서 데이터 패드로 데이터를 전달하는 테스트 인터페이스를 제어하면 시스템 클록(HCLK)에 대응하여 한 주기에 4개의 데이터를 전송할 수 있게 된다.
또한, 본 발명의 다른 실시예에서는 시스템 클록을 1/2 분주한 내부 클록들(ICLK1, ICLK2)을 사용하지 않고 시스템 클록을 1/4 주기 만큼 지연시킨 지연 클록을 사용할 수도 있다. 원래의 시스템 클록과 지연 클록의 위상이 같은 경우 와 다른 경우 각각 다른 뱅크를 활성화하거나 뱅크에서 데이터 패드로 데이터를 전달하는 테스트 인터페이스를 제어할 수 있도록 설계할 수 있다.
구체적으로 도시되지 않았지만, 제 1 뱅크 그룹(GROUP0) 내의 읽기 테스트 동작과 마찬가지로 제 2 ~ 제 4 뱅크 그룹(GROUP1~GROUP3) 내에서도 읽기 테스트 동작이 동시에 실행된다. 제 1 뱅크 그룹(GROUP0)과 마찬가지로 제 2 ~ 제 4 뱅크 그룹(GROUP1~GROUP3) 각각 8개의 데이터 패드(DQ8~DQ15, DQ16~DQ23, DQ24~DQ31)를 포함하고 있다. 전술한 바와 같이 제 1 뱅크 그룹(GROUP0) 에서는 제 3 데이터 패드(DQ2)에서는 제 1 뱅크 그룹(GROUP0) 내의 제 5 뱅크(BANK4)와 제 8 뱅크(BANK7)에서 출력된 압축 데이터(D0~D3, D4~D7)가 번갈아 가면서 출력되고 제 6 데이터 패드(DQ5)에서는 제 13 뱅크 및 제 16 뱅크(BANK12, BANK15)에서 출력된 압축 데이터(D8~D11, D12~D15)가 번갈아 가면서 출력된다. 이와 동시에, 제 2 ~ 제 4 뱅크 그룹(GROUP1~GROUP3) 내에 제 1 뱅크 그룹(GROUP0)의 제 3 및 제 6 데이터 패드(DQ2, DQ5)에 대응되는 다른 데이터 패드, 예를 들면 제 2 뱅크 그룹 내 제 11 및 제 14 데이터 패드(DQ10, DQ13), 제 3 뱅크 그룹 내 제 19 및 제 22 데이터 패드(DQ18, DQ21), 및 제 4 뱅크 그룹 내 제 27 데이터 패드 및 제 30 데이터 패드(DQ26, DQ29),에도 압축된 데이터가 출력된다.
도 3a는 도 1에 도시된 반도체 메모리 장치의 쓰기 동작 테스트를 위해 입력되는 데이터의 패턴을 설명하기 위한 블록도이다.
도시된 바와 같이, 쓰기 동작 테스트의 경우에도 시스템 클록(HCLK)에 대응하여 읽기 테스트의 경우와 유사하게 반도체 메모리 장치의 내부 뱅크 혹은 테스트 인터페이스를 제어하기 위한 내부 클록(ICLK1, ICLK2)이 생성된다. 아울러 시스템 클록(HCLK)의 한 주기 동안 4 개의 데이터가 제 3 데이터 패드(DQ2)와 제 6 데이터 패드(DQ5)를 통해 입력된다.
구체적으로 제 3 데이터 패드(DQ2)를 살펴보면, 제 1 데이터(D0)가 논리 하이(H) 레벨로 입력되고, 제 2 데이터(D1)는 논리 로우(L) 레벨로 입력된다. 제 3 ~ 제 8 데이터(D2~D7)는 제 1 및 제 2 데이터(D0, D1)와 같이 서로 다른 논리 레벨을 교대로 가지고 있으며 연속적으로 시스템 클록(HCLK)에 동기 되어 한 주기에 4 개씩 입력되고 있다. 마찬가지로 제 6 데이터 패드(DQ5)를 통해서도 제 9 ~ 제 16 데이터(D8~D15)가 서로 다른 논리 레벨을 교대로 가진 상태로 입력되고 있다. 여기서, 제 3 데이터 패드(DQ2) 및 제 6 데이터 패드(DQ5)를 통해 입력되는 데이터 중 첫 번째로 입력된 데이터, 즉 제 1 데이터(D0)와 제 9 데이터(D8)는 뱅크 내 첫 셀 블록(EV0)으로 입력된다.
도 3b는 도 1에 도시된 반도체 메모리 장치의 쓰기 동작 테스트를 위한 연결을 설명하기 위한 블록도이다.
도시된 바와 같이, 본 발명에 따른 반도체 메모리 장치는 테스트 동작 시 시스템 클록의 두 주기 동안 두 개의 데이터 패드를 통하여, 입력되는 16 개의 데이터를 하나의 뱅크에 교대로 입력하기 위한 테스트 인터페이스를 포함하고 있다. 구체적으로 살펴보면, 쓰기 동작을 테스트할 때에는 읽기 동작 테스트와는 달리 제 3 및 제 6 데이터 패드(DQ2, DQ5) 모두 하나의 뱅크(BANK0)에 연결되어 있다. 쓰기 동작 테스트 역시 각 데이터 패드와 뱅크의 연결은 테스트 영역과 상황에 따라 임의로 변경할 수 있다. 물론, 제 3 및 제 6 데이터 패드(DQ2, DQ5)가 제 1 뱅크(BANK0)에만 연결되어야 하는 것은 아니고 다른 뱅크에도 동시에 연결될 수 있다. 쓰기 동작 테스트에서는 읽기 동작 테스트와 달리, 두 개의 제 3 및 제 6 데이터 패드(DQ2, DQ5)가 모두 제 1 뱅크(BANK0)에 연결되어 입력되는 제 1 ~ 16 데이터(D0~D15)를 모두 연결된 제 1 뱅크(BANK0)에 저장한다.
도 3c는 도 3b에 도시된 반도체 메모리 장치의 쓰기 동작 테스트 결과를 설명하기 위한 블록도이다.
도시된 바와 같이, 제 1 뱅크(BANK0) 내 각 셀 블록(EV0, OD0, ... EV3, OD3 & EV0, OD0, ..., EV3, OD3)에 제 3 및 제 6 데이터 패드(DQ2, DQ5)에서 입력된 데이터(D0~D15)가 저장되고 있다. 앞에서도 설명하였듯이, 각각의 셀 블록은 4 개의 비트 라인(BL0, BL1, BL2, BL3)를 포함하고 있다. 제 1 셀 블록(EV0)을 자세히 살펴보면, 4 개의 비트 라인(BL0, BL1, BL2, BL3) 중 2 개의 비트 라인, 즉 제 1 비트 라인(BL0)과 제 3 비트 라인(BL2)에는 제 3 데이터 패드(DQ2)로부터 입력된 논리 하이(H) 레벨을 가지는 제 1 데이터(D0)가 인가된다. 반대로 제 2 비트 라인(BL1)과 제 4 비트 라인(BL3)에는 제 6 데이터 패드(DQ5)로부터 입력된 논리 로우(L) 레벨을 가지는 제 9 데이터(D8)가 인가된다. 이 결과, 제 1 셀 블록(EV0)에 포함된 서로 인접한 단위 셀 간에는 서로 다른 논리 레벨을 가진 데이터가 저장되게 된다.
제 1 셀 블록(EV0)과 유사하게, 제 2 셀 블록(EV1) 역시 제 3 및 제 6 데이터 패드(DQ2, DQ5)에서 두 번째 입력된 데이터들, 즉 제 2 데이터(D1)와 제 10 데이터(D9),이 각각 제 1 비트 라인(BL0)과 제 3 비트 라인(BL2), 제 2 비트 라인(BL1)과 제 4 비트 라인(BL3)에 인가되고, 결과적으로 제 2 셀 블록(EV1)에 포함 된 서로 인접한 단위 셀 간에는 서로 다른 논리 레벨을 가진 데이터를 저장할 수 있다. 그 외 제 1 뱅크(BANK0) 내 포함된 다른 셀 블록(EV1, EV0, ...., EV3, OD3)에도 위와 같은 방법으로 데이터를 저장할 수 있다.
이러한 방법은, 짧은 시간 내에 인접한 단위 셀에 각기 다른 논리 레벨(논리 하이 'H', 논리 로우 'L')을 가진 데이터를 써 넣을 수 있게 하기 위한 것으로 반도체 메모리 장치의 쓰기 동작을 테스트하는 데 있어 신뢰성을 높이고 테스트에 필요한 시간을 줄일 수 있다.
도 4는 도 1에 도시된 반도체 메모리 장치 내 각 뱅크들의 활성화 패턴을 설명하기 위한 블록도이다.
도시된 바와 같이, 반도체 메모리 장치 내 포함된 다수개의 뱅크들은 테스트 동작시 모든 뱅크를 동시에 활성화되는 것이 아니라 패턴에 따라 활성화된다. 만약 읽기 동작 테스트는 물론 쓰기 동작 테스트에서 반도체 메모리 장치 내 포함된 다수개의 뱅크가 동시에 활성화된다면, 테스트에 필요한 공급 전압이 갑자기 증가하게 되고 공급 전압이 불안정하거나 반도체 메모리 장치 내 전 영역에 고르게 배분되지 못할 경우 테스트가 정상적으로 실행되지 않을 수 있다. 이를 방지하기 위해서 상기 다수개의 뱅크 중 반도체 메모리 장치 내에서 서로 최대한 멀리 떨어져 있고 각 영역에 고르게 분포되어 있는 뱅크들이 짝을 지어 동시에 활성화되도록 한다.
구체적으로는, 제 1 뱅크 그룹(GROUP0) 내 16 개의 뱅크 중 제 1, 제 4, 제 9, 제 12 뱅크들(BANK0, BANK3, BANK8, BANK11)이 하나의 짝을 이루어 동시에 활성 화되고, 제 2, 제 3, 제 10, 제 11 뱅크들(BANK1, BANK2, BANK9, BANK10)이 또 다른 짝을 이루어 동시에 활성화된다. 그 외에도 제 5, 제 8, 제 13, 제 16 뱅크들(BANK4, BANK7, BANK12, BANK15)과 제 6, 제 7, 제 14, 제 15 뱅크들(BANK5, BANK6, BANK13, BANK14)이 서로 각각 짝을 이루어 동시에 활성화된다. 도시되지 않았지만, 제 1 뱅크 그룹(GROUP0)에 포함된 16 개의 뱅크들(BANK0~BANK15)을 네 부분으로 나누고, 다른 뱅크 그룹(GROUP1~GROUP3)에도 같은 방식을 적용할 수 있다. 이렇게 다수개의 뱅크들을 짝을 지어 활성화함으로써 테스트시 공급 전압이 반도체 메모리 장치의 일부 영역에 치우치지 않게 하여 테스트의 신뢰성을 높일 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경할 수 있다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 본 발명에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2a는 도 1에 도시된 반도체 메모리 장치의 읽기 동작 테스트를 설명하기 위한 블록도이다.
도 2b는 도 2a에 도시된 읽기 동작 테스트의 결과를 설명하기 위한 개념도이다.
도 3a는 도 1에 도시된 반도체 메모리 장치의 쓰기 동작 테스트를 위해 입력되는 데이터의 패턴을 설명하기 위한 블록도이다.
도 3b는 도 1에 도시된 반도체 메모리 장치의 쓰기 동작 테스트를 위한 연결을 설명하기 위한 블록도이다.
도 3c는 도 3b에 도시된 반도체 메모리 장치의 쓰기 동작 테스트 결과를 설명하기 위한 블록도이다.
도 4는 도 1에 도시된 반도체 메모리 장치 내 각 뱅크들의 활성화 패턴을 설명하기 위한 블록도이다.
* 도면의 주요부분에 대한 부호의 설명 *
DQ0~DQ8: 데이터 패드 BANK0~BANK15: 뱅크
GROUP0~GROUP3: 뱅크 그룹 HCLK: 시스템 클록

Claims (20)

  1. 다수개의 뱅크와 다수개의 데이터 패드; 및
    테스트 동작 시 시스템 클록의 한 주기 동안 하나의 데이터 패드를 통하여, 두 개의 뱅크에서 출력된 다수개의 데이터를 배타적 논리합 동작을 통해 각각 압축한 뒤 각각의 압축 데이터 중 두 개씩의 데이터를 서로 교대로 출력하기 위한 테스트 인터페이스를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 테스트 인터페이스는 각 뱅크에서 64개의 데이터를 출력한 뒤 출력된 데이터를 배타적 논리합 동작을 통해 뱅크당 4개로 압축하여 상기 압축 데이터로서 상기 데이터 패드에 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 두 개의 뱅크에서 출력된 상기 압축 데이터들은 상기 시스템 클록의 두 주기 동안 교대로 출력되며, 상기 시스템 클록의 첫 구간 상승 에지부터 첫 구간 하강 에지 사이에 각각의 상기 압축된 데이터들의 첫 번째를 출력하고, 상기 첫 구간 하강 에지부터 둘째 구간 상승 에지 사이에 상기 압축된 데이터들의 두 번째를 출력하고, 상기 둘째 구간 상승 에지부터 둘째 구간 하강 에지까지 상기 압축된 데이터들의 세 번째를 출력하고, 상기 둘째 구간 하강 에지부터 다음 상승 에지까지 상기 압축된 데이터들의 네 번째를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서,
    테스트 동작 시 상기 다수개의 뱅크 중 최대한 서로 멀리 떨어져 있는 뱅크들끼리 동시에 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 다수개의 뱅크와 다수개의 데이터 패드; 및
    테스트 동작 시 시스템 클록의 두 주기 동안 두 개의 데이터 패드를 통하여 입력되는 16개의 데이터를 하나의 뱅크에 교대로 입력하기 위한 테스트 인터페이스를 포함하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 테스트 인터페이스는 상기 하나의 뱅크에 포함된 각 셀 블록 내 다수개의 비트 라인에 상기 두 개의 데이터 패드를 통해 입력된 데이터를 교대로 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제 6항에 있어서,
    테스트의 정확성을 높이기 위해 상기 두 개의 데이터 패드로 각각 입력되는 8개의 데이터는 각각 4개의 논리 하이 레벨과 논리 로우 레벨의 데이터를 교대로 포함하고 있는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제 5항에 있어서,
    테스트 동작 시 상기 다수개의 뱅크 중 최대한 서로 멀리 떨어져 있는 뱅크들끼리 동시에 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 다수개의 뱅크와 다수개의 데이터 패드; 및
    테스트 동작 시 시스템 클록의 한 주기 동안 하나의 데이터 패드를 통하여, 두 개의 뱅크에서 출력된 다수개의 데이터를 각각 압축한 뒤 각각의 압축 데이터 중 두 개씩의 데이터를 서로 교대로 출력하고, 두 개의 데이터 패드에서 입력되는 데이터를 하나의 뱅크에 번갈아 입력하기 위한 테스트 인터페이스를 포함하는 반도체 메모리 장치.
  10. 제 9항에 있어서,
    상기 테스트 인터페이스는 각 뱅크에서 64개의 데이터를 출력한 뒤 출력된 데이터를 배타적 논리합 동작을 통해 뱅크당 4개로 압축하여 상기 압축 데이터로서 상기 데이터 패드에 전달하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10항에 있어서,
    상기 두 개의 뱅크에서 출력된 상기 압축 데이터들은 상기 시스템 클록의 두 주기 동안 교대로 출력되며, 상기 시스템 클록의 첫 구간 상승 에지부터 첫 구간 하강 에지 사이에 각각의 상기 압축된 데이터들의 첫 번째를 출력하고, 상기 첫 구간 하강 에지부터 둘째 구간 상승 에지 사이에 상기 압축된 데이터들의 두 번째를 출력하고, 상기 둘째 구간 상승 에지부터 둘째 구간 하강 에지까지 상기 압축된 데이터들의 세 번째를 출력하고, 상기 둘째 구간 하강 에지부터 다음 상승 에지까지 상기 압축된 데이터들의 네 번째를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 9항에 있어서,
    상기 테스트 인터페이스는 연속된 시스템 클록의 두 주기 동안 두 개의 데이 터 패드에서 입력되는 16 개의 데이터를 하나의 뱅크에 입력하고, 상기 뱅크에 포함된 각 셀 블록 내 다수개의 비트 라인에 두 개의 데이터 패드에서 입력된 데이터를 교대로 인가하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12항에 있어서,
    테스트의 정확성을 높이기 위해 상기 두 개의 데이터 패드로 각각 입력되는 8개의 데이터는 각각 4개의 논리 하이 레벨과 논리 로우 레벨의 데이터를 교대로 포함하고 있는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 9항에 있어서,
    테스트 시 상기 다수개의 뱅크 중 최대한 서로 멀리 떨어져 있는 뱅크들끼리 동시에 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 14항에 있어서,
    총 32개의 데이터 패드를 포함하고, 8개의 데이터 패드 당 16개의 뱅크가 포함된 4개의 뱅크 그룹으로 구성되어 있으며, 테스트 동작 시 각 뱅크 그룹 내 8개의 데이터 패드 중 2개의 데이터 패드와 16개의 뱅크 중 4개의 뱅크가 동시에 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 다수개의 뱅크와 다수개의 데이터 패드를 포함하는 반도체 메모리 장치의 테스트 방법에 있어서,
    테스트 쓰기 동작시 두 개의 데이터 패드에서 입력되는 데이터를 하나의 뱅크에 번갈아 입력하는 단계; 및
    테스트 읽기 동작 시 시스템 클록의 한 주기 동안 하나의 데이터 패드를 통하여, 두 개의 뱅크에서 출력된 다수개의 데이터를 각각 압축한 뒤 각각의 압축 데이터 중 두 개씩의 데이터를 서로 교대로 출력하는 단계를 포함하는 반도체 메모리 장치의 테스트 방법.
  17. 제 16항에 있어서,
    상기 출력하는 단계에서,
    각 뱅크에서 64개의 데이터를 출력한 뒤 출력된 데이터를 배타적 논리합 동작을 통해 뱅크당 4개로 압축하여 상기 압축 데이터로서 상기 데이터 패드에 전달하는 반도체 메모리 장치의 테스트 방법.
  18. 제 17항에 있어서,
    상기 출력하는 단계에서,
    상기 두 개의 뱅크에서 출력된 상기 압축 데이터들은 상기 시스템 클록의 두 주기 동안 교대로 출력되며, 상기 시스템 클록의 첫 구간 상승 에지부터 첫 구간 하강 에지 사이에 각각의 상기 압축된 데이터들의 첫 번째를 출력하고, 상기 첫 구간 하강 에지부터 둘째 구간 상승 에지 사이에 상기 압축된 데이터들의 두 번째를 출력하고, 상기 둘째 구간 상승 에지부터 둘째 구간 하강 에지까지 상기 압축된 데이터들의 세 번째를 출력하고, 상기 둘째 구간 하강 에지부터 다음 상승 에지까지 상기 압축된 데이터들의 네 번째를 출력하는 반도체 메모리 장치의 테스트 방법.
  19. 제 16항에 있어서,
    상기 입력하는 단계에서,
    연속된 시스템 클록의 두 주기 동안 두 개의 데이터 패드에서 입력되는 16 개의 데이터를 하나의 뱅크에 입력하고, 상기 뱅크에 포함된 각 셀 블록 내 다수개의 비트 라인에 두 개의 데이터 패드에서 입력된 데이터를 교대로 인가하는 반도체 메모리 장치의 테스트 방법.
  20. 제 19항에 있어서,
    상기 입력하는 단계에서,
    테스트의 정확성을 높이기 위해 상기 두 개의 데이터 패드로 각각 입력되는 8개의 데이터는 각각 4개의 논리 하이 레벨과 논리 로우 레벨의 데이터를 교대로 포함하는 반도체 메모리 장치의 테스트 방법.
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