KR20210050431A - 신뢰성, 가용성 및 확장성(ras)에서의 개선을 위한 메모리 워드라인 격리 - Google Patents

신뢰성, 가용성 및 확장성(ras)에서의 개선을 위한 메모리 워드라인 격리 Download PDF

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KR20210050431A
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컬지트 에스 베인스
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인텔 코포레이션
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Abstract

내부 ECC(error checking and correction)를 수행하는 메모리 디바이스는 ECC 적용을 위해 N 비트 채널을 2개의 N/2 비트 채널로 취급할 수 있다. N/2 비트 채널에 대한 ECC는 N 비트에 대한 ECC보다 간단하므로, 2개의 N/2 비트 부분으로 취급될 때 각각의 N/2 비트 부분은 개별적으로 정정될 수 있다. 메모리 디바이스는 2개의 서브-채널로서 채널에 ECC를 적용하기 위한 추가 하드웨어를 포함할 수 있다. 예를 들어, 메모리 디바이스는 N-비트 채널의 2개의 서브-채널에 ECC를 적용할 수 있도록 내부 ECC를 위한 ECC 비트를 저장하는 추가 서브어레이를 포함할 수 있다. 메모리 디바이스는 추가 서브어레이가 적용될 때 이에 액세스하기 위한 추가 드라이버를 포함할 수 있다.

Description

신뢰성, 가용성 및 확장성(RAS)에서의 개선을 위한 메모리 워드라인 격리{MEMORY WORDLINE ISOLATION FOR IMPROVEMENT IN RELIABILITY, AVAILABILITY, AND SCALABILITY (RAS)}
우선권
본 출원은 2019년 10월 28일자로 출원된 미국 가출원 제62/927,116호의 우선권의 이익을 주장하는 정규 출원이다.
분야
설명은 일반적으로 메모리 디바이스에 관한 것이고, 보다 구체적인 설명은 에러 처리를 통해 RAS(reliability, availability, and scalability: 신뢰성, 가용성 및 확장성)를 개선하기 위한 아키텍처에 관한 것이다.
더 좁은 채널이 사용될수록 메모리 채널에서의 에러 처리에 필요한 오버헤드는 계속 증가한다. 에러 처리 오버헤드는 RAS(reliability, availability, and scalability) 오버헤드로 지칭될 수 있는데, 이는 에러 처리가 RAS 기대(expectation)를 충족시키는 데 사용된다는 사실을 나타낸다. RAS 기대는 종종, 전체 디바이스 고장으로 인한 에러가 정정될 수 있는 전체 SDDC(single device data correction: 단일 디바이스 데이터 정정) 기능에 대한 기대를 포함한다.
레거시 SDDC 동작은 64 데이터 비트당 8 ECC(error checking and correction(에러 검사 및 정정), 에러 정정 코딩으로도 종종 지칭됨) 비트를 사용하여 12.5%의 오버헤드를 갖는다. SDDC 동작을 위해 여전히 8 ECC 비트를 필요로 하지만 32 비트 채널을 사용하는 더 좁은 채널을 가진 새로운 메모리 시스템에서는 오버헤드가 25%가 된다.
다음의 설명은 구현의 예로서 주어진 도시를 갖는 도면의 설명을 포함한다. 도면은 제한적인 것이 아니라 예로서 이해되어야 한다. 본 명세서에서 사용될 때, 하나 이상의 예에 대한 언급은 본 발명의 적어도 하나의 구현에 포함된 특정 특징, 구조 또는 특성을 설명하는 것으로 이해되어야 한다. 본 명세서에 등장하는 "일 예에서" 또는 "대안적 예에서"와 같은 문구는 본 발명의 구현의 예를 제공하며, 반드시 모두 동일한 구현을 지칭하는 것이 아니다. 그러나, 이들은 반드시 상호 배타적인 것도 아니다.
도 1은 전통적 아키텍처와 관련하여 데이터를 격리하기 위해 추가 드라이버를 갖는 메모리 아키텍처의 예의 블록도이다.
도 2는 도 1의 메모리 아키텍처에 대한 데이터 아키텍처의 예의 블록도이다.
도 3은 ECC 서브-채널 격리를 갖는 시스템에서 판독 커맨드에 ECC를 적용하기 위한 프로세스의 예의 흐름도이다.
도 4는 ECC 서브-채널 격리를 갖는 시스템에서 기록 커맨드에 ECC를 적용하기 위한 프로세스의 예의 흐름도이다.
도 5는 ECC 서브-채널 격리를 구현하기 위한 온-다이 에러 검사 및 정정(ECC) 서브시스템의 예의 블록도이다.
도 6은 ECC 서브-채널 격리가 구현될 수 있는 메모리 서브시스템의 예의 블록도이다.
도 7은 ECC 서브-채널 격리가 구현될 수 있는 컴퓨팅 시스템의 예의 블록도이다.
도 8은 ECC 서브-채널 격리가 구현될 수 있는 모바일 디바이스의 예의 블록도이다.
일부 또는 모든 예를 도시할 수 있는 도면 및 다른 잠재적 구현의 비제한적 설명을 포함하여 특정 세부사항 및 구현에 대한 설명이 이어진다.
본 명세서에 설명되는 바와 같이, 메모리 디바이스는 내부 또는 온-다이 ECC의 적용을 위한 ECC(에러 검사 및 정정) 격리를 위해 개별 부분들로 분할된다. 상이한 부분들은 메모리 제어기에 의해 메모리 레벨에서 외부 또는 시스템 레벨 ECC에 대한 하나의 세그먼트로서 여전히 취급될 수 있다. 따라서, 내부 ECC는 2개의 서브-채널을 개별적으로 정정할 수 있지만, 시스템 레벨 ECC는 전체 채널을 정정할 것이다. 내부 ECC 격리를 통해 메모리 디바이스는 더 적은 오버헤드를 사용하여 동일한 레벨의 ECC를 제공할 수 있다. 사용 가능한 추가 ECC 비트가 추가 메타데이터로서 사용될 수 있다.
내부 ECC를 수행하는 메모리 디바이스는 ECC의 적용을 위해 N-비트 채널을 2개의 N/2-비트 채널로 취급할 수 있다. N-비트 채널의 분할은, 채널의 N개 신호 라인에 대한 데이터 비트를, 각각 N/2 비트의 두 그룹으로 또는 N/2개 신호 라인의 두 부분으로 취급하는 것을 지칭할 수 있다. 메모리 디바이스는 채널의 N개 신호 라인에 대응하는 ECC 데이터의 N 비트에 ECC를 적용한다. N/2-비트 채널에 대한 ECC는 N 비트에 대한 ECC보다 간단하므로, 2개의 N/2-비트 부분으로 취급될 때 각각의 N/2-비트 부분은 개별적으로 정정될 수 있다. 메모리 디바이스는 2개의 서브-채널로서 채널에 ECC를 적용하기 위한 추가 하드웨어를 포함할 수 있다. 예를 들어, 메모리 디바이스는 N-비트 채널의 2개의 서브-채널에 대한 ECC의 적용을 가능하게 하는 내부 ECC를 위해 ECC 비트를 저장하는 추가 서브어레이를 포함할 수 있다. 메모리 디바이스는, 추가 서브어레이가 적용될 때 그에 액세스하기 위한 추가 드라이버를 포함할 수 있다.
예를 들어, x4 메모리 디바이스는 내부적으로 2개의 x2 디바이스로 취급될 수 있다. x2 디바이스에 대한 에러의 정정은 x4 디바이스보다 더 적은 RAS(신뢰성, 가용성 및 서비스 가능성) 오버헤드를 필요로 한다. RAS 코드는 단일 비트, 단일 서브-워드라인(SWL) 드라이버, 또는 SWL 드라이버의 하나의 아암(arm)과 같은 일반적인 메모리 에러 유형의 수정을 대상으로 할 수 있다. 서브-워드라인에 대한 언급은 드라이버 로딩을 줄이기 위해 워드라인을 세분화(sub-divide)하는 아키텍처를 지칭할 수 있으며, 이는 때로는 로컬 워드라인(local worldline: LWL)으로 지칭된다. 실험에 따르면 전체 디바이스(예컨대, 전체 다이) 고장은 위에서 언급한 고장에 비해 매우 드문 것으로 나타났다. 제공된 아키텍처는 보다 일반적인 고장의 더 저렴한 정정을 허용하면서 전체 디바이스 고장도 여전히 정정할 수 있다.
SWL 또는 LWL은 사용된 용어에 따라 마스터 워드라인(master wordline: MWL) 또는 글로벌 워드라인(global wordline: GWL)의 일부로 간주될 수 있다. 일반적으로, MWL/GWL은 드라이버가 메모리 디바이스에 대한 레이턴시(latency) 요건을 충족시킬 수 있을 때까지 메모리 디바이스 내에서 더 작은 청크로 분할된다. 디바이스의 분할은 메모리 유형, 메모리 제조업체 또는 드라이버 설계에 따라 다를 수 있다.
메모리 시스템이 더 좁은 채널 또는 칩킬 솔루션(chipkill solution)을 사용함에 따라, 전체 SDDC(single device data correction: 단일 디바이스 데이터 정정)에 대한 RAS 오버헤드는 계속 증가하고 있다. RAS 오버헤드는 그 대신 ECC(error checking and correction) 오버헤드로 지칭될 수 있다. RAS 오버헤드라는 표현은 에러 정정의 전반적 목표를 지칭하는 반면, ECC 오버헤드라는 표현은 원하는 RAS 목표를 달성하기 위한 정정 메커니즘을 보다 구체적으로 지칭한다.
설명된 ECC 격리는 내부 ECC에 대한 ECC 오버헤드를 절반으로 감소시킬 수 있고, DIMM(dual inline memory module: 이중 인라인 메모리 모듈) 전력을 감소시킬 수 있다. ECC 격리를 구현하는 메모리 디바이스는, 제한된 수의 I/O(input/output) 핀에 대해 격리된 고장 모드를 갖는 것으로 설명될 수 있다. 예를 들어, x4 구현에서의 DRAM 디바이스는, 4개의 DQ 신호 라인 모두에 걸쳐 고장을 갖는 것이 아니라 2개의 DQ 내에 격리된 고장 모드를 갖는 것으로 제한될 수 있다. 일 예에서는, 구현에 따라 상이한 디바이스 당 격리 입도(isolation granularity per device)를 가질 수 있다. 격리 입도는 표준에 의해 정의될 수 있다.
DDR5에 대한 채널 폭은 DDR4의 절반(예컨대, 32 비트 대 64 비트)이며, 이는 메모리 코어에서 동일한 내부 사이클 시간을 유지하면서 더 고속으로 전송하는 것을 허용한다. 내부 코어 사이클 시간을 변경하는 것은 I/O 사이클 시간을 조정하는 것보다 훨씬 더 높은 비용을 갖는다. DDR5는 디바이스 당 64 비트 + ECC 비트를 전송하기 위해 BL18의 버스트 길이를 갖는다. 총 인터페이스는 x8 구현을 위한 4개의 디바이스 또는 x4 구현을 위한 8개의 디바이스 사이에서 나눠진 32 비트 폭 채널일 것이다.
일반적으로, SDDC를 수행하기 위해, 시스템은 디바이스 인터페이스의 두 배만큼의 ECC 비트 수를 필요로 한다. 따라서, x4 구현은 채널에서 8 ECC 비트를 필요로 하고 x8 인터페이스는 16 ECC 비트를 필요로 한다. SDDC는 x8에서는 실용적이지 않을 수 있지만 x4 구현에서는 더 관리하기 쉽다. 채널이 '64b 데이터 + 8b ECC'로부터 '32b 데이터 + 8b ECC'로 이동함에 따라, 레거시 시스템과 동일한 RAS 성능을 충족시키기 위해 추가 ECC 디바이스가 요구된다.
도 1은 전통적 아키텍처에 비해, 데이터를 격리하기 위한 추가 드라이버를 갖는 메모리 아키텍처의 예의 블록도이다. 메모리 세그먼트(102)는 메모리 디바이스가 접속되는 데이터 채널에 데이터를 제공하는 메모리 어레이의 일부를 나타낸다. DDR5(double data rate version 5) 데이터 채널은 ECC에 대한 16b와 함께 32b 데이터 버스 폭을 갖는데, 이는 25% RAS/ECC 오버헤드를 초래할 것이다. 이와 대조적으로, DDR4(double data rate version 4) 데이터 채널은 ECC에 대한 8 비트와 함께 64b 데이터 버스 폭을 가지는데, 이는 12.5%의 오버헤드를 초래한다.
세그먼트(102)는 데이터의 8 비트를 양쪽에서 구동하는 서브워드라인(subwordline: SWL) 드라이버를 포함할 수 있다. 도시된 바와 같이, 점선 박스는 비트 중간에서 드라이버(DRVR)에 의해 구동되는 데이터의 16 비트를 도시한다. 드라이버 좌측의 비트는 드라이버의 좌측 서브어레이 또는 좌측 아암으로 간주될 수 있다. 마찬가지로, 드라이버 우측의 비트는 드라이버의 우측 서브어레이 또는 우측 아암으로 간주될 수 있다. 우측과 좌측은 상대적인 용어이며 도식적인 방향을 의미할 뿐임이 이해될 것이다. 실제 구현에서, 좌측 또는 우측으로 간주되는 비트는 전환될 수 있다. 따라서, 좌측 및 우측 아암에 대한 설명은, 비트 그룹 또는 메모리 셀 또는 메모리 위치 사이의 드라이버가, 드라이버 회로 측면의 양쪽 물리적 측면에서 비트를 구동하여, 메모리 어레이의 메모리 셀 또는 비트 셀과 드라이버 회로 사이에서 구동되야 하는 신호 라인의 길이를 감소시킨다는 사실만을 나타낸다. 드라이버의 활성 컴포넌트로부터 각 방향으로 구동되는 비트가 존재할 것이다. 도시된 바와 같이, 하나의 아암(SWL 아암)의 고장은, 하나의 아암이 고장나서 하나의 서브어레이가 액세스될 수 없게 되므로 8b 고장을 초래한다는 것이 이해될 것이다. 드라이버의 고장(SWL 드라이버 고장)은 양쪽 아암이 액세스될 수 없게 되므로 16b 고장을 초래한다.
세그먼트(104)는, 세그먼트(102)에 대한 채널과 유사하지만 추가 드라이버 및 추가 서브어레이를 갖는 채널을 도시한다. 세그먼트(104)는, 서브-채널들 사이의 격리와 함께, 서브-채널 A 및 서브-채널 B로 추가로 분할되거나 구분되는 것으로 간주될 수 있다. 세그먼트(104)의 각각의 드라이버는 적어도 좌측 서브어레이 또는 우측 서브어레이를 포함하고, 대부분의 드라이버는 좌측 및 우측 서브어레이를 모두 갖는다. 가장자리의 드라이버는 단지 하나의 아암을 가질 수 있다. 중간의 격리는 논리적 분리로 간주될 수 있으며 하드웨어의 물리적 분리가 아닐 수 있다. 따라서, 예를 들어, 격리는 ECC를 위해 하나의 ECC 회로가 하나의 서브-채널에 ECC를 제공하고 별도의 ECC 회로가 다른 서브-채널에 ECC를 제공한다는 사실을 나타낼 수 있다. 격리 하드웨어를 사용하면, 메모리는 2개의 개별 서브-부분으로서 전체 채널의 ECC 보호를 제공할 수 있는데, 이는 ECC 오버헤드를 단순화한다.
세그먼트(104)는 메모리 어레이로부터 페치되는 데이터의 격리를 제공할 수 있다. 일 예에서, 추가 드라이버는 단일 채널이 2개의 개별 부분으로 취급될 수 있게 한다. 드라이버를 추가하는 것은 ECC 동작을 위해 2개의 개별 부분의 데이터의 액세스를 가능하게 할 수 있다. 추가 드라이버는 내부 ECC를 더 작은 데이터 부분에 적용하여 에러를 전체 메모리 인터페이스의 서브-부분으로 제한할 목적으로 채널을 세분화하는 것을 허용한다. 다이어그램(106)은 일 측면에 좌측 아암이 있고 다른 측면에 우측 아암이 있는 드라이버의 상세를 도시한다. 우측 아암은 우측 서브어레이를 구동하고 좌측 아암은 좌측 서브어레이를 구동한다.
일 예에서, 메모리 세그먼트(104)는 일반적 다이 구현을 갖는 메모리 디바이스의 일부일 수 있다. 일반적 다이 구현은 x4 또는 x8 디바이스로 구성 가능하도록 설계되는 메모리 디바이스를 지칭한다. 이러한 디바이스는 비트를 선택된 I/O 핀으로 라우팅하는 내부 로직을 가질 것이다. 내부 로직은 비트를 메모리 세그먼트로 라우팅하는 하드웨어 회로 및 제어 로직을 포함할 수 있다. 일반적 다이 구현에서, 일 예로, 예를 들어 디바이스의 x8 구현에서 ECC 격리가 사용되지 않을 때, 추가 드라이버는 요구되지 않는다. 메모리 어레이는 어드레싱 가능한(addressable) 메모리 공간을 크게 낭비하지 않으면서 ECC 격리를 위한 추가 드라이버를 선택적으로 사용할 수 있도록 설계될 수 있다. 따라서, 추가 서브어레이는 드라이버를 활성화시킬 필요없이 다른 방식으로 사용될 수 있다. 대안적으로, 선택된 드라이버는 상이한 구현을 위해 이중 드라이버로 설계될 수 있는데, 여기서 드라이버는 두 개의 아암 대신 하나의 아암만 구동한다.
도 2는 도 1의 메모리 아키텍처에 대한 데이터 아키텍처의 예의 블록도이다. 다이어그램(202)은 DDR5 구현과 같은 코어 메모리 아키텍처를 나타낸다. 도시된 바와 같이, 메모리 코어는 128b 내부 프리페치(prefetch)를 수행하고, 내부 ECC를 위한 8b ECC를 포함한다. x8 구현은 128 데이터 비트 전부를 사용하는 반면, x4 구현은 128 비트를 프리페치하고 임의의 주어진 메모리 액세스(예컨대, 판독 또는 기록) 동작에 64 비트만이 사용될 것이라는 것이 이해될 것이다. x4 구현은 다이어그램(202)의 어레이를 갖는 메모리 디바이스가 데이터 버스의 4 비트 또는 4개의 데이터 신호 라인에 대한 인터페이스를 포함하는 구현을 지칭하는데, 이는 M이 신호 라인의 수를 나타내는 경우 M = 4인 구현이라고 할 수 있다. x8 구현은 다이어그램(202)의 어레이를 갖는 메모리 디바이스가 데이터 버스의 8 비트 또는 8개의 데이터 신호 라인에 대한 인터페이스를 포함하는 구현을 지칭하는데, 이는 M = 8인 구현이라고 할 수 있다.
x8 구현에서는, 버스트 길이가 16(BL16)인 8개의 신호 라인에 기초하여, 8 * 16 = 128이므로, 각각의 메모리 액세스 트랜잭션에 대해 호스트 또는 관련 메모리 제어기와 128 비트가 교환될 수 있다. 따라서, 도시된 바와 같이, 어레이의 상반부 및 어레이의 하반부는 모두 각각 데이터의 64b를 제공한다. 상반부는 메모리의 아키텍처 및 어드레싱 구조에 기초할 수 있는데, 어드레싱 구조는 다이어그램(202)에 구체적으로 도시되지 않는다. 다이어그램(202)의 밝은 음영 블록이 상반부를 나타내면, 음영이 없는 블록은 하반부를 나타내고, 그 반대의 경우도 마찬가지이다. 어두운 음영 비트는 ECC 비트를 나타낸다. x4 구현의 경우, BL16에 걸친 4개의 신호 라인(4 * 16 = 64)에 기초하여, 각각의 메모리 액세스 트랜잭션에 대해 호스트 또는 관련 메모리 제어기와 64 비트가 교환될 수 있다. 도시된 바와 같이, 데이터의 64b는 하반부 또는 상반부로부터 페치될 수 있거나, 상반부와 하반부 사이에서 분리될 수 있다. 상반부와 하반부의 분리는 서브어레이로부터 각 8b 중 4b만 사용함을 의미한다. 이러한 구현에서, ECC는 SWL 드라이버 또는 MWL 고장을 커버하지 않을 것이다.
다이어그램(204)은 다이어그램(202)과 유사한 아키텍처를 도시하지만 격리를 포함한다. 다이어그램(204)은 4개의 DQ (데이터) 신호 라인, 즉, DQ[3:0]과 인터페이스하는 I/O 회로(250)를 갖는 메모리 디바이스(210)의 적용을 구체적으로 도시한다. 메모리 디바이스(210)는, 프리페치(230)에서 상이한 서브어레이로 분리되는 것으로 도시된 메모리 어레이(220)를 포함한다.
다이어그램(204)은 도 1의 메모리 세그먼트(104)에 대응할 수 있다. 도시된 바와 같이, 다이어그램(204)은 프리페치에 데이터를 제공하는 메모리 어레이를 포함한다. 프리페치는 다이어그램(202)에서와 같이 데이터의 128 비트를 포함하고, 격리된 부분마다 ECC 데이터의 4 또는 8 비트를 포함한다. 도시된 바와 같이, 각각의 서브-부분 또는 서브어레이에 대해 ECC 데이터의 8 비트가 도시되어 있다. 일 예에서는, 서브-부분 마다 4 비트의 ECC만이 제공된다. 일 예에서는, 디렉토리 정보, 2 레벨 메모리(2LM) 메타데이터, 데이터 무결성 특징 또는 어떤 다른 목적과 같은 다른 목적으로 추가 ECC 비트가 사용될 수 있다. 다른 예에서, ECC 비트는 온 다이 단일 비트 에러 정정을 위해 사용될 수 있고 호스트로 전송되지 않을 수 있다. 이러한 예에서, 데이터는 BL16을 통해 호스트로 전송될 수 있다.
모든 프리페치된 데이터가 사용되지는 않을 때, 모든 프리페치된 데이터는 감지 증폭기에 배치될 수 있고, 그 후, 선택된 데이터만이 메모리 액세스를 위해 사용될 것임이 이해될 것이다. 따라서, 프리페치(230)는 감지 증폭기 내의 데이터를 나타낼 수 있고, 선택(240)은 판독 동작을 위해 I/O로 전송되는 감지 증폭기로부터의 데이터를 나타낸다.
예를 들어, 데이터는 감지 증폭기에 배치될 수 있고, 다음에, 어드레싱 동작은 기록 동작을 위해 기록되거나 판독 동작을 위해 판독될 데이터의 특정 부분을 선택하도록 동작한다. 어드레싱은 아키텍처에 적합한 방식으로 데이터를 선택할 수 있다. 일 예에서, 각각의 뱅크(예컨대, 에지 서브-워드라인 드라이버)에서의 격리를 위한 추가 하드웨어(예컨대, 드라이버 및 다른 로직)는 대략 1-2%의 다이 크기만을 추가할 것이다.
일 예에서는, 프리페치된 데이터의 일부가 액세스 동작을 위해 선택된다. 도시된 바와 같이, 각각의 서브어레이로부터 8 비트 중 4 비트가 선택된다. 서브어레이를 통한 선택은 내부 ECC 동작이 드라이버 및 드라이버 아암에서 발생하는 에러를 정정할 수 있게 한다. SWL 아암 또는 SWL 드라이버의 고장은 두 개의 DQ 비트(상단 또는 하단 2 DQ)에만 영향을 미칠 것이다. 이러한 고장은 x4 구현을 위한 뱅크 자원의 손실을 초래하지 않는다.
기록 동작의 경우, 다이어그램(204)의 화살표는 반전될 수 있는데, 선택된 데이터는 I/O 회로(250)로부터 수신되고, I/O 회로로부터 230에서의 감지 증폭기 회로의 선택된 위치로 제공된다. 기록 동작을 위해 감지 증폭기로 프리페치되는 것 대신, 감지 증폭기 어레이는 메모리 어레이(220)의 대응하는 선택된 서브어레이에 대해 구동될 수 있다. 판독 동작과 유사하게, 감지 증폭기 요소의 어드레싱은 메모리 어레이에 기록되는 것을 결정할 수 있다.
일 예에서, 전용 x4 디바이스에 대한 메모리 디바이스(210)의 스파인(spine)에서의 라우팅은 공통 x4/x8 디바이스에서의 136b에 비해 72b이며, 이는 2-3%의 다이 절약을 초래한다. 따라서 전용 부분의 구현은 격리를 위한 다이 면적 비용을 상쇄할 수 있다.
다이어그램(204)에 도시된 바와 같이, 선택된 데이터 및 ECC 비트는 메모리 디바이스(210)의 I/O 회로(250)로 라우팅될 수 있다. 화살표는 판독을 나타내기 위해 아래로 향하지만, 기록의 경우에 선택된 비트가 메모리 어레이(220)에 다시 기록되도록 데이터는 메모리 디바이스(210)로 유입될 것이다. 일 예에서, 격리된 부분당 36 비트가 2개의 DQ 신호 라인에 의해 BL18을 통해 전송된다. BL18의 도시는 하나의 예일 뿐이다. 다른 예에서, 시스템은 BL16을 통해 비트를 전송한다. 이 디바이스에서 총합은 4개의 DQ 신호 라인을 통한 72 비트이지만, 내부적으로 2개의 x2 인터페이스로 취급된다. 구체적으로 도시되지는 않았지만, I/O 회로가 ECC 회로를 포함할 수 있고, 또는 ECC 회로가 감지 증폭기와 I/O 회로(250) 사이의 입력/출력 경로 상에 위치될 수 있다. 다이어그램(204)의 아키텍처의 결과는 BL18와 함께 이용 가능한 데이터의 64b당 8b ECC인데, 이는 레거시 시스템과 유사한 12.5%의 RAS 오버헤드를 갖는다.
특정 예에서는 특정 수의 I/O 신호 라인에 대해 특정 수의 데이터 및 ECC 비트가 제공된다는 것이 이해될 것이다. 이들 특정 예는 예시적인 것이지 제한적인 것은 아니다. 일반적으로, N 비트의 채널은 2개의 N/2-비트 서브-부분 또는 서브-채널과 같이 내부 ECC를 위한 상이한 부분으로 세분될 수 있다. N 비트는 버스트 길이를 통해 전송될 전체 데이터량(예컨대, ECC 비트를 제외한 순수한 데이터 비트인 64 비트)일 수 있다. 대안적으로, 인터페이스 폭에서 세분화가 고려될 수 있다(예컨대, x4 채널은 2개의 개별 x2 서브-채널로 취급됨). 따라서, N 비트 채널은 일반적으로 버스트 길이를 통해 다수의 M개 신호 라인을 통해 전송되는 데이터의 N 비트를 지칭할 수 있다. 일 예에서는, 대안적으로 데이터 비트가 전송되거나 수신되는 M-비트 인터페이스를 언급하면서 채널 인터페이스가 언급될 수 있다. 일반적으로, ECC 비트는 버스트 길이에 대해 모든 신호 라인을 통해 수신된 데이터 비트의 전체 페이로드에 적용되며, ECC 비트를 채널에 적용하는 것에 대한 언급은 일반적으로 ECC 비트에 의해 커버되는 모든 비트를 지칭하는 것으로 이해될 것이다.
세분화는 상이한 부분들이 격리되는 것처럼 데이터 버스에 대한 인터페이스 또는 비트를 취급할 수 있는데, 이는 ECC 동작을 수행하기 위한 격리를 지칭할 수 있다. 연관된 메모리 제어기 또는 호스트에 의해 구현된 시스템 레벨 ECC는, 다이어그램(204)에서와 같이 모든 비트 또는 신호 라인을 2개의 분리된 격리된 채널로 취급하는 것이 아니라, 모든 비트 또는 신호 라인을 단일 채널로 취급할 수 있다. 따라서, 예컨대, 메모리 디바이스는 N 비트를 개별 ECC를 갖는 2개의 N/2 비트 부분으로 취급할 수 있는 반면, 호스트는 N 비트를 시스템 레벨 ECC를 위한 N 비트로 취급한다. 이러한 접근법은 채널의 일부의 메모리 디바이스 내에서의 정정을 가능하게 하면서, 더 적은 ECC 오버헤드로 데이터를 재구성할 수 있다. 격리는 메모리 디바이스로 하여금 ECC 정정을 위해 에러를 보다 구체적으로 격리할 수 있게 한다. 다른 예로서, 메모리 디바이스는 데이터 버스 인터페이스의 N개 신호 라인을 개별 ECC를 갖는 N/2개 신호 라인의 2개의 부분으로 취급할 수 있는 반면, 호스트는 데이터 버스 인터페이스의 N개 신호 라인을 시스템 레벨 ECC를 위한 N-비트 채널로 취급한다. 인터페이스 및 내부 어레이 크기에 따라 구현은 다를 수 있지만, 결과는 더 높은 성능으로 내부 ECC를 수행하는 능력을 제공하면서 시스템 레벨에서의 ECC 오버헤드의 감소가 될 것이다. 시스템 레벨 ECC는 호스트 또는 관련 메모리 제어기에 의해 제공된 ECC를 지칭하는데, 이는 여러 메모리 디바이스로부터의 데이터에 대한 ECC 작업을 병렬로 제공한다.
도 3은 ECC 서브-채널 격리를 갖는 시스템에서 판독 커맨드에 ECC를 적용하기 위한 프로세스의 예의 흐름도이다. 프로세스(300)는 서브-채널 격리를 사용하는 ECC를 갖는 메모리 디바이스를 사용하여 판독 동작을 수행하는 예를 제공한다. 프로세스(300)는 예를 들어 도 2의 다이어그램(204)의 메모리 디바이스(210)에 의해 구현될 수 있다.
메모리 디바이스는 호스트로부터 판독 커맨드를 수신한다(블록 302). 일 예에서, 메모리 디바이스는 판독을 서비스하기 위해 데이터를 프리페치하는데, 데이터의 양은 N 비트보다 크거나 같다(블록 304). 일 예에서, 메모리 디바이스는 판독 동작을 위해 프리페치된 데이터의 일부를 선택하는데, 선택된 데이터의 양은 N 비트이다(블록 306).
일 예에서, 메모리 디바이스는 ECC를 위해 서브-채널 격리를 적용하거나 서브-채널 격리를 적용하지 않도록 구성될 수 있다. 시스템은 메모리 디바이스의 구성을 결정할 수 있다(블록 308). 서브-채널 격리가 적용되지 않는 경우(블록 310의 NO 브랜치), 메모리 디바이스는 N-비트 채널로서 N 비트에 대해 ECC를 수행할 수 있다(블록 312).
서브-채널 격리가 적용되는 경우(블록 310의 YES 브랜치), 메모리 디바이스는 2개의 N/2 비트 채널로서 N 비트에 대해 ECC를 수행할 수 있다(블록 314). 전술한 것과 유사하게, N/2 비트에 대한 ECC의 적용은 전체 비트 자체 또는 데이터 버스의 비트 중 일부에 대한 것일 수 있다.
ECC가 하나의 채널 또는 2개의 서브-채널로서 적용되면, 메모리 디바이스는 데이터를 호스트에 전송하기 위해 데이터를 I/O 회로에 제공한다(블록 316). 일 예에서, 호스트는 단일 N-비트 채널로서 데이터의 N 비트에 시스템 ECC를 적용한다(블록 318).
도 4는 ECC 서브-채널 격리를 갖는 시스템에서 기록 커맨드에 ECC를 적용하기 위한 프로세스의 예의 흐름도이다. 프로세스(400)는 서브-채널 격리를 갖는 ECC를 갖는 메모리 디바이스를 사용하여 기록 동작을 수행하는 예를 제공한다. 프로세스(400)는 예를 들어 도 2의 다이어그램(204)의 메모리 디바이스(210)에 의해 구현될 수 있다.
일 예에서, 호스트 또는 관련 메모리 제어기는 메모리 디바이스에 대해 어드레싱된 데이터의 N 비트에 ECC를 적용한다(블록 402). 호스트는 메모리 디바이스에 의해 수신되는 기록 커맨드를 전송한다(블록 404). 기록 커맨드와 함께, 또는 그 커맨드 이후에 약간 지연되어, 메모리 디바이스는 기록 커맨드와 연관된 호스트로부터 데이터의 N 비트를 수신한다(블록 406).
일 예에서, 메모리 디바이스는 ECC를 위해 서브-채널 격리를 적용하거나 서브-채널 격리를 적용하지 않도록 구성될 수 있다. 시스템은 메모리 디바이스의 구성을 결정할 수 있다(블록 408). 서브-채널 격리가 적용되지 않는 경우(블록 410의 NO 브랜치), 메모리 디바이스는 N-비트 채널로서 데이터의 N 비트에 대해 ECC를 계산할 수 있다(블록 412).
서브-채널 격리가 적용되는 경우(블록 410의 YES 브랜치), 메모리 디바이스는 2개의 N/2 비트 채널로서 데이터의 N 비트에 대해 ECC를 계산할 수 있다(블록 414). 전술한 것과 유사하게, N/2 비트에 대한 ECC의 적용은 전체 비트 자체 또는 데이터 버스의 비트 중 일부에 대한 것일 수 있다. ECC가 하나의 채널 또는 2개의 서브-채널로서 계산되면, 메모리 디바이스는 데이터 및 관련 ECC 비트를 메모리 디바이스의 메모리 어레이에 저장할 수 있다(블록 416).
도 5는 ECC 서브-채널 격리를 구현하기 위한 온-다이 에러 검사 및 정정(ECC) 서브시스템의 예의 블록도이다. 시스템(500)은 다이어그램(202)과 호환 가능한 시스템에 따라 시스템을 위한 온-다이 ECC 회로의 예를 제공한다. 호스트(510)는 메모리(520)에 대한 액세스를 관리하는 메모리 제어기 또는 등가의 또는 대안적 회로 또는 컴포넌트를 포함한다. 호스트(510)는 메모리(520)로부터 판독된 데이터에 대해 외부 ECC를 수행한다. 메모리(520)는 호스트(510)로 데이터를 전송하기 전에 데이터를 검사하고 정정하는 온-다이 ECC를 구현한다.
시스템(500)은 호스트(510)로부터 메모리(520)로 기록된 데이터에 대한 경로를 나타내는 메모리(520) 내의 기록 경로(532)를 도시한다. 호스트(510)는 메모리 어레이(들)에 기록하기 위해 데이터(542)를 메모리(520)에 제공한다. 일 예에서, 메모리(520)는 메모리에 데이터를 저장하기 위해 검사 비트 생성기(522)에 의해 검사 비트(544)를 생성한다. 검사 비트(544)는 ECC 비트로 지칭될 수 있고, 메모리(520)로 하여금 메모리 어레이(들)에 대한 기록 및 판독에서 발생할 수 있는 에러를 정정할 수 있게 한다. 데이터(542) 및 검사 비트(544)는 메모리 자원에 기록되는 코드 워드 입력(546)으로서 포함될 수 있다.
판독 경로(534)는 메모리(520)로부터 호스트(510)로의 데이터 판독을 위한 경로를 나타낸다. 일 예에서, 기록 경로(532) 및 판독 경로(534)의 적어도 특정 하드웨어 컴포넌트는 동일한 하드웨어이다. 일 예에서, 메모리(520)는 호스트(510)로부터의 판독 커맨드에 응답하여 코드 워드 출력(552)을 페치한다. 코드 워드는 데이터(554) 및 검사 비트(556)를 포함할 수 있다. 데이터(554) 및 검사 비트(556)는 기록 경로(532)에서 기록된 데이터(542) 및 검사 비트에 각각 대응할 수 있다. 따라서, 판독은 데이터 및 ECC 비트에 액세스할 수 있다. 판독 경로(534)에서의 에러 정정은, (단일 비트 에러의 경우) 에러를 검출하고 에러를 선택적으로 정정하기 위해 대응하는 H 행렬에 XOR(배타적 OR) 트리를 적용하는 것을 포함할 수 있음이 이해될 것이다. 관련 기술 분야에서 이해되는 바와 같이, H 행렬은 코드 워드의 숫자들(digits)의 선형 조합이 어떻게 0과 같은지를 보여주는 해밍 코드 패리티 검사 행렬을 지칭한다. 따라서, H 행렬의 행은 컴포넌트 또는 숫자가 코드 워드의 일부가 되기 위해 충족되어야 하는 패리티 검사 방정식의 계수를 식별한다. 일 예에서, 메모리(520)는 신드롬 디코드(524)를 포함하는데, 이는 메모리로 하여금 판독 데이터의 에러를 검출하기 위해 데이터(554)에 검사 비트(556)를 적용할 수 있게 한다. 신드롬 디코드(524)는 판독 데이터에 대한 적절한 에러 정보를 생성하는 데 사용하기 위해 신드롬(558)을 생성할 수 있다. 데이터(554)는 또한 검출된 에러의 정정을 위해 에러 정정(528)으로 포워딩될 수 있다.
일 예에서, 신드롬 디코드(524)는 에러 벡터를 생성하도록 신드롬(558)을 신드롬 생성기(526)로 전달한다. 일 예에서, 검사 비트 생성기(522) 및 신드롬 생성기(526)는 메모리 디바이스에 대한 대응하는 H 행렬에 의해 완전히 특정된다. 일 예에서, 판독 데이터에 에러가 없는 경우(예컨대, 제로 신드롬(558)), 신드롬 생성기(526)는 에러 없음 신호(562)를 생성한다. 일 예에서, 판독 데이터에 복수의 에러가 있는 경우(예컨대, 대응하는 H 행렬에서 어떠한 열과도 일치하지 않는 넌-제로 신드롬(558)), 신드롬 생성기(526)는 검출된 정정되지 않은 에러를 나타내는 DUE(detected uncorrected error) 신호(564)를 생성한다. DUE 신호(564)는 메모리(520)가 내부 ECC에 의해 정정할 수 없었던 멀티비트 에러를 나타낼 수 있다.
일 예에서, 단일 비트 에러가 있는 경우(예컨대, 대응하는 H 행렬의 열들 중 하나와 일치하는 넌-제로 신드롬(558)), 신드롬 생성기(526)는 에러 정정 로직(528)에 대한 정정된 에러 표시인 에러 위치를 갖는 CE(corrected error) 신호(560)를 생성할 수 있다. 에러 정정(528)은 호스트(510)로의 출력을 위한 정정된 데이터(566)를 생성하기 위해 데이터(554)의 지정된 위치에 정정된 에러를 적용할 수 있다. 일 예에서, 에러 정정(528)은 또한, 판독 데이터에 대한 검사 비트를 포함하는 검사 비트(568)를 생성한다.
검사 비트(568)는 호스트(510)에 전송된 판독 데이터의 에러 상태를 나타내는 에러 벡터로 간주될 수 있다. 제로 신드롬(에러 없음(562)) 상태 및 정정된 데이터(566)를 초래하는 정정된 SBE는, 호스트(510)에게 에러 없음을 나타내는 동일 검사 비트(568)를 가질 것임이 이해될 것이다. 따라서, 검사 비트(568)는 메모리(520) 내의 SBE에 대한 정보를 제공하지 않고 단지 멀티비트 에러를 제공할 것이다. 일 예에서, 시스템(500)은 정정된 데이터를 다시 메모리 어레이에 기록한다.
일 예에서, 시스템(500)은 어레이의 각 부분에 대한 내부 ECC 기록 경로(532) 및 내부 ECC 판독 경로(534)를 포함한다. 다이어그램(202)과 호환 가능한 시스템에 따르면, 메모리 디바이스(520)는 I/O 핀의 절반을 위한 하나의 경로 및 그 I/O 핀의 다른 절반을 위한 제 2 경로를 포함할 수 있다. 따라서, 메모리(520)는 메모리 디바이스에 의해 제공될 전체 데이터의 서브-부분을 분리하도록 ECC의 적용을 분리하기 위해 하드웨어 자원을 사용하여 ECC 격리를 수행할 수 있다.
도 6은 ECC 서브-채널 격리가 구현될 수 있는 메모리 서브시스템의 예의 블록도이다. 시스템(600)은 컴퓨팅 디바이스 내의 메모리 서브시스템의 요소들 및 프로세서를 포함한다. 시스템(600)은 다이어그램(202)과 호환 가능한 시스템을 통합할 수 있는 시스템의 일 예이다.
일 예에서, 메모리 디바이스(640)는 메모리 어레이(660) 내에 ECC 격리부(680)를 포함한다. ECC 격리부(680)는, 본 명세서의 임의의 예에 따른 채널의 세분화 내에서, 메모리 디바이스 내에서 내부적으로 ECC 격리를 구현하는 하드웨어 및 로직을 나타낸다. ECC 격리부는 내부 ECC 동작을 위해 메모리 어레이의 부분들을 개별 서브-채널로 관리하기 위해 더 많은 드라이버 회로를 제공하도록 추가 하드웨어 자원을 포함한다. ECC 격리부(680)는 온-다이 ECC 회로에 의한 ECC의 적용을 제어할 수 있다.
프로세서(610)는 운영 체제(OS) 및 애플리케이션을 실행할 수 있는 컴퓨팅 플랫폼의 프로세싱 유닛을 나타내는데, 이들은 총괄적으로 메모리의 사용자 또는 호스트로 지칭될 수 있다. OS 및 애플리케이션은 메모리 액세스를 초래하는 동작을 실행한다. 프로세서(610)는 하나 이상의 개별 프로세서를 포함할 수 있다. 각각의 개별 프로세서는 단일 프로세싱 유닛, 멀티코어 프로세싱 유닛, 또는 이들의 조합을 포함할 수 있다. 프로세싱 유닛은 CPU(central processing unit)와 같은 주요 프로세서, GPU(graphics processing unit)와 같은 주변 프로세서, 또는 이들의 조합일 수 있다. 메모리 액세스는 네트워크 제어기 또는 하드 디스크 제어기와 같은 디바이스에 의해 시작될 수도 있다. 이러한 디바이스는 몇몇 시스템에서 프로세서와 통합되거나, 버스(예컨대, PCI Express)를 통해 프로세서에 부착되거나, 또는 이들의 조합일 수 있다. 시스템(600)은 SOC(system on a chip)로 구현되거나 독립형 컴포넌트로 구현될 수 있다.
메모리 디바이스에 대한 언급은 상이한 메모리 유형에 적용될 수 있다. 메모리 디바이스는 종종 휘발성 메모리 기술을 지칭한다. 휘발성 메모리는 디바이스의 전력이 차단되면 그 상태(및 그에 저장된 데이터)가 불확정적인(indeterminate) 메모리이다. 비휘발성 메모리는 디바이스의 전력이 차단되더라도 상태가 확정적인 메모리를 지칭한다. 동적 휘발성 메모리는 상태를 유지하기 위해 디바이스에 저장된 데이터를 리프레시(refresh)해야 한다. 동적 휘발성 메모리의 일 예는 DRAM(dynamic random access memory), 또는 동기식 DRAM(SDRAM)과 같은 일부 변형을 포함한다. 본 명세서에 설명된 바와 같은 메모리 서브시스템은, DDR4(double data rate(DDR) version 4, JESD79-4, 2012년 9월 JEDEC에 의해 최초 발표됨), LPDDR4(low power DDR version 4, JESD209-4, 2014년 8월 JEDEC에 의해 최초 발표됨), WIO2(Wide I/O 2(WideIO2), JESD229-2, 2014년 8월 JEDEC에 의해 최초 발표됨), HBM(high bandwidth memory DRAM, JESD235A, 2015년 11월 JEDEC에 의해 최초 발표됨), DDR5(DDR version 5, 현재 JEDEC에 의해 논의 중임), LPDDR5(LPDDR version 5, JESD209-5, 2019년 2월 JEDEC에 의해 최초 발표됨), HBM2((HBM version 2), 현재 JEDEC에 의해 논의 중임) 또는 기타 또는 메모리 기술들의 조합과 같은 다수의 메모리 기술 및 이러한 사양의 파생물 또는 확장을 기반으로 하는 기술과 호환 가능할 수 있다.
휘발성 메모리에 추가하여 또는 대안적으로, 일 예에서, 메모리 디바이스에 대한 언급은, 디바이스에 전력이 차단되더라도 그 상태가 확정적인 비휘발성 메모리 디바이스를 지칭할 수 있다. 일 예에서, 비휘발성 메모리 디바이스는 NAND 또는 NOR 기술과 같은 블록 어드레서블 메모리 디바이스(block addressable memory device)이다. 따라서, 메모리 디바이스는 또한 3차원 크로스포인트 메모리 디바이스(three dimensional crosspoint memory device), 다른 바이트 어드레서블 비휘발성 메모리 디바이스(byte addressable nonvolatile memory devices)와 같은 차세대 비휘발성 디바이스를 포함할 수 있다. 메모리 디바이스는 메모리 셀의 저항 상태 또는 메모리 셀의 위상에 기초하여 데이터를 저장하는 비휘발성 바이트 어드레서블 매체를 포함할 수 있다. 일 예에서, 메모리 디바이스는 칼코게나이드(chalcogenide) 상 변화 물질(예컨대, 칼코게나이드 유리)을 사용할 수 있다. 일 예에서, 메모리 디바이스는 다중 임계 레벨 NAND 플래시 메모리, NOR 플래시 메모리, 단일 또는 다중 레벨 상 변화 메모리(phase change memory: PCM) 또는 스위치를 갖는 상 변화 메모리(PCMS), 저항성 메모리, 나노와이어 메모리, 강유전체 트랜지스터 랜덤 액세스 메모리(FeTRAM), 멤리스터 기술을 포함하는 자기 저항성 랜덤 액세스 메모리(magnetoresistive random access memory: MRAM), 또는 스핀 전달 토크(spin transfer torque: STT)-MRAM, 또는 전술된 것들 중 임의의 것의 조합 또는 다른 메모리이거나 이를 포함할 수 있다.
메모리 제어기(620)는 시스템(600)을 위한 하나 이상의 메모리 제어기 회로 또는 디바이스를 나타낸다. 메모리 제어기(620)는 프로세서(610)에 의한 동작의 실행에 응답하여 메모리 액세스 커맨드를 생성하는 제어 로직을 나타낸다. 메모리 제어기(620)는 하나 이상의 메모리 디바이스(640)에 액세스한다. 메모리 디바이스(640)는 위에서 언급한 임의의 것에 따른 DRAM 디바이스일 수 있다. 일 예에서, 메모리 디바이스(640)는 상이한 채널로서 구조화되고 관리되는데, 각 채널은 다수의 메모리 디바이스에 병렬로 결합되는 신호 라인 및 버스에 결합된다. 각 채널은 독립적으로 동작할 수 있다. 따라서, 각 채널은 독립적으로 액세스 및 제어되며, 타이밍, 데이터 전송, 커맨드 및 어드레스 교환 및 기타 동작은 각 채널마다 분리된다. 결합은 전기적 결합, 통신적 결합, 물리적 결합 또는 이들의 조합을 지칭할 수 있다. 물리적 결합은 직접 접촉을 포함할 수 있다. 전기적 결합은, 컴포넌트들 사이의 전기적 흐름을 허용하거나 컴포넌트들 사이의 시그널링을 허용하거나, 또는 둘 다 허용하는 인터페이스 또는 상호접속을 포함한다. 통신적 결합은 컴포넌트들이 데이터를 교환할 수 있는 유선 또는 무선을 포함하는 접속을 포함한다.
일 예에서, 각 채널에 대한 설정은 개별 모드 레지스터 또는 다른 레지스터 설정에 의해 제어된다. 일 예에서, 각각의 메모리 제어기(620)는 개별 메모리 채널을 관리하지만, 시스템(600)은 단일 제어기에 의해 다중 채널을 관리하거나 단일 채널에 대해 다중 제어기를 갖도록 구성될 수 있다. 일 예에서, 메모리 제어기(620)는, 프로세서와 동일한 다이 상에서 구현되거나 동일한 패키지 공간에서 구현된 로직과 같은 호스트 프로세서(610)의 일부이다.
메모리 제어기(620)는 위에서 언급한 메모리 채널과 같은 메모리 버스에 결합되는 I/O 인터페이스 로직(622)을 포함한다. I/O 인터페이스 로직(622)(및 메모리 디바이스(640)의 I/O 인터페이스 로직(642))은, 핀, 패드, 접속기, 신호 라인, 트레이스 또는 와이어, 또는 디바이스를 접속하기 위한 다른 하드웨어, 또는 이들의 조합을 포함할 수 있다 . I/O 인터페이스 로직(622)은 하드웨어 인터페이스를 포함할 수 있다. 도시된 바와 같이, I/O 인터페이스 로직(622)은 신호 라인에 대한 적어도 드라이버/송수신기를 포함한다. 일반적으로, 집적 회로 인터페이스 내의 와이어는, 패드, 핀 또는 접속기와 결합되어, 디바이스들 사이의 신호 라인 또는 트레이스 또는 다른 와이어를 인터페이스한다. I/O 인터페이스 로직(622)은 드라이버, 수신기, 송수신기, 또는 종단, 또는 디바이스들 사이에서 신호 라인을 통해 신호를 교환하는 다른 회로 또는 회로의 조합을 포함할 수 있다. 신호 교환은 송신 또는 수신 중 적어도 하나를 포함한다. 메모리 제어기(620)로부터의 I/O(622)를 메모리 디바이스(640)의 I/O(642)에 결합시키는 것으로 도시되어 있지만, 메모리 디바이스(640)의 그룹이 병렬로 액세스되는 시스템(600)의 구현에서, 다수의 메모리 디바이스는 메모리 제어기(620)의 동일 인터페이스에 대한 I/O 인터페이스들을 포함할 수 있음이 이해될 것이다. 하나 이상의 메모리 모듈(670)을 포함하는 시스템(600)의 구현에서, I/O(642)는 메모리 디바이스 자체의 인터페이스 하드웨어 외에 메모리 모듈의 인터페이스 하드웨어를 포함할 수 있다. 다른 메모리 제어기(620)는 다른 메모리 디바이스(640)에 대한 개별 인터페이스를 포함할 것이다.
메모리 제어기(620)와 메모리 디바이스(640) 사이의 버스는, 메모리 제어기(620)를 메모리 디바이스(640)에 결합시키는 다중 신호 라인으로서 구현될 수 있다. 버스는 일반적으로 적어도 클록(CLK)(632), 커맨드/어드레스(CMD)(634), 기록 데이터(DQ) 및 판독 데이터(DQ)(636), 및 제로 또는 더 많은 기타 신호 라인(638)을 포함할 수 있다. 일 예에서, 메모리 제어기(620)와 메모리 사이의 버스 또는 접속은 메모리 버스로 지칭될 수 있다. 일 예에서, 메모리 버스는 멀티 드롭 버스(multi-drop bus)이다. CMD를 위한 신호 라인은 "C/A 버스"(또는 ADD/CMD 버스, 또는 커맨드(C 또는 CMD) 및 어드레스(A 또는 ADD) 정보의 전송을 나타내는 어떤 다른 명칭)로 지칭될 수 있고, 기록 및 판독 DQ를 위한 신호 라인은 "데이터 버스"로 지칭될 수 있다. 일 예에서, 독립적 채널은 상이한 클록 신호, C/A 버스, 데이터 버스 및 기타 신호 라인을 갖는다. 따라서, 시스템(600)은 독립적 인터페이스 경로가 개별 버스로 간주될 수 있다는 점에서 다수의 "버스"를 갖는 것으로 간주될 수 있다. 명시적으로 도시된 라인 이외에, 버스는 스트로브 시그널링 라인(strobe signaling lines), 경보 라인, 보조 라인, 또는 다른 신호 라인 중 적어도 하나 또는 이들의 조합을 포함할 수 있음이 이해될 것이다. 메모리 제어기(620)와 메모리 디바이스(640) 사이의 접속을 위해 직렬 버스 기술이 사용될 수 있음이 또한 이해될 것이다. 직렬 버스 기술의 예는, 각 방향으로 단일 차동 신호 쌍을 통한 내장된 클록을 갖는 고속 데이터의 8B10B 인코딩 및 전송이다. 일 예에서, CMD(634)는 다수의 메모리 디바이스와 병렬로 공유되는 신호 라인을 나타낸다. 일 예에서, 다수의 메모리 디바이스는 CMD(634)의 인코딩 커맨드 신호 라인을 공유하고, 각각은 개별 메모리 디바이스를 선택하기 위한 개별 칩 선택(CS_n) 신호 라인을 갖는다.
시스템(600)의 예에서, 메모리 제어기(620)와 메모리 디바이스(640) 사이의 버스는 보조 커맨드 버스(CMD)(634) 및 기록 및 판독 데이터를 운반하는 보조 버스(DQ 636)를 포함한다는 것이 이해될 것이다. 일 예에서, 데이터 버스는 판독 데이터 및 기록/커맨드 데이터를 위한 양방향 라인을 포함할 수 있다. 다른 예에서, 보조 버스(DQ 636)는 호스트로부터 메모리로의 기록 데이터를 위한 단방향 기록 신호 라인을 포함할 수 있고, 메모리로부터 호스트로의 판독 데이터를 위한 단방향 라인을 포함할 수 있다. 선택된 메모리 기술 및 시스템 설계에 따라, 기타 신호(638)는 스트로브 라인(DQS)과 같은 버스 또는 서브 버스를 동반할 수 있다. 시스템(600)의 설계에 기초하여 또는 설계가 다수의 구현을 지원하는 경우의 구현에 기초하여, 데이터 버스는 메모리 디바이스(640) 당 더 많거나 적은 대역폭을 가질 수 있다. 예를 들어, 데이터 버스는 x4 인터페이스, x8 인터페이스, x16 인터페이스 또는 기타 인터페이스를 갖는 메모리 디바이스를 지원할 수 있다. 관례인 "xW"에서, W는 메모리 디바이스(640)의 인터페이스의 인터페이스 크기 또는 폭을 지칭하는 정수이며, 이는 메모리 제어기(620)와 데이터를 교환하기 위한 신호 라인의 수를 나타낸다. 메모리 디바이스의 인터페이스 크기는, 얼마나 많은 메모리 디바이스가 시스템(600) 내의 각 채널에 대해 동시에 사용되거나 동일한 신호 라인에 병렬로 결합될 수 있는지에 대한 제어 인자이다. 일 예에서, 고 대역폭 메모리 디바이스, 넓은 인터페이스 디바이스 또는 적층형 메모리 구성 또는 이들의 조합은, x128 인터페이스, x256 인터페이스, x512 인터페이스, x1024 인터페이스 또는 기타 데이터 버스 인터페이스 폭과 같은, 더 넓은 인터페이스를 가능하게 할 수 있다.
일 예에서, 메모리 디바이스(640) 및 메모리 제어기(620)는 버스트 또는 연속 데이터 전송 시퀀스로 데이터 버스를 통해 데이터를 교환한다. 버스트는 버스 주파수와 관련된 전송 사이클의 수에 대응한다. 일 예에서, 전송 사이클은 동일한 클록 또는 스트로브 신호 에지(예컨대, 상승 에지)에서 발생하는 전송에 대한 전체 클록 사이클일 수 있다. 일 예에서, 시스템 클록의 사이클을 지칭하는 매 클록 사이클은 다수의 UI(unit intervals)로 분리되는데, 각 UI는 전송 사이클이다. 예를 들어, 이중 데이터 레이트 전송은 클럭 신호의 양쪽 에지(예컨대, 상승 및 하강)에서 트리거된다. 버스트는 구성된 수의 UI에 대해 지속될 수 있는데, 이는 레지스터에 저장되거나 즉시 트리거되는 구성일 수 있다. 예를 들어, 8개의 연속 전송 주기의 시퀀스는 버스트 길이 8(BL8)로 간주될 수 있고, 각각의 메모리 디바이스(640)는 각각의 UI를 통해 데이터를 전송할 수 있다. 따라서, BL8 상에서 동작하는 x8 메모리 디바이스는 데이터의 64 비트(8 데이터 신호 라인에 버스트를 통해 라인 당 전송되는 8 데이터 비트를 곱함)를 전송할 수 있다. 이 간단한 예는 단지 예시일 뿐이며 제한적인 것이 아님이 이해될 것이다.
메모리 디바이스(640)는 시스템(600)에 대한 메모리 자원을 나타낸다. 일 예에서, 각 메모리 디바이스(640)는 개별 메모리 다이이다. 일 예에서, 각각의 메모리 디바이스(640)는 디바이스 또는 다이마다 다수(예컨대, 2개)의 채널과 인터페이스할 수 있다. 각각의 메모리 디바이스(640)는 디바이스의 구현에 의해 결정된 대역폭(예컨대, x16 또는 x8 또는 어떤 다른 인터페이스 대역폭)을 갖는 I/O 인터페이스 로직(642)을 포함한다. I/O 인터페이스 로직(642)은 메모리 디바이스가 메모리 제어기(620)와 인터페이스할 수 있게 한다. I/O 인터페이스 로직(642)은 하드웨어 인터페이스를 포함할 수 있고, 메모리 제어기의 I/O(622)에 따라 메모리 디바이스 단부에 있을 수 있다. 일 예에서, 다수의 메모리 디바이스(640)는 동일한 커맨드 및 데이터 버스에 병렬로 접속된다. 다른 예에서, 다수의 메모리 디바이스(640)는 동일한 커맨드 버스에 병렬로 접속되고, 상이한 데이터 버스에 접속된다. 예를 들어, 시스템(600)은 병렬로 결합된 다수의 메모리 디바이스(640)로 구성될 수 있는데, 각 메모리 디바이스는 커맨드에 응답하고 각각의 내부에 있는 메모리 자원(660)에 액세스한다. 기록 동작에 대해 개별 메모리 디바이스(640)는 전체 데이터 워드의 일부를 기록할 수 있고, 판독 동작에 대해 개별 메모리 디바이스(640)는 전체 데이터 워드의 일부를 페치할 수 있다. 워드의 나머지 비트는 다른 메모리 디바이스에 의해 병렬로 제공되거나 수신될 것이다.
일 예에서, 메모리 디바이스(640)는 컴퓨팅 디바이스의 마더보드 또는 호스트 시스템 플랫폼(예컨대, 프로세서(610)가 배치되는 PCB(printed circuit board)) 상에 직접 배치된다. 일 예에서, 메모리 디바이스(640)는 메모리 모듈(670)로 구조화될 수 있다. 일 예에서, 메모리 모듈(670)은 이중 인라인 메모리 모듈(dual inline memory module: DIMM)을 나타낸다. 일 예에서, 메모리 모듈(670)은, 호스트 시스템 플랫폼과는 별개의 회로, 별개의 디바이스 또는 별개의 보드일 수 있는 액세스 또는 제어 회로의 적어도 일부를 공유하기 위한 다수의 메모리 디바이스의 다른 구조화를 나타낸다. 메모리 모듈(670)은 다수의 메모리 디바이스(640)를 포함할 수 있고, 메모리 모듈은 그들 위에 배치된 포함된 메모리 디바이스로의 다수의 개별 채널에 대한 지원을 포함할 수 있다. 다른 예에서, 메모리 디바이스(640)는, 예컨대, 멀티-칩-모듈(multi-chip-module: MCM), 패키지-온-패키지, 스루-실리콘 비아(through-silicon via: TSV), 또는 기타 기술 또는 이들의 조합에 의해, 메모리 제어기(620)와 동일한 패키지에 통합될 수 있다. 유사하게, 일 예에서, 다수의 메모리 디바이스(640)는 메모리 모듈(670)에 통합될 수 있으며, 메모리 모듈(670) 자체는 메모리 제어기(620)와 동일한 패키지에 통합될 수 있다. 이들 및 다른 구현에 대해, 메모리 제어기(620)는 호스트 프로세서(610)의 일부일 수 있음이 인식될 것이다.
메모리 디바이스(640)는 각각 하나 이상의 메모리 어레이(660)를 포함한다. 메모리 어레이(660)는 어드레스싱 가능한 메모리 위치 또는 데이터에 대한 저장 위치를 나타낸다. 일반적으로, 메모리 어레이(660)는 워드라인(행) 및 비트라인(행 내의 개별 비트) 제어를 통해 액세스되는 데이터의 행으로서 관리된다. 메모리 어레이(660)는 메모리의 개별 채널, 랭크 및 뱅크로서 구조화될 수 있다. 채널은 메모리 디바이스(640) 내의 저장 위치에 대한 독립적 제어 경로를 지칭할 수 있다. 랭크는 복수의 메모리 디바이스에 걸쳐 나란한 공통 위치(예컨대, 상이한 디바이스 내의 동일한 행 어드레스)를 지칭할 수 있다. 뱅크는 메모리 디바이스(640) 내의 메모리 위치의 서브-어레이를 지칭할 수 있다. 일 예에서, 메모리의 뱅크는 서브-뱅크로 분할되고, 공유 회로(예컨대, 드라이버, 신호 라인, 제어 로직)의 적어도 일부는 서브-뱅크에 대해 개별 어드레싱 및 액세스를 허용한다. 채널, 랭크, 뱅크, 서브-뱅크, 뱅크 그룹 또는 메모리 위치의 다른 구조화 및 이들 구조화의 조합은 그 애플리케이션에서 물리적 자원과 겹칠 수 있음이 이해될 것이다. 예를 들어, 동일한 물리적 메모리 위치는 특정 채널을 통해 특정 뱅크로서 액세스될 수 있는데, 이 특정 뱅크는 랭크에도 속할 수 있다. 따라서, 메모리 자원의 구조화는 배타적이 아닌 포함적인 방식으로 이해될 것이다.
일 예에서, 메모리 디바이스(640)는 하나 이상의 레지스터(644)를 포함한다. 레지스터(644)는 메모리 디바이스의 동작을 위한 구성 또는 설정을 제공하는 하나 이상의 저장 디바이스 또는 저장 위치를 나타낸다. 일 예에서, 레지스터(644)는 제어 또는 관리 동작의 일부로서 메모리 제어기(620)에 의한 액세스를 위해 메모리 디바이스(640)가 데이터를 저장하는 저장 위치를 제공할 수 있다. 일 예에서, 레지스터(644)는 하나 이상의 모드 레지스터를 포함한다. 일 예에서, 레지스터(644)는 하나 이상의 다목적 레지스터를 포함한다. 레지스터(644) 내의 위치의 구성은 상이한 "모드"에서 동작하도록 메모리 디바이스(640)를 구성할 수 있는데, 커맨드 정보는 모드에 기초하여 메모리 디바이스(640) 내의 상이한 동작을 트리거할 수 있다. 추가적으로 또는 대안적으로, 상이한 모드는 또한 모드에 의존하는 어드레스 정보 또는 다른 신호 라인으로부터 상이한 동작을 트리거할 수 있다. 레지스터(644)의 설정은 I/O 설정에 대한 구성(예컨대, 타이밍, 종료 또는 ODT(on-die termination)(646), 드라이버 구성 또는 다른 I/O 설정)을 나타낼 수 있다.
일 예에서, 메모리 디바이스(640)는 I/O(642)와 연관된 인터페이스 하드웨어의 일부로서 ODT(646)를 포함한다. ODT(646)는 전술한 바와 같이 구성될 수 있고, 특정 신호 라인에 대한 인터페이스에 적용될 임피던스에 대한 설정을 제공할 수 있다. 일 예에서, ODT(646)는 DQ 신호 라인에 적용된다. 일 예에서, ODT(646)는 커맨드 신호 라인에 적용된다. 일 예에서, ODT(646)는 어드레스 신호 라인에 적용된다. 일 예에서, ODT(646)는 전술한 것의 임의의 조합에 적용될 수 있다. ODT 설정은 메모리 디바이스가 액세스 동작의 선택된 대상인지 또는 비대상 디바이스인지에 기초하여 변경될 수 있다. ODT(646)의 설정은 종단 라인에서의 시그널링의 타이밍 및 반사에 영향을 줄 수 있다. ODT(646)에 대한 신중한 제어는 적용된 임피던스와 부하의 향상된 매칭에 의해 더 고속의 동작을 가능하게 한다. ODT(646)는 I/O 인터페이스(642, 622)의 특정 신호 라인에 적용될 수 있으며(예컨대, DQ 라인에 대한 ODT 또는 CA 라인에 대한 ODT), 반드시 모든 신호 라인에 적용되는 것은 아니다.
메모리 디바이스(640)는 제어기(650)를 포함하는데, 이는 메모리 디바이스 내의 내부 동작을 제어하는 메모리 디바이스 내의 제어 로직을 나타낸다. 예를 들어, 제어기(650)는 메모리 제어기(620)에 의해 전송된 커맨드를 디코딩하고, 커맨드를 실행하거나 충족시키기 위한 내부 동작을 생성한다. 제어기(650)는 내부 제어기로 지칭될 수 있고, 호스트의 메모리 제어기(620)와는 별개이다. 제어기(650)는 레지스터(644)에 기초하여 어떤 모드가 선택되는지를 결정하고, 선택된 모드에 기초하여 메모리 자원(660)에 액세스하기 위한 동작 또는 다른 동작의 내부 실행을 구성할 수 있다. 제어기(650)는 메모리 디바이스(640) 내의 비트의 라우팅을 제어하는 제어 신호를 생성하여 선택된 모드에 대한 적절한 인터페이스를 제공하고 커맨드를 적절한 메모리 위치 또는 어드레스로 보낸다. 제어기(650)는 커맨드 및 어드레스 신호 라인을 통해 수신된 커맨드 인코딩을 디코딩할 수 있는 커맨드 로직(652)을 포함한다. 따라서, 커맨드 로직(652)은 커맨드 디코더이거나 이를 포함할 수 있다. 커맨드 로직(652)에 의해, 메모리 디바이스는 커맨드를 식별하고 내부 동작을 생성하여 요청된 커맨드를 실행할 수 있다.
메모리 제어기(620)를 다시 참조하면, 메모리 제어기(620)는 커맨드(CMD) 로직(624)을 포함하는데, 이는 커맨드를 생성하여 메모리 디바이스(640)에 전송하는 로직 또는 회로를 나타낸다. 커맨드의 생성은 스케줄링 이전의 커맨드 또는 전송될 채비를 갖춘 큐잉된 커맨드의 준비를 지칭한다. 일반적으로, 메모리 서브시스템에서의 시그널링은, 커맨드 내에 또는 커맨드과 함께, 메모리 디바이스가 그 커맨드를 실행해야 하는 하나 이상의 메모리 위치를 표시하거나 선택하는 어드레스 정보를 포함한다. 메모리 디바이스(640)에 대한 트랜잭션의 스케줄링에 응답하여, 메모리 제어기(620)는 I/O(622)를 통해 커맨드를 발행하여, 메모리 디바이스(640)로 하여금 커맨드를 실행하게 할 수 있다. 일 예에서, 메모리 디바이스(640)의 제어기(650)는 메모리 제어기(620)로부터 I/O(642)를 통해 커맨드 및 어드레스 정보를 수신하고 수신된 커맨드 및 어드레스 정보를 디코딩한다. 수신된 커맨드 및 어드레스 정보에 기초하여, 제어기(650)는 커맨드를 실행하기 위해 메모리 디바이스(640) 내의 로직 및 회로의 동작 타이밍을 제어할 수 있다. 제어기(650)는 타이밍 및 시그널링 요건과 같은 메모리 디바이스(640) 내의 표준 또는 사양의 준수를 담당한다. 메모리 제어기(620)는 액세스 스케줄링 및 제어에 의해 표준 또는 사양의 준수를 구현할 수 있다.
메모리 제어기(620)는 스케줄러(630)를 포함하는데, 이는 메모리 디바이스(640)로 전송할 트랜잭션을 생성하고 주문하는 로직 또는 회로를 나타낸다. 일 관점에서, 메모리 제어기(620)의 주요 기능은 메모리 디바이스(640)에 대한 메모리 액세스 및 다른 트랜잭션을 스케줄링하는 것이라고 할 수 있다. 이러한 스케줄링은, 프로세서(610)에 의한 데이터에 대한 요청을 구현하고 (예컨대, 리프레시와 관련된 커맨드과 같은) 데이터의 무결성을 유지하기 위해 트랜잭션 자체를 생성하는 것을 포함할 수 있다. 트랜잭션은 하나 이상의 커맨드를 포함할 수 있으며, 클럭 사이클 또는 단위 간격과 같은 하나 또는 다수의 타이밍 사이클에 걸쳐 커맨드 또는 데이터 또는 둘 다의 전송을 초래할 수 있다. 트랜잭션은 판독 또는 기록 또는 관련 커맨드 또는 이들의 조합과 같은 액세스를 위한 것일 수 있으며, 다른 트랜잭션은 구성, 설정, 데이터 무결성 또는 기타 커맨드 또는 이들의 조합에 대한 메모리 관리 커맨드를 포함할 수 있다.
메모리 제어기(620)는 일반적으로 시스템(600)의 성능을 향상시키기 위해 트랜잭션의 선택 및 순서화를 허용하는 스케줄러(630)와 같은 로직을 포함한다. 따라서, 메모리 제어기(620)는 미해결 트랜잭션 중 어느 것이 어떤 순서로 메모리 디바이스(640)로 전송되어야 하는지를 선택할 수 있는데, 일반적으로 이는 간단한 선입 선출 알고리즘보다 훨씬 더 복잡한 로직으로 달성된다. 메모리 제어기(620)는 메모리 디바이스(640)로의 트랜잭션의 전송을 관리하고, 트랜잭션과 연관된 타이밍을 관리한다. 일 예에서, 트랜잭션은 확정적 타이밍을 가지는데, 이는 메모리 제어기(620)에 의해 관리될 수 있고 스케줄러(630)에 의해 트랜잭션을 스케줄링하는 방법을 결정하는데 사용될 수 있다.
일 예에서, 메모리 제어기(620)는 리프레시(REF) 로직(626)을 포함한다. 리프레시 로직(626)은, 확정적 상태를 유지하기 위해 휘발성이고 리프레시될 필요가 있는 메모리 자원에 사용될 수 있다. 일 예에서, 리프레시 로직(626)은 리프레시를 위한 위치 및 수행할 리프레시 유형을 나타낸다. 리프레시 로직(626)은 메모리 디바이스(640) 내에서 셀프-리프레시를 트리거할 수 있고, 또는 리프레시 커맨드 또는 이들의 조합을 전송함으로써 자동 리프레시 커맨드로 지칭될 수 있는 외부 리프레시를 실행할 수 있다. 일 예에서, 메모리 디바이스(640) 내의 제어기(650)는 메모리 디바이스(640) 내에서 리프레시를 적용하는 리프레시 로직(654)을 포함한다. 일 예에서, 리프레시 로직(654)은, 메모리 제어기(620)로부터 수신된 외부 리프레시에 따라 리프레시를 수행하는 내부 동작을 생성한다. 리프레시 로직(654)은 리프레시가 메모리 디바이스(640)로 향하는지 여부를 결정할 수 있고, 커맨드에 응답하여 리프레시할 메모리 자원(660)을 결정할 수 있다.
도 7은 ECC 서브-채널 격리가 구현될 수 있는 컴퓨팅 시스템의 예의 블록도이다. 시스템(700)은 본 명세서의 임의의 예에 따른 컴퓨팅 디바이스를 나타내고, 랩탑 컴퓨터, 데스크탑 컴퓨터, 태블릿 컴퓨터, 서버, 게임 또는 엔터테인먼트 제어 시스템, 내장형 컴퓨팅 디바이스 또는 다른 전자 디바이스일 수 있다. 시스템(700)은 다이어그램(202)과 호환 가능한 시스템을 통합할 수 있는 시스템의 예를 제공한다.
일 예에서, 메모리 서브시스템(720)은 메모리(730) 내에 ECC 격리부(790)를 포함한다. ECC 격리부는, 본 명세서의 임의의 예에 따른 채널의 세분화 내에서, 메모리 디바이스 내에서 내부적으로 ECC 격리를 구현하는 하드웨어 및 로직을 나타낸다. ECC 격리부는 내부 ECC 동작을 위해 메모리 어레이의 부분들을 개별 서브-채널로 관리하기 위해 더 많은 드라이버 회로를 제공하도록 추가 하드웨어 자원을 포함한다. ECC 격리부(790)는 온-다이 ECC 회로에 의한 ECC의 적용을 제어할 수 있다.
시스템(700)은 프로세서(710)를 포함하는데, 이는 시스템에 대한 명령어의 프로세싱 또는 실행을 제공하는, 임의의 유형의 마이크로프로세서, CPU(central processing unit), GPU(graphics processing unit ), 프로세싱 코어 또는 다른 프로세싱 하드웨어, 또는 이들의 조합을 포함할 수 있다. 프로세서(710)는 시스템(700)의 전체 동작을 제어하고, 하나 이상의 프로그램 가능한 범용 또는 특수 목적 마이크로프로세서, 디지털 신호 프로세서(DSP), 프로그램 가능 제어기, ASIC(application specific integrated circuit), 프로그램 가능 로직 디바이스(PLD), 또는 이러한 디바이스들의 조합이거나 이를 포함할 수 있다.
일 예에서, 시스템(700)은 프로세서(710)에 결합된 인터페이스(712)를 포함하는데, 이는 메모리 서브시스템(720) 또는 그래픽 인터페이스 컴포넌트(740)와 같이 더 높은 대역폭 접속을 필요로 하는 시스템 컴포넌트에 대한 고속 인터페이스 또는 높은 스루풋 인터페이스를 나타낼 수 있다. 인터페이스(712)는, 독립형 컴포넌트이거나 프로세서 다이에 통합될 수 있는 인터페이스 회로를 나타낸다. 인터페이스(712)는 프로세서 다이 상에 회로로서 통합되거나 시스템 온 칩(system on a chip) 상에 컴포넌트로서 통합될 수 있다. 존재하는 경우, 그래픽 인터페이스(740)는 시스템(700)의 사용자에게 시각적 디스플레이를 제공하는 그래픽 컴포넌트와 인터페이스한다. 그래픽 인터페이스(740)는 독립형 컴포넌트이거나, 프로세서 다이 또는 시스템 온 칩 상에 통합될 수 있다. 일 예에서, 그래픽 인터페이스(740)는 사용자에게 출력을 제공하는 HD(High Definition) 디스플레이 또는 UHD(Ultra High Definition) 디스플레이를 구동할 수 있다. 일 예에서, 디스플레이는 터치스크린 디스플레이를 포함할 수 있다. 일 예에서, 그래픽 인터페이스(740)는 메모리(730)에 저장된 데이터에 기초하거나 프로세서(710)에 의해 실행된 동작에 기초하여, 또는 둘 다에 기초하여, 디스플레이를 생성한다.
메모리 서브시스템(720)은 시스템(700)의 메인 메모리를 나타내며, 프로세서(710)에 의해 실행될 코드, 또는 루틴을 실행하는데 사용될 데이터 값을 위한 저장소를 제공한다. 메모리 서브시스템(720)은, ROM(read-only memory), 플래시 메모리, DRAM과 같은 하나 이상의 다양한 RAM(random access memory), 3DXP(three-dimensional crosspoint), 또는 다른 메모리 디바이스, 또는 이런 디바이스의 조합과 같은 하나 이상의 메모리 디바이스(730)를 포함할 수 있다. 메모리(730)는 무엇보다도 시스템(700)에서 명령어를 실행하기 위한 소프트웨어 플랫폼을 제공하도록 운영 체제(OS)(732)를 저장 및 호스트한다. 또한, 애플리케이션(734)은 메모리(730)로부터의 OS(732)의 소프트웨어 플랫폼 상에서 실행될 수 있다. 애플리케이션(734)은 하나 이상의 기능의 실행을 수행하는 자체 운영 로직을 갖는 프로그램을 나타낸다. 프로세스(736)는 OS(732) 또는 하나 이상의 애플리케이션(734) 또는 이들의 조합에 보조 기능을 제공하는 에이전트 또는 루틴을 나타낸다. OS(732), 애플리케이션(734) 및 프로세스(736)는 시스템(700)에 기능을 제공하는 소프트웨어 로직을 제공한다. 일 예에서, 메모리 서브시스템(720)은 메모리 제어기(722)를 포함하는데, 이는 커맨드를 생성하여 메모리(730)에 발행하는 메모리 제어기이다. 메모리 제어기(722)는 프로세서(710)의 물리적 부분 또는 인터페이스(712)의 물리적 부분일 수 있음이 이해될 것이다. 예를 들어, 메모리 제어기(722)는, 프로세서 다이 또는 시스템 온 칩에 통합된 것과 같이, 프로세서(710)를 갖는 회로에 통합된 통합형 메모리 제어기일 수 있다.
구체적으로 도시되지는 않았지만, 시스템(700)은, 메모리 버스, 그래픽 버스, 인터페이스 버스 또는 기타의 것과 같이, 디바이스들 사이에 하나 이상의 버스 또는 버스 시스템을 포함할 수 있음이 이해될 것이다. 버스 또는 다른 신호 라인은, 컴포넌트들을 통신적으로 또는 전기적으로 함께 결합시키거나, 컴포넌트들을 통신적으로 및 전기적으로 결합시킬 수 있다. 버스는 물리적 통신 라인, 점 대 점 접속, 브리지, 어댑터, 제어기, 또는 다른 회로 또는 이들의 조합을 포함할 수 있다. 버스는, 예를 들어, 시스템 버스, PCI(Peripheral Component Interconnect) 버스, HyperTransport 또는 ISA(Industry Standard Architecture) 버스, SCSI(Small Computer System Interface) 버스, USB(universal serial bus), 또는 다른 버스, 또는 이들의 조합 중 하나 이상을 포함할 수 있다.
일 예에서, 시스템(700)은 인터페이스(712)에 결합될 수 있는 인터페이스(714)를 포함한다. 인터페이스(714)는 인터페이스(712)보다 저속의 인터페이스일 수 있다. 일 예에서, 인터페이스(714)는 독립형 컴포넌트 또는 집적 회로를 포함할 수 있는 인터페이스 회로를 나타낸다. 일 예에서, 다수의 사용자 인터페이스 컴포넌트 또는 주변 컴포넌트, 또는 둘 모두가 인터페이스(714)에 결합된다. 네트워크 인터페이스(750)는 하나 이상의 네트워크를 통해 원격 디바이스(예컨대, 서버 또는 다른 컴퓨팅 디바이스)와 통신하는 능력을 시스템(700)에 제공한다. 네트워크 인터페이스(750)는, 이더넷 어댑터, 무선 상호접속 컴포넌트, 셀룰러 네트워크 상호접속 컴포넌트, USB(universal serial bus), 또는 다른 유무선 표준 기반 또는 독점적(proprietary) 인터페이스를 포함할 수 있다. 네트워크 인터페이스(750)는 원격 디바이스와 데이터를 교환할 수 있는데, 이는 메모리에 저장된 데이터를 전송하거나 메모리에 저장될 데이터를 수신하는 것을 포함할 수 있다.
일 예에서, 시스템(700)은 하나 이상의 입력/출력(I/O) 인터페이스(들)(760)를 포함한다. I/O 인터페이스(760)는 사용자가 시스템(700)과 상호작용하는 하나 이상의 인터페이스 컴포넌트(예컨대, 오디오, 영숫자, 촉각/터치 또는 다른 인터페이스)를 포함할 수 있다. 주변 인터페이스(770)는 위에서 구체적으로 언급되지 않은 임의의 하드웨어 인터페이스를 포함할 수 있다. 주변장치는 일반적으로 시스템(700)에 종속적으로 접속되는 디바이스를 지칭한다. 종속 접속은, 동작이 실행되고 사용자가 상호작용하는 소프트웨어 플랫폼 또는 하드웨어 플랫폼, 또는 둘 다를 시스템(700)이 제공하는 것이다.
일 예에서, 시스템(700)은 비휘발성 방식으로 데이터를 저장하기 위한 저장 서브시스템(780)을 포함한다. 일 예에서, 특정 시스템 구현에서, 저장 서브시스템(780)의 적어도 특정 컴포넌트는 메모리 서브시스템(720)의 컴포넌트와 겹칠 수 있다. 저장 서브시스템(780)은, 하나 이상의 자기, 솔리드 스테이트, 3DXP, 또는 광학 기반 디스크, 또는 이들의 조합과 같이, 비휘발성 방식으로 대용량의 데이터를 저장하기 위한 임의의 통상적 매체이거나 이를 포함할 수 있는 저장 디바이스(들)(784)를 포함한다. 저장소(784)는 코드 또는 명령어 및 데이터(786)를 지속적 상태(즉, 시스템(700)에 대한 전력의 차단에도 불구하고 값이 유지됨)로 보유한다. 보통은 메모리(730)가 프로세서(710)에 명령어를 제공하기 위한 실행 또는 동작 메모리이지만, 저장소(784)는 일반적으로 "메모리"인 것으로 간주될 수 있다. 저장소(784)는 비휘발성인 반면, 메모리(730)는 휘발성 메모리(즉, 시스템 (700)에 대한 전력이 차단되면 데이터의 값 도는 상태가 불확정적이 됨)를 포함할 수 있다. 일 예에서, 저장 서브시스템(780)은 저장소(784)와 인터페이스하는 제어기(782)를 포함한다. 일 예에서, 제어기(782)는 인터페이스(714) 또는 프로세서(710)의 물리적 부분이거나, 프로세서(710)와 인터페이스(714) 모두에 회로 또는 로직을 포함할 수 있다.
전원(702)은 시스템(700)의 컴포넌트에 전력을 제공한다. 보다 구체적으로, 전원(702)은 시스템(700)의 컴포넌트에 전력을 제공하기 위해 일반적으로 시스템(700)의 하나 또는 다수의 전력 공급기(704)에 인터페이스한다. 일 예에서, 전력 공급기(704)는 벽면 콘센트에 연결되는 AC-DC(교류-직류) 어댑터를 포함한다. 이러한 AC 전력은 재생 가능 에너지(예컨대, 태양 발전) 전원(702)일 수 있다. 일 예에서, 전원(702)은 외부 AC-DC 변환기와 같은 DC 전원을 포함한다. 일 예에서, 전원(702) 또는 전력 공급기(704)는 충전 필드에 근접하여 충전하는 무선 충전 하드웨어를 포함한다. 일 예에서, 전원(702)은 내부 배터리 또는 연료 전지 소스를 포함할 수 있다.
도 8은 ECC 서브-채널 격리가 구현될 수 있는 모바일 디바이스의 예의 블록도이다. 시스템(800)은, 컴퓨팅 태블릿, 모바일 폰 또는 스마트폰, 웨어러블 컴퓨팅 디바이스, 또는 다른 모바일 디바이스, 또는 내장형 컴퓨팅 디바이스와 같은 모바일 컴퓨팅 디바이스를 나타낸다. 컴포넌트들 중 어떤 것은 일반적으로 도시되어 있으며, 디바이스의 모든 컴포넌트가 시스템(800) 내에 도시되어 있지는 않다는 것이 이해될 것이다. 시스템(800)은 다이어그램(202)과 호환 가능한 시스템을 통합할 수 있는 시스템의 예를 제공한다.
일 예에서, 메모리 서브시스템(860)은 메모리(862) 내에 ECC 격리부(890)를 포함한다. ECC 격리부는, 본 명세서의 임의의 예에 따른 채널의 서브-분할 내에서, 메모리 디바이스 내에서 내부적으로 ECC 격리를 구현하는 하드웨어 및 로직을 나타낸다. ECC 격리부는 내부 ECC 동작을 위해 메모리 어레이의 부분들을 개별 서브-채널로 관리하기 위해 더 많은 드라이버 회로를 제공하도록 추가 하드웨어 자원을 포함한다. ECC 격리부(890)는 온-다이 ECC 회로에 의한 ECC의 적용을 제어할 수 있다.
시스템(800)은 시스템(800)의 주요 프로세싱 동작을 수행하는 프로세서(810)를 포함한다. 프로세서(810)는 마이크로프로세서, 애플리케이션 프로세서, 마이크로제어기, 프로그램 가능 로직 디바이스, 또는 다른 프로세싱 수단과 같은 하나 이상의 물리적 디바이스를 포함할 수 있다. 프로세서(810)에 의해 수행되는 프로세싱 동작은, 애플리케이션 및 디바이스 기능이 실행되는 운영 플랫폼 또는 운영 체제의 실행을 포함한다. 프로세싱 동작은 인간 사용자 또는 다른 디바이스와의 I/O(input/output)와 관련된 동작, 전력 관리와 관련된 동작, 시스템(800)을 다른 디바이스에 접속하는 것과 관련된 동작, 또는 이들의 조합을 포함한다. 프로세싱 동작은 또한 오디오 I/O, 디스플레이 I/O, 또는 다른 인터페이스, 또는 이들의 조합과 관련된 동작을 포함할 수 있다. 프로세서(810)는 메모리에 저장된 데이터를 실행할 수 있다. 프로세서(810)는 메모리에 저장된 데이터를 기록 또는 편집할 수 있다.
일 예에서, 시스템(800)은 하나 이상의 센서(812)를 포함한다. 센서(812)는 내장형 센서 또는 외부 센서에 대한 인터페이스, 또는 이들의 조합을 나타낸다. 센서(812)는 시스템(800)으로 하여금 시스템(800)이 구현되는 환경 또는 디바이스의 하나 이상의 상태를 모니터링 또는 검출할 수 있게 한다. 센서(812)는, 환경 센서(예컨대, 온도 센서, 모션 검출기, 광 검출기, 카메라, 화학 센서(예컨대, 일산화탄소, 이산화탄소, 또는 다른 화학 센서)), 압력 센서, 가속도계, 자이로스코프, 의료 또는 생리 센서(예컨대, 바이오 센서, 심박수 모니터, 또는 생리학적 속성을 검출하는 다른 센서), 또는 다른 센서, 또는 이들의 조합을 포함할 수 있다. 센서(812)는 또한, 지문 인식 시스템, 얼굴 검출 또는 인식 시스템, 또는 사용자 특징을 검출 또는 인식하는 다른 시스템과 같은 생체 측정 시스템용 센서를 포함할 수 있다. 센서(812)는 시스템(800)에 의해 구현될 수 있는 많은 상이한 유형의 센서로 제한되지 않고 광범위하게 이해되어야 한다. 일 예에서, 하나 이상의 센서(812)는 프로세서(810)와 통합된 프론트엔드 회로를 통해 프로세서(810)에 결합된다. 일 예에서, 하나 이상의 센서(812)는 시스템(800)의 다른 컴포넌트를 통해 프로세서(810)에 결합된다.
일 예에서, 시스템(800)은 오디오 기능을 컴퓨팅 디바이스에 제공하는 것과 연관된 하드웨어(예컨대, 오디오 하드웨어 및 오디오 회로) 및 소프트웨어(예컨대, 드라이버, 코덱) 컴포넌트를 나타내는 오디오 서브시스템(820)을 포함한다. 오디오 기능은 스피커 또는 헤드폰 출력과 마이크로폰 입력을 포함할 수 있다. 이러한 기능을 위한 디바이스는 시스템(800)에 통합되거나 시스템(800)에 접속될 수 있다. 일 예에서, 사용자는, 프로세서(810)에 의해 수신되고 처리되는 오디오 커맨드를 제공함으로써 시스템(800)과 상호작용한다.
디스플레이 서브시스템(830)은 사용자에게 제시하기 위한 시각적 디스플레이를 제공하는 하드웨어(예컨대, 디스플레이 디바이스) 및 소프트웨어 컴포넌트(예컨대, 드라이버)를 나타낸다. 일 예에서, 디스플레이는 사용자가 컴퓨팅 디바이스와 상호작용하는 촉각 컴포넌트 또는 터치스크린 요소를 포함한다. 디스플레이 서브시스템(830)은 디스플레이 인터페이스(832)를 포함하는데, 이는 디스플레이를 사용자에게 제공하기 위해 사용되는 특정 스크린 또는 하드웨어 디바이스를 포함한다. 일 예에서, 디스플레이 인터페이스(832)는, 프로세서(810)(예컨대, 그래픽 프로세서)로부터 분리되어 적어도 디스플레이와 관련된 어떤 처리를 수행하는 로직을 포함한다. 일 예에서, 디스플레이 서브시스템(830)은 사용자에게 출력과 입력을 둘 다 제공하는 터치스크린 디바이스를 포함한다. 일 예에서, 디스플레이 서브시스템(830)은 사용자에게 출력을 제공하는 HD(High Definition) 또는 UHD(Ultra High Definition) 디스플레이를 포함한다. 일 예에서, 디스플레이 서브시스템은 터치스크린 디스플레이를 포함하거나 구동한다. 일 예에서, 디스플레이 서브시스템(830)은, 메모리에 저장된 데이터에 기초하거나 프로세서(810)에 의해 실행된 동작에 기초하여 또는 둘 다에 기초하여, 디스플레이 정보를 생성한다.
I/O 제어기(840)는 사용자와의 상호작용과 관련된 하드웨어 디바이스 및 소프트웨어 컴포넌트를 나타낸다. I/O 제어기(840)는 오디오 서브시스템(820) 또는 디스플레이 서브시스템(830) 또는 둘 다의 일부인 하드웨어를 관리하도록 동작할 수 있다. 또한, I/O 제어기(840)는 사용자가 시스템과 상호작용할 수 있게 하는 시스템(800)에 접속되는 추가 디바이스에 대한 접속점을 보여준다. 예를 들어, 시스템(800)에 부착될 수 있는 디바이스는, 마이크로폰 디바이스, 스피커 또는 스테레오 시스템, 비디오 시스템 또는 다른 디스플레이 디바이스, 키보드 또는 키패드 디바이스, 버튼/스위치, 또는 카드 리더 또는 다른 디바이스와 같은 특정 애플리케이션과 함께 사용하기 위한 다른 I/O 디바이스를 포함할 수 있다.
위에서 언급한 바와 같이, I/O 제어기(840)는 오디오 서브시스템(820) 또는 디스플레이 서브시스템(830) 또는 둘 다와 상호작용할 수 있다. 예를 들어, 마이크로폰 또는 다른 오디오 디바이스를 통한 입력은, 시스템(800)의 하나 이상의 애플리케이션 또는 기능에 입력 또는 커맨드를 제공할 수 있다. 또한, 디스플레이 출력 대신에 또는 디스플레이 출력에 추가하여 오디오 출력이 제공될 수 있다. 다른 예에서, 디스플레이 서브시스템이 터치스크린을 포함하는 경우, 디스플레이 디바이스는 또한 입력 디바이스로서 작용하는데, 이는 I/O 제어기(840)에 의해 적어도 부분적으로 관리될 수 있다. I/O 제어기(840)에 의해 관리되는 I/O 기능을 제공하기 위해 시스템(800) 상에는 추가 버튼 또는 스위치가 또한 존재할 수 있다.
일 예에서, I/O 제어기(840)는, 가속도계, 카메라, 광 센서 또는 다른 환경 센서, 자이로스코프, GPS(global positioning system), 또는 시스템(800)에 포함될 수 있는 다른 하드웨어, 또는 센서(812)와 같은 디바이스를 관리한다. 입력은 직접적인 사용자 상호작용의 일부일 수 있으며, 시스템에 환경 입력을 제공하여 그 동작(예컨대, 노이즈 필터링, 밝기 검출을 위한 디스플레이 조정, 카메라에 플래시 적용 또는 기타 특징)에 영향을 줄 수 있다.
일 예에서, 시스템(800)은, 배터리 전력 사용량, 배터리의 충전, 및 절전 동작과 관련된 특징을 관리하는 전력 관리부(850)를 포함한다. 전력 관리부(850)는, 시스템(800)의 컴포넌트에 전력을 제공하는 전원(852)으로부터의 전력을 관리한다. 일 예에서, 전원(852)은 벽 콘센트에 연결되는 AC-DC(교류-직류) 어댑터를 포함한다. 이러한 AC 전력은 재생 가능 에너지(예컨대, 태양 발전, 모션 기반 전력)일 수 있다. 일 예에서, 전원(852)은 DC 전력만을 포함하며, 이는 외부 AC-DC 변환기와 같은 DC 전원에 의해 제공될 수 있다. 일 예에서, 전원(852)은 충전 필드에 근접하여 충전하는 무선 충전 하드웨어를 포함한다. 일 예에서, 전원(852)은 내부 배터리 또는 연료 전지 소스를 포함할 수 있다.
메모리 서브시스템(860)은 시스템(800)에 정보를 저장하는 메모리 디바이스(들)(862)를 포함한다. 메모리 서브시스템(860)은 비휘발성(메모리 디바이스에 대한 전력이 차단되어도 상태가 변하지 않음) 또는 휘발성(메모리 디바이스에 대한 전력이 차단되면 상태가 불확정적이 됨) 메모리 디바이스, 또는 이들의 조합을 포함할 수 있다. 메모리(860)는, 시스템(800)의 애플리케이션 및 기능의 실행과 관련된 시스템 데이터(장기 또는 임시)뿐만 아니라, 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서, 또는 다른 데이터를 저장할 수 있다. 일 예에서, 메모리 서브시스템(860)은 (시스템(800)의 제어의 일부로 간주될 수 있고, 잠재적으로 프로세서(810)의 일부로 간주될 수 있는) 메모리 제어기(864)를 포함한다. 메모리 제어기(864)는 메모리 디바이스(862)에 대한 액세스를 제어하는 커맨드를 생성하고 발행하는 스케줄러를 포함한다.
접속부(connectivity)(870)는 시스템(800)으로 하여금 외부 디바이스와 통신할 수 있게 하는 하드웨어 디바이스(예컨대, 무선 또는 유선 접속기 및 통신 하드웨어, 또는 유선 및 무선 하드웨어의 조합) 및 소프트웨어 컴포넌트(예컨대, 드라이버, 프로토콜 스택)를 포함한다. 외부 디바이스는, 다른 컴퓨팅 디바이스, 무선 액세스 포인트 또는 기지국과 같은 별개의 디바이스뿐만 아니라, 헤드셋, 프린터 또는 다른 디바이스와 같은 주변장치일 수 있다. 일 예에서, 시스템(800)은, 메모리에의 저장을 위해 또는 디스플레이 디바이스 상의 디스플레이를 위해 외부 디바이스와 데이터를 교환한다. 교환된 데이터는, 데이터를 판독, 기록, 편집하기 위한, 메모리에 저장될 데이터, 또는 메모리에 이미 저장된 데이터를 포함할 수 있다.
접속부(870)는 다수의 상이한 유형의 접속성을 포함할 수 있다. 일반화하기 위해, 시스템(800)은 셀룰러 접속부(872) 및 무선 접속부(874)를 갖는 것으로 도시되어 있다. 셀룰러 접속부(872)는 일반적으로, 예컨대, GSM(global system for mobile communications) 또는 그 변형 또는 파생물, CDMA(code division multiple access)또는 그 변형 또는 파생물, TDM(time division multiplexing) 또는 그 변형 또는 파생물, LTE(long term evolution, "4G"로도 지칭됨), 5G, 또는 다른 셀룰러 서비스 표준을 통해 제공되는, 무선 캐리어에 의해 제공되는 셀룰러 네트워크 접속성을 지칭한다. 무선 접속부(874)는 셀룰러가 아닌 무선 접속부를 지칭하며, 개인 영역 네트워크(예컨대, 블루투스), 로컬 영역 네트워크(예컨대, WiFi), 또는 광역 네트워크(예컨대, WiMax), 또는 다른 무선 통신, 또는 이들의 조합을 포함할 수 있다. 무선 통신은, 비-고체 매체를 통한 변조된 전자기 방사선의 사용을 통한 데이터의 전송을 지칭한다. 유선 통신은 고체 통신 매체를 통해 발생한다.
주변 접속부(880)는, 하드웨어 인터페이스 및 접속기뿐 아니라, 주변 접속을 위한 소프트웨어 컴포넌트(예컨대, 드라이버, 프로토콜 스택)를 포함한다. 시스템(800)은 다른 컴퓨팅 디바이스에 대한 주변 디바이스("to"(882))일 수 있고, 또한 그에 접속된 주변 디바이스("from"(884))를 가질 수도 있음이 이해될 것이다. 시스템(800)은 일반적으로, 시스템(800)의 컨텐츠를 관리(예컨대, 다운로드, 업로드, 변경, 동기화)하는 것과 같은 목적을 위해 다른 컴퓨팅 디바이스에 접속되는 "도킹(docking)" 접속기를 갖는다. 또한, 도킹 접속기는, 시스템(800)으로 하여금 예를 들어 시청각 또는 다른 시스템으로의 컨텐츠 출력을 제어할 수 있게 하는 특정 주변장치에 시스템(800)이 접속될 수 있게 한다.
독점적 도킹 접속기 또는 다른 독점적 접속 하드웨어 이외에, 시스템(800)은 주변 접속부(880)가 일반적 또는 표준 기반 접속기를 통하도록 할 수 있다. 일반적 유형은, USB(Universal Serial Bus) 접속기(다수의 상이한 하드웨어 인터페이스 중 임의의 것을 포함할 수 있음), MDP(MiniDisplayPort)를 포함하는 DisplayPort, HD(High Definition Multimedia Interface), 또는 다른 유형을 포함할 수 있다.
본 명세서의 설명과 관련하여 일반적으로, 일 예에서, 메모리 디바이스는 채널마다 추가 드라이버 및 추가 서브어레이를 포함하고, 채널은 메모리 디바이스 내부의 서브-부분마다 에러 검사 및 정정을 갖는 2개의 서브-채널로서 취급되고, 시스템 레렐에서 채널 전체로 취급된다.
일 예에서, 추가 서브어레이는 추가 ECC(error checking and correction) 데이터를 저장하는 것이다. 일 예에서, 데이터 버스는 x4 또는 x8이며, 추가 서브어레이 및 추가 드라이버는 x4 구현 전용이다. 일 예에서, 채널은 버스트 길이에 걸쳐 64 비트이다. 일 예에서, 128 비트가 프리페치되고, 64 비트 만이 I/O(input/output) 회로로 전송된다. 일 예에서, 메모리 디바이스는 DRAM(dynamic random access memory) 디바이스를 포함한다. 일 예에서, DRAM 디바이스는 DDR(double data rate) 표준과 호환 가능한 SDRAM(Synchronous DRAM) 디바이스를 포함한다.
본 명세서의 설명과 관련하여 일반적으로, 일 예에서, 시스템은, 제어기와, 채널마다 추가 드라이버 및 추가 서브어레이를 포함하는 메모리 디바이스를 포함하고, 채널은 메모리 디바이스 내부의 서브-부분마다 에러 검사 및 정정을 갖는 2개의 서브-채널로서 취급되고, 시스템 레렐에서 채널 전체로 취급된다.
일 예에서, 추가 서브어레이는 추가 ECC(error checking and correction) 데이터를 저장하는 것이다. 일 예에서, 데이터 버스는 x4 또는 x8이며, 추가 서브어레이 및 추가 드라이버는 x4 구현 전용이다. 일 예에서, 채널은 버스트 길이에 걸쳐 64 비트이다. 일 예에서, 128 비트가 프리페치되고, 64 비트 만이 I/O(input/output) 회로로 전송된다. 일 예에서, 메모리 디바이스는 DRAM(dynamic random access memory) 디바이스를 포함한다. 일 예에서, DRAM 디바이스는 DDR(double data rate) 표준과 호환 가능한 SDRAM(Synchronous DRAM) 디바이스를 포함한다. 일 예에서, 시스템은, 메모리 디바이스에 결합된 호스트 프로세서 디바이스, 호스트 프로세서에 통신 가능하게 결합된 디스플레이, 호스트 프로세서에 통신 가능하게 연결된 네트워크 인터페이스, 또는 시스템에 전력을 공급하는 배터리 중 적어도 하나를 더 포함한다.
본 명세서의 설명과 관련하여 일반적으로, 일 예에서, 메모리 디바이스는, 데이터 신호 라인에 결합되어 호스트와 데이터를 교환하는 하드웨어 인터페이스와, 메모리 디바이스에서 내부적으로 2개의 N/2 비트 그룹으로서 N 데이터 비트에 ECC(Error Checking and Correction)를 적용하는 ECC 하드웨어를 포함한다.
일 예에서, N은 64이다. 일 예에서, 메모리 디바이스는, 데이터의 128 비트를 프리페치하고 데이터의 64 비트만을 하드웨어 인터페이스의 I/O(input/output) 회로로 전송하는 하드웨어를 포함한다. 일 예에서, 메모리 디바이스는 메모리 어레이를 더 포함하는데, 메모리 어레이는 N 데이터 비트를 제공하는 다수의 서브어레이를 포함하고, 메모리 어레이는 추가 ECC 데이터를 저장하기 위해 N 데이터 비트를 초과하는 추가 서브어레이를 포함한다. 일 예에서, 메모리 디바이스는 서브어레이와 연관된 드라이버를 포함하고, 메모리 디바이스는 추가 서브어레이에 대한 액세스를 제어하는 추가 드라이버를 포함한다. 일 예에서, 하드웨어 인터페이스는 x4 또는 x8인 데이터 버스에 결합되는 것이고, 추가 서브어레이 및 추가 드라이버는 하드웨어 인터페이스가 x4 데이터 버스에 결합되는 것일 경우에만 적용된다. 일 예에서, N 데이터 비트는 채널을 포함하고, ECC 하드웨어는 채널을 각각 N/2 비트를 갖는 2개의 서브-채널로 취급하고, 호스트는 시스템 레벨 ECC를 위해 채널을 N 비트 채널로서 취급한다. 일 예에서, N 데이터 비트는 채널을 포함하고, ECC 하드웨어는 채널을 각각 N/2 비트를 갖는 2개의 서브-채널로 취급하는데, 각 서브-채널은 개별적으로 정정 가능하다. 일 예에서, 메모리 디바이스는 DDR(double data rate) 표준과 호환 가능한 SDRAM(synchronous dynamic random access memory) 디바이스를 포함한다.
본 명세서의 설명과 관련하여 일반적으로, 일 예에서, 시스템은 다수의 메모리 디바이스를 포함하고, 메모리 디바이스는, 데이터 신호 라인에 결합되어 호스트와 데이터를 교환하는 하드웨어 인터페이스와, 메모리 디바이스에서 내부적으로, 2개의 N/2 비트 그룹으로서 N 데이터 비트에 ECC(error checking and correction)를 적용하는 ECC 하드웨어와, 메모리 디바이스에 결합되어 메모리 디바이스로부터 수신된 데이터 비트에 대해 시스템 레벨 ECC를 제공하는 메모리 제어기를 포함한다.
일 예에서, N은 64이다. 일 예에서, 메모리 디바이스는, 데이터의 128 비트를 프리페치하고 데이터의 64 비트만을 하드웨어 인터페이스의 I/O(input/output) 회로로 전송하는 하드웨어를 포함한다. 일 예에서, 메모리 디바이스는 메모리 어레이를 포함하는데, 메모리 어레이는 N 데이터 비트를 제공하는 다수의 서브어레이를 포함하고, 메모리 어레이는 추가 ECC 데이터를 저장하기 위해 N 데이터 비트를 초과하는 추가 서브어레이를 포함한다. 일 예에서, 메모리 디바이스는 서브어레이와 연관된 드라이버를 포함하고, 메모리 디바이스는 추가 서브어레이에 대한 액세스를 제어하는 추가 드라이버를 포함한다. 일 예에서, 하드웨어 인터페이스는 x4 또는 x8인 데이터 버스에 결합되는 것이고, 추가 서브어레이 및 추가 드라이버는 하드웨어 인터페이스가 x4 데이터 버스에 결합되는 것일 경우에만 적용된다. 일 예에서, N 데이터 비트는 채널을 포함하고, ECC 하드웨어는 채널을 각각 N/2 비트를 갖는 2개의 서브-채널로 취급하고, 메모리 제어기는 N 데이터 비트에 대해 시스템 레벨 ECC를 제공하는 것이다. 일 예에서, N 데이터 비트는 채널을 포함하고, ECC 하드웨어는 채널을 각각 N/2 비트를 갖는 2개의 서브-채널로 취급하는데, 각 서브-채널은 개별적으로 정정 가능하다. 일 예에서, 메모리 디바이스는 DDR(double data rate) 표준과 호환 가능한 SDRAM(synchronous dynamic random access memory) 디바이스를 포함한다. 일 예에서, 시스템은, 메모리 제어기에 결합된 호스트 프로세서 디바이스, 호스트 프로세서에 통신 가능하게 결합된 디스플레이, 호스트 프로세서에 통신 가능하게 결합된 네트워크 인터페이스, 또는 시스템에 전력을 공급하는 배터리 중 적어도 하나를 더 포함한다.
본 명세서의 설명과 관련하여 일반적으로, 일 예에서, 방법은, 메모리 디바이스의 메모리 어레이의 N 데이터 비트에 액세스하기 위한 데이터 액세스 커맨드를 수신하는 단계와, 메모리 디바이스에서 내부적으로 2개의 N/2 비트 그룹으로서 N개의 데이터 비트에 에러 검사 및 정정(ECC)을 적용하는 단계를 포함한다.
일 예에서, N은 64이다. 일 예에서, 내부적으로 N 데이터 비트에 ECC를 적용하는 단계는 개별 N/2 비트 그룹에 대해 에러 정정을 수행하는 것을 포함하여 판독 커맨드에 응답하여 송신되는 N 데이터 비트에 ECC를 적용하는 단계를 포함한다. 일 예에서, 내부적으로 N 데이터 비트에 ECC를 적용하는 단계는, 개별 N/2 비트 그룹에 대한 에러 코드를 기록하는 것을 포함하여, 기록 커맨드과 함께 수신된 N 데이터 비트에 ECC를 적용하는 단계를 포함한다. 일 예에서는, 데이터의 128 비트를 프리페치하고 데이터의 64 비트만을 메모리 디바이스의 I/O(input/output) 회로로 전송한다. 일 예에서, 메모리 어레이는 N 비트를 제공하는 다수의 서브어레이를 포함하고, 메모리 어레이는 추가 ECC 데이터를 저장하기 위해 N 비트를 초과하는 추가 서브어레이를 포함한다. 일 예에서, 메모리 디바이스는 서브어레이와 연관된 드라이버를 포함하고, 메모리 디바이스는 추가 서브어레이에 대한 액세스를 제어하는 추가 드라이버를 포함한다. 일 예에서, 메모리 디바이스는 x4 또는 x8인 데이터 버스에 결합되는 하드웨어 인터페이스를 포함하고, 추가 서브어레이 및 추가 드라이버는 하드웨어 인터페이스가 x4 데이터 버스에 결합되는 것일 경우에만 적용된다. 일 예에서, N 데이터 비트는 채널을 포함하고, ECC를 적용하는 단계는 채널을 각각 N/2개의 비트를 갖는 2개의 서브-채널로서 취급하는 단계를 포함하며, 메모리 디바이스에 결합된 호스트는 시스템 레벨 ECC에 대해 채널을 N-비트 채널로서 취급한다. 일 예에서, N 데이터 비트는 채널을 포함하고, ECC 하드웨어는 채널을 각각 N/2 비트를 갖는 2개의 서브-채널로 취급하는데, 각 서브-채널은 개별적으로 정정 가능하다. 일 예에서, 메모리 디바이스는 DDR(double data rate) 표준과 호환 가능한 SDRAM(synchronous dynamic random access memory) 디바이스를 포함한다.
본 명세서에 제시된 흐름도는 다양한 프로세스 동작의 시퀀스의 예를 제공한다. 흐름도는 물리적 동작뿐만 아니라 소프트웨어 또는 펌웨어 루틴에 의해 실행될 동작을 나타낼 수 있다. 흐름도는 하드웨어 및/또는 소프트웨어로 구현될 수 있는 유한 상태 머신(finite state machine: FSM)의 상태 구현의 예를 도시할 수 있다. 특정 시퀀스나 순서로 도시되어 있지만, 달리 지정하지 않는 한 동작 순서는 수정될 수 있다. 따라서, 도시된 다이어그램은 단지 예로서 이해되어야 하고, 프로세스는 다른 순서로 수행될 수 있고, 몇몇 동작은 동시에 수행될 수 있다. 또한 하나 이상의 동작은 생략될 수 있고, 따라서 모든 구현이 모든 동작을 수행하지는 않을 것이다.
다양한 동작들 또는 기능들이 본 명세서에서 설명되는 한, 이들은 소프트웨어 코드, 명령어, 구성 및/또는 데이터로서 설명되거나 정의될 수 있다. 컨텐츠는 직접 실행 가능하거나("객체" 또는 "실행 가능한" 형태), 소스 코드 또는 차이 코드("델타" 또는 "패치" 코드)일 수 있다. 본 명세서에 설명된 것의 소프트웨어 컨텐츠는 그 컨텐츠가 저장된 제조 물품을 통해 제공되거나, 또는 통신 인터페이스를 통해 데이터를 전송하도록 통신 인터페이스를 동작시키는 방법을 통해 제공될 수 있다. 머신 판독가능 저장 매체는 머신으로 하여금 설명된 기능 또는 동작을 수행하게 할 수 있고, 기록가능/기록불가능 매체(예컨대, ROM(read only memory), RAM(random access memory), 자기 디스크 저장 매체, 광학 저장 매체, 플래시 메모리 디바이스 등)와 같이, 머신(예컨대, 컴퓨팅 디바이스, 전자 시스템 등)에 의해 액세스 가능한 형태로 정보를 저장하는 임의의 메커니즘을 포함한다. 통신 인터페이스는, 메모리 버스 인터페이스, 프로세서 버스 인터페이스, 인터넷 접속, 디스크 제어기 등과 같이, 다른 디바이스와 통신하기 위해 하드와이어, 무선, 광학 등의 임의의 매체에 인터페이스하는 임의의 메커니즘을 포함한다. 통신 인터페이스는 구성 파라미터를 제공하고 및/또는 소프트웨어 컨텐츠를 설명하는 데이터 신호를 제공하도록 통신 인터페이스를 준비하는 신호를 전송함으로써 구성될 수 있다. 통신 인터페이스는 통신 인터페이스로 전송된 하나 이상의 커맨드 또는 신호를 통해 액세스될 수 있다.
본 명세서에 설명된 다양한 컴포넌트는 설명된 동작 또는 기능을 수행하는 수단일 수 있다. 본 명세서에 설명된 각각의 컴포넌트는, 소프트웨어, 하드웨어 또는 이들의 조합을 포함한다. 컴포넌트는, 소프트웨어 모듈, 하드웨어 모듈, 특수 목적 하드웨어(예컨대, 애플리케이션 특정 하드웨어, ASIC(application specific integrated circuit), DSP(digital signal processor) 등), 내장형 제어기, 하드와이어 회로 등으로서 구현될 수 있다.
본 명세서에 설명된 것 외에, 개시된 것과 본 발명의 구현에 대해 본 발명의 범위를 벗어나지 않으면서 다양한 수정이 이루어질 수 있다. 따라서, 본 명세서의 예시 및 예는 제한적인 의미가 아니라 예시적인 것으로 해석되어야 한다. 본 발명의 범위는 오로지 다음의 청구범위만을 참조하여 측정되어야 한다.

Claims (20)

  1. 메모리 디바이스로서,
    데이터 신호 라인에 결합되어 호스트와 데이터를 교환하는 하드웨어 인터페이스와,
    상기 메모리 디바이스에서 내부적으로 2개의 N/2 비트 그룹으로서 N 데이터 비트에 에러 검사 및 정정(error checking and correction: ECC)을 적용하는 ECC 하드웨어를 포함하는
    메모리 디바이스.
  2. 제 1 항에 있어서,
    N은 64인
    메모리 디바이스.
  3. 제 2 항에 있어서,
    상기 메모리 디바이스는, 데이터의 128 비트를 프리페치하고 상기 데이터의 64 비트만을 상기 하드웨어 인터페이스의 I/O(input/output) 회로로 전송하는 하드웨어를 포함하는
    메모리 디바이스.
  4. 제 1 항에 있어서,
    상기 메모리 디바이스는 메모리 어레이를 더 포함하고, 상기 메모리 어레이는 상기 N 데이터 비트를 제공하는 복수의 서브어레이를 포함하며, 상기 메모리 어레이는 상기 N 데이터 비트를 초과하여 추가 ECC 데이터를 저장하는 추가 서브어레이를 포함하는
    메모리 디바이스.
  5. 제 4 항에 있어서,
    상기 메모리 디바이스는 상기 서브어레이와 연관된 드라이버를 포함하고, 상기 메모리 디바이스는 상기 추가 서브어레이에 대한 액세스를 제어하는 추가 드라이버를 포함하는
    메모리 디바이스.
  6. 제 5 항에 있어서,
    상기 하드웨어 인터페이스는 x4 또는 x8인 데이터 버스에 결합되는 것이고, 상기 추가 서브어레이 및 상기 추가 드라이버는 상기 하드웨어 인터페이스가 x4 데이터 버스에 결합되는 것일 경우에만 적용되는
    메모리 디바이스.
  7. 제 1 항에 있어서,
    상기 N 데이터 비트는 채널을 포함하고, 상기 ECC 하드웨어는 각각 N/2 데이터 비트의 서브-채널을 사용하여 상기 채널에 ECC를 적용하며, 각 서브 채널은 개별적으로 정정 가능한
    메모리 디바이스.
  8. 제 1 항에 있어서,
    상기 메모리 디바이스는 DDR(double data rate) 표준과 호환 가능한 SDRAM(synchronous dynamic random access memory) 디바이스를 포함하는
    메모리 디바이스.
  9. 시스템으로서,
    다수의 메모리 디바이스와, 상기 메모리 디바이스에 결합된 메모리 제어기를 포함하되,
    상기 메모리 디바이스는,
    데이터 신호 라인에 결합되어 호스트와 데이터를 교환하는 하드웨어 인터페이스와,
    상기 메모리 디바이스에서 내부적으로 2개의 N/2 비트 그룹으로서 N 데이터 비트에 에러 검사 및 정정(error checking and correction: ECC)을 적용하는 ECC 하드웨어를 포함하고,
    상기 메모리 제어기는 상기 메모리 디바이스로부터 수신된 데이터 비트에 대해 시스템 레벨 ECC를 제공하는
    시스템.
  10. 제 9 항에 있어서,
    N은 64인
    시스템.
  11. 제 10 항에 있어서,
    상기 메모리 디바이스는, 데이터의 128 비트를 프리페치하고 상기 데이터의 64 비트만을 상기 하드웨어 인터페이스의 I/O(input/output) 회로로 전송하는 하드웨어를 포함하는
    시스템.
  12. 제 9 항에 있어서,
    상기 메모리 디바이스는 메모리 어레이를 포함하고, 상기 메모리 어레이는 상기 N 데이터 비트를 제공하는 복수의 서브어레이를 포함하며, 상기 메모리 어레이는 상기 N 데이터 비트를 초과하여 추가 ECC 데이터를 저장하는 추가 서브어레이를 포함하는
    시스템.
  13. 제 12 항에 있어서,
    상기 메모리 디바이스는 상기 서브어레이와 연관된 드라이버를 포함하고, 상기 메모리 디바이스는 상기 추가 서브어레이에 대한 액세스를 제어하는 추가 드라이버를 포함하는
    시스템.
  14. 제 13 항에 있어서,
    상기 하드웨어 인터페이스는 x4 또는 x8인 데이터 버스에 결합되는 것이고, 상기 추가 서브어레이 및 상기 추가 드라이버는 상기 하드웨어 인터페이스가 x4 데이터 버스에 결합되는 것일 경우에만 적용되는
    시스템.
  15. 제 9 항에 있어서,
    상기 N 데이터 비트는 채널을 포함하고, 상기 ECC 하드웨어는 각각 N/2 데이터 비트의 서브-채널을 사용하여 상기 채널에 ECC를 적용하며, 각 서브 채널은 개별적으로 정정 가능한
    시스템.
  16. 제 9 항에 있어서,
    상기 메모리 디바이스는 DDR(double data rate) 표준과 호환 가능한 SDRAM(synchronous dynamic random access memory) 디바이스를 포함하는
    시스템.
  17. 제 9 항에 있어서,
    상기 메모리 제어기에 결합된 호스트 프로세서 디바이스,
    호스트 프로세서에 통신 가능하게 결합된 디스플레이,
    호스트 프로세서에 통신 가능하게 결합된 네트워크 인터페이스, 또는
    상기 시스템에 전력을 공급하는 배터리
    중 하나 이상을 더 포함하는
    시스템.
  18. 방법으로서,
    메모리 디바이스의 메모리 어레이의 N 데이터 비트에 액세스하기 위한 데이터 액세스 커맨드를 수신하는 단계와,
    상기 메모리 디바이스에서 내부적으로 2개의 N/2 비트 그룹으로서 N 데이터 비트에 에러 검사 및 정정(ECC)을 적용하는 단계를 포함하는
    방법.
  19. 제 18 항에 있어서,
    내부적으로 상기 N 데이터 비트에 ECC를 적용하는 단계는, N/2 비트의 개별 그룹에 대해 에러 정정을 수행하는 것을 포함하여, 판독 커맨드에 응답하여 전송되는 상기 N 데이터 비트에 ECC를 적용하는 단계를 포함하는
    방법.
  20. 제 18 항에 있어서,
    내부적으로 상기 N 데이터 비트에 ECC를 적용하는 단계는, N/2 비트의 개별 그룹에 대한 에러 코드를 기록하는 것을 포함하여, 기록 커맨드과 함께 수신된 상기 N 데이터 비트에 ECC를 적용하는 단계를 포함하는
    방법.
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