JP2021068416A - 信頼性、利用可能性、およびスケーラビリティ（ｒａｓ）の向上のためのメモリワードライン分離 - Google Patents

Abstract

【課題】メモリデバイスのエラー処理オーバヘッドを改善するためのアーキテクチャを提供する。【解決手段】内部ＥＣＣ（エラー検査訂正）を実行するメモリデバイスは、Ｎビットチャネルを、ＥＣＣの適用のために２つのＮ／２ビットチャネルとして処理する。ＥＣＣの各Ｎ／２ビット部分は、２つのＮ／２ビット部分として処理される場合に個別に訂正可能である。メモリデバイスは、２つのサブチャネルとするチャネルに対するＥＣＣの適用のための追加のハードウェアを含む。メモリデバイスは、Ｎビットチャネルの２つのサブチャネルに対するＥＣＣの適用を可能にする内部ＥＣＣのためのＥＣＣビットを格納するべく追加サブアレイを含む。メモリデバイスは、適用される場合に追加サブアレイにアクセスするための追加ドライバを含む。【選択図】図１

Description

優先権
本願は、非仮出願であり、２０１９年１０月２８日に出願された米国仮出願番号６２／９２７，１１６の優先権の利益を請求する。

説明は、一般に、メモリデバイスに関し、より具体的には、説明は、エラー処理によってＲＡＳ（信頼性、利用可能性、およびスケーラビリティ）を改善するためのアーキテクチャに関する。

メモリチャネルにおいてエラー処理することを必要とされるオーバヘッドは、より狭いチャネルが用いられるほど、増加し続ける。エラー処理オーバヘッドは、ＲＡＳ（信頼性、利用可能性、有用性）オーバヘッドと称されることができ、エラー処理がＲＡＳ見込みを満たすように用いられる事実を指す。ＲＡＳ見込みは、多くの場合、最大限のデバイス障害によるエラーが訂正されることができる、最大限のＳＤＤＣ（単一デバイスデータ訂正）能力に対する見込みを含む。

レガシーＳＤＤＣオペレーションは、６４データビットごとに８個のＥＣＣ（また多くの場合エラー訂正コーディングと称されるエラー検査訂正）ビットで、１２．５％のオーバヘッドを有する。より狭いチャネルを有するより新しいメモリシステムはなお、ＳＤＤＣオペレーションに対する８個のＥＣＣビットを必要とするが、３２ビットチャネルで、オーバヘッドは２５％になる。

以下の説明は、実装の例として与えられた図示を有する図の議論を含む。図面は例として理解されるべきであり、限定として解されるべきではない。本明細書で使用される場合、１又は複数の例への言及は、本発明の少なくとも１つの実装に含まれる特定の特徴、構造、又は特性を説明するものとして理解されるべきである。本明細書に現れる「一例では」又は「代替例では」のような文言は、本発明の実装の例を提供し、必ずしも全てが同じ実装を指すとは限らない。しかしながら、それらは必ずしも相互排他的であるというわけでもない。

従来のアーキテクチャに対してデータを分離するための追加ドライバを有するメモリアーキテクチャの例のブロック図である。

図１のメモリアーキテクチャのためのデータアーキテクチャの例のブロック図である。

ＥＣＣサブチャネル分離を有するシステムにおける読み出しコマンドのためにＥＣＣを適用するための処理の例のフロー図である。

ＥＣＣサブチャネル分離を有するシステムにおける書き込みコマンドのためにＥＣＣを適用するための処理の例のフロー図である。

ＥＣＣサブチャネル分離を実装するためのオンダイエラー検査訂正（ＥＣＣ）サブシステムの例のブロック図である。

ＥＣＣサブチャネル分離が実装されることができるメモリサブシステムの例のブロック図である。

ＥＣＣサブチャネル分離が実装されることができるコンピューティングシステムの例のブロック図である。

ＥＣＣサブチャネル分離が実装されることができるモバイルデバイスの例のブロック図である。

一部の又は全ての例を示し得る図の非限定的な説明、ならびに他の可能な実装を含む、特定の詳細および実装の説明が続く。

本明細書で説明されるように、メモリデバイスは、内部又はオンダイＥＣＣの適用のためのＥＣＣ（エラー検査訂正）分離のために、複数の個別の部分へ分割される。複数の異なる部分はなお、システムレベルにおいて、メモリコントローラによって、外部又はシステムレベルＥＣＣのための１つのセグメントとして処理されることができる。従って、内部ＥＣＣは、２つのサブチャネルを個別に訂正することができると同時に、システムレベルＥＣＣは、全体のチャネルを訂正するであろう。内部ＥＣＣ分離は、メモリデバイスが、同じレベルのＥＣＣを提供するためにより少ないオーバヘッドを用いることを可能にする。利用可能な追加ＥＣＣビットは、追加のメタデータとして用いられることができる。

内部ＥＣＣを実行するメモリデバイスは、Ｎビットチャネルを、ＥＣＣの適用のために２つのＮ／２ビットチャネルとして処理することができる。Ｎビットチャネルの分割は、チャネルのＮ個の信号線のためのデータビットを、Ｎ／２ビットの２つのグループの各々又はＮ／２個の信号線の２つの部分として処理することを指すことができる。メモリデバイスは、ＥＣＣを、チャネルのＮ個の信号線に対応するＥＣＣデータのＮビットに適用する。Ｎ／２ビットチャネルに対するＥＣＣは、Ｎビットに対するＥＣＣより簡易であり、従って、各Ｎ／２ビット部分は、２つのＮ／２ビット部分として処理される場合に個別に訂正可能であり得る。メモリデバイスは、２つのサブチャネルとしてチャネルにＥＣＣを適用するための追加のハードウェアを含むことができる。例えば、メモリデバイスは、Ｎビットチャネルの２つのサブチャネルに対するＥＣＣの適用を可能にする、内部ＥＣＣのためのＥＣＣビットを格納するべく追加サブアレイを含むことができる。メモリデバイスは、適用される場合に追加サブアレイにアクセスするための追加ドライバを含むことができる。

例えば、ｘ４メモリデバイスは、内部では２つのｘ２デバイスとして扱われることができる。ｘ２デバイスに対するエラーの訂正は、ｘ４デバイスに対するよりも少ないＲＡＳ（信頼性、可用性、および保守性）オーバヘッドを必要とする。ＲＡSコードは、単一ビット、単一サブワードライン（ＳＷＬ）ドライバ、又はＳＷＬドライバの１つのアームのような、共通のメモリエラータイプを決定することを目標とすることができる。サブワードラインへの言及は、ドライバ負荷を低減するためにワードラインを細分化するアーキテクチャを指すことができ、ローカルワードライン（ＬＷＬ）と称される場合がある。デバイス全体（例えばダイ全体）の障害が上記の障害に対して非常に珍しいということは実験が示してきた。提供されるアーキテクチャは、デバイス全体の障害の訂正をなお可能にすると同時に、より一般的な障害の低コストでの訂正を可能にする。

ＳＷＬ又はＬＷＬは、用いられる用語に応じて、マスタワードライン（ＭＷＬ）又はグローバルワードライン（ＧＷＬ）の一部とみなされることができる。一般には、ＭＷＬ／ＧＷＬは、ドライバがメモリデバイスに対するレイテンシ要件を満たすことができるまで、メモリデバイス内でより小さいチャンクへ分割される。デバイスの分割は、メモリのタイプによって、メモリ製造業者によって、又はドライバデザインによって異なり得る。

全体のＳＤＤＣ（単一デバイスデータ訂正）に対するＲＡＳオーバヘッドは、メモリシステムがより狭いチャネル又はチップキルソリューションを用いるにつれて、増加し続けている。ＲＡＳオーバヘッドは、代替的に、ＥＣＣ（エラー検査訂正）オーバヘッドと称されることができる。ＲＡＳオーバヘッドという表現は、エラー訂正のための全体の目標を指し、同時に、ＥＣＣオーバヘッドという表現は、より具体的に、所望のＲＡＳ目標を達成するための訂正の機構を指す。

説明したＥＣＣ分離は、内部ＥＣＣに対して半分にＥＣＣオーバヘッドを低減し、ＤＩＭＭ（デュアルインラインメモリモジュール）電力を低減することができる。ＥＣＣ分離を実装するメモリデバイスは、限定された数のＩ／Ｏ（入力／出力）ピンに分離される障害モードを有すると説明されることができる。例えば、ｘ４実装におけるＤＲＡＭデバイスは、全ての４ＤＱ信号線の全域で障害を有する代わりに、２つのＤＱにおいて分離される障害モードを有することに限定されることができる。一例では、異なる実装は、デバイスごとに異なる分離グラニュラリティを有することができる。分離グラニュラリティは、規格によって定義され得る。

ＤＤＲ５のためのチャネル幅は、ＤＤＲ４のものの半分であり（例えば、３２ビット対６４ビット）、より高いスペードで外部へ転送する間に、メモリコアにおいて同じ内部サイクルタイムを保持することを可能にする。内部コアサイクルタイムを変更することは、Ｉ／Ｏサイクルタイムを調整することより著しく高いコストがかかる。ＤＤＲ５は、ＢＬ１８のバースト長を有し、デバイスごとに、ＥＣＣビットに加えて６４ビットを送信する。全体のインタフェースは、ｘ８実装のための４つのデバイス又はｘ４実装のための８つのデバイスの間で分割される３２ビット幅のチャネルになるであろう。

一般に、ＳＤＤＣを実行するために、システムは、デバイスインタフェースの２倍に等しいＥＣＣビットの数を必要とする。従って、ｘ４実装は、チャネル上に８ＥＣＣビットを必要とし、ｘ８インタフェースは、１６ＥＣＣビットを必要とする。ＳＤＤＣは、ｘ８にとって非実用的になり得るが、ｘ４実装にとってはより扱いやすい。チャネルは、６４ｂデータ＋８ｂＥＣＣから、３２ｂデータ＋８ｂＥＣＣに向かうと、追加ＥＣＣデバイスが、レガシシステムと同じＲＡＳ性能を満たすために必要とされるであろう。

図１は、従来のアーキテクチャに対して、データを分離するための追加ドライバを有するメモリアーキテクチャの例のブロック図である。メモリセグメント１０２は、メモリデバイスが接続されるデータチャネルに対してデータを提供するためのメモリアレイの一部を表す。ＤＤＲ５（ダブルデータレートバージョン５）データチャネルは、ＥＣＣについて１６ｂを有する３２ｂデータバス幅を有し、これは、２５％のＲＡＳ／ＥＣＣオーバヘッドをもたらすであろう。一方、ＤＤＲ４（ダブルデータレートバージョン４）データチャネルは、ＥＣＣについて８ビットを有する６４ｂのデータバス幅を有し、これは、１２．５％のオーバヘッドをもたらす。

セグメント１０２は、各側面にデータの８ビットを駆動するサブワードライン（ＳＷＬ）ドライバを含むことができる。示されたように、破線ボックスは、ビットの中央におけるドライバ（ＤＲＶＲ）によって駆動されるデータの１６ビットを示す。ドライバの左側にあるビットは、ドライバの左サブアレイ又は左アームとみなされることができる。同様に、ドライバの右側にあるビットは、ドライバの右サブアレイ又は右アームとみなされることができる。右および左は、相対的な用語であり、図の向きのみを指すということは理解されるであろう。実際の実装では、左又は右とみなされるビットは、切り替わり得る。従って、左および右アームの説明は、ビットのグループ又はメモリセル又はメモリ位置の間のドライバが、ドライバ回路側のいずれかの物理的位置のビットを駆動し、ドライバ回路と、メモリセル又はメモリアレイのビットセルとの間で駆動される必要がある信号線の長さを低減するという事実のみを指す。ドライバのアクティブコンポーネントから各方向へ向けて駆動されるビットがある。示されるように、１つのアーム（ＳＷＬアーム）の障害は、１つのアームが障害を起こすことで、１つのサブアレイがアクセス不可能になるので、８ｂ障害をもたらすということが理解されるであろう。ドライバの障害（ＳＷＬドライバ障害）は、両方のアームがアクセス不可能になるので１６ｂ障害をもたらす。

セグメント１０４は、セグメント１０２のためのチャネルと同様のチャネルを示すが、追加ドライバおよび追加サブアレイを有する。セグメント１０４は、サブチャネルの間に分離を有して、サブチャネルＡおよびサブチャネルＢへさらに分割又はパーティション化されるとみなされることができる。セグメント１０４における各ドライバは、少なくとも左サブアレイ又は右サブアレイを含み、ほとんどのドライバが左と右サブアレイの両方を有する。端部にあるドライバは、１つのアームだけを有してよい。中央における分離は、論理的分離とみなすことができ、ハードウェアの物理的分離でなくてよい。従って、例えば、分離とは、ＥＣＣの目的で、１つのＥＣＣ回路が、１つのサブチャネルにＥＣＣを提供し、別個のＥＣＣ回路が、他のサブチャネルにＥＣＣを提供するという事実を指すことができる。分離ハードウェアで、メモリは、全体のチャネルのＥＣＣ保護を２つの別個のサブ部分として提供することができ、ＥＣＣオーバヘッドを簡略化する。

セグメント１０４は、メモリアレイからフェッチされるデータの分離を提供する。一例では、追加ドライバは、単一のチャネルが、２つの別個の部分として処理されることを可能にする。ドライバを追加することは、ＥＣＣオペレーションのための２つの別個の部分におけるデータのアクセスを可能にすることができる。追加ドライバは、チャネルが、内部ＥＣＣをデータのより小さな部分に適用する目的で細分化されることを可能にし、従って、全体のメモリインタフェースのサブ部分にエラーを限定する。１０６の図は、一方の側に左アームを有し、他方の側に右アームを有するドライバの更なる詳細を示す。右アームは、右サブアレイを駆動し、左アームは左サブアレイを駆動する。

一例では、メモリセグメント１０４は、共通ダイ実装を有するメモリデバイスの一部であることができる。共通ダイ実装は、ｘ４又はｘ８デバイスのいずれかとして設定可能であるように設計されるメモリデバイスを指す。そのようなデバイスは、選択されたＩ／Ｏピンにビットをルーティングする内部ロジックを有するであろう。内部ロジックは、メモリのセグメントにビットをルーティングするためにハードウェア回路とともに、制御ロジックを含むことができる。共通ダイ実装において、一例では、追加ドライバは、ＥＣＣ分離が例えばデバイスのｘ８実装において用いられない場合には必要とされない。メモリアレイは、アドレス指定可能メモリ空間の顕著な無駄なく、ＥＣＣ分離のために追加ドライバの選択的利用を可能にするように設計されることができる。従って、追加サブアレイは、ドライバをアクティブにする必要なく、他の方法で用いられることができる。代替的に、選択されたドライバは、異なる実装のためのデュアルドライバとして設計され得、それは、２つのアームの代わりに１つのアームのみを駆動する。

図２は、図１のメモリアーキテクチャのためのデータアーキテクチャの例のブロック図である。図形２０２は、ＤＤＲ５実装のような、コアメモリアーキテクチャを表す。示されたように、メモリコアは、１２８ｂの内部プリフェッチを実行し、内部ＥＣＣのための８ｂＥＣＣを含む。ｘ８実装は、データの全ての１２８ビットを用いる一方で、ｘ４実装は、１２８ビットをプリフェッチし、６４ビットのみが、任意の所与のメモリアクセス（例えば、読み出し又は書き込み）オペレーションにおいて用いられることは理解されるであろう。ｘ４実装は、図形２０２のアレイを有するメモリデバイスが４つのデータ信号線又はデータバスの４つのビットに対するインタフェースを含む実装を指し、それは、Ｍが信号線の数を表す場合にＭ＝４である実装と言われ得る。ｘ８実装は、図形２０２のアレイを有するメモリデバイスが８つのデータ信号線又はデータバスの８つのビットに対するインタフェースを含む実装を指し、それは、Ｍ＝４である実装と言われ得る。

ｘ８実装では、１２８ビットは、８×１６＝１２８であるので、１６のバースト長（ＢＬ１６）を有する８つの信号線に基づいて、各メモリアクセストランザクションのために、ホスト又は関連付けられたメモリコントローラと交換され得る。従って、示されるように、アレイの上半分とアレイの下半分の両方は、データの６４ｂを各々提供する。上半分は、メモリのアーキテクチャおよびアドレス指定構造に基づくことができ、図形２０２に具体的には示されない。図形２０２の僅かに網掛け付きのブロックが、上半分を表す場合、非網掛け付きブロックは、下半分を表し、その逆もある。暗い網掛け付きのビットは、ＥＣＣビットを表す。ｘ４実装のために、６４ビットは、ＢＬ１６を介して４つの信号線に基づいて（４×１６＝６４）、各メモリアクセストランザクションのために、ホスト又は関連付けられたメモリコントローラと交換されることができる。示されたように、データの６４ｂは、下半分からもしくは上半分からフェッチされることができ、又は、上半分と下半分との間で分割されることができる。複数の半分の分割は、サブアレイからの各８ｂの４ｂのみの利用を暗示する。そのような実装では、ＥＣＣは、ＳＷＬドライバ又はＭＷＬ障害を対象にはしないであろう。

図形２０４は、図形２０２と同様のアーキテクチャを示すが、分離を含む。図形２０４は、具体的に、４つのＤＱ（データ）信号線、ＤＱ［３：０］とインタフェースするためのＩ／Ｏ回路２５０を有するメモリデバイス２１０の適用を示す。メモリデバイス２１０は、複数の異なるサブアレイへ分離されるプリフェッチ２３０において示されるメモリアレイ２２０を含む。

図形２０４は、図１のメモリセグメント１０４に対応することができる。示されるように、図形２０４は、プリフェッチのためにデータを提供するメモリアレイを含む。プリフェッチは、図形２０２と同様にデータの１２８ビットを含み、分離される部分ごとに、ＥＣＣデータの４ビット又は８ビットのいずれかを含む。示されるように、ＥＣＣデータの８ビットは、各サブ部分又はサブアレイについて示される。一例では、ＥＣＣの４ビットのみが、サブ部分ごとに提供される。一例では、追加ＥＣＣビットは、ディレクトリ情報、２レベルメモリ（２ＬＭ）メタデータ、データ完全性特徴、又はいくつか他の目的のような他の目的で用いられることができる。他の例では、ＥＣＣビットは、オンダイシングルビットエラー訂正のために用いられることができ、ホストには転送されない。そのような例では、データは、ホストにＢＬ１６を介して転送されることができる。

プリフェッチされたデータの全てが用いられるというわけではない場合に、プリフェッチされたデータの全ては、センスアンプに配置され、その後、選択されたデータのみが、メモリアクセスのために用いられることは理解されるであろう。従って、プリフェッチ２３０は、センスアンプにおけるデータを表し、選択２４０は、読み出しオペレーションのためにＩ／Ｏへ送信されるセンスアンプからのデータを表す。

例えば、データは、センスアンプへ配置され、次に、アドレス指定は、書き込みオペレーションのために書き込まれる又は読み出しオペレーションのため読み出される、データの特定の部分を選択するように動作する。アドレス指定は、データを、アーキテクチャのために意味をなす任意の態様で選択することができる。一例では、各バンク（例えばエッジサブワードラインドライバ）における分離のための追加のハードウェア（例えばドライバおよび他のロジック）は、およそ１−２パーセントのダイサイズのみを追加し得る。

一例では、プリフェッチされたデータの一部は、アクセスオペレーションのために選択される。示されるように、８ビットのうちの４ビットは、各サブアレイから選択される。サブアレイごとの選択は、内部ＥＣＣのオペレーションが、ドライバ並びにドライバアームにおいて生じるエラーを訂正することを可能にする。ＳＷＬアーム又はＳＷＬドライバの障害は、ＤＱビットのうちの２つ（上位又は下位の２ＤＱのいずれか）に影響するのみであろう。そのような障害は、ｘ４実装のためにバンクリソースにおける損失をもたらさない。

書き込みオペレーションのために、図形２０４における矢印は、逆向きであり得、ここで、選択されたデータは、Ｉ／Ｏ回路２５０から受信され、２３０において、Ｉ／Ｏ回路から、センスアンプ回路の選択された位置へ提供される。書き込みオペレーションのためにセンスアンプへプリフェッチされる代わりに、センスアンプアレイは、メモリアレイ２２０の対応する選択されたサブアレイに駆動されることができる。読み出しオペレーションと同様に、センスアンプ要素のアドレス指定は、メモリアレイに何が書き込まれるかを決定することができる。

一例では、専用のｘ４デバイスのためのメモリデバイス２１０のスパインにおけるルーティングは、共通のｘ４／ｘ８デバイスについて、７２ｂ対１３６ｂであり、２−３％のダイ節約をもたらす。専用部分の実装は、従って、分離に対してダイ領域コストを相殺し得る。

図形２０４に示されるように、選択されたデータおよびＥＣＣビットは、メモリデバイス２１０のＩ／Ｏ回路２５０にルーティングされることができる。矢印は、図示された読み出しを下向きに示すが、書き込みについては、データは、メモリデバイス２１０へ、メモリアレイ２２０に戻るように書き込まれる選択されたビットになることは理解されるであろう。一例では、分離された面ごとの３６ビットは、２つのＤＱ信号線ごとにＢＬ１８を介して転送される。ＢＬ１８の図は、一例のみである。他の例では、システムは、ＢＬ１６を介してビットを転送する。デバイスについての合計は、４ＤＱ信号線を介した７２ビットであり、２つのｘ２インタフェースとして内部で扱われる。具体的には示されないが、Ｉ／Ｏ回路は、ＥＣＣ回路を含むことができ、又はＥＣＣ回路は、センスアンプとＩ／Ｏ回路２５０との間の入／出力パス上に配置されることができる。図形２０４のアーキテクチャの結果は、ＢＬ１８で利用可能なデータの６４ｂごとの８ｂＥＣＣであり、レガシシステムと同様に、１２．５％のＲＡＳオーバヘッドを有する。

具体例は、特定の数のデータおよび特定の数のＩ／Ｏ信号線のためのＥＣＣビットを備えることは理解されるであろう。これらの具体例は、制限無しに例示される。一般には、Ｎビットのチャネルは、２つのＮ／２ビットサブ部分又はサブチャネルのような、内部ＥＣＣのために異なる部分へ細分化されることができる。Ｎビットは、バースト長にわたって転送される全体のデータ量であることができる（例えば、ＥＣＣビットを除く純粋なデータビットである６４ビット）。細分化は、代替的に、インタフェース幅に対するとみなされ得る（例えば、ｘ４チャネルは、２つの個別のｘ２サブチャネルとして扱われる）。従って、Ｎビットチャネルは、一般に、バースト長にわたって複数のＭ信号線を介して送信されるＮビットのデータを指す。一例では、チャネルインタフェースは、代替的に参照され、データビットが送信又は受信されるＭビットインタフェースを指す。通常、ＥＣＣビットは、バースト長について全ての信号線を介して受信されるデータビットの全体のペイロードに適用し、チャネルに対するＥＣＣビットの適用についての言及は、一般に、ＥＣＣビットによってカバーされる全てのビットを指すものと理解されるであろう。

細分化は、複数の異なる部分が分離されるようにデータバスへのビット又はインタフェースを扱うことができ、これは、ＥＣＣオペレーションを実施する目的のための分離を指すことができる。関連付けられたメモリコントローラ又はホストによって実装されるシステムレベルＥＣＣは、図形２０４に示すように、ビット又は信号線を２つの個別の分離されたチャネルとして処理する代わりに、全てのビット又は信号線を、単一のチャネルとして処理することができる。従って、例えば、メモリデバイスは、Ｎビットを、個別のＥＣＣで、Ｎ／２ビットの２つの部分として処理することができ、同時に、ホストは、Ｎビットを、システムレベルＥＣＣのためにＮビットとして処理する。そのようなアプローチは、チャネルの一部のメモリデバイス内での訂正を可能にし、より少ないＥＣＣオーバヘッドでデータを再構成することが可能となる。分離は、メモリデバイスが、より具体的には、ＥＣＣ訂正の目的でエラーを分離することを可能にする。他の例として、メモリデバイスは、データバスインタフェースのＮ信号線を、個別のＥＣＣで、Ｎ／２信号線の２つの部分として処理することができ、同時に、ホストは、データバスインタフェースのＮ信号線を、システムレベルＥＣＣのためのＮビットチャネルとして処理する。実装は、異なるインタフェースおよび内部アレイのサイズによって異なり得、しかし、結果は、より高い性能で内部ＥＣＣを実行する能力を提供すると同時に、システムレベルでのＥＣＣオーバヘッドの低減となるであろう。システムレベルＥＣＣは、ホスト又は関連付けられたメモリコントローラによって提供されるＥＣＣを指し、これは、並列に複数のメモリデバイスからのデータに対してＥＣＣオペレーションを提供する。

図３は、ＥＣＣサブチャネル分離を有するシステムにおける読み出しコマンドのためにＥＣＣを適用するための処理の例のフロー図である。処理３００は、サブチャネル分離を含むＥＣＣを有するメモリデバイスで、読み出しオペレーションを実施する例を提供する。処理３００は、例えば、図２の図形２０４のメモリデバイス２１０によって実装されることができる。

メモリデバイスは、ブロック３０２で、ホストからの読み出しコマンドを受信する。一例では、メモリデバイスは、ブロック３０４で、Ｎビットに等しい又はより大きいデータ量で、読み出しに役立つためにデータをプリフェッチする。一例では、ブロック３０６で、メモリデバイスは、読み出しオペレーションのためにプリフェッチされたデータの一部を選択し、ここで、選択されたデータの量は、Ｎビットである。

一例では、メモリデバイスは、ＥＣＣのためにサブチャネル分離を適用する、又はサブチャネル分離を適用しないのいずれかであるように構成されることができる。システムは、ブロック３０８で、メモリデバイスの構成を決定することができる。サブチャネル分離が、適用されない場合、ブロック３１０のＮＯの分岐で、メモリデバイスは、ブロック３１２で、Ｎビットチャネルとして、Ｎビットに対するＥＣＣを実行することができる。

サブチャネル分離が、適用される場合、ブロック３１０のＹＥＳの分岐で、メモリデバイスは、ブロック３１４で、２つのＮ／２ビットチャネルとして、Ｎビットに対するＥＣＣを実行することができる。上記で説明されたものと同様に、Ｎ／２ビットに対するＥＣＣの適用は、合計のビットのそれら自身に対する又はデータバスのビットの一部に対するものであり得る。

１つのチャネル又は２つのサブチャネルのいずれかとして、ＥＣＣが適用されると、メモリデバイスは、ブロック３１６で、ホストにデータを送信するために、Ｉ／Ｏ回路にデータを提供する。一例では、ホストは、ブロック３１８で、システムＥＣＣを、データのＮビットに、単一のＮビットチャネルとして適用する。

図４は、ＥＣＣサブチャネル分離を有するシステムにおける書き込みコマンドのためにＥＣＣを適用するための処理の例のフロー図である。処理４００は、サブチャネル分離を含むＥＣＣを有するメモリデバイスで、書き込みオペレーションを実施する例を提供する。処理４００は、例えば、図２の図形２０４のメモリデバイス２１０によって実装されることができる。

一例では、ホスト又は関連付けられたメモリコントローラは、ブロック４０２で、ＥＣＣを、メモリデバイスに対してアドレス指定されたデータのＮビットに適用する。ホストは、ブロック４０４で、メモリデバイスによって受信される書き込みコマンドを送信する。書き込みコマンドとともに、又はそのコマンドの後のいくらかの時間遅延のいずれかで、メモリデバイスは、ブロック４０６で、書き込みコマンドに関連付けられたホストからのデータのＮビットを受信する。

一例では、メモリデバイスは、ＥＣＣのためにサブチャネル分離を適用する、又はサブチャネル分離を適用しないのいずれかであるように構成されることができる。システムは、ブロック４０８で、メモリデバイスの構成を決定することができる。サブチャネル分離が、適用されない場合、ブロック４１０のＮＯの分岐で、メモリデバイスは、ブロック４１２で、Ｎビットチャネルとして、データのＮビットに対するＥＣＣを算出することができる。

サブチャネル分離が、適用される場合、ブロック４１０のＹＥＳの分岐で、メモリデバイスは、ブロック４１４で、２つのＮ／２ビットチャネルとして、データのＮビットに対するＥＣＣを算出することができる。上記で説明されたものと同様に、Ｎ／２ビットに対するＥＣＣの適用は、合計のビット自身に対する又はデータバスのビットの一部に対するものであり得る。１つのチャネル又は２つのサブチャネルのいずれかとして、ＥＣＣが算出されると、メモリデバイスは、ブロック４１８で、データおよび関連付けられたＥＣＣビットをメモリデバイスのメモリアレイに格納する。

図５は、ＥＣＣサブチャネル分離を実装するためのオンダイエラー検査訂正（ＥＣＣ）サブシステムの例のブロック図である。システム５００は、図形２０２と互換性のあるシステムに従ったシステムのためのオンダイＥＣＣ回路の例を提供する。ホスト５１０は、メモリ５２０へのアクセスを管理する、メモリコントローラ又は等価物又は代替回路又はコンポーネントを含む。ホスト５１０は、外部のＥＣＣをメモリ５２０から読み出されたデータに対して実行する。メモリ５２０は、オンダイＥＣＣを実装し、ホスト５１０にデータを送信する前に、データを検査して訂正する。

システム５００は、メモリ５２０における書き込みパス５３２を示し、これは、ホスト５１０からメモリ５２０に書き込まれるデータのパスを表す。ホスト５１０は、メモリアレイに書き込むために、メモリ５２０にデータ５４２を提供する。一例では、メモリ５２０は、メモリにデータとともに格納するために、チェックビット生成器５２２でチェックビット５４４を生成する。チェックビット５４４は、ＥＣＣビットと称され、メモリアレイへの書き込みおよびメモリアレイからの読み出しにおいて生じ得るエラーを、メモリ５２０が訂正することを可能にすることができる。データ５４２およびチェックビット５４４は、コードワード入力５４６として含まれることができ、これは、メモリリソースに書き込まれる。

読み出しパス５３４は、メモリ５２０からホスト５１０に読み出されるデータのためのパスを表す。一例では、書き込みパス５３２および読み出しパス５３４の少なくとも一定のハードウェアコンポーネントは、同じハードウェアである。一例では、メモリ５２０は、コードワード出力５５２を、ホスト５１０からの読み出しコマンドに応答してフェッチする。コードワードは、データ５５４およびチェックビット５５６を含むことができる。データ５５４およびチェックビット５５６は、それぞれ、書き込みパス５３２に書き込まれるデータ５４２およびチェックビット５４４に対応することができる。従って、読み出しはデータおよびＥＣＣビットにアクセスすることができる。読み出しパス５３４におけるエラー訂正は、エラーを検出し、エラーを選択的に訂正するために（シングルビットエラーの場合）、対応するＨ行列に対するＸＯＲ（排他的論理和）ツリーの適用を含むことができることは理解されるであろう。技術において理解されるように、Ｈ行列は、コードワードの桁の直線状の組み合わせが、どのようにゼロに等しくなるかを示すハミングコードパリティ検査行列を指す。従って、Ｈ行列の行は、コードワードの一部となるコンポーネント又は桁について満たされなければならないパリティ検査方程式の係数を特定する。一例では、メモリ５２０は、メモリがチェックビット５５６をデータ５５４に適用して読み出しデータにおけるエラーを検出することを可能にするシンドロームデコード５２４を含む。シンドロームデコード５２４は、読み出しデータについて適切なエラー情報を生成することに使用するためのシンドローム５５８を生成することができる。データ５５４はまた、検出されたエラーの訂正のためのエラー訂正５２８に転送されることができる。

一例では、シンドロームデコード５２４は、シンドローム５５８をシンドローム生成器５２６に渡して、エラーベクトルを生成する。一例では、チェックビット生成器５２２およびシンドローム生成器５２６は、メモリデバイスのための対応するＨ行列によって完全に特定される。一例では、読み出しデータにエラーが無い場合（例えばゼロシンドローム５５８）、シンドローム生成器５２６は、エラー信号５６２を生成しない。一例では、読み出しデータに複数のエラーがある場合（例えば、対応するＨ行列における列のいずれかと一致しない非ゼロシンドローム５５８）、シンドローム生成器５２６は、ＤＵＥ（検出された未訂正エラー）信号５６４を生成し、これは、検出された未訂正エラーを示す。ＤＵＥ信号５６４は、メモリ５２０が内部ＥＣＣによって訂正できなかったマルチビットエラーを示すことができる。

一例では、シングルビットエラーがある場合（例えば、対応するＨ行列の列の１つに一致する非ゼロシンドローム５５８）、シンドローム生成器５２６は、エラー位置５６０でＣＥ（訂正されたエラー）信号を生成することができ、これはエラー訂正ロジック５２８に対する訂正されたエラー指標である。エラー訂正５２８は、訂正されたエラーを、データ５５４における特定された位置に適用し、ホスト５１０に出力するために訂正されたデータ５６６を生成することができる。一例では、エラー訂正５２８はまた、チェックビット５６８を生成し、これは、読み出しデータのためのチェックビットを含む。

チェックビット５６８は、ホスト５１０に送信される読み出しデータにおけるエラーの状態を示すエラーベクトルとみなされることができる。ゼロシンドローム（エラー無し５６２）条件、および訂正されたデータ５６６をもたらす訂正されたＳＢＥは、ホスト５１０にエラー無しを示す、同じチェックビット５６８を有することは理解されるであろう。従って、チェックビット５６８は、メモリ５２０におけるＳＢＥについての情報ではなく、マルチビットエラーのみを提供する。一例では、システム５００は、メモリアレイに戻るように訂正されたデータを書き込む。

一例では、システム５００は、アレイの各部分について、内部ＥＣＣ書き込みパス５３２および内部ＥＣＣ読み出しパス５３４を含む。図形２０２と互換性のあるシステムに従って、メモリデバイス５２０は、そのＩ／Ｏピンの半分のための１つのパスと、そのＩ／Ｏピンの他の半分のための第２のパスとを含むことができる。従って、メモリ５２０は、ハードウェアリソースでＥＣＣ分離を実行し、メモリデバイスによって提供される全体のデータの個別のサブ部分に対するＥＣＣの適用を分離することができる。

図６は、ＥＣＣサブチャネル分離が実装されることができるメモリサブシステムの例のブロック図である。システム６００は、コンピューティングデバイスにおけるメモリサブシステムの要素とプロセッサとを含む。システム６００は、図形２０２と互換性のあるシステムを組み込むことができるシステムの一例である。

一例では、メモリデバイス６４０は、メモリアレイ６６０におけるＥＣＣ分離６８０を含む。ＥＣＣ分離６８０は、本明細書の任意の例によるチャネルの細分化内で、メモリデバイスの内部でＥＣＣ分離を実装するためのハードウェアおよびロジックを表す。ＥＣＣ分離は、内部ＥＣＣオペレーションの目的で個別のサブチャネルとしてメモリアレイの複数の部分を管理するためのより多くのドライバ回路を提供するために追加のハードウェアリソースを含む。ＥＣＣ分離６８０は、オンダイＥＣＣ回路によるＥＣＣの適用を制御することができる。

プロセッサ６１０は、オペレーティングシステム（ＯＳ）およびアプリケーションを実行し得るコンピューティングプラットフォームの処理ユニットを表し、処理ユニットは集合的にメモリのホスト又はユーザと称されることができる。ＯＳ及びアプリケーションは、メモリアクセスをもたらす動作を実行する。プロセッサ６１０は、１又は複数の個別のプロセッサを含むことができる。各個別のプロセッサは、単一の処理ユニット、マルチコア処理ユニット、又は組み合わせを含むことができる。処理ユニットは、ＣＰＵ（中央処理装置）などのプライマリプロセッサ、ＧＰＵ（グラフィクス処理装置）などの周辺プロセッサ、又はその組み合わせとすることができる。メモリアクセスはまた、ネットワークコントローラ又はハードディスクコントローラのようなデバイスによって開始され得る。このようなデバイスは、一部のシステムのプロセッサと統合され得るか、又はバス（例えば、ＰＣＩエクスプレス）、又はそれらの組み合わせを介してプロセッサに接続され得る。システム６００は、ＳＯＣ（システムオンチップ）として実装するか、又はスタンドアロンコンポーネントで実装できる。

メモリデバイスへの言及は、異なるメモリタイプに適用できる。メモリデバイスは、多くの場合、揮発性メモリ技術を指す。揮発性メモリは、デバイスへの電力が遮断されたならば、その状態（ひいては、それに格納されたデータ）が不定となるメモリである。不揮発性メモリは、デバイスへの電力が遮断された場合でさえも状態が確定しているメモリを指す。ダイナミック揮発性メモリは、状態を維持するためにデバイス内に格納されたデータをリフレッシュすることを必要とする。ダイナミック揮発性メモリの一例には、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）、又はシンクロナスＤＲＡＭ（ＳＤＲＡＭ）のような何らかの変形例がある。本明細書で説明されたようなメモリサブシステムは、ＤＤＲ４（ダブルデータレート（ＤＤＲ）バージョン４、ＪＥＳＤ７９−４、ＪＥＤＥＣによって２０１２年９月に当初公開）、ＬＰＤＤＲ４（低電力ＤＤＲバージョン４、ＪＥＳＤ２０９−４、ＪＥＤＥＣによって２０１４年８月に当初公開）、ＷＩＯ２（ワイドＩ／Ｏ２（ＷｉｄｅＩＯ２）、ＪＥＳＤ２２９−２、ＪＥＤＥＣによって２０１４年８月に当初公開）、ＨＢＭ（高帯域幅メモリＤＲＡＭ、ＪＥＳＤ２３５Ａ、ＪＥＤＥＣによって２０１５年１１月に当初公開）、ＤＤＲ５（ＤＤＲバージョン５、ＪＥＤＥＣによって現在議論されている）、ＬＰＤＤＲ５（ＬＰＤＤＲバージョン５、ＪＥＳＤ２０９−５、ＪＥＤＥＣによって２０１９年２月に当初公開）、ＨＢＭ２（ＨＢＭバージョン２、ＪＥＤＥＣによって現在議論されている）、又は他、又はメモリ技術の組み合わせ、およびそのような仕様の派生物又は拡張物に基づく技術のような、多数のメモリ技術と互換性があり得る。

一例では、揮発性メモリに加えて、又は代替的に、メモリデバイスへの言及は、デバイスへの電力が遮断された場合でさえも状態が確定している不揮発性メモリデバイスを指すことができる。一例では、不揮発性メモリデバイスは、ＮＡＮＤ又はＮＯＲ技術のようなブロックアドレス指定可能なメモリデバイスである。従って、メモリデバイスは、また、３次元のクロスポイントメモリデバイス、他のバイトアドレス指定可能不揮発性メモリデバイスのような、将来世代の不揮発性デバイスを含むことができる。メモリデバイスは、メモリセルの抵抗状態又はメモリセルのフェーズに基づいてデータを格納する不揮発性バイトアドレス指定可能媒体を含むことができる。一例では、メモリデバイスは、カルコゲニドフェーズ変化材料（例えばカルコゲニドガラス）を用いることができる。一例では、メモリデバイスは、多閾値レベルのＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、シングル又はマルチレベルの相変化メモリ（ＰＣＭ）又はスイッチ付き相変化メモリ（ＰＣＭＳ）、抵抗メモリ、ナノワイヤメモリ、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）、メモリスタ技術を組み込んだ磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）メモリ、又はスピントランスファトルク（ＳＴＴ）−ＭＲＡＭ、又は上記のいずれかの組み合わせ、又はその他のメモリとすることができるか、あるいはそれらを含むことができる。

メモリコントローラ６２０は、システム６００のための、１又は複数のメモリコントローラ回路又はデバイスを表す。 メモリコントローラ６２０は、プロセッサ６１０によるオペレーションの実行に応答して、メモリアクセスコマンドを生成する制御ロジックを表す。メモリコントローラ６２０は、１又は複数のメモリデバイス６４０にアクセスする。メモリデバイス６４０は、上記で参照されたいずれかによるＤＲＡＭデバイスとすることができる。一例では、メモリデバイス６４０は、異なるチャネルとして構成および管理され、各チャネルは、複数のメモリデバイスに並列に結合するバスおよび信号線に結合する。各チャネルは独立にオペレーション可能である。従って、各チャネルは独立してアクセスおよび制御され、タイミング、データ転送、コマンドおよびアドレス交換、およびその他のオペレーションはチャネルごとに個別である。結合とは、電気的結合、通信的結合、物理的結合、又はこれらの組み合わせを指すことができる。物理的結合は直接接触を含むことができる。電気的結合は、構成要素間の電気的な流れを可能にする、又は構成要素間の信号伝達を可能にする、又はその両方を可能にするインタフェース又は相互接続を含む。通信的結合は、コンポーネントがデータを交換することを可能にする、有線又は無線を含む接続を含む。

一例では、各チャネルの設定は、個別のモードレジスタ又はその他のレジスタ設定によって制御される。一例では、各メモリコントローラ６２０は個別のメモリチャネルを管理するが、システム６００は単一のコントローラにより管理される複数のチャネルを有するように、又は単一のチャネル上に複数のコントローラを有するように構成すされることができる。一例では、メモリコントローラ６２０は、同じダイ上に実装されるか、又はプロセッサと同じパッケージ空間に実装されるロジックのような、ホストプロセッサ６１０の一部である。

メモリコントローラ６２０は、上記で言及したメモリチャネルのようなメモリバスに結合するためのＩ／Ｏインタフェースロジック６２２を含む。Ｉ／Ｏインタフェースロジック６２２（ならびにメモリデバイス６４０のＩ／Ｏインタフェースロジック６４２）は、ピン、パッド、コネクタ、信号線、トレース、又はワイヤ、又はデバイスを接続する他のハードウェア、又はこれらの組み合わせを含むことができる。Ｉ／Ｏインタフェースロジック６２２は、ハードウェアインタフェースを含むことができる。図示されているように、Ｉ／Ｏインタフェースロジック６２２は、少なくとも信号線用のドライバ／トランシーバを含む。一般に、集積回路インタフェース内のワイヤは、パッド、ピン、又はコネクタと結合して、デバイス間の信号線又はトレース又は他のワイヤをインタフェースする。Ｉ／Ｏインタフェースロジック６２２は、ドライバ、受信機、トランシーバ、又は終端部、又は他の回路又は回路の組み合わせを含み、デバイス間で信号線上の信号を交換することができる。信号の交換は、送信又は受信の少なくとも１つを含む。メモリコントローラ６２０からメモリデバイス６４０のＩ／Ｏ６４２にＩ／Ｏ６２２を結合するように示される一方、メモリデバイス６４０のグループが並列にアクセスされるシステム６００の実装において、複数のメモリデバイスは、メモリコントローラ６２０の同じインタフェースに対するＩ／Ｏインタフェースを含み得ることが理解されるであろう。１又は複数のメモリモジュール６７０を含むシステム６００の実装において、Ｉ／Ｏ６４２は、メモリデバイス自体上のインタフェースハードウェアに加えて、メモリモジュールのインタフェースハードウェアを含むことができる。他のメモリコントローラ６２０は、他のメモリデバイス６４０への個別のインタフェースを含む。

メモリコントローラ６２０およびメモリデバイス６４０の間のバスは、メモリコントローラ６２０をメモリデバイス６４０に結合する複数の信号線として実装されることができる。バスは、通常、少なくとも、クロック（ＣＬＫ）６３２、コマンド／アドレス（ＣＭＤ）６３４、書き込みデータ（ＤＱ）および読み出しデータ（ＤＱ）６３６、およびゼロ又はそれより多い他の信号線６３８を含む。一例では、メモリコントローラ６２０およびメモリの間のバス又は接続は、メモリバスと称されることができる。一例では、メモリバスは、マルチドロップバスである。ＣＭＤの信号線は、「Ｃ／Ａバス」（又はＡＤＤ／ＣＭＤバス、又はコマンド（Ｃ又はＣＭＤ）およびアドレス（Ａ又はＡＤＤ）情報）の転送を示す他の何らかの名称）と称され得、書き込みおよび読み出しＤＱの信号線は「データバス」と称されることができる。一例では、独立したチャネルは、異なるクロック信号、Ｃ／Ａバス、データバス、およびその他の信号線を有する。したがって、システム６００は、独立したインタフェースパスを個別のバスとみなされることができるという意味で、複数の「バス」を有するとみなされることができる。明示的に示された線に加えて、バスは、ストローブシグナリング線、警告線、補助線、又は他の信号線、又はそれらの組み合わせのうちの少なくとも１つを含むことができることが理解されるであろう。シリアルバス技術は、メモリコントローラ６２０およびメモリデバイス６４０の間の接続のために使用されることができることはまた理解されるであろう。シリアルバス技術の例は、各方向に信号の単一差分ペアを介した組み込まれたクロックを有する高スピードデータの８Ｂ１０Ｂエンコーディングおよび送信である。一例では、ＣＭＤ６３４は、複数のメモリデバイスと並列に共有される信号線を表す。一例では、複数のメモリデバイスは、ＣＭＤ６３４のエンコーディングコマンド信号線を共有し、各々が、個々のメモリデバイスを選択するための個別のチップ選択（ＣＳ＿ｎ）信号線を有する。

システム６００の例において、メモリコントローラ６２０およびメモリデバイス６４０の間のバスは、書き込みおよび読み出しデータ、ＤＱ６３６を運ぶために従属コマンドバス（ＣＭＤ６３４）および補助バスを含むことは理解されるであろう。一例では、データバスは、読み出しデータおよび書き込み／コマンドデータのための双方向線を含むことができる。他の例では、補助バスＤＱ６３６は、ホストからメモリへの書き込みおよびデータのための一方向書き込み信号線を含むことができ、メモリからホストへのデータの読み出しのための一方向線を含むことができる。選択されたメモリ技術およびシステムデザインに従って、他の信号６３８は、ストローブ線ＤＱＳのようなバス又はサブバスに付随し得る。システム６００のデザイン又は実装に基づいて、デザインが複数の実装をサポートする場合、データバスは、メモリデバイス６４０ごとにより多く又はより少ない帯域幅を有することができる。例えば、データバスは、ｘ４インタフェース、ｘ８インタフェース、ｘ１６インタフェース、又は他のインタフェースのいずれかを有するメモリデバイスをサポートすることができる。約束事「ｘＷ」において、Ｗは、メモリデバイス６４０のインタフェースのインタフェースサイズ又は幅を指す整数であり、メモリコントローラ６２０とデータを交換するための信号線の数を表す。メモリデバイスのインタフェースサイズは、いくつのメモリデバイスが、システム６００においてチャネルごとに同時に使用され、または同じ信号線に並列に結合されることができるかについての制御要因である。一例では、高帯域幅メモリデバイス、ワイドインタフェースデバイス、又は積層メモリ構成、又はそれらの組み合わせは、ｘ１２８インタフェース、ｘ２５６インタフェース、ｘ５１２インタフェース、ｘ１０２４インタフェース、又は他のデータバスインタフェース幅のような、より幅広いインタフェースを使用可能にすることができる。

一例では、メモリデバイス６４０およびメモリコントローラ６２０は、バーストで、又は連続する一連のデータ転送で、データバスを介してデータを交換する。バーストは、バス周波数に関連する転送サイクルの数に対応する。一例では、転送サイクルは、同じクロック又はストローブ信号エッジ（例えば、立ち上がりエッジ）で発生する転送の全クロックサイクルとすることができる。一例では、システムクロックのサイクルを指すすべてのクロックサイクルは、複数の単位間隔（ＵＩ）に分割され、各ＵＩは転送サイクルである。例えば、ダブルデータレート転送は、クロック信号の両方のエッジ（例えば、立ち上がりおよび立ち下がり）でトリガする。バーストは、構成された数のＵＩの間持続でき、これは、レジスタに格納される構成でもよいし、オンザフライでトリガされる構成でもよい。例えば、一連の８つの連続する転送期間は、バースト長８（ＢＬ８）とみなされることができ、各メモリデバイス６４０は、各ＵＩ上でデータを転送することができる。したがって、ＢＬ８で動作するｘ８メモリデバイスは、６４ビットのデータを転送することができる（［８データ信号線］×［バーストを介して線ごとに転送される８データビット］）。この簡易な例は単なる例示であり、限定するものではないことが理解されるであろう。

メモリデバイス６４０は、システム６００のためのメモリリソースを表す。一例では、各メモリデバイス６４０は、個別のメモリダイである。一例では、各メモリデバイス６４０は、デバイスごと又はダイごとに複数の（例えば、２つの）チャネルとインタフェースすることができる。各メモリデバイス６４０は、デバイスの実装によって決定される帯域幅（例えば、ｘ１６又はｘ８又は他の何らかのインタフェース帯域幅）を有するＩ／Ｏインタフェースロジック６４２を含む。Ｉ／Ｏインタフェースロジック６４２は、メモリデバイスがメモリコントローラ６２０とインタフェースすることを可能にする。Ｉ／Ｏインタフェースロジック６４２は、ハードウェアインタフェースを含むことができ、メモリコントローラのＩ／Ｏ６２２に従って、しかし、メモリデバイスエンドにあってよい。一例では、複数のメモリデバイス６４０は、同じコマンドおよびデータバスと並列に接続される。他の例では、複数のメモリデバイス６４０は、同じコマンドバスに並列に接続され、異なるデータバスに接続される。例えば、システム６００は、並列に結合された複数のメモリデバイス６４０で構成されることができ、各メモリデバイスはコマンドに応答し、各内部のメモリリソース６６０にアクセスする。書き込みオペレーションの場合、個々のメモリデバイス６４０は、データワード全体の一部を書き込むことができ、読み出しオペレーションの場合、個々のメモリデバイス６４０は、データワード全体の一部をフェッチすることができる。ワードの残りのビットは、他のメモリデバイスによって並列に提供又は受信される。

一例では、メモリデバイス６４０は、コンピューティングデバイスのマザーボード又はホストシステムプラットフォーム（例えば、プロセッサ６１０が配置されるＰＣＢ（プリント回路基板））上に直接配置される。一例では、メモリデバイス６４０は、メモリモジュール６７０へ構成されることができる。一例では、メモリモジュール６７０は、二重インラインメモリモジュール（ＤＩＭＭ）を表す。一例では、メモリモジュール６７０は、ホストシステムプラットフォームからの個別の回路、個別のデバイス、又は個別のボードとすることができる、アクセス又は制御回路の少なくとも一部を共有する複数のメモリデバイスの他の編成を表す。メモリモジュール６７０は、複数のメモリデバイス６４０を含むことができ、メモリモジュールは、それらに配置された包含済みのメモリデバイスへの複数の個別のチャネルのサポートを含むことができる。他の例では、メモリデバイス６４０は、マルチチップモジュール（ＭＣＭ）、パッケージオンパッケージ、シリコン貫通ビア（ＴＳＶ）、又は他の技術又はそれらの組み合わせなどの技術によって、メモリコントローラ６２０と同じパッケージに組み込まれ得る。同様に、一例では、複数のメモリデバイス６４０は、メモリモジュール６７０へ組み込まれ得るが、これら自身は、メモリコントローラ６２０と同じパッケージへ組み込まれ得る。これらのおよび他の実装の場合、メモリコントローラ６２０は、ホストプロセッサ６１０の一部であり得ることは理解されるであろう。

メモリデバイス６４０は、各々、１又は複数のメモリアレイ６６０を含む。メモリアレイ６６０は、データのためのアドレス指定可能メモリ位置又はストレージ位置を表す。通常、メモリアレイ６６０は、データの行として管理され、ワードライン（行）およびビットライン（行内の個々のビット）制御を介してアクセスされる。メモリアレイ６６０は、メモリの、個別のチャネル、ランク、およびバンクとして構成されることができる。チャネルは、メモリデバイス６４０内のストレージ位置に対する独立制御パスを指し得る。ランクは、並列な複数のメモリデバイス全域での共通の位置（例えば、異なるデバイス内の同じ行のアドレス）を指し得る。バンクは、メモリデバイス６４０内のメモリ位置のサブアレイを指し得る。一例では、メモリのバンクは、サブバンクのための共有回路の少なくとも一部（例えばドライバ、信号線、制御ロジック）を有するサブバンクへ分割され、個別のアドレス指定およびアクセスを可能にする。チャネル、ランク、バンク、サブバンク、バンクグループ、又はメモリ位置の他の構成、およびそれら構成の組み合わせは、物理的リソースへの適用において重複する可能性があることが理解されるであろう。例えば、同じ物理メモリの位置は、ランクに属することもできる、特定のバンクとして特定のチャネルを介してアクセスすることができる。従って、メモリリソースの構成は、排他的な方法ではなく、包括的な方法で理解されるであろう。

一例では、メモリデバイス６４０は、１又は複数のレジスタ６４４を含む。レジスタ６４４は、メモリデバイスのオペレーションのための構成又は設定を提供する、１又は複数のストレージデバイス又はストレージ位置を表す。一例では、レジスタ６４４は、制御又は管理オペレーションの一部として、メモリコントローラ６２０によるアクセスのためのデータを格納するメモリデバイス６４０のストレージ位置を提供することができる。一例では、レジスタ６４４は１又は複数のモードレジスタを含む。一例では、レジスタ６４４は１又は複数の多目的レジスタを含む。レジスタ６４４内の位置の構成は、異なる「モード」で動作するようにメモリデバイス６４０を構成することができ、コマンド情報は、モードに基づいてメモリデバイス６４０内の異なるオペレーションをトリガすることができる。追加的又は代替的に、異なるモードは、モードに応じてアドレス情報又は他の信号線から異なるオペレーションをトリガすることもできる。レジスタ６４４の設定は、Ｉ／Ｏ設定の構成（例えば、タイミング、ターミネーション又はＯＤＴ（オンダイターミネーション）６４６、ドライバ構成、又は他のＩ／Ｏ設定）を示すことができる。

一例では、メモリデバイス６４０は、ＯＤＴ６４６を、Ｉ／Ｏ６４２に関連付けられたインタフェースハードウェアの一部として含むことができる。ＯＤＴ６４６は、上記のように構成されることができ、特定の信号線に対するインタフェースに適用されるインピーダンスのための設定を提供する。一例では、ＯＤＴ６４６はＤＱ信号線に適用される。一例では、ＯＤＴ６４６はコマンド信号線に適用される。一例では、ＯＤＴ６４６はアドレス信号線に適用される。一例では、ＯＤＴ６４６は上記の任意の組み合わせに適用されることができる。ＯＤＴ設定は、メモリデバイスがアクセスオペレーションの選択されたターゲットであるか、非ターゲットデバイスであるかに基づいて変更されることができる。ＯＤＴ６４６の設定は、終端回線でのシグナリングのタイミングおよび反射に影響を与える可能性がある。ＯＤＴ６４６を慎重に制御することにより、適用されるインピーダンスおよび負荷の整合性を向上させ、高速動作を可能にすることができる。ＯＤＴ６４６は、Ｉ／Ｏインタフェース６４２、６２２の特定の信号線（例えば、ＤＱ線のためのＯＤＴ又はＣＡ線のためのＯＤＴ）に適用されることができ、必ずしも全ての信号線には適用されない。

メモリデバイス６４０は、メモリデバイス内の内部オペレーションを制御するためのメモリデバイス内の制御ロジックを表すコントローラ６５０を含む。例えば、コントローラ６５０は、メモリコントローラ６２０によって送信されたコマンドをデコードし、コマンドを実行又は満たすための内部オペレーションを生成する。コントローラ６５０は、内部コントローラと称されることができ、ホストのメモリコントローラ６２０とは別個のものである。コントローラ６５０は、レジスタ６４４に基づいて、どのモードが選択されるかを決定し、選択されたモードに基づいてメモリリソース６６０へのアクセスのためのオペレーション又は他のオペレーションのための内部実行を構成することができる。コントローラ６５０は、メモリデバイス６４０内のビットのルーティングを制御する制御信号を生成して、選択されたモードに適切なインタフェースを提供し、コマンドを適切なメモリ位置又はアドレスに送る。コントローラ６５０は、コマンドおよびアドレス信号線で受信したコマンドエンコーディングをデコードすることができるコマンドロジック６５２を含む。したがって、コマンドロジック６５２は、コマンドデコーダとすることができるか、又はそれを含むことができる。コマンドロジック６５２を使用すると、メモリデバイスはコマンドを識別し、要求されたコマンドを実行するための内部オペレーションを生成することができる。

再びメモリコントローラ６２０を参照して、メモリコントローラ６２０は、コマンド（ＣＭＤ）ロジック６２４を含み、これは、メモリデバイス６４０に送信するコマンドを生成するためのロジック又は回路を表す。コマンドの生成は、スケジューリングの前の又は送信準備ができたキューに入れられたコマンドの準備の前のコマンドを指す。一般に、メモリサブシステムにおけるシグナリングは、メモリデバイスがコマンドを実行すべき１又は複数のメモリ位置を指示又は選択するために、コマンド内又はコマンドに付随するアドレス情報を含む。メモリデバイス６４０のトランザクションのスケジューリングに応答して、メモリコントローラ６２０は、メモリデバイス６４０にコマンドを実行させるために、Ｉ／Ｏ６２２を介してコマンドを発行することができる。一例では、メモリデバイス６４０のコントローラ６５０は、メモリコントローラ６２０からＩ／Ｏ６４２を介して受信されたコマンドおよびアドレス情報を受信してデコードする。受信したコマンドおよびアドレス情報に基づいて、コントローラ６５０は、コマンドを実行するためのメモリデバイス６４０内のロジックおよび回路のオペレーションのタイミングを制御することができる。コントローラ６５０は、タイミングおよびシグナリング要件のような、メモリデバイス６４０内の規格又は仕様に準拠する役割を果たす。メモリコントローラ６２０は、アクセスのスケジューリングおよび制御により、規格又は仕様への準拠を実装することができる。

メモリコントローラ６２０は、スケジューラ６３０を含み、これは、メモリデバイス６４０に送信するためのトランザクションを生成して順序付けするためのロジック又は回路を表す。一つの観点から、メモリコントローラ６２０の主な機能は、メモリデバイス６４０へのメモリアクセスおよび他のトランザクションをスケジューリングすることであるといえる。そのようなスケジューリングは、トランザクション自体を生成し、プロセッサ６１０によるデータのリクエストを実装し、データの完全性を維持すること（例えば、リフレッシュに関連するコマンドを用いるような）を含むことができる。トランザクションには、１又は複数のコマンドを含めることができ、その結果、クロックサイクル又は単位間隔のような１又は複数のタイミングサイクルにわたってコマンド又はデータ、あるいはその両方が転送される。トランザクションは、読み出し又は書き込み、又は関連コマンド、又はそれらの組み合わせのようなアクセス用であり、他のトランザクションは、構成、設定、データ完全性、又は他のコマンド又はそれらの組み合わせのためのメモリ管理コマンドを含むことができる。

メモリコントローラ６２０は通常、システム６００の性能を改善するためのトランザクションの選択および順序付けを可能にするスケジューラ６３０のようなロジックを含む。従って、メモリコントローラ６２０は、未処理のトランザクションのうちどれが、どういう順序で、メモリデバイス６４０に送信されるべきであるかを選択することができ、これは、簡略な先入れ先出しアルゴリズムよりはるかに複雑なロジックで通常達成される。メモリコントローラ６２０は、メモリデバイス６４０へのトランザクションの送信を管理し、トランザクションに関連付けられたタイミングを管理する。一例では、トランザクションは、メモリコントローラ６２０によって管理され、スケジューラ６３０を使用してトランザクションをスケジュールする方法を決定する際に使用できる、決定論的タイミングを有する。

一例では、メモリコントローラ６２０は、リフレッシュ（ＲＥＦ）ロジック６２６を含む。リフレッシュロジック６２６は、揮発性であり、確定状態を保持するためにリフレッシュされる必要があるメモリリソースのために用いられることができる。一例では、リフレッシュロジック６２６は、リフレッシュの位置、および実行するリフレッシュのタイプを示す。リフレッシュロジック６２６は、メモリデバイス６４０内のセルフリフレッシュをトリガするか、又はリフレッシュコマンドを送信することによる、（自動リフレッシュコマンドと称されることができる）外部リフレッシュを実行する、又はそれらの組み合わせとすることができる。一例では、メモリデバイス６４０内のコントローラ６５０は、メモリデバイス６４０内のリフレッシュを適用するためにリフレッシュロジック６５４を含む。一例では、リフレッシュロジック６５４は、メモリコントローラ６２０から受信した外部リフレッシュに従ってリフレッシュを実行するべく、内部オペレーションを生成することができる。リフレッシュロジック６５４は、リフレッシュがメモリデバイス６４０を対象とすること、およびどのメモリリソース６６０をコマンドに応答してリフレッシュするかを決定することができる。

図７は、ＥＣＣサブチャネル分離が実装されることができるコンピューティングシステムの例のブロック図である。システム７００は、本明細書の任意の例に従ったコンピューティングデバイスを表し、ラップトップコンピュータ、デスクトップコンピュータ、タブレットコンピュータ、サーバ、ゲーム又はエンターテイメント制御システム、組み込まれたコンピューティングデバイス、又は他の電子デバイスとすることができる。システム７００は、図形２０２と互換性のあるシステムを組み込むことができるシステムの例を提供する。

一例では、メモリサブシステム７２０は、メモリ７３０におけるＥＣＣ分離７９０を含む。ＥＣＣ分離は、本明細書の任意の例によるチャネルの細分化内で、メモリデバイスの内部でＥＣＣ分離を実装するためのハードウェアおよびロジックを表す。ＥＣＣ分離は、内部ＥＣＣオペレーションの目的で個別のサブチャネルとしてメモリアレイの複数の部分を管理するためのより多くのドライバ回路を提供するために追加のハードウェアリソースを含む。ＥＣＣ分離７９０は、オンダイＥＣＣ回路によるＥＣＣの適用を制御することができる。

システム７００は、システム７００のための命令の処理又は実行を提供するための、マイクロプロセッサ、中央処理装置（ＣＰＵ）、グラフィクス処理装置（ＧＰＵ）、処理コア、もしくは他のプロセッシングハードウェア、又はそれらの組み合わのうちの任意のタイプを含むプロセッサ７１０を有する。プロセッサ７１０は、システム７００の動作全体を制御し、１又は複数のプログラマブルな汎用又は特定用途マイクロプロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、プログラマブルコントローラ、特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロジックデバイス（ＰＬＤ）等、又は、それらのようなデバイスの組み合わせであり得、又は、それを含み得る。

一例では、システム７００は、プロセッサ７１０に結合されたインタフェース７１２を含み、それは、メモリサブシステム７２０又はグラフィクスインタフェースコンポーネント７４０のような、より高い帯域幅接続を要求するシステムコンポーネントのための、より高いスピードのインタフェース又は高いスループットのインタフェースを表すことができる。インタフェース７１２は、スタンドアロンコンポーネントであり得る又はプロセッサダイに統合され得るインタフェース回路を表す。インタフェース７１２は、回路としてプロセッサダイに統合されてもよいし、コンポーネントとしてシステムオンチップに統合されてもよい。有する場合は、グラフィクスインタフェース７４０は、システム７００のユーザに視覚表示を提供するためにグラフィクスコンポーネントにインタフェースする。グラフィクスインタフェース７４０は、スタンドアロンコンポーネントであり得、又はプロセッサダイもしくはシステムオンチップに統合され得る。一例では、グラフィクスインタフェース７４０は、ユーザに出力を提供する、高精細（ＨＤ）ディスプレイ又はウルトラ高精細（ＵＨＤ）ディスプレイを駆動することができる。一例では、ディスプレイはタッチスクリーンディスプレイを含むことができる。一例では、グラフィクスインタフェース７４０は、メモリ７３０に格納されたデータに基づいて、又はプロセッサ７１０によって実行されるオペレーションに基づいて、あるいは両方に基づいて表示を生成する。

メモリサブシステム７２０は、システム７００のメインメモリを表し、プロセッサ７１０により実行されるべきコード、又は、ルーチンの実行に使用されるべきデータ値のためのストレージを提供する。メモリサブシステム７２０は、リードオンリメモリ（ＲＯＭ）、フラッシュメモリ、ＤＲＡＭのようなランダムアクセスメモリ（ＲＡＭ）の１又は複数の変形、３ＤＸＰ（３次元のクロスポイント）、もしくは他のメモリデバイス、又はそれらのようなデバイスの組み合わせのような、１又は複数のメモリデバイス７３０を含むことができる。メモリ７３０は、とりわけ、オペレーティングシステム（ＯＳ）７３２を格納して、そのホストとして働き、システム７００内での命令の実行のためのソフトウェアプラットフォームを提供する。更に、アプリケーション７３４は、メモリ７３０から、ＯＳ７３２のソフトウェアプラットフォーム上で実行することができる。アプリケーション７３４は、１又は複数の機能の実行を実行するためのこれら自身のオペレーションロジックを有するプログラムを表す。プロセス７３６は、ＯＳ７３２又は１又は複数のアプリケーション７３４、又はこれらの組み合わせに補助的機能を提供するエージェント又はルーチンを表す。ＯＳ７３２、アプリケーション７３４、およびプロセス７３６は、システム７００のための機能を提供するソフトウェアロジックを提供する。一例では、メモリサブシステム７２０は、メモリ７３０へのコマンドを生成及び発行するメモリコントローラであるメモリコントローラ７２２を含む。メモリコントローラ７２２は、プロセッサ７１０の物理的部分又はインタフェース７１２の物理的部分であり得ることは理解されるであろう。例えば、メモリコントローラ７２２は、統合されたメモリコントローラであり得、プロセッサダイ又はシステムオンチップに統合されるように、プロセッサ７１０を有する回路に統合され得る。

具体的には示されていないが、システム７００は、メモリバス、グラフィクスバス、又はインタフェースバスなどのような１又は複数のバス又はバスシステムをデバイス間に含み得ることが理解されるであろう。バス又は他の信号線は、コンポーネントを互いに通信可能に又は電気的に結合するか、又はコンポーネントを通信可能にも電気的にも両方で結合することができる。バスは、物理通信回線、ポイントツーポイント接続、ブリッジ、アダプタ又はコントローラなどの回路、又はこれらの組み合わせを含み得る。バスには、例えば、システムバス、ペリフェラル コンポーネント インターコネクト（ＰＣＩ）バス、ハイパートランスポート又は業界標準アーキテクチャ（ＩＳＡ）バス、小型コンピュータシステムインタフェース（ＳＣＳＩ）バス、ユニバーサルシリアルバス（ＵＳＢ）、又はその他のバス、あるいはそれらの組み合わせのうちの１又は複数を含むことができる。

一例では、システム７００は、インタフェース７１２に結合され得るインタフェース７１４を含む。インタフェース７１４は、インタフェース７１２より低スピードのインタフェースであり得る。一例では、インタフェース７１４は、スタンドアロンコンポーネントおよび統合された回路を含むことができるインタフェース回路を表す。一例では、複数のユーザインタフェースコンポーネントもしくは周辺機器、又は両方は、インタフェース７１４に結合する。ネットワークインタフェース７５０は、１又は複数のネットワークを介してリモートデバイス（例えば、サーバ、又は他のコンピューティングデバイス）と通信する能力をシステム７００に提供する。ネットワークインタフェース７５０は、イーサネット（登録商標）アダプタ、無線相互接続コンポーネント、セルラネットワーク相互接続コンポーネント、ＵＳＢ（ユニバーサルシリアルバス）、又は他の有線又は無線規格に基づく又は専用のインタフェースを含むことができる。ネットワークインタフェース７５０は、メモリに格納されたデータを送信すること、又はメモリに格納されるデータを受信することを含むことができるリモートデバイスとデータを交換することができる。

一例では、システム７００は、１又は複数の入／出力（Ｉ／Ｏ）インタフェース７６０を含む。Ｉ／Ｏインタフェース７６０は、ユーザがシステム７００（例えばオーディオ、英数字、触覚／タッチ、又は他のインタフェース方式）とやり取りする１又は複数のインタフェースコンポーネントを含むことができる。周辺インタフェース７７０は、上記で具体的に言及されていない任意のハードウェアインタフェースを含むことができる。周辺機器は一般に、システム７００に従属的に接続する複数のデバイスを指す。従属接続は、オペレーションが実行するおよびユーザがやり取りするソフトウェアプラットフォーム又はハードウェアプラットフォーム又は両方を、システム７００が提供するものである。

一例では、システム７００は、データを不揮発性方式で格納するためのストレージサブシステム７８０を含む。一例では、特定のシステム実装において、ストレージ７８０の少なくとも特定のコンポーネントは、メモリサブシステム７２０のコンポーネントと重なることができる。ストレージサブシステム７８０は、１又は複数の磁気、ソリッドステート、３ＤＸＰ、もしくは光ベースディスク、又はそれらの組み合わせのような、大量のデータを不揮発性方式で格納するための任意の従来の媒体であり得る、又はそれを含むことができるストレージデバイス７８４を含む。ストレージ７８４は、コード又は命令およびデータ７８６を永続的な状態に保持する（すなわち、システム７００への電力が遮断されても値が保持される）。メモリ７３０が通常、命令をプロセッサ７１０に提供するための実行又は動作するメモリであるが、ストレージ７８４は「メモリ」であると一般的にみなされ得る。ストレージ７８４は不揮発性であるが、メモリ７３０は揮発性メモリを含み得る（すなわち、データの値又は状態は、システム７００への電力が遮断された場合には不確定である）。一例では、ストレージサブシステム７８０は、ストレージ７８４とインタフェースで接続するコントローラ７８２を含む。一例では、コントローラ７８２は、インタフェース７１４の物理的部分もしくはプロセッサ７１０であり、又は、プロセッサ７１０およびインタフェース７１４の両方における回路もしくはロジックを含むことができる。

電源７０２は、システム７００のコンポーネントに電力を提供する。より具体的には、電源７０２は通常、システム７００のコンポーネントに電力を提供するために、システム７００における１又は複数の電源装置７０４にインタフェースする。一例では、電源装置７０４は、壁のコンセントへ接続するＡＣ−ＤＣ（交流から直流へ）アダプタを含む。そのようなＡＣ電力は、再生可能エネルギー（例えば、太陽光発電）電源７０２であり得る。一例では、電源７０２は、外部のＡＣ−ＤＣ変換器のような、直流電源を含む。一例では、電源７０２又は電源装置７０４は、充電フィールドに近接して充電するための無線充電ハードウェアを含む。一例では、電源７０２は、内部バッテリ又は燃料電池電源を含むことができる。

図８は、ＥＣＣサブチャネル分離が実装されることができるモバイルデバイスの例のブロック図である。システム８００は、コンピューティングタブレット、携帯電話又はスマートフォン、ウェアラブルコンピューティングデバイス、又は他のモバイルデバイス、あるいは組み込みコンピューティングデバイスなどのモバイルコンピューティングデバイスを表す。複数のコンポーネントのうちのいくつかが一般的にに示され、そのようなデバイスの全てのコンポーネントがシステム８００中に示されるわけではないことが理解されよう。システム８００は、図形２０２と互換性のあるシステムを組み込むことができるシステムの例を提供する。

一例では、メモリサブシステム８６０は、メモリ８６２におけるＥＣＣ分離８９０を含む。ＥＣＣ分離は、本明細書の任意の例によるチャネルの細分化内で、メモリデバイスの内部でＥＣＣ分離を実装するためのハードウェアおよびロジックを表す。ＥＣＣ分離は、内部ＥＣＣオペレーションの目的で個別のサブチャネルとしてメモリアレイの複数の部分を管理するためのより多くのドライバ回路を提供するために追加のハードウェアリソースを含む。ＥＣＣ分離８９０は、オンダイＥＣＣ回路によるＥＣＣの適用を制御することができる。

システム８００は、システム８００の主要な処理オペレーションを実行するプロセッサ８１０を含む。 プロセッサ８１０は、マイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラマブルロジックデバイス、又は他のプロセッシング手段のような１又は複数の物理的なデバイスを含み得る。プロセッサ８１０によって実行される処理オペレーションは、アプリケーションおよびデバイス機能が実行されるオペレーティングプラットフォーム又はオペレーティングシステムの実行を含む。処理オペレーションは、人間のユーザもしくは他のデバイスとのＩ／Ｏ（入／出力）に関連するオペレーション、電力管理に関連するオペレーション、システム８００を他のデバイスに接続することに関連するオペレーション、又はそれらの組み合わせを含む。処理オペレーションは、オーディオＩ／Ｏ、ディスプレイＩ／Ｏ、又はその他のインタフェース、あるいはそれらの組み合わせに関連するオペレーションも含み得る。プロセッサ８１０は、メモリに格納されたデータを実行し得る。プロセッサ８１０は、メモリに格納されたデータの書き込み又は編集を行い得る。

一例では、システム８００は、１又は複数のセンサ８１２を含む。センサ８１２は、組み込みセンサもしくは外部のセンサに対するインタフェース、又はそれらの組み合わせを表す。センサ８１２は、システム８００が実装される環境又はデバイスの１又は複数の状態を、システム８００が監視又は検出することを可能にする。センサ８１２は、環境センサ（温度センサ、動作検出器、光検出器、カメラ、化学センサ（例えば、一酸化炭素センサ、二酸化炭素センサ、又は他の化学センサ）など）、圧力センサ、加速度計、ジャイロスコープ、医学又は生理学センサ（例えば、生理学的属性を検出するためのバイオセンサ、心拍数モニタ、又はその他のセンサ）、又はその他のセンサ、又はそれらの組み合わせを含むことができる。センサ８１２は、ユーザの特徴を検出又は認識する指紋認識システム、顔検出又は認識システム、又は他のシステムのような生体認証システム用のセンサも含むことができる。センサ８１２は、広く理解されるべきであり、システム８００で実装され得る多くの異なるタイプのセンサに対して制限しない。一例では、１又は複数のセンサ８１２は、プロセッサ８１０に統合されるフロントエンド回路を介してプロセッサ８１０に結合する。一例では、１又は複数のセンサ８１２は、システム８００の他のコンポーネントを介してプロセッサ８１０に結合する。

一例では、システム８００は、オーディオ機能をコンピューティングデバイスに提供することに関連するハードウェア（例えば、オーディオハードウェアおよびオーディオ回路）およびソフトウェア（例えば、ドライバ、コーデック）コンポーネントを表すオーディオサブシステム８２０を含む。オーディオ機能は、スピーカー又はヘッドフォン出力、並びにマイク入力を含み得る。そのような機能のためのデバイスは、システム８００内へ統合されるか、システム８００に接続され得る。一例では、ユーザは、プロセッサ８１０によって受信及び処理されるオーディオコマンドを提供することによって、システム８００とやり取りする。

ディスプレイサブシステム８３０は、ユーザに提示するための視覚表示を提供するハードウェアコンポーネント（例えば、ディスプレイデバイス）およびソフトウェアコンポーネント（例えば、ドライバ）を表す。一例では、ディスプレイは、ユーザがコンピューティングデバイスとやり取りするための触覚コンポーネント又はタッチスクリーン要素を含む。ディスプレイサブシステム８３０は、ディスプレイインタフェース８３２を含み、これは、ユーザに対する表示を提供するために使用される特定のスクリーン又はハードウェアデバイスを含む。一例によると、ディスプレイインタフェース８３２は、表示に関連する少なくともいくつかの処理を実行するための、プロセッサ８１０（グラフィクスプロセッサなど）とは別個のロジック回路を含む。一例では、ディスプレイサブシステム８３０は、出力および入力の両方をユーザに提供するタッチスクリーンデバイスを含む。一例では、ディスプレイサブシステム８３０は、出力をユーザに提供する高精細（ＨＤ）又は超高精細（ＵＨＤ）ディスプレイを含む。一例では、ディスプレイサブシステムは、タッチスクリーンディスプレイを含むか、それを駆動する。一例では、ディスプレイサブシステム８３０は、メモリに格納されたデータに基づいて、又はプロセッサ８１０によって実行されるオペレーションに基づいて、あるいはその両方に基づいて、表示情報を生成する。

Ｉ／Ｏコントローラ８４０は、ユーザとのやり取りに関連するハードウェアデバイスおよびソフトウェアコンポーネントを表す。Ｉ／Ｏコントローラ８４０は、オーディオサブシステム８２０又はディスプレイサブシステム８３０又はその両方の一部であるハードウェアを管理するよう動作し得る。更に、Ｉ／Ｏコントローラ８４０は、ユーザがシステムとやり取りすることができるシステム８００に接続する追加のデバイスのための接続ポイントを示す。例えば、システム８００に取り付けられ得るデバイスは、マイクデバイス、スピーカ又はステレオシステム、ビデオシステム、又は他のディスプレイデバイス、キーボード又はキーパッドデバイス、ボタン／スイッチ、若しくは、カードリーダ又はその他のデバイスのような特定のアプリケーションと共に用いるための他のＩ／Ｏデバイスを含み得る。

上述したように、Ｉ／Ｏコントローラ８４０は、オーディオサブシステム８２０又はディスプレイサブシステム８３０又はその両方とやり取りすることができる。例えば、マイク又は他のオーディオデバイスを通じた入力は、システム８００の１又は複数のアプリケーション又は機能に対する入力又はコマンドを提供し得る。更に、ディスプレイ出力の代わり、又はこれに加えてオーディオ出力が提供され得る。 他の例において、ディスプレイサブシステムがタッチスクリーンを含む場合には、ディスプレイデバイスはまた、Ｉ／Ｏコントローラ８４０によって少なくとも部分的に管理され得る入力デバイスとして動作する。Ｉ／Ｏコントローラ８４０によって管理されたＩ／Ｏ機能を提供するために、また、追加ボタン又はスイッチがシステム８００上に存在し得る。

一例では、Ｉ／Ｏコントローラ８４０は、加速度計、カメラ、光センサもしくは他の環境センサ、ジャイロスコープ、全地球測位システム（ＧＰＳ）、又はシステム８００に含まれ得る他のハードウェアのような、デバイス、又はセンサ８１２を管理する。入力は、直接的なユーザ対話の一部であり得るとともに、システムに対する環境入力をそのオペレーション（ノイズのフィルタリング処理、輝度検出に関するディスプレイを調節すること、カメラに関するフラッシュを適用すること、又は他の特徴など）に影響を及ぼすように提供し得る。

一例では、システム８００は、バッテリ電力使用量、バッテリの充電、および省電力オペレーションに関連する機能を管理する電力管理８５０を含む。電力管理８５０は、電源８５２からの電力を管理し、システム８００のコンポーネントへ電力を提供する。一例では、電源８５２は、壁のコンセントへ接続するＡＣ−ＤＣ（交流から直流へ）アダプタを含む。そのようなＡＣ電力は、再生可能エネルギー（例えば、太陽光発電、モーションベース電力）であり得る。一例では、電源８５２は、外部のＡＣ−ＤＣ変換器のような、直流電源によって提供され得る直流電源のみを含む。一例では、電源８５２は、充電フィールドに近接して充電するための無線充電ハードウェアを含む。一例では、電源８５２は、内部バッテリ又は燃料電池電源を含むことができる。

メモリサブシステム８６０は、システム８００内で情報を格納するためのメモリデバイス８６２を含む。メモリサブシステム８６０は、不揮発性（メモリデバイスへの電力が遮断される場合に状態が変化しない）又は揮発性（メモリデバイスへの電力が遮断される場合に状態が不定である）メモリデバイス又はそれらの組み合わせを含むことができる。メモリ８６０は、システム８００の複数のアプリケーションおよび複数の機能の実行に関するシステムデータ（長期又は一時のいずれにせよ）と同様に、アプリケーションデータ、ユーザデータ、音楽、写真、文書、又は他のデータを格納し得る。一例では、メモリサブシステム８６０は、メモリコントローラ８６４（システム８００の制御の一部ともみなされ得、プロセッサ８１０の一部と潜在的にみなされ得る）を含む。メモリコントローラ８６４は、メモリデバイス８６２へのアクセスを制御するコマンドを生成および発行するためのスケジューラを含む。

接続機能８７０は、システム８００が外部デバイスと通信することを可能にするためのハードウェアデバイス（例えば、無線又は有線コネクタおよび通信ハードウェア、又は有線および無線ハードウェアの組み合わせ）およびソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。外部デバイスは、他のコンピューティングデバイス、無線アクセスポイント又は基地局のような個別のデバイス、および、ヘッドセットプリンタ又は他のデバイスのような周辺機器であり得る。一例によると、システム８００は、メモリに格納するために、又は、ディスプレイデバイスに表示するために、外部デバイスとデータを交換する。交換されるデータは、データの読み出し、書き込み又は編集をするためにメモリに格納されるべきデータ、又は、メモリに既に格納されたデータを含み得る。

接続機能８７０は、複数の異なるタイプの接続機能を含むことができる。一般化すると、システム８００は、セルラ接続機能８７２および無線接続機能８７４とともに示される。セルラ接続機能８７２は、概して、ＧＳＭ（登録商標）（ｇｌｏｂａｌ ｓｙｓｔｅｍ ｆｏｒ ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎｓ：モバイル通信のためのグローバルシステム）もしくは変形もしくは派生物、ＣＤＭＡ（ｃｏｄｅ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ：コード分割多重アクセス）もしくは変形もしくは派生物、ＴＤＭ（ｔｉｍｅ ｄｉｖｉｓｉｏｎ ｍｕｌｔｉｐｌｅｘｉｎｇ：時間分割多重化）もしくは変形もしくは派生物、ＬＴＥ（ｌｏｎｇ ｔｅｒｍ ｅｖｏｌｕｔｉｏｎ：ロングタームエボリューション―「４Ｇ」とも称される）、５Ｇ、又は他のセルラーサービス規格を介して提供されたもの等、無線キャリアによって提供されたセルラーネットワーク接続性を指す。無線接続機能８７４は、セルラーではない無線接続機能を指し、パーソナルエリアネットワーク（Ｂｌｕｅｔｏｏｔｈ（登録商標）など）、ローカルエリアネットワーク（ＷｉＦｉなど）、ワイドエリアネットワーク（ＷｉＭａｘなど）、又はその他の無線通信、あるいはそれらの組み合わせを含めることができる。無線通信は、非固体媒体を介した変調された電波放射の使用を通じたデータの転送を指す。有線通信は固体通信媒体を介して行われる。

周辺接続８８０は、ハードウェアインタフェースおよびコネクタ、ならびに周辺接続を行うためのソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含む。システム８００は、他のコンピューティングデバイスへの（「外へ」８８２）周辺デバイスとすることも、システム８００に接続される周辺デバイス（「外から」８８４）を有することもできることが理解されるであろう。システム８００は、一般に、システム８００上でコンテンツを管理（例えば、ダウンロード、アップロード、変更、同期）するような目的のために他のコンピューティングデバイスに接続するための「ドッキング」コネクタを有する。更に、ドッキングコネクタは、例えば、オーディオビジュアル又は他のシステムへと出力されるコンテンツをシステム８００が制御することを可能にする特定の周辺機器に、システム８００が接続することを可能にし得る。

専用ドッキングコネクタ又は他の専用接続ハードウェアに加えて、システム８００は、一般的な又は規格に基づくコネクタを介して周辺接続８８０を行うことができる。一般的なタイプには、ユニバーサルシリアルバス（ＵＳＢ）コネクタ（複数の異なるハードウェアインタフェースのいずれかを含むことがきる）、ミニディスプレイポート（ＭＤＰ）を含むディスプレイポート、高精細度マルチメディアインタフェース（ＨＤＭＩ（登録商標））、又はその他のタイプが含まれ得る。

一般に本明細書の説明に関して、一例では、メモリデバイスは、チャネルごとに、追加ドライバおよび追加サブアレイを含み、チャネルは、システムレベルで全体としてチャネル上で、メモリデバイスの内部のサブ部分ごとのエラー検査訂正によって、２つのサブチャネルとして、処理される。

一例では、追加サブアレイは、追加ＥＣＣ（エラー検査訂正）データを格納する。一例では、データバスは、ｘ４又はｘ８であり、追加サブアレイおよび追加ドライバはｘ４実装のみのためのものである。一例では、チャネルは、バースト長にわたって６４ビットである。一例では、１２８ビットは、プリフェッチされ、６４ビットのみが、Ｉ／Ｏ（入／出力）回路に転送される。一例では、メモリデバイスは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスを含む。一例では、ＤＲＡＭデバイスは、ダブルデータレート（ＤＤＲ）規格と互換性のあるシンクロナスＤＲＡＭ（ＳＤＲＡＭ）デバイスを含む。

一般に本明細書の説明に関して、一例では、システムは、コントローラと、チャネルごとに、追加ドライバおよび追加サブアレイを含むメモリデバイスとを有し、チャネルは、システムレベルで全体としてチャネル上で、メモリデバイスの内部のサブ部分ごとのエラー検査訂正により、２つのサブチャネルとして処理される。

一例では、追加サブアレイは、追加ＥＣＣ（エラー検査訂正）データを格納する。一例では、データバスは、ｘ４又はｘ８であり、追加サブアレイおよび追加ドライバはｘ４実装のみのためのものである。一例では、チャネルは、バースト長にわたって６４ビットである。一例では、１２８ビットは、プリフェッチされ、６４ビットのみが、Ｉ／Ｏ（入／出力）回路に転送される。一例では、メモリデバイスは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイスを含む。一例では、ＤＲＡＭデバイスは、ダブルデータレート（ＤＤＲ）規格と互換性のあるシンクロナスＤＲＡＭ（ＳＤＲＡＭ）デバイスを含む。一例では、システムはさらに、メモリデバイスに結合されるホストプロセッサデバイス、ホストプロセッサに通信可能に結合されるディスプレイ、ホストプロセッサに通信可能に結合されるネットワークインタフェース、又はシステムに電力を供給するバッテリの１又は複数を含む。

一般に本明細書の説明に関して、一例では、メモリデバイスは、ホストとデータを交換するためのデータ信号線に結合するハードウェアインタフェースと、メモリデバイスの内部で、ＥＣＣを、Ｎ個のデータビットにＮ／２ビットの２つのグループとして適用するためのエラー検査訂正（ＥＣＣ）ハードウェアとを備える。

一例では、Ｎは６４に等しい。一例では、メモリデバイスは、データの１２８ビットをプリフェッチし、データの６４ビットのみをハードウェアインタフェースのＩ／Ｏ（入／出力）回路に転送するためのハードウェアを含む。一例では、メモリデバイスはさらに、メモリアレイを含み、メモリアレイは、Ｎ個のデータビットを提供するための複数のサブアレイを含み、メモリアレイは、追加ＥＣＣデータを格納するためにＮ個のデータビットを越える追加サブアレイを含む。一例では、メモリデバイスは、サブアレイに関連付けられたドライバを含み、メモリデバイスは、追加サブアレイへのアクセスを制御するための追加ドライバを含む。一例では、ハードウェアインタフェースは、ｘ４又はｘ８であるデータバスに結合するためのものであり、ハードウェアインタフェースがｘ４データバスに結合する場合にのみ、追加サブアレイおよび追加ドライバが適用される。一例では、Ｎ個のデータビットは、チャネルを含み、ＥＣＣハードウェアは、チャネルを、各々がＮ／２ビットを有する２つのサブチャネルとして処理し、ホストは、チャネルを、システムレベルＥＣＣのためにＮビットチャネルとして処理する。一例では、Ｎ個のデータビットは、チャネルを含み、ＥＣＣハードウェアは、各々がＮ／２ビットを有する２つのサブチャネルとしてチャネルを処理し、各サブチャネルは個別に訂正可能である。一例では、メモリデバイスは、ダブルデータレート（ＤＤＲ）規格と互換性のあるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスを含む。

一般に本明細書の説明に関して、一例では、システムは、複数のメモリデバイスであって、メモリデバイスは、ホストとデータを交換するためのデータ信号線に結合するためのハードウェアインタフェースと、メモリデバイスの内部で、ＥＣＣを、Ｎ個のデータビットにＮ／２ビットの２つのグループとして適用するためのエラー検査訂正（ＥＣＣ）ハードウェアを有する、複数のメモリデバイスと、メモリデバイスに結合されるメモリコントローラとを備え、メモリコントローラは、メモリデバイスから受信したデータビットに対して、システムレベルＥＣＣを提供する。

一例では、Ｎは６４に等しい。一例では、メモリデバイスは、データの１２８ビットをプリフェッチし、データの６４ビットのみをハードウェアインタフェースのＩ／Ｏ（入／出力）回路に転送するためのハードウェアを含む。一例では、メモリデバイスは、メモリアレイを含み、メモリアレイは、Ｎ個のデータビットを提供するための複数のサブアレイを含み、メモリアレイは、追加ＥＣＣデータを格納するためにＮ個のデータビットを越える追加サブアレイを含む。一例では、メモリデバイスは、サブアレイに関連付けられたドライバを含み、メモリデバイスは、追加サブアレイへのアクセスを制御するための追加ドライバを含む。一例では、ハードウェアインタフェースは、ｘ４又はｘ８であるデータバスに結合するためのものであり、ハードウェアインタフェースがｘ４データバスに結合する場合にのみ、追加サブアレイおよび追加ドライバが適用される。一例では、Ｎ個のデータビットは、チャネルを含み、ＥＣＣハードウェアは、チャネルを、各々がＮ／２ビットを有する２つのサブチャネルとして処理し、メモリコントローラは、Ｎ個のデータビットに対するシステムレベルＥＣＣを提供する。一例では、Ｎ個のデータビットは、チャネルを含み、ＥＣＣハードウェアは、各々がＮ／２ビットを有する２つのサブチャネルとしてチャネルを処理し、各サブチャネルは個別に訂正可能である。一例では、メモリデバイスは、ダブルデータレート（ＤＤＲ）規格と互換性のあるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスを含む。一例では、システムはさらに、メモリコントローラに結合されるホストプロセッサデバイス、ホストプロセッサに通信可能に結合されるディスプレイ、ホストプロセッサに通信可能に結合されるネットワークインタフェース、又はシステムに電力を供給するバッテリの１又は複数を含む。

一般に本明細書の説明に関して、一例では、方法は、メモリデバイスのメモリアレイのＮ個のデータビットへのアクセスのためのデータアクセスコマンドを受信する段階と、エラー検査訂正（ＥＣＣ）を、メモリデバイスの内部で，Ｎ個のデータビットに、Ｎ／２ビットの２つのグループとして適用する段階とを備える。

一例では、Ｎは６４に等しい。一例では、ＥＣＣを内部でＮ個のデータビットに適用する段階は、読み出しコマンドに応答して送信するＮ個のデータビットにＥＣＣを適用する段階を含み、Ｎ／２ビットの個々のグループに対してエラー訂正を実行する段階を含む。一例では、内部でＮ個のデータビットにＥＣＣを適用する段階は、書き込みコマンドとともに受信されたＮ個のデータビットにＥＣＣを適用する段階を含み、Ｎ／２ビットの個別のグループに対してエラーコードを書き込む段階を含む。一例では、データの１２８ビットをプリフェッチして、データの６４ビットのみをメモリデバイスのＩ／Ｏ（入／出力）回路に転送する。一例では、メモリアレイは、Ｎビットを提供するための複数のサブアレイを含み、メモリアレイは、追加ＥＣＣデータを格納するためにＮビットを越える追加サブアレイを含む。一例では、メモリデバイスは、サブアレイに関連付けられたドライバを含み、メモリデバイスは、追加サブアレイへのアクセスを制御するための追加ドライバを含む。一例では、メモリデバイスは、ｘ４又はｘ８であるデータバスに結合するハードウェアインタフェースを含み、ハードウェアインタフェースがｘ４データバスに結合する場合にのみ、追加サブアレイおよび追加ドライバが適用される。一例では、Ｎ個のデータビットは、チャネルを含み、ＥＣＣを適用する段階は、チャネルを、各々がＮ／２ビットを有する２つのサブチャネルとして処理する段階を含み、メモリデバイスに結合されたホストは、チャネルをシステムレベルＥＣＣのためにＮビットチャネルとして処理する。一例では、Ｎ個のデータビットは、チャネルを含み、ＥＣＣハードウェアは、各々がＮ／２ビットを有する２つのサブチャネルとしてチャネルを処理し、各サブチャネルは個別に訂正可能である。一例では、メモリデバイスは、ダブルデータレート（ＤＤＲ）規格と互換性のあるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスを含む。

本明細書に示されているフロー図は、一連の様々な処理動作の例を提供している。フロー図は、ソフトウェア又はファームウェアのルーチンにより実行されるべきオペレーションと、物理的なオペレーションとを示し得る。フロー図は、ハードウェア及び／又はソフトウェアで実装できる、有限状態機械（ＦＳＭ）の状態の実装の例を示すことができる。特定の順番又は順序で示されてはいるが、別段の定めがない限り、動作の順序は修正され得る。したがって、図示された図表は単なる例として理解されるべきであり、処理は異なる順序で実行でき、いくつかのアクションは並列に実行することができる。更に、１又は複数の動作を省略でき、したがって、全ての実装が全ての動作を実行するわけではない。

様々な動作又は機能が本明細書に記載されている限り、それらはソフトウェアコード、命令、コンフィグレーション、及び／又はデータとして記載又は定義することができる。コンテンツは、直接実行可能なもの（「オブジェクト」又は「実行可能」な形態）、ソースコード、又は差分コード（「デルタ」又は「パッチ」コード）であり得る。本明細書に記載されているソフトウェアコンテンツは、コンテンツが格納された製品を介して、又は通信インタフェースを介してデータを送信するための通信インタフェースを動作させる方法を介して提供することができる。機械可読記憶媒体は、説明されている機能又は動作を機械に実行させることができ、機械（例えば、コンピューティングデバイス、電子システムなど）からアクセスできる形態の情報を格納する、記録可能／記録不可能媒体（例えば、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光学記憶媒体、フラッシュメモリデバイスなど）などの任意の機構を含む。通信インタフェースは、配線で接続された媒体、無線媒体、光媒体などのうちの何れかとインタフェースして他のデバイスと通信する、メモリバスインタフェース、プロセッサバスインタフェース、インターネット接続、ディスクコントローラなどといった任意の機構を含む。通信インタフェースは、複数の構成パラメータを提供すること、及び／又は信号を送信して、通信インタフェースがソフトウェアコンテンツを記述するデータ信号を提供するように準備することにより構成され得る。通信インタフェースは、通信インタフェースに送信された１又は複数のコマンド又は信号を介してアクセスされ得る。

本明細書で説明されている様々なコンポーネントは、説明されている動作又は機能を実行するための手段であり得る。本明細書で説明されている各コンポーネントは、ソフトウェア、ハードウェア又はこれらの組み合わせを含む。当該コンポーネントは、ソフトウェアモジュール、ハードウェアモジュール、専用ハードウェア（例えば、特定用途向けハードウェア、特定用途向け集積回路（ＡＳＩＣ）、デジタルシグナルプロセッサ（ＤＳＰ）など）、組み込みコントローラ、配線で接続された回路などとして実装され得る。

本明細書に記載される内容に加えて、開示される内容および本発明の実装に対して、それらの範囲から逸脱することなく様々な修正を行うことができる。従って、本明細書における図示例および実施例は例示の意味で解釈されるべきであって、限定の意味で解釈されるべきではない。本発明の範囲は、以下の請求項を参照することによってのみ判断されるべきである。
他の可能な請求項
［項目１］
メモリデバイスであって、
ホストとデータを交換するためにデータ信号線に結合されたハードウェアインタフェースと、
前記メモリデバイスの内部で、ＥＣＣをＮ個のデータビットにＮ／２ビットの２つのグループとして適用するエラー検査訂正（ＥＣＣ）ハードウェアと、を備える
メモリデバイス。
［項目２］
Ｎは、６４に等しい
項目１に記載のメモリデバイス。
［項目３］
前記メモリデバイスは、データの１２８ビットをプリフェッチし、前記データの６４ビットのみを前記ハードウェアインタフェースのＩ／Ｏ（入／出力）回路に転送するためのハードウェアを含む
項目２に記載のメモリデバイス。
［項目４］
前記メモリデバイスはさらに、メモリアレイを含み、前記メモリアレイは、前記Ｎ個のデータビットを提供するための複数のサブアレイを含み、前記メモリアレイは、追加ＥＣＣデータを格納するために前記Ｎ個のデータビットを越える追加サブアレイを含む
項目１に記載のメモリデバイス。
［項目５］
前記メモリデバイスは、前記サブアレイに関連付けられたドライバを含み、前記メモリデバイスは、前記追加サブアレイへのアクセスを制御するための追加ドライバを含む
項目４に記載のメモリデバイス。
［項目６］
前記ハードウェアインタフェースは、ｘ４又はｘ８であるデータバスに結合するためのものであり、前記ハードウェアインタフェースがｘ４データバスに結合する場合にのみ、前記追加サブアレイおよび追加ドライバが適用される
項目５に記載のメモリデバイス。
［項目７］
前記Ｎ個のデータビットはチャネルを含み、前記ＥＣＣハードウェアは、ＥＣＣを、前記チャネルに、各々がＮ／２データビットであるサブチャネルで適用し、各サブチャネルは個別に訂正可能である
項目１に記載のメモリデバイス。
［項目８］
前記メモリデバイスは、ダブルデータレート（ＤＤＲ）規格と互換性のあるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスを備える
項目１に記載のメモリデバイス。
［項目９］
複数のメモリデバイスであって、前記メモリデバイスは、ホストとデータを交換するためのデータ信号線に結合するためのハードウェアインタフェースと、
前記メモリデバイスの内部で、ＥＣＣを、Ｎ個のデータビットにＮ／２ビットの２つのグループとして適用するためのエラー検査訂正（ＥＣＣ）ハードウェアと、を有する、前記複数のメモリデバイスと、
前記メモリデバイスに結合されるメモリコントローラであって、前記メモリコントローラは、前記メモリデバイスから受信したデータビットに対して、システムレベルＥＣＣを提供する、前記メモリコントローラと、を備える
システム。
［項目１０］
Ｎは、６４に等しい
項目９に記載のシステム。
［項目１１］
前記メモリデバイスは、データの１２８ビットをプリフェッチし、前記データの６４ビットのみを、前記ハードウェアインタフェースのＩ／Ｏ（入／出力）回路に転送するためのハードウェアを含む
項目１０に記載のシステム。
［項目１２］
前記メモリデバイスは、メモリアレイを含み、前記メモリアレイは、前記Ｎ個のデータビットを提供するための複数のサブアレイを含み、前記メモリアレイは、追加ＥＣＣデータを格納するために前記Ｎ個のデータビットを越える追加サブアレイを含む
項目９に記載のシステム。
［項目１３］
前記メモリデバイスは、前記サブアレイに関連付けられたドライバを含み、前記メモリデバイスは、前記追加サブアレイへのアクセスを制御するための追加ドライバを含む
項目１２に記載のシステム。
［項目１４］
前記ハードウェアインタフェースは、ｘ４又はｘ８であるデータバスに結合するためのものであり、前記ハードウェアインタフェースがｘ４データバスに結合する場合にのみ、前記追加サブアレイおよび追加ドライバが適用される
項目１３に記載のシステム。
［項目１５］
前記Ｎ個のデータビットはチャネルを含み、前記ＥＣＣハードウェアは、ＥＣＣを、前記チャネルに、各々がＮ／２データビットである２つのサブチャネルで適用し、各サブチャネルは個別に訂正可能である
項目９に記載のシステム。
［項目１６］
前記メモリデバイスは、ダブルデータレート（ＤＤＲ）規格と互換性のあるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスを含む
項目９に記載のシステム。
［項目１７］
前記メモリコントローラに結合されるホストプロセッサデバイス、ホストプロセッサに通信可能に結合されるディスプレイ、前記ホストプロセッサに通信可能に結合されるネットワークインタフェース、又は前記システムに電力を供給するバッテリのうちの１又は複数をさらに備える
項目９に記載のシステム。
［項目１８］
メモリデバイスのメモリアレイのＮ個のデータビットへのアクセスのためのデータアクセスコマンドを受信する段階と、
エラー検査訂正（ＥＣＣ）を、メモリデバイスの内部で，Ｎ個のデータビットに、Ｎ／２ビットの２つのグループとして適用する段階と、を備える
方法。
［項目１９］
ＥＣＣを内部で前記Ｎ個のデータビットに適用する段階は、読み出しコマンドに応答して送信するべく、前記Ｎ個のデータビットにＥＣＣを適用する段階を有し、Ｎ／２ビットの個々のグループに対してエラー訂正を実行する段階を含む
項目１８に記載の方法。
［項目２０］
前記Ｎ個のデータビットに内部でＥＣＣを適用する段階は、書き込みコマンドとともに受信された前記Ｎ個のデータビットにＥＣＣを適用する段階を有し、Ｎ／２ビットの個別のグループのためにエラーコードを書き込む段階を含む
項目１８に記載の方法。

Claims (17)

1. メモリデバイスであって、
   ホストとデータを交換するためにＮ個のデータ信号線に結合されたハードウェアインタフェースと、
   前記メモリデバイスの内部で、ＥＣＣを前記Ｎ個のデータビットにＮ／２ビットの２つのグループとして適用するエラー検査訂正ハードウェア（ＥＣＣハードウェア）と、を備える
   メモリデバイス。
2. Ｎは、６４に等しい
   請求項１に記載のメモリデバイス。
3. 前記メモリデバイスは、データの１２８ビットをプリフェッチし、前記データの６４ビットのみを前記ハードウェアインタフェースのＩ／Ｏ（入力／出力）回路に転送するためのハードウェアを含む
   請求項２に記載のメモリデバイス。
4. 前記メモリデバイスはさらに、メモリアレイを含み、前記メモリアレイは、前記Ｎ個のビットを提供するための複数のサブアレイを含み、前記メモリアレイは、追加ＥＣＣデータを格納するために前記Ｎ個のビットを越える追加サブアレイを含む
   請求項１から３のいずれか一項に記載のメモリデバイス。
5. 前記メモリデバイスは、前記サブアレイに関連付けられたドライバを含み、前記メモリデバイスは、前記追加サブアレイへのアクセスを制御するための追加ドライバを含む
   請求項４に記載のメモリデバイス。
6. 前記ハードウェアインタフェースは、ｘ４又はｘ８であるデータバスに結合するためのものであり、前記ハードウェアインタフェースがｘ４データバスに結合する場合にのみ、前記追加サブアレイおよび追加ドライバが適用される
   請求項５に記載のメモリデバイス。
7. 前記Ｎ個のデータビットはチャネルを含み、前記ＥＣＣハードウェアは、前記チャネルを、各々がＮ／２データビットを有する２つのサブチャネルとして処理し、前記ホストは、前記チャネルを、システムレベルＥＣＣのためにＮビットチャネルとして処理する
   請求項１から６のいずれか一項に記載のメモリデバイス。
8. 前記メモリデバイスは、ダブルデータレート（ＤＤＲ）規格と互換性のあるシンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）デバイスを備える
   請求項１から７のいずれか一項に記載のメモリデバイス。
9. メモリを有するシステムであって、前記システムは、
   複数のメモリデバイスであって、前記メモリデバイスは、ホストとデータを交換するためのＮ個のデータ信号線に結合するためのハードウェアインタフェースと、前記メモリデバイスの内部で、ＥＣＣを、前記Ｎ個のデータビットにＮ／２ビットの２つのグループとして適用するためのエラー検査訂正ハードウェア（ＥＣＣハードウェア）と、を有する、前記複数のメモリデバイスと、
   前記メモリデバイスに結合されるメモリコントローラであって、前記メモリコントローラは、前記メモリデバイスから受信したデータビットに対して、システムレベルＥＣＣを提供する、前記メモリコントローラと、を備える
   システム。
10. 前記メモリデバイスは、メモリアレイを含み、前記メモリアレイは、前記Ｎ個のビットを提供するための複数のサブアレイを含み、前記メモリアレイは、追加ＥＣＣデータを格納するために前記Ｎ個のビットを越える追加サブアレイを含む
    請求項９に記載のシステム。
11. 前記メモリデバイスは、前記サブアレイに関連付けられたドライバを含み、前記メモリデバイスは、前記追加サブアレイへのアクセスを制御するための追加ドライバを含む
    請求項１０に記載のシステム。
12. 前記Ｎ個のデータビットはチャネルを含み、前記ＥＣＣハードウェアは、前記チャネルを、各々がＮ／２ビットを有する２つのサブチャネルとして処理し、前記ホストは、前記チャネルを、システムレベルＥＣＣのためにＮビットチャネルとして処理する
    請求項９から１１のいずれか一項に記載のシステム。
13. 前記メモリコントローラに結合されるホストプロセッサデバイス、ホストプロセッサに通信可能に結合されるディスプレイ、前記ホストプロセッサに通信可能に結合されるネットワークインタフェース、又は前記システムに電力を供給するバッテリのうちの１又は複数をさらに備える
    請求項９から１２のいずれか一項に記載のシステム。
14. メモリデバイスのための方法であって、
    メモリコントローラからのメモリアクセスコマンドを受信する段階であって、前記メモリデバイスは、Ｎ個のデータ信号線によって前記メモリコントローラに結合される、段階と、
    前記メモリアクセスコマンドに応答して、前記メモリデバイスの内部でハードウェアによってエラー検査訂正（ＥＣＣ）を適用する段階であって、前記Ｎ個のデータビットに、Ｎ／２ビットの２つのグループとして前記ＥＣＣを適用する段階を含む、段階と、を備える
    方法。
15. 前記Ｎ個のデータビットに、Ｎ／２ビットの２つのグループとしてＥＣＣを適用する段階は、複数のサブアレイからの前記Ｎ個のビットにアクセスする段階であって、Ｎ／２＋１個より多くのドライバで、前記Ｎ個のビットを駆動する段階を含む、段階を有する
    請求項１４に記載の方法。
16. 前記Ｎ個のデータビットは、チャネルを含み、
    前記ＥＣＣを、前記Ｎ個のデータビットに、Ｎ／２ビットの２つのグループとして適用する段階は、ＥＣＣを、前記チャネルに、各々がＮ／２ビットを有する２つのサブチャネルとして適用する段階を有し、
    前記メモリコントローラは、ＥＣＣを、前記チャネルに、システムレベルＥＣＣのためにＮビットチャネルとして適用する
    請求項１４または１５に記載の方法。
17. Ｎは、６４に等しく、前記方法は、
    データの１２８ビットをプリフェッチする段階と、
    前記メモリコントローラへ、前記データの６４ビットのみを転送する段階と、をさらに備える
    請求項１４から１６のいずれか一項に記載の方法。

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