CN108027788A - 在存储器控制器数字核与i/o之间具有低延迟和高密度布线的集成电路 - Google Patents

Abstract

一种集成电路设置有耦合到缓冲的命令和地址总线的存储器控制器和具有流水线延迟的流水线化的数据总线。存储器控制器被配置为控制具有写入时延时段要求的外部存储器的写入和读取操作。存储器控制器还被配置为响应于比写入时延时段更短的修改后的写入时延时段的期满来向流水线化的数据总线中发射写入数据。

Description

在存储器控制器数字核与I/O之间具有低延迟和高密度布线 的集成电路

相关申请的交叉引用

本申请要求于2015年9月22日提交的美国专利申请第14/861,114号的权益。

技术领域

本申请涉及存储器，并且更具体地涉及存储器控制器以及其到多个分布式端点的布线。

背景技术

外部动态随机存取存储器(DRAM)的存储器控制器必须满足例如根据联合电子器件工程委员会(JEDEC)标准所要求的某些严格的时序关系。例如，存储器控制器必须满足要写入DRAM的写入数据(DQ)与相应的命令和地址(CA)信号之间的写入时延(WL)要求。换言之，DRAM不能在与DRAM接收写入命令相同的存储器时钟周期中接收写入数据。相反，写入数据在写入命令的呈现之后的写入时延数目的时钟周期内被呈现。关于执行写入时延，存储器控制器数字核通过也可以被指定为端点或端点电路的输入/输出(I/O)电路对接到相应的(一个或多个)DRAM。

在诸如用于个人计算机(PC)的应用中，存储器控制器与其端点之间的布线相对简单。在这方面，PC微处理器集成电路被安装到主板上，主板还支持各种其他集成电路，诸如网络、图形处理等所需要的集成电路。一系列动态随机存储器(DRAM)集成电路也被安装到主板上，并且通过主板存储器插槽来访问。DRAM的存储器控制器通常位于耦合在微处理器总线与DRAM之间的存储器控制器集成电路内。PC存储器控制器及其端点相对共同位于存储器控制器集成电路内，这简化了将CA信号和DQ信号以适当信号完整性路由到端点。如果存储器控制器改为与微处理器集成，则存储器控制器可以仍然与相应的端点相对共同定位，从而减轻存储器控制器与端点之间的布线问题。

但是，对于诸如为快速发展的智能手机/可穿戴市场而开发的片上系统(SoC)集成电路(其中叠层封装(PoP)LPDDR DRAM配置用于很多产品)，存储器控制器的设计是非常不同的。在这样的PoP中，不同的DRAM引脚可能需要从SoC的不同侧被访问。SoC中的存储器控制器因此位于离端点相对较远处。因此端点(I/O电路)位于SoC管芯的外围。相比之下，存储器控制器位于SoC管芯的更中心位置，使得可以更容易地匹配从存储器控制器到各个端点的总线的迹线长度。来自SoC存储器控制器的CA和DQ信号因此必须遍历从SoC存储器控制器到端点的相应总线上的相对较长的传播路径。如果单独使用金属迹线在SoC管芯上形成这些相对较长的传播路径，则CA和DQ信号将受到显著的传播损耗、延迟和噪声的影响。因此，传统上向从存储器控制器到端点的CA和DQ总线中插入多个缓冲器。缓冲器可以提升CA和DQ信号，并且从而解决损耗和噪声问题。另外，沿着金属迹线的传播延迟与其电容和电阻的乘积成比例。随着传播路径长度的延长，这两个因素将趋于线性增加，使得传播延迟变为与路径长度成二次比例。缓冲的总线上的连续缓冲器之间的较短路径因此减少了否则会发生在具有与缓冲的总线相同长度的未缓冲的路径上的传播延迟。由于总线在时间要求严格的情况下承载高频信号，因此金属迹线通常遵循非默认布线(NDR)规则，以使传播延迟、信号恶化和串扰最小化。NDR规则规定了更大的线宽、更大的间距、以及与信号线并行行进的屏蔽导线，以缓解串扰和相关问题。存储器控制器与其在传统SoC中的端点之间的所产生的NDR布线需要大量的面积使用并且使其他信号的布线复杂化。

作为缓冲器总线和NDR布线的使用的替代方案，可以使用一系列寄存器对CA和DQ总线进行流水线化。流水线路径的所产生的布线不再需要遵循NDR规则，并且因此与缓冲布线方法相比更加紧凑。但是这些寄存器为每条路径增加了显著的流水线延迟。例如，如果CA和DQ总线每个用8个寄存器被流水线化，则可能需要四个时钟周期来从存储器控制器向端点驱动CA或DQ信号(假设一半寄存器用时钟的上升沿钟控并且一半用时钟的下降沿钟控)。但是CA总线同时承载读取和写入命令。因此，SoC处理器和其他执行引擎每次发出读取命令时将不合需要地受到流水线延迟的影响。读取数据的延迟的增加会对SoC中各种执行引擎的性能产生负面影响。因此，SoC设计者被迫在庞大的缓冲的CA和DQ总线的区域需求或流水线化的CA和DQ总线的延迟增加之间进行选择。

因此，本领域需要用于诸如在PoP封装件中使用的片上系统应用的改进的存储器控制器架构。

发明内容

为了在不增加延迟的情况下提高密度，一种集成电路设置有存储器控制器，存储器控制器通过缓冲的CA总线驱动命令和地址(CA)写入信号并且通过流水线化的DQ总线驱动数据(DQ)信号。由于缓冲的CA总线没有被流水线化，所以它将在与从存储器控制器发射写入信号时相同的存储器时钟周期内在CA端点电路被接收。相比之下，流水线化的DQ总线具有与时钟信号的P个周期相对应的流水线延迟，使得DQ信号将在由存储器控制器发射之后的DQ端点电路P个时钟周期处被接收(P为正整数)。DQ端点电路又将所接收的DQ信号发射到具有等于WL个时钟周期(WL也是正整数)的写入时延(WL)周期要求的外部存储器。为了确保在外部存储器处满足写入时延要求，存储器控制器被配置为在写入命令的发射之后的修改后的写入时延时段发射DQ信号，其中修改后的写入时延时段等于(WL-P)个时钟周期。

所产生的集成电路相对紧凑。另外，集成电路中的处理器可以发出读取和写入命令而不会受到流水线化的架构的延迟的影响。这些和其他有利的特征可以通过以下详细描述来更好地理解。

附图说明

图1A是根据本公开的一方面的包括被配置为驱动缓冲的CA总线和流水线化的DQ总线的存储器控制器的SoC的图。

图1B是根据本公开的一方面的包括被配置为驱动缓冲的CA总线和具有自适应流水线延迟的DQ总线的存储器控制器的SoC的图。

图2是根据本公开的一方面的包括具有存储器控制器的SoC的系统的图，存储器控制器被配置为驱动缓冲的CA总线和流水线化的DQ总线以驱动外部DRAM。

图3是图2的系统的写入命令和写入数据的时序图。

图4是根据本公开的一方面的示例操作方法的流程图。

通过参考下面的详细描述，可以最好地理解本公开的各个方面及其优点。应当理解，相似的附图标记用于标识在一个或多个附图中示出的相似元素。

具体实施方式

为了提高密度和运行速度，提供了一种存储器控制器，其中存储器控制器与其端点之间的命令和地址(CA)总线被缓冲，而存储器控制器与其端点之间的数据(DQ)总线利用寄存器被流水线化。由于相对大量的流水线化的DQ路径可以只有一个缓冲的CA总线，因此缓冲的CA总线的金属迹线的任何非默认布线规则(NDR)布线的面积需求最小。另外，缓冲的CA总线增加了存储器运行速度。由于在DQ总线上承载的数据信号现在将被延迟与每个DQ总线中的流水线寄存器的数目相对应的时钟周期，而CA信号将不受任何流水线化的阻碍，CA信号的生成与存储器控制器内的DQ信号的生成之间的写入时延被解耦。特别地，本文中公开的存储器控制器关于比外部存储器所需要的写入时延短的修改后的写入时延来发射它们的DQ信号。

图1A中示出了包括存储器控制器101的示例片上系统(SoC)100。存储器控制器101通过包括多个缓冲器105的缓冲的CA总线110来驱动CA信号。CA端点130(其也可以表示为端点电路)在缓冲的CA总线110上接收CA信号并且在将它们传输到外部DRAM(未示出)之前对其执行物理层(PHY)处理。可以理解，缓冲的CA总线110以简化形式示出为单个线，因为CA信号是多位字。因此，缓冲的CA总线110包括多个金属迹线(未示出)，其中多个金属迹线取决于CA字的宽度。例如，如果CA字是8位字，则缓冲的CA总线110可以包括八个金属迹线。通常，如果CA字是n位字，则缓冲的CA总线110可以包括n个金属迹线，其中n是复数的正整数。因此，每个缓冲器105表示与多个金属层迹线相对应的多个缓冲器。金属层迹线可以根据非默认布线规则进行布线并且被屏蔽。用于缓冲的CA总线110的这种屏蔽的NDR布线也可以表示为“超级缓冲器”实现。在一个实现中，可以认为CA总线110包括用于从存储器控制器101向CA端点130传播写入命令信号而没有流水线延迟的装置。

另外，存储器控制器101驱动由对应的多个DQ端点145接收的多个流水线化的数据(DQ)总线125。每个流水线化的DQ总线125包括多个流水线寄存器，这些流水线寄存器由存储器控制器101分发给DQ端点145的存储器写入时钟来钟控。为了清楚说明，未示出对应的时钟路径和时钟源。每个DQ总线125可以被认为包括用于以流水线延迟从存储器控制器101向DQ端点145传播DQ信号的装置。流水线寄存器可以交替地用作上升沿钟控的寄存器115和下降沿钟控的寄存器120。因此，一对连续寄存器115和120之间的延迟对应于存储器时钟信号的半个周期。因此，每个流水线化DQ总线125上的以时钟周期计的总延迟取决于包括多少由成对的寄存器115和120形成的流水线级。例如，如果每个流水线化的DQ总线125中包括六个寄存器115(并且因此六个寄存器120)，则DQ信号从存储器控制器101传播到相应的DQ端点145的时钟周期的总流水线延迟将是六个时钟周期。在替代实现中，流水线化的DQ总线125可以响应于仅一个时钟边沿(上升或下降)，使得其寄存器将全部是上升沿触发的或全部是下降沿被触发的。如将在本文中进一步解释的，存储器控制器101被配置为关于发射DQ数据信号相对于修改后的或伪写入时延时段使用这个流水线延迟。例如，如果流水线延迟是六个时钟周期而期望的写入时延是八个时钟周期，则存储器控制器101可以在相应的写入命令的发射之后的两个时钟周期发射DQ信号。更一般地，流水线延迟可以由变量P表示，而外部存储器所需要的写入时延可以表示为变量WL(两个延迟都是某个整数数目的时钟周期)。存储器控制器因此可以在对应的写入命令的发射之后通过以时钟周期计的写入时延与流水线延迟之间的差异(WL-P)来发射DQ信号。写入命令在缓冲的CA总线110上不经历流水线延迟，使得它在与发射时相同的时钟周期到达CA端点130。相比之下，DQ信号将被延迟流水线延迟。由于DQ信号在写入命令之后的WL-P个时钟周期被发射，因此DQ信号在CA写入命令发射之后通过以时钟周期计的延迟WL-P+P＝WL到达它们的DQ端点145。因此，尽管缺少CA写入命令的流水线化，但是仍然保持期望的写入时延。

注意，诸如由JEDEC规范指定的DRAM所需要的写入时延可以取决于时钟速率。时钟速率可以根据操作模式而改变。例如，与高性能操作模式中使用的速率相比，时钟速率在低功率操作模式下可以减慢。在这方面，JEDEC规范在988MHz的时钟速率下要求8个时钟周期的写入时延，但是在400MHz时钟速率下将所需要的写入时延减少到三个时钟周期。所产生的时钟速率变化因此可以导致改变的写入时延小于每个DQ总线125的流水线延迟。例如，如果流水线延迟是六个时钟周期，但是写入时延的新值是三个时钟周期，则存储器控制器101不能满足所需要的写入时延，即使它在与发射对应的CA写入命令相同的时钟周期内发射DQ数据信号。

为了解决诸如关于操作模式等写入时延的任何改变，系统100中的每个流水线化的DQ总线125可以被如图1B所示的自适应的流水线化的DQ总线140替代，以在SoC 170中提供自适应的流水线延迟。在图1B中为了说明清楚而仅示出了耦合在存储器控制器175与对应的DQ端点145之间的一个自适应的流水线化的DQ总线140。类似地，在图1B中为了另外的说明清楚而未示出缓冲的CA总线110。自适应的流水线化的DQ总线140包括由上升沿钟控的寄存器115和下降沿钟控的寄存器120形成的流水线级，类似于关于流水线化的DQ总线125所描述的。为了提供自适应流水线延迟，自适应的流水线化的DQ总线140中的每个寄存器115可以被对应的多路复用器150旁路。因此，到每个寄存器115的DQ输入可以分流经过寄存器，在旁路路径160上到相应的多路复用器150。类似地，每个寄存器120可以通过到对应的多路复用器150的对应的旁路路径160被旁路。如果多路复用器150被控制为选择其旁路路径160输入，则对应的寄存器120或115被旁路。相反，如果多路复用器从其对应的寄存器120或115中选择Q输出，则流水线延迟的半个周期被相应地添加到DQ总线140。存储器控制器175被配置为通过对应的控制信号155来控制多路复用器150，使得自适应的流水线化的DQ总线140对于写入时延的给定值具有适当的流水线延迟。

注意，在对应的流水线化的DQ总线125或140上承载的每个DQ信号与对应的CA写入命令一样是多位字。因此，每个流水线化的DQ总线125或140可以包括与它们承载的DQ信号的位宽相对应的多个金属层迹线。为了说明清楚，这些个体迹线未示出。因此，寄存器115和120将包括用于对应的DQ信号中的每个个体位的多个这样的寄存器。

图2中示出了结合有具有8个时钟周期的写入时延(WL)时段要求的外部DRAM 220的SoC 100的更详细视图。考虑到这个WL要求，DRAM 220必须在从CA端点130接收到对应的CA写入命令之后的八个时钟周期内从DQ端点145接收给定写入操作的DQ信号。这个写入时延被满足，而不管DQ总线125的流水线化和用于CA总线110的流水线化的缺乏，因为存储器控制器101考虑了所需要的写入时延与每个DQ总线125上的流水线延迟之间的延迟差值时段。在SoC 100中，流水线延迟(P)为六个时钟周期，因为每个流水线化的DQ总线125包括12个半周期流水线级(参考图1A讨论的寄存器115和120)。应当理解，用于替代实现的流水线延迟可以大于或小于这个六个时钟周期的示例。存储器控制器101在定时和命令生成电路200中生成写入命令(以及诸如读取命令等其他命令)，定时和命令生成电路200包括用于对命令延迟(诸如，关于所需要的写入时延(WL)的常规方式的周转延迟)进行定时的命令定时器205。定时和命令生成电路200向缓冲的CA总线110上驱动所生成的CA写入命令，使得命令可以在CA端点130处被接收并且相应地被驱动到DRAM 220。定时和命令生成电路200可以包括多个逻辑门，以便实现被配置为执行必要的CA生成和定时功能的有限状态机。

DQ生成电路210被配置为计算写入时延与流水线延迟之间的延迟差异，延迟差异在这个示例中将是两个时钟周期。这个延迟差异可以被认为是“修改后的写入时延时段”，因为DQ生成电路响应于延迟差异时段的期满来发射DQ信号，类似于传统的存储器控制器如何在写入命令的发射之后的写入时延时段期满时发射其DQ信号。相应地，DQ定时器215被配置对这两个时钟周期差异进行定时，使得DQ生成电路210在定时和命令生成电路200发射写入命令之后的两个时钟周期内发射对应的DQ信号。DQ生成电路210可以包括多个逻辑门，以便实现被配置为执行必要的DQ生成和定时功能的有限状态机。因此，CA生成的写入时延(在这个示例中为八个时钟周期)与关于DQ生成的修改后的写入时延(在这个示例中为两个时钟周期)被解耦。尽管DQ总线125是流水线化的，但是注意，从DQ端点145到存储器控制器101的读取数据总线可以被缓冲，以使读取时延最小化。DQ生成电路210可以被认为包括用于确定外部存储器的写入时延时段与流水线延迟之间的延迟差异时段以及用于在延迟差异时段期满时向DQ总线125中驱动DQ信号的装置。

对于连续的时钟周期0到11，在图3中以表格形式示出了在CA写入命令的发射与写入数据(DQ)的发射之间的所产生的时延。在时钟周期0中，CA写入命令(W)是从存储器控制器发射并且在对应的CA端点(PHY(IN))处被接收。如关于图2所讨论的，写入数据(W0)然后在时钟周期2中从存储器控制器被发射。由于对应的DQ总线上的流水线延迟，写入数据W0在对应的端点处未被接收，直到时钟周期8，使得能够满足八个时钟周期的期望的写入时延。

现在将关于图4所示的流程图讨论操作方法。该方法包括在初始时间通过缓冲的命令总线从存储器控制器向第一输入/输出(I/O)端点驱动命令信号的动作400。通过缓冲的CA总线110从存储器控制器110到CA端点130的CA写入命令的发射是动作400的示例。该方法还包括确定等于外部存储器的写入时延要求与流水线化的数据总线上的流水线延迟之间的差值的延迟差异的动作405。DQ生成电路210中的延迟差异(WL-P)的计算是动作405的示例。最后，该方法包括动作410，动作410响应于在初始时间之后的延迟差异的期满并且包括通过流水线化的数据总线从存储器控制器向第二I/O端点驱动数据信号。由DQ生成电路210在写入命令的发射之后的修改后的写入时延时段(WL-P)期满时发射DQ信号是动作410的示例。

本领域的技术人员现在将认识到并且取决于手头的特定应用，在不脱离本公开的精神和范围的情况下，可以对本公开的设备的材料、装置、配置和使用方法进行很多修改、替换和变化。鉴于此，本公开的范围不应当限于本文中说明和描述的特定实现的范围，因为它们仅仅是作为其一些示例，本公开的范围应当与所附权利要求及其功能等同的范围完全相称。

Claims (21)

1.一种集成电路，包括：

缓冲的命令和地址(CA)总线；

具有流水线延迟的流水线化的数据(DQ)写入总线；以及

存储器控制器，被配置为在初始时间向所述缓冲的CA总线中驱动写入命令信号，其中所述存储器控制器还被配置为确定外部存储器的写入时延要求与所述流水线延迟之间的延迟差异时段，并且在所述延迟差异时段期满时向所述流水线化的DQ写入总线中驱动DQ信号。

2.根据权利要求1所述的集成电路，还包括多个DQ端点，其中所述流水线化的DQ写入总线包括与所述多个DQ端点相对应的多个流水线化的DQ写入总线，每个流水线化的DQ写入总线耦合在所述存储器控制器与对应的DQ端点之间，并且其中所述DQ信号包括与所述多个DQ端点相对应的多个DQ信号，每个DQ端点被配置为向外部存储器驱动对应的DQ信号。

3.根据权利要求2所述的集成电路，其中所述外部存储器是动态随机存取存储器(DRAM)。

4.根据权利要求2所述的集成电路，还包括耦合在所述DQ端点与所述存储器控制器之间的缓冲的DQ读取总线。

5.根据权利要求1所述的集成电路，其中所述缓冲的CA总线包括耦合到根据非默认布线规则而布线的多个金属层迹线的多个缓冲器。

6.根据权利要求1所述的集成电路，还包括：

被配置为提供存储器时钟信号的时钟源，其中所述存储器控制器被配置为响应于所述存储器时钟信号的第一周期在所述初始时间向所述缓冲的CA总线中驱动所述写入命令，并且其中所述存储器控制器还被配置为响应于所述存储器时钟信号的第二周期在所述延迟差异时段期满时向所述流水线化的DQ写入总线中驱动所述DQ信号。

7.根据权利要求6所述的集成电路，其中所述流水线化的DQ写入总线包括多个第一寄存器和多个第二寄存器，并且其中所述第一寄存器被配置为由所述存储器时钟信号的上升沿钟控，并且其中所述第二寄存器被配置为由所述存储器时钟信号的下降沿钟控。

8.根据权利要求6所述的集成电路，其中所述流水线化的DQ写入总线包括多个寄存器和多个对应的多路复用器，其中每个多路复用器被配置为针对来自对应的寄存器的输出信号和旁路所述对应的寄存器的旁路路径进行选择，并且其中所述存储器控制器被配置为控制所述多路复用器的所述选择以调节所述流水线延迟。

9.根据权利要求6所述的集成电路，其中所述流水线延迟等于整数数目P个所述存储器时钟周期，并且其中所述写入时延要求等于整数数目WL个所述存储器时钟周期，并且其中所述延迟差异时段等于WL与P之间的差值。

10.根据权利要求6所述的集成电路，其中所述存储器控制器包括DQ定时器，所述DQ定时器被配置为响应于以所述存储器时钟被钟控而对所述延迟差异时段进行定时。

11.根据权利要求1所述的集成电路，其中所述存储器控制器被配置为响应于所述写入时延要求的变化来调节针对所述流水线化的DQ写入总线的所述流水线延迟。

12.一种方法，包括：

在初始时间通过缓冲的命令总线从存储器控制器向第一输入/输出(I/O)端点驱动命令信号；

确定延迟，所述延迟等于外部存储器的写入时延要求与流水线化的数据总线上的流水线延迟之间的差值；以及

在从所述初始时间的所述延迟期满时，通过所述流水线化的数据总线从所述存储器控制器向第二I/O端点驱动数据信号。

13.根据权利要求12所述的方法，还包括从所述存储器控制器向所述第二I/O端点驱动时钟信号，所述方法还包括响应于所述时钟信号在所述第二I/O端点处锁存所述数据信号。

14.根据权利要求13所述的方法，还包括从所述第二I/O端点向所述外部存储器传输锁存的所述数据信号，以满足所述写入时延要求。

15.根据权利要求12所述的方法，其中驱动所述命令信号包括驱动写入命令信号。

16.根据权利要求15所述的方法，其中在所述初始时间驱动所述写入命令信号响应于时钟信号的第一周期。

17.根据权利要求12所述的方法，还包括响应于所述写入时延要求的变化来改变所述流水线延迟。

18.根据权利要求16所述的方法，其中改变所述流水线延迟包括控制所述流水线化的数据总线内的多个多路复用器。

19.一种集成电路，包括：

存储器控制器；

第一装置，用于在没有流水线延迟的情况下从所述存储器控制器向命令和地址(CA)端点传播写入命令信号；以及

第二装置，用于在具有流水线延迟的情况下从所述存储器控制器向DQ端点传播写入数据(DQ)信号，其中所述存储器控制器包括第三装置，所述第三装置用于确定外部存储器的写入时延时段与所述流水线延迟之间的延迟差异时段，并且用于在所述延迟差异时段期满时向用于传播所述DQ信号的所述装置中驱动所述DQ信号。

20.根据权利要求18所述的集成电路，其中所述第三装置被配置为响应于存储器时钟信号的周期来对所述延迟差异时段进行定时。

21.根据权利要求18所述的集成电路，其中所述第二装置被配置为在具有所述流水线延迟的情况下从所述存储器控制器向对应的多个DQ端点传播多个DQ信号。