CN110286711B - 信息处理方法、信息处理装置、存储装置和电子设备 - Google Patents

信息处理方法、信息处理装置、存储装置和电子设备 Download PDF

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CN110286711B CN201910582939.6A CN201910582939A CN110286711B CN 110286711 B CN110286711 B CN 110286711B CN 201910582939 A CN201910582939 A CN 201910582939A CN 110286711 B CN110286711 B CN 110286711B
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Abstract

本公开提供了一种信息处理方法，包括：按照信号组的时序，经由多个信号线依次向存储装置发送多个信号组中的一个信号组所包括的多个初始信号；接收来自所述存储装置的多个编码信号，所述编码信号包括存储装置对时延信号编码得到的信号，其中，所述时延信号包括所述多个初始信号经由所述多个信号线传输而产生的信号；依次将所述多个信号组中的每一个信号组所包括的多个初始信号和与所述多个初始信号相关联的编码信号进行比较，获得多个比较结果；以及基于所述多个比较结果，确定各个所述信号线的时延。本公开还提供了一种信息处理方法、一种信息处理装置、一种存储装置以及一种电子设备。

Description

信息处理方法、信息处理装置、存储装置和电子设备
技术领域
本公开涉及一种信息处理方法、信息处理装置、存储装置和电子设备。
背景技术
在电子设备开机的过程中，需要对所有的存储装置初始化。其中，一项耗时的工作就是对存储装置进行训练，以确定向存储装置发送信号的时序。
现有技术往往需要对传输信号的信号线一根一根地训练，非常地耗时，导致开机时间较长。
发明内容
本公开的个方面提供了一种信息处理方法，包括：按照信号组的时序，经由多个信号线依次向存储装置发送多个信号组中的一个信号组所包括的多个初始信号；接收来自所述存储装置的多个编码信号，所述编码信号包括存储装置对时延信号编码得到的信号，其中，所述时延信号包括所述多个初始信号经由所述多个信号线传输而产生的信号；依次将所述多个信号组中的每一个信号组所包括的多个初始信号和与所述多个初始信号相关联的编码信号进行比较，获得多个比较结果；以及基于所述多个比较结果，确定各个所述信号线的时延。
可选地，所述方法还包括根据各个所述信号线的时延，确定向所述存储装置发送命令地址信号的标准时序，其中，所述标准时序使得所述存储装置接收到的针对所述命令地址信号的时延信号的有效窗口的中间时刻与所述存储装置接收到的第一时钟信号的上升沿时刻或者下降沿时刻的时间差在容差范围内。
可选地，所述按照信号组的时序，经由多个信号线依次向存储装置发送多个信号组中的一个信号组包括的多个初始信号包括：按照信号组的时序，以相邻两个信号组的时间间隔为预设时间间隔依次向所述存储装置发送预设数量的信号组，其中，所述预设数量包括一个时钟周期内包含的所述预设时间间隔的数量。
可选地，所述按照信号组的时序，经由多个信号线依次向存储装置发送多个信号组中的一个信号组包括：向存储装置发送首个信号组，其中，所述首个信号组符合的时序满足所述首个信号组在各个所述信号线上初始信号的有效窗口的中间时刻与与所述信号组相关联的第二时钟信号的上升沿时刻或者下降沿时刻的时间差在容差范围内。
本公开的另一个方面提供了一种信息处理方法，包括：存储装置获得多个时延信号，所述时延信号包括信号组所包括的多个初始信号分别经由多个信号线传输而产生的信号，其中，电子设备按照所述信号组的时序，经由所述多个信号线依次向所述存储装置发送多个信号组中的一个信号组；以及对各个所述时延信号执行如下处理：根据预定编码规则对所述时延信号编码，生成编码信号；以及发送所述编码信号至所述电子设备，用于使所述电子设备依次将所述多个信号组中的每一个信号组所包括的多个初始信号和与所述多个初始信号相关联的编码信号进行比较，获得多个比较结果。
可选地，所述预定编码规则对所述时延信号编码，生成编码信号包括：将所述时延信号在各个所述信号线上的电平信号转换为二进制代码，所述发送所述编码信号至电子设备包括：以串行方式发送所述二进制代码至所述电子设备。
本公开的另一个方面提供了一种信息处理装置，包括：发送模块，用于按照信号组的时序，经由多个信号线依次向存储装置发送多个信号组中的一个信号组所包括的多个初始信号；接收模块，用于接收来自所述存储装置的多个编码信号，所述编码信号包括存储装置对时延信号编码得到的信号，其中，所述时延信号包括所述多个初始信号经由所述多个信号线传输而产生的信号；处理模块，用于依次将所述多个信号组中的每一个信号组所包括的多个初始信号和与所述多个初始信号相关联的编码信号进行比较，获得多个比较结果；以及基于所述多个比较结果，确定各个所述信号线的时延。
可选地，信息处理装置还包括：确定模块，用于根据各个所述信号线的时延，确定向所述存储装置发送命令地址信号的标准时序，其中，所述标准时序使得所述存储装置接收到的针对所述命令地址信号的时延信号的有效窗口的中间时刻与所述存储装置接收到的第一时钟信号的上升沿时刻或者下降沿时刻的时间差在容差范围内。
本公开的另一方面提供了一种存储装置，包括：获取模块，用于获得多个时延信号，所述时延信号包括信号组所包括的多个初始信号分别经由多个信号线传输而产生的信号，其中，电子设备按照所述信号组的时序，经由所述多个信号线依次向所述存储装置发送多个信号组中的一个信号组；以及第二处理模块，用于对各个所述时延信号执行如下处理：根据预定编码规则对所述时延信号编码，生成编码信号；以及发送所述编码信号至所述电子设备，用于使所述电子设备依次将所述多个信号组中的每一个信号组所包括的多个初始信号和与所述多个初始信号相关联的编码信号进行比较，获得多个比较结果。
本公开的另一方面提供了一种电子设备，包括：处理器；以及存储器，用于存储可执行指令，其中，当所述指令被所述处理器执行时，使得所述处理器执行上述方法。
本公开的另一方面提供了一种计算机可读存储介质，存储有计算机可执行指令，所述指令在被执行时用于实现如上所述的方法。
本公开的另一方面提供了一种计算机程序，所述计算机程序包括计算机可执行指令，所述指令在被执行时用于实现如上所述的方法。
附图说明
为了更完整地理解本公开及其优势，现在将参考结合附图的以下描述，其中：
图1A和图1B示意性示出了根据本公开的实施例的信息处理方法的应用场景；
图2示意性示出了根据本公开实施例的信息处理方法的流程图；
图3A和图3B例如可以是示意性示出了根据本公开实施例的先后向存储装置发送的两个信号组符合的时序的示意图；
图4A和图4B示意性示出了先后发送的信号组的初始信号以及存储装置先后接收到的时延信号的示意图；
图5示意性示出了根据本公开另一实施例的信息处理方法的流程图；
图6A和6B示意性示出了根据本公开另一实施例的信息处理方法的流程图；
图6C示意性示出了根据本公开实施例的编码信号的示意图；
图7示意性示出了根据本公开的实施例的信息处理装置的框图；
图8示意性示出了根据本公开另一实施例的信息处理装置的框图；以及
图9示意性示出了根据本公开实施例的电子设备的框图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。在下面的详细描述中，为便于解释，阐述了许多具体的细节以提供对本公开实施例的全面理解。然而，明显地，一个或多个实施例在没有这些具体细节的情况下也可以被实施。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在此使用的术语仅仅是为了描述具体实施例，而并非意在限制本公开。在此使用的术语“包括”、“包含”等表明了所述特征、步骤、操作和/或部件的存在，但是并不排除存在或添加一个或多个其他特征、步骤、操作或部件。
在此使用的所有术语(包括技术和科学术语)具有本领域技术人员通常所理解的含义，除非另外定义。应注意，这里使用的术语应解释为具有与本说明书的上下文相一致的含义，而不应以理想化或过于刻板的方式来解释。
在使用类似于“A、B和C等中至少一个”这样的表述的情况下，一般来说应该按照本领域技术人员通常理解该表述的含义来予以解释(例如，“具有A、B和C中至少一个的系统”应包括但不限于单独具有A、单独具有B、单独具有C、具有A和B、具有A和C、具有B和C、和/或具有A、B、C的系统等)。在使用类似于“A、B或C等中至少一个”这样的表述的情况下，一般来说应该按照本领域技术人员通常理解该表述的含义来予以解释(例如，“具有A、B或C中至少一个的系统”应包括但不限于单独具有A、单独具有B、单独具有C、具有A和B、具有A和C、具有B和C、和/或具有A、B、C的系统等)。
附图中示出了一些方框图和/或流程图。应理解，方框图和/或流程图中的一些方框或其组合可以由计算机程序指令来实现。这些计算机程序指令可以提供给通用计算机、专用计算机或其他可编程数据处理装置的处理器，从而这些指令在由该处理器执行时可以创建用于实现这些方框图和/或流程图中所说明的功能/操作的装置。本公开的技术可以硬件和/或软件(包括固件、微代码等)的形式来实现。另外，本公开的技术可以采取存储有指令的计算机可读存储介质上的计算机程序产品的形式，该计算机程序产品可供指令执行系统使用或者结合指令执行系统使用。
本公开的实施例提供了一种信息处理方法，包括：按照信号组的时序，经由多个信号线依次向存储装置发送多个信号组中的一个信号组所包括的多个初始信号；接收来自所述存储装置的多个编码信号，所述编码信号包括存储装置对时延信号编码得到的信号，其中，所述时延信号包括所述多个初始信号经由所述多个信号线传输而产生的信号；依次将所述多个信号组中的每一个信号组所包括的多个初始信号和与所述多个初始信号相关联的编码信号进行比较，获得多个比较结果；以及基于所述多个比较结果，确定各个所述信号线的时延。
图1A和图1B示意性示出了根据本公开的实施例的信息处理方法的应用场景。需要注意的是，图1A和图1B所示仅为可以应用本公开实施例的场景的示例，以帮助本领域技术人员理解本公开的技术内容，但并不意味着本公开实施例不可以用于其他设备、系统、环境或场景。
如图1A所示，在该应用场景中包括电子设备100，电子设备100例如可以包括内存控制器110和DDR4内存120。DDR4内存120例如可以包括多个内存颗粒DRAM和寄存器时钟驱动芯片(Register Clock Driver，RCD)。
内存控制器110可以通过时钟信号线clk向RCD发送时钟信号，并根据该时钟信号，通过命令地址复用信号线向RCD发送命令地址(Address/command)信号。命令地址复用信号线例如可以是图1A中所示的A0～A17信号线、B0信号线、B1信号线、BG0信号线以及BG1信号线。RCD例如可以将来自内存控制器110的Address/command信号依次传输到不同的DRAM。
根据本公开的实施例，RCD的一个管脚能够通过反馈信号线向内存控制器110发送反馈信号。反馈信号例如可以是根据接收到的某一个命令地址复用信号线的Address/command信号而确定的。具体地，假设RCD接收到A2信号线的Address/command信号为低电平信号，RCD可以通过反馈信号线向内存控制器110发送低电平信号。
根据本公开的实施例，在内存控制器110通过时钟信号线clk向DDR4内存120发送时钟信号，以及通过命令地址复用信号线向DDR4内存120发送Address/command信号的过程中，时钟信号在时钟信号线clk上会产生延时，Address/command信号在命令地址复用信号线上会产生时延。由于多个命令地址复用信号线的长度不同，产生的时延也会不同，从而导致RCD利用时钟信号的上升沿或者下降沿采样得到的信号为错误的Address/command信号。如图1B所示，内存控制器110例如通过A5信号线传输的Address/command信号为高电平信号。而由于A5信号线相对于时钟信号存在时延，RCD利用时钟信号的上升沿采样获得的信号是低电平信号。
根据本公开的实施例，为了使RCD接收到正确的Address/command信号，需要对命令地址复用信号线进行训练，以获得各个命令地址复用信号线相对于同一时钟信号的时延。
本公开提供了一种信息处理方法，该信息处理方法能够同时训练多个命令地址复用信号线，节约了确定各个信号线相对于同一时钟信号的时延的训练时间，从而提高了使用所述信息处理方法的电子设备的开机速度。
根据本公开的实施例，该信息处理方法例如可以应用于内存控制器110。
下面结合图2说明根据本公开实施例的信息处理方法。
图2示意性示出了根据本公开实施例的信息处理方法的流程图。
如图2所示，该方法包括操作S210～S240。
在操作S210，按照信号组的时序，经由多个信号线依次向存储装置发送多个信号组中的一个信号组所包括的多个初始信号。
在操作S220，接收来自所述存储装置的多个编码信号，所述编码信号包括存储装置对时延信号编码得到的信号，其中，所述时延信号包括所述多个初始信号经由所述多个信号线传输而产生的信号。
在操作S230，依次将所述多个信号组中的每一个信号组所包括的多个初始信号和与所述多个初始信号相关联的编码信号进行比较，获得多个比较结果。
在操作S240，基于所述多个比较结果，确定各个所述信号线的时延。
根据本公开的实施例，该信息处理方法通过多个信号线向存储装置发送信号组中的多个初始信号，从而不需要一个信号线一个信号线地训练，而能够同时训练多个信号线的技术效果，从而节约了训练时间，提高了开机速度。
根据本公开的实施例，在操作S210，信号线例如可以是图1A中所示的情景中的命令地址复用信号线。存储装置例如可以是图1A中所示的情景中的DDR4内存120。
根据本公开的实施例，在操作S210，一个信号组可以包括多个初始信号。例如在图1A所示的情景中，内存控制器110分别通过命令地址复用信号线A0～A17、B0、B1、BG0以及BG1传输的多个信号可以作为一个信号组，换言之，一个信号组例如可以包括22个初始信号，该22个初始信号经由命令地址复用信号线A0～A17、B0、B1、BG0以及BG1传输。
根据本公开的实施例，例如可以通过N个信号组对该多个信号线的时延进行训练，其中，不同的信号组符合不同的时序。下面结合图3A和图3B说明不同的信号组符合不同的时序的实施例。
图3A和图3B例如可以是示意性示出了根据本公开实施例的先后向存储装置发送的两个信号组符合的时序的示意图。
如图3A所示，第一个信号组符合的时序例如可以是信号的有效窗口的中间时刻(如图3A中C-C’所示的位置)与时钟信号的上升沿时刻相同。
如图3B所示，第二个信号组符合的时序例如可以是信号的有效窗口的中间时刻(如图3B中C-C’所示的位置)与时钟信号的上升沿时刻存在时间差ΔT。
根据本公开的实施例，例如可以按照信号组的时序，以相邻两个信号组的时间间隔为预设时间间隔依次向所述存储装置发送预设数量的信号组，其中，预设数量包括一个时钟周期内包含的预设时间间隔的数量。
例如可以是将一个时钟周期平均分成N等份，相邻两个信号组之间的时间间隔为1/N个时钟周期，并且依次向存储装置发送N个信号组。
根据本公开的实施例，例如可以将一个时钟周期平均分成128份，每隔1/128个时钟周期向存储装置发送一个信号组，依次向存储装置发送128个信号组。
根据本公开的实施例，例如每个信号组可以包括22个初始信号，该22个初始信号例如可以分别经由22个Address/command复用信号线传输到DDR4的RCD。根据本公开的实施例，初始信号例如可以是低电平信号或者高电平信号等等。
根据本公开的实施例，向存储装置发送的首个信号组符合的时序可以满足首个信号组在各个信号线上的多个初始信号的有效窗口的中间时刻与与所述信号组相关联的第二时钟信号的上升沿时刻或者下降沿时刻的时间差在容差范围内。
根据本公开的实施例，容差范围例如可以是[-T0/256，+T0/256]，其中，T0为一个采样时钟信号的时钟周期。
根据本公开的实施例，首个信号组的多个初始信号的有效窗口的中间时刻与时钟信号的上升沿时刻或下降沿时刻为同一时刻，使得各个信号线的时延计算方法简单。
需要理解的是，首个信号组符合的时序也可以是其他形式的，例如可以是有效窗口的中间时刻与时钟信号的上升沿时刻的时间差为1/128个时钟周期等等。
以首个信号组的多个初始信号的有效窗口的中间时刻与时钟信号的上升沿时刻为例，结合图4A和图4B说明根据本公开实施例的确定各个信号线时延的原理。
图4A和图4B示意性示出了先后发送的信号组的初始信号以及存储装置先后接收到的时延信号的示意图。
图4A中的左侧示意图示意性示出了向存储装置发送的首个信号组的时序示意图，如图4A所示，首个信号组中的多个初始信号的有效窗口的中间时刻(如图4A左侧图中C-C’所示的位置)与时钟信号的上升沿时刻为同一时刻。
由于信号线在传输初始信号的过程中，不同信号线相对于时钟信号的对初始信号产生的时延不同，导致RCD在时钟信号的上升沿或者下降沿采样到错误的信号。图4A中的右侧示意图示意性示出了RCD接收到的针对首个信号组的时延信号的时序示意图。
如图4A的右侧示意图所示，时钟信号的上升沿时刻与首个信号组的初始信号的时延信号的中间时刻(如图4A右侧图中C-C’所示的位置)存在时间差，其中时延信号为经由信号线传输信号而产生时延得到的信号。例如，信号线A0上传输的初始信号可以为高电平，初始信号相对于时钟信号在信号线A0上产生的时延为t1，在该情景中，RCD在时钟信号的上升沿对信号线A0采样获得的信号为高电平。
图4B中的左侧示意图示意性示出了向存储装置发送的第二个信号组的时序示意图。
如图4B的左侧示意图所示，对于同一个时钟信号，第二个信号组的初始信号的时序相对于首个信号组的时序向左移动了T0/128，其中，T0为一个时钟周期。根据本公开的实施例，存储装置的RCD接收到的时钟信号可以是发生延迟后的时钟信号，相应地，存储装置在时钟信号的上升沿采样得到的信号时延信号的时序相对于针对首个信号组的时延信号的时序向左移动T0/128。继续以信号线A0为例，RCD时钟信号的上升沿对信号线A0采样获得的信号变为低电平。
需要理解的是，为了便于理解图4B中T0/128的时间长度并未按照比例示出，T0/128的时间长度仅为示意性表示。
如图4B的右侧图所示，信号线A0对初始信号产生的时延为t1，当左移T0/128的时间长度后，RCD采样得到的是低电平信号，即t1+T0/128＝T0/2。因此，信号线A0相对于RCD接收到的时钟信号对address/clock信号产生的时延t1可以等于(T0/2-T0/128)。
类似地，若移动M个T0/128的时间长度后，RCD接收到错误的信号，则tn+M*T0/128＝T0/2。因此，某个信号线相对于RCD接收到的时钟信号对address/clock信号产生的时延tn可以等于(T0/2-M*T0/128)。
需要理解的是，向存储装置发送的一个信号组中的多个初始信号并不限定为高电平信号，例如也可以是低电平信号，或者某些初始信号为高电平，某些初始信号为低电平。
根据本公开的实施例，在操作S220，时延信号例如可以是一个信号组中的多个初始信号分别经由多个信号线传输而产生时延后得到的信号。例如，一个信号组中包括22个初始信号，则时延信号可以包括22个子时延信号，该22个子时延信号分别是22个信号线传输初始信号产生延时获得的。
根据本公开的实施例，编码信号可以是对时延信号按照预定编码规则进行编码得到的。预定编码规则例如可以是低电平信号编码为二进制0，高电平信号编码为二进制1，并且按照预设顺序对每一个信号线上的子时延信号对应的编码排序。
具体地，例如在图1A所示的情景中，RCD接收到的22个信号线产生的时延信号可以均为高电平，则RCD通过反馈信号线向内存控制器110发送的编码信号可以是1111111111111111111111。又例如，RCD接收到的22个信号线中的A0、A5、BG1信号线上的时延信号可以为低电平，其他信号线产生的时延信号均为高电平，则RCD通过反馈信号线向内存控制器110发送的编码信号可以是0111101111111111111110。
根据本公开的实施例，例如RCD可以以串行方式将编码信号发送到内存控制器120中。具体地，例如依次向内存控制器120发送信号0111101111111111111110，其中，0表示低电平，1表示高电平。
根据本公开的实施例，在操作S230和S240，例如在图1A所示的情景中，每一个信号组可以包括22个初始信号。该22个初始信号在各自的信号线上相对于同一时钟信号产生时延，存储装置根据接收到的时延信号编码而确定编码信号。例如22个初始信号均为高电平，而该22个初始信号相关联的编码信号例如可以是1111111111111111111100，比较该初始信号和编码信号，确定00对应的信号线传输延时导致信号发生错误。
根据本公开的实施例，例如可以是依次向存储装置发送128个信号组，相邻的两个信号组之间的时间间隔为T0/128。依次将128信号组中的每一个信号组所包括的22初始信号和与该22个初始信号相关联的编码信号进行比较，从而获得128个比较结果。
根据本公开的实施例，例如某个信号线的前5组的初始信号均为高电平，而前4组相关联的编码信号中的该信号线对应的码位为高电平，而第5组相关联的编码信号中的该信号线对应的码位为低电平，确定该信号线的延时为(T0/2-4*T0/128)。
图5示意性示出了根据本公开另一实施例的信息处理方法的流程图。
如图5所示，信息处理方法在前述实施例的基础上还包括操作S510。
在操作S510，根据各个所述信号线的时延，确定向所述存储装置发送命令地址信号的标准时序，其中，所述标准时序使得所述存储装置接收到的针对所述命令地址信号的时延信号的有效窗口的中间时刻与所述存储装置接收到的第一时钟信号的上升沿时刻或者下降沿时刻的时间差在容差范围内。
根据本公开的实施例，在操作S510，例如某个信号线相对于时钟信号的时延为+t2，可以控制该信号线上传输的address/command信号提前t2时间长度发送。又例如另一个信号线相对于时钟信号的时延为-t3，可知控制该信号线上传输的address/command信号后移t3时间长度发送。
根据本公开的实施例，存储装置接收到的针对所述命令地址信号的时延信号的有效窗口的中间时刻与所述存储装置接收到的第一时钟信号的上升沿时刻或者下降沿时刻的时间差在容差范围内能够保证存储装置在时钟信号的上升沿或者下降沿采样得到到的address/command信号为正确的。
本公开的另一方面提供了另一信息处理方法，该信息处理方法例如可以应用于图1A所示的情景中的DDR4内存120。
图6A和6B示意性示出了根据本公开另一实施例的信息处理方法的流程图。
如图6A和6B所示，该方法包括操作S610和操作S620，其中，操作S620包括操作S621和操作S622。
在操作S610，存储装置获得多个时延信号，所述时延信号包括信号组所包括的多个初始信号分别经由多个信号线传输而产生的信号，其中，电子设备按照所述信号组的时序，经由所述多个信号线依次向所述存储装置发送多个信号组中的一个信号组。
在操作S620，对各个所述时延信号处理。其中，对各个时延信号处理包括操作S621和操作S622。
在操作S621，根据预定编码规则对所述时延信号编码，生成编码信号。
在操作S622，发送所述编码信号至所述电子设备，用于使所述电子设备依次将所述多个信号组中的每一个信号组所包括的多个初始信号和与所述多个初始信号相关联的编码信号进行比较，获得多个比较结果。
根据本公开的实施例，在操作S610，例如可以是每一个时延信号包括22个初始信号经由22个信号线传输产生延时而获得的22个子时延信号。初始信号例如可以是内存控制器向存储装置发送的一个信号组包括的多个信号。
根据本公开的实施例，在操作S620，例如可以是存储装置分别对从信号线上获得的128个时延信号中的每一个时延信号进行如操作S521和操作S522的处理。
根据本公开的实施例，在操作S621，根据预定编码规则对时延信号编码，生成编码信号包括：将时延信号在各个信号线上的电平信号转换为二进制代码。例如可以将高电平信号编码为二进制1，低电平信号编码为二进制0。具体地，例如RCD从A0信号线、A2信号线、A10信号线、BG1信号线上得到的是低电平信号，其他21个信号线上得到的是高电平信号，则编码信号可以是0101111111011111111110。
根据本公开的实施例，在操作S622，例如可以是以串行方式发送编码信号到内存控制器。内存控制器将信号组中的初始信号和编码信号比较，获得比较结果。例如在操作S621所示的实施例中，若内存控制器向存储装置发送的信号组的多个初始信号为22个高电平信号，而内存控制器接收到的RCD发送的编码信号例如可以是如图6C所示的信号，即0101111111011111111110，则确定A0信号线上传输的初始信号发生改变，由高电平信号变为低电平信号，从而根据上述计算方法获得A0信号线的时延。
图7示意性示出了根据本公开的实施例的信息处理装置700的框图。
如图7所示，信息处理装置700包括发送模块710、接收模块720、第一处理模块730。
发送模块710，例如执行上文参考图2描述的操作S210，用于按照信号组的时序，经由多个信号线依次向存储装置发送多个信号组中的一个信号组所包括的多个初始信号。
接收模块720，例如执行上文参考图2描述的操作S220，用于接收来自所述存储装置的多个编码信号，所述编码信号包括存储装置对时延信号编码得到的信号，其中，所述时延信号包括所述多个初始信号经由所述多个信号线传输而产生的信号。
第一处理模块730，例如执行上文参考图2描述的操作S230和S240，用于依次将所述多个信号组中的每一个信号组所包括的多个初始信号和与所述多个初始信号相关联的编码信号进行比较，获得多个比较结果，以及基于所述多个比较结果，确定各个所述信号线的时延。
根据本公开的实施例，信息处理装置还可以包括确定模块，例如执行上文参考图5描述的操作S510，用于根据各个所述信号线的时延，确定向所述存储装置发送命令地址信号的标准时序，其中，所述标准时序使得所述存储装置接收到的针对所述命令地址信号的时延信号的有效窗口的中间时刻与所述存储装置接收到的第一时钟信号的上升沿时刻或者下降沿时刻的时间差在容差范围内。
根据本公开的实施例，按照信号组的时序，经由多个信号线依次向存储装置发送多个信号组中的一个信号组包括的多个初始信号包括：按照信号组的时序，以相邻两个信号组的时间间隔为预设时间间隔依次向所述存储装置发送预设数量的信号组，其中，所述预设数量包括一个时钟周期内包含的所述预设时间间隔的数量。
根据本公开的实施例，按照信号组的时序，经由多个信号线依次向存储装置发送多个信号组中的一个信号组包括：向存储装置发送首个信号组，其中，所述首个信号组符合的时序满足所述首个信号组在各个所述信号线上初始信号的有效窗口的中间时刻与与所述信号组相关联的第二时钟信号的上升沿时刻或者下降沿时刻的时间差在容差范围内。
图8示意性示出了根据本公开另一实施例的存储装置800的框图。
如图8所示，存储装置800包括获得模块810、第二处理模块820。其中，第二处理模块820包括比较模块821和确定模块822。
获得模块810，例如执行上文参考图6A描述的操作S610，用于存储装置获得多个时延信号，所述时延信号包括信号组所包括的多个初始信号分别经由多个信号线传输而产生的信号。
第二处理模块820，例如执行上文参考图6A描述的操作S620，用于对各个所述时延信号处理。
比较模块821，例如执行上文参考图6B描述的操作S621，用于根据预定编码规则对所述时延信号编码，生成编码信号。
确定模块822，例如执行上文参考图6B描述的操作S622，用于发送所述编码信号至所述电子设备，用于使所述电子设备依次将所述多个信号组中的每一个信号组所包括的多个初始信号和与所述多个初始信号相关联的编码信号进行比较，获得多个比较结果。
根据本公开的实施例的模块中的任意多个、或其中任意多个的至少部分功能可以在一个模块中实现。根据本公开实施例的模块中的任意一个或多个可以被拆分成多个模块来实现。根据本公开实施例的模块中的任意一个或多个可以至少被部分地实现为硬件电路，例如现场可编程门阵列(FPGA)、可编程逻辑阵列(PLA)、片上系统、基板上的系统、封装上的系统、专用集成电路(ASIC)，或可以通过对电路进行集成或封装的任何其他的合理方式的硬件或固件来实现，或以软件、硬件以及固件三种实现方式中任意一种或以其中任意几种的适当组合来实现。或者，根据本公开实施例的模块中的一个或多个可以至少被部分地实现为计算机程序模块，当该计算机程序模块被运行时，可以执行相应的功能。
例如，发送模块710、接收模块720、第一处理模块730中的任意多个可以合并在一个模块中实现，或者其中的任意一个模块可以被拆分成多个模块。或者，这些模块中的一个或多个模块的至少部分功能可以与其他模块的至少部分功能相结合，并在一个模块中实现。根据本公开的实施例，发送模块710、接收模块720和第一处理模块730中的至少一个可以至少被部分地实现为硬件电路，例如现场可编程门阵列(FPGA)、可编程逻辑阵列(PLA)、片上系统、基板上的系统、封装上的系统、专用集成电路(ASIC)，或可以通过对电路进行集成或封装的任何其他的合理方式等硬件或固件来实现，或以软件、硬件以及固件三种实现方式中任意一种或以其中任意几种的适当组合来实现。或者，发送模块710、接收模块720、第一处理模块730中的至少一个可以至少被部分地实现为计算机程序模块，当该计算机程序模块被运行时，可以执行相应的功能。
图9示意性示出了根据本公开实施例的电子设备900的方框图。图9示出的电子设备仅仅是一个示例，不应对本公开实施例的功能和使用范围带来任何限制。
如图9所示，电子设备900包括处理器910、计算机可读存储介质920。该电子设备900可以执行根据本公开实施例的方法。
具体地，处理器910例如可以包括通用微处理器、指令集处理器和/或相关芯片组和/或专用微处理器(例如，专用集成电路(ASIC))，等等。处理器910还可以包括用于缓存用途的板载存储器。处理器910可以是用于执行根据本公开实施例的方法流程的不同动作的单一处理单元或者是多个处理单元。
计算机可读存储介质920，例如可以是非易失性的计算机可读存储介质，具体示例包括但不限于：磁存储装置，如磁带或硬盘(HDD)；光存储装置，如光盘(CD-ROM)；存储器，如随机存取存储器(RAM)或闪存；等等。
计算机可读存储介质920可以包括计算机程序921，该计算机程序921可以包括代码/计算机可执行指令，其在由处理器910执行时使得处理器910执行根据本公开实施例的方法或其任何变形。
计算机程序921可被配置为具有例如包括计算机程序模块的计算机程序代码。例如，在示例实施例中，计算机程序921中的代码可以包括一个或多个程序模块，例如包括921A、模块921B、……。应当注意，模块的划分方式和个数并不是固定的，本领域技术人员可以根据实际情况使用合适的程序模块或程序模块组合，当这些程序模块组合被处理器910执行时，使得处理器910可以执行根据本公开实施例的方法或其任何变形。
根据本公开的实施例，处理器910可以与信号发送器930和信号接收器940进行交互，来执行根据本公开实施例的方法或其任何变形。
根据本发明的实施例，发送模块710、接收模块720、第一处理模块730中的至少一个可以实现为参考图9描述的计算机程序模块，其在被处理器910执行时，可以实现上面描述的相应操作。
本公开还提供了一种计算机可读存储介质，该计算机可读存储介质可以是上述实施例中描述的设备/装置/系统中所包含的；也可以是单独存在，而未装配入该设备/装置/系统中。上述计算机可读存储介质承载有一个或者多个程序，当上述一个或者多个程序被执行时，实现根据本公开实施例的方法。
根据本公开的实施例，计算机可读存储介质可以是非易失性的计算机可读存储介质，例如可以包括但不限于：便携式计算机磁盘、硬盘、随机访问存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、便携式紧凑磁盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本公开中，计算机可读存储介质可以是任伺包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。
附图中的流程图和框图，图示了按照本公开各种实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段、或代码的一部分，上述模块、程序段、或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个接连地表示的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图或流程图中的每个方框、以及框图或流程图中的方框的组合，可以用执行规定的功能或操作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
本领域技术人员可以理解，本公开的各个实施例和/或权利要求中记载的特征可以进行多种组合和/或结合，即使这样的组合或结合没有明确记载于本公开中。特别地，在不脱离本公开精神和教导的情况下，本公开的各个实施例和/或权利要求中记载的特征可以进行多种组合和/或结合。所有这些组合和/或结合均落入本公开的范围。
尽管已经参照本公开的特定示例性实施例示出并描述了本公开，但是本领域技术人员应该理解，在不背离所附权利要求及其等同物限定的本公开的精神和范围的情况下，可以对本公开进行形式和细节上的多种改变。因此，本公开的范围不应该限于上述实施例，而是应该不仅由所附权利要求来进行确定，还由所附权利要求的等同物来进行限定。

Claims (9)

1.一种信息处理方法，包括：
按照信号组的时序，经由多个信号线依次向存储装置发送多个信号组中的一个信号组所包括的多个初始信号；
接收来自所述存储装置的多个编码信号，所述多个编码信号中的一个编码信号包括存储装置对一个时延信号编码得到的信号，其中，所述一个时延信号包括所述多个初始信号经由所述多个信号线传输而产生的信号；
依次将所述多个信号组中的每一个信号组所包括的多个初始信号和与所述多个初始信号相关联的编码信号进行比较，获得多个比较结果；以及
基于所述多个比较结果，确定所述多个信号线中的各个信号线的时延；
其中，所述按照信号组的时序，经由多个信号线依次向存储装置发送多个信号组中的一个信号组包括：
向所述存储装置发送首个信号组，其中，所述首个信号组符合的时序满足所述首个信号组在所述多个信号线中的各个信号线上初始信号的有效窗口的中间时刻与所述信号组相关联的第二时钟信号的上升沿时刻或者下降沿时刻的时间差在容差范围内。
2.根据权利要求1所述的方法，还包括：
根据所述多个信号线中的各个信号线的时延，确定向所述存储装置发送命令地址信号的标准时序，
其中，所述标准时序使得所述存储装置接收到的针对所述命令地址信号的时延信号的有效窗口的中间时刻与所述存储装置接收到的第一时钟信号的上升沿时刻或者下降沿时刻的时间差在容差范围内。
3.根据权利要求1所述的方法，其中，所述按照信号组的时序，经由多个信号线依次向存储装置发送多个信号组中的一个信号组包括的多个初始信号包括：
按照信号组的时序，以相邻两个信号组的时间间隔为预设时间间隔依次向所述存储装置发送预设数量的信号组，
其中，所述预设数量包括一个时钟周期内包含的所述预设时间间隔的数量。
4.一种信息处理方法，包括：
存储装置获得多个时延信号，所述多个时延信号中的一个时延信号包括信号组所包括的多个初始信号分别经由多个信号线传输而产生的信号，其中，电子设备按照所述信号组的时序，经由所述多个信号线依次向所述存储装置发送多个信号组中的一个信号组，包括：
向所述存储装置发送首个信号组，其中，所述首个信号组符合的时序满足所述首个信号组在所述多个信号线中的各个信号线上初始信号的有效窗口的中间时刻与所述信号组相关联的第二时钟信号的上升沿时刻或者下降沿时刻的时间差在容差范围内；以及
对所述多个时延信号中的各个时延信号执行如下处理：
根据预定编码规则对时延信号编码，生成编码信号；以及
发送所述编码信号至所述电子设备，用于使所述电子设备依次将所述多个信号组中的每一个信号组所包括的多个初始信号和与所述多个初始信号相关联的编码信号进行比较，获得多个比较结果。
5.根据权利要求4所述的方法，其中，所述根据预定编码规则对时延信号编码，生成编码信号包括：
将时延信号在所述多个信号线中的各个信号线上的电平信号转换为二进制代码，
所述发送所述编码信号至电子设备包括：
以串行方式发送所述二进制代码至所述电子设备。
6.一种信息处理装置，包括：
发送模块，用于按照信号组的时序，经由多个信号线依次向存储装置发送多个信号组中的一个信号组所包括的多个初始信号；
接收模块，用于接收来自所述存储装置的多个编码信号，所述多个编码信号中的一个编码信号包括存储装置对一个时延信号编码得到的信号，其中，所述一个时延信号包括所述多个初始信号经由所述多个信号线传输而产生的信号；
第一处理模块，用于依次将所述多个信号组中的每一个信号组所包括的多个初始信号和与所述多个初始信号相关联的编码信号进行比较，获得多个比较结果；以及基于所述多个比较结果，确定所述多个信号线中的各个信号线的时延；
其中，所述发送模块还用于：
向所述存储装置发送首个信号组，其中，所述首个信号组符合的时序满足所述首个信号组在所述多个信号线中的各个信号线上初始信号的有效窗口的中间时刻与所述信号组相关联的第二时钟信号的上升沿时刻或者下降沿时刻的时间差在容差范围内。
7.根据权利要求6所述的信息处理装置，还包括：
确定模块，用于根据所述多个信号线中的各个信号线的时延，确定向所述存储装置发送命令地址信号的标准时序，
其中，所述标准时序使得所述存储装置接收到的针对所述命令地址信号的时延信号的有效窗口的中间时刻与所述存储装置接收到的第一时钟信号的上升沿时刻或者下降沿时刻的时间差在容差范围内。
8.一种存储装置，包括：
获取模块，用于获得多个时延信号，所述多个时延信号中的一个时延信号包括信号组所包括的多个初始信号分别经由多个信号线传输而产生的信号，其中，电子设备按照所述信号组的时序，经由所述多个信号线依次向所述存储装置发送多个信号组中的一个信号组，包括：
向所述存储装置发送首个信号组，其中，所述首个信号组符合的时序满足所述首个信号组在所述多个信号线中的各个信号线上初始信号的有效窗口的中间时刻与所述信号组相关联的第二时钟信号的上升沿时刻或者下降沿时刻的时间差在容差范围内；以及
第二处理模块，用于对多个时延信号中的各个时延信号执行如下处理：
根据预定编码规则对时延信号编码，生成编码信号；以及
发送所述编码信号至所述电子设备，用于使所述电子设备依次将所述多个信号组中的每一个信号组所包括的多个初始信号和与所述多个初始信号相关联的编码信号进行比较，获得多个比较结果。
9.一种电子设备，包括：
处理器；以及
存储器，用于存储可执行指令，其中，当所述指令被所述处理器执行时，使得所述处理器执行如权利要求1～5任意一项所述的方法。
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* Cited by examiner, † Cited by third party
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102741817A (zh) * 2009-09-04 2012-10-17 英特尔贝内卢克斯公司 用于生成指令精简方案集的方法、用于根据所生成的集来精简程序的方法，以及能够执行由此精简的程序的可编程处理器
CN107046414A (zh) * 2016-02-05 2017-08-15 爱思开海力士有限公司 相位与频率控制电路和包括其的系统
CN107481746A (zh) * 2016-06-08 2017-12-15 三星电子株式会社 用于操作ddr可兼容异步存储器模块的系统和方法
CN108027788A (zh) * 2015-09-22 2018-05-11 高通股份有限公司 在存储器控制器数字核与i/o之间具有低延迟和高密度布线的集成电路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102741817A (zh) * 2009-09-04 2012-10-17 英特尔贝内卢克斯公司 用于生成指令精简方案集的方法、用于根据所生成的集来精简程序的方法，以及能够执行由此精简的程序的可编程处理器
CN108027788A (zh) * 2015-09-22 2018-05-11 高通股份有限公司 在存储器控制器数字核与i/o之间具有低延迟和高密度布线的集成电路
CN107046414A (zh) * 2016-02-05 2017-08-15 爱思开海力士有限公司 相位与频率控制电路和包括其的系统
CN107481746A (zh) * 2016-06-08 2017-12-15 三星电子株式会社 用于操作ddr可兼容异步存储器模块的系统和方法

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