JP2013069362A - 半導体記憶装置及びその制御方法 - Google Patents

Abstract

【課題】カラムブロックのデータラッチに対するデータの高速転送を可能にする。
【解決手段】半導体記憶装置１は、メモリセルアレイ２と、データバスＤＢと、転送制御部ＴＣ０〜ＴＣ２と、複数のカラムブロックＣ（０＋４×ｉ）〜Ｃ（３＋４×ｉ）と、カラムセレクタＣＳとを含む。カラムブロックおよびカラムセレクタはメモリセルアレイより下に形成される。データバスＤＢは複数のステージＳ０〜Ｓ３に分割される。転送制御部は複数のステージのそれぞれにデータが割り当てられるようにデータをシリアル転送する。カラムブロックは選択された場合にデータを一次記憶する。カラムセレクタＣＳはカラムブロックの中から、ステージごとにいずれかのカラムブロックを選択し、ステージごとに選択されたカラムブロックとの間でデータをパラレル転送する。データバスＤＢはカラムブロックの配列方向の一方の端側から他方の端側へ向かい、他方の端側で折り返す。
【選択図】図１

Description

本発明の実施形態は、半導体記憶装置及びその制御方法に関する。

コンピュータ、デジタルカメラなどのような電子機器においては、データ保存のためのファイルメモリとして、フラッシュメモリが用いられる。

フラッシュメモリのビットコストは、継続的な大容量化及び微細化によって、年々低減している。大容量化及び微細化により、フラッシュメモリのアプリケーションは増加している。フラッシュメモリは、微細化及び多値化に加えて、近年では３次元化積層化により、ビットコストの低減が図られている。

このようなビットコストを低減する技術では、基本的にセルの信号量を減少させ、セルの信号を読み出すビット線の容量が大きくなるために、セル単体の読み出し速度は遅くなる。また、ビットコストを低減させるためには、書き込み動作、ベリファイ動作をきめ細かく行う必要があるため、書き込み速度も遅くなる。

従来は、ページと呼ばれる複数のビットの集合を同時に読み書きし、このページをシリアルに転送することによって、遅い内部速度及び遅いメモリ動作を隠蔽してきた。

記憶されている大量のデータを処理するために、データへの高速アクセス性能の向上が求められており、バンド幅が例えば２００ＭByte／secから４００ＭByte／secなどのようなこれまでの５倍から１０倍の高速化技術の開発が進められている。

特開２００２−９３１７９号公報

本発明の実施形態は、カラムブロックのデータラッチに対するデータの高速転送を可能にする半導体記憶装置及びその制御方法を提供することを目的とする。

実施形態によれば、半導体記憶装置は、メモリセルアレイと、データバスと、転送制御部と、複数のカラムブロックと、カラムセレクタとを含む。メモリセルアレイは、半導体基板より上に形成される。データバスは、複数のステージに分割される。転送制御部は、複数のステージのそれぞれにデータが割り当てられるように、データをシリアル転送する。複数のカラムブロックは、半導体基板の表面でありメモリセルアレイより下に形成され、選択された場合にデータを一次記憶する。カラムセレクタは、半導体基板の表面でありメモリセルアレイより下に形成され、複数のカラムブロックの中から、複数のステージごとにいずれかのカラムブロックを選択し、複数のステージと複数のステージごとに選択されたカラムブロックとの間でデータをパラレルに転送する。データバスは、複数のカラムブロックの配列方向の一方の端側から他方の端側へ向かい、他方の端側で折り返し、他方の端側から前記一方の端側へ向かう。

第１の実施形態に係る半導体記憶装置の構成の一例を示す平面ブロック図。 第１の実施形態に係る半導体記憶装置の構成の一例を示す断面ブロック図。 第１の実施形態に係る書き込み動作の一例を示すタイミングチャート。 第１の実施形態に係る読み出し動作の一例を示すタイミングチャート。 従来の半導体記憶装置の概略構成の一例を示すブロック図。 第１の実施形態に係る半導体記憶装置の概略構成の一例を示すブロック図。 第２の実施形態に係る転送制御回路によるデータ転送制御の一例を示すブロック図。

以下、図面を参照しながら本発明の各実施の形態について説明する。なお、以下の説明において、略または実質的に同一の機能および構成要素については、同一符号を付し、必要に応じて説明を行う。

（第１の実施形態）
本実施形態においては、例えばページなどのデータ単位でデータのシリアル転送が行われ、内部のデータラッチ（カラムレジスタ）から読み出しデータを受け、又は、データラッチへ書き込みデータを送るバスを複数のステージに分割し、パイプライン動作を行うことにより、高バンド幅のデータ転送を実現する半導体記憶装置及びその制御方法について説明する。

本実施形態において、データ転送用のバスは、メモリチップの一方の端側から他方の端側へ向かい、他方の端側で折り返され、元の一方の端側へ戻る。

本実施形態において、読み出しデータ及び書き込みデータのデータサイズは、ページサイズとするが、ページよりも大きい又は小さいサイズでもよい。

図１は、本実施形態に係る半導体記憶装置の構成の一例を示す平面ブロック図である。半導体記憶装置１は、平面の中央線Ｃでほぼ左右対称の構成を持つ。以下においては、図１の左側の構成に基づいて半導体記憶装置１を説明する。

図２は、本実施形態に係る半導体記憶装置１の構成の一例を示す断面ブロック図である。

半導体記憶装置１は、例えば、３次元積層型半導体記憶装置であり、データの読み出し及び書き込みを行う。半導体記憶装置１は、メモリセルアレイ２、複数のカラムブロックＣ（０＋４×０），…，Ｃ（０＋４×ｎ），Ｃ（１＋４×０），…，Ｃ（１＋４×ｎ），Ｃ（２＋４×０），…，Ｃ（２＋４×ｎ），Ｃ（３＋４×０），…，Ｃ（３＋４×ｎ）、カラムセレクタＣＳ、データバスＤＢ、転送制御回路ＴＣ０〜ＴＣ２、クロックバスＣＫＢを備える。

メモリセルアレイ２は、半導体基板２０上の回路のうちの少なくとも一部より上に形成される。

複数のカラムブロックＣ（０＋４×０），…，Ｃ（０＋４×ｎ），Ｃ（１＋４×０），…，Ｃ（１＋４×ｎ），Ｃ（２＋４×０），…，Ｃ（２＋４×ｎ），Ｃ（３＋４×０），…，Ｃ（３＋４×ｎ）は、例えばこの順序で、メモリチップの一方の端側から他方の端側へ配列されている。ここで、ｎは１以上の整数である。ｉを０≦ｉ≦ｎの整数とし、ｒを０，１，２，３のいずれかの値とすると、カラムブロックの符号はＣ（ｒ＋４×ｉ）と表現される。このカラムブロックの符号Ｃ（ｒ＋４×ｉ）は、ｒ＝０で整数ｉが０からｎまで変化し、次に、ｒ＝１で整数ｉが０からｎまで変化し、次に、ｒ＝２で整数ｉが０からｎまで変化し、最後に、ｒ＝３で整数ｉが０からｎまで変化する。

図１においては、複数のカラムブロックＣ（０），…，Ｃ（３＋４×ｎ）のうち、カラムブロックＣ（０＋４×ｉ），Ｃ（１＋４×ｉ），Ｃ（２＋４×ｉ），Ｃ（３＋４×ｉ）を図示している。

半導体記憶装置１は、コントローラ３によって制御される。

データバスＤＢは、転送制御回路ＴＣ０〜ＴＣ２に基づいて複数のステージＳ０〜Ｓ３に分割される。本実施形態においては、データバスＤＢの出力側から入力側へ、複数のステージＳ０〜Ｓ３が直列に並ぶ。

データバスＤＢは、複数のカラムブロックＣ（０），…，Ｃ（３＋４×ｎ）の配列方向の一方の端側から他方の端側へ向かい、他方の端側で折り返し、他方の端側から前記一方の端側へ向かう。

本実施形態においては、データバスＤＢが４つのステージＳ０〜Ｓ３に分割される場合を例として説明するが、データバスＤＢの一方の端側から他方の端側までの往路が２以上、データバスＤＢの他方の端側から一方の端側までの復路が２以上、往復で４以上に分割されればよい。

メモリセルアレイ２と、複数のカラムブロックＣ（０），…，Ｃ（３＋４×ｎ）及びカラムセレクタＣＳなどの周辺回路とは、積層関係にある。具体的には、メモリセルアレイ２は、半導体基板２０平面より上に形成され、複数のカラムブロックＣ（０），…，Ｃ（３＋４×ｎ）及びカラムセレクタＣＳなどの周辺回路は、メモリセルアレイより下の半導体基板２０平面に対して形成される。なお、メモリセルアレイ２とコントローラ３とが積層関係にあるとしてもよく、メモリセルアレイ２とデータバスＤＢ及び転送制御回路ＴＣ０〜ＴＣ２とが積層関係にあるとしてもよい。

メモリセルアレイ２は、例えば、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、又は、他の種類のフラッシュメモリとする。メモリセルアレイ２は、３次元積層型セルアレイであってもよい。

メモリセルアレイ２の複数のメモリセルは、複数のワード線ＷＬ０〜ＷＬｘと複数のビット線ＢＬ０，…，ＢＬ（３＋４×ｎ）とのそれぞれの交点に形成される。

カラムブロックＣ（０），…，Ｃ（３＋４×ｎ）は、それぞれ、センスアンプＳＡ（０），…，ＳＡ（３＋４×ｎ）、データラッチ（ページレジスタ）ＤＬ（０），…，ＤＬ（３＋４×ｎ）、図示しない演算回路、図示しない制御回路を含む。図１においては、センスアンプＳＡ（０），…，ＳＡ（３＋４×ｎ）のうち、センスアンプＳＡ（０＋４×ｉ），ＳＡ（１＋４×ｉ），ＳＡ（２＋４×ｉ），ＳＡ（３＋４×ｉ）を図示し、データラッチＤＬ（０），…，ＤＬ（３＋４×ｎ）のうち、データラッチＤＬ（０＋４×ｉ），ＤＬ（１＋４×ｉ），ＤＬ（２＋４×ｉ），ＤＬ（３＋４×ｉ）を図示している。

本実施形態において、カラムブロックＣ（０＋４×０），…，Ｃ（０＋４×ｎ）はステージＳ０に対応付けられており、カラムブロックＣ（１＋４×０），…，Ｃ（１＋４×ｎ）はステージＳ３に対応付けられており、カラムブロッククＣ（２＋４×０），…，Ｃ（２＋４×ｎ）はステージＳ２に対応付けられており、カラムブロックＣ（３＋４×０），…，Ｃ（３＋４×ｎ）はステージＳ１に対応付けられている。

カラムセレクタＣＳは、ステージＳ０〜Ｓ３ごとに、データの読み出し又は書き込みをパラレルに行うカラムブロックを選択する。

クロックバスＣＫＢは、カラムセレクタＣＳ、カラムブロックＣ（０），…，Ｃ（３＋４×ｎ）、転送制御回路ＴＣ０〜ＴＣ２に共通のクロック信号を供給する。カラムセレクタＣＳ、カラムブロックＣ（０），…，Ｃ（３＋４×ｎ）、転送制御回路ＴＣ０〜ＴＣ２は、クロック信号に基づいて動作する。

転送制御回路ＴＣ０〜ＴＣ２は、各ステージＳ０〜Ｓ３の間に備えられ、前のステージから次のステージにデータＤ（０＋４×０），Ｄ（１＋４×０），Ｄ（２＋４×０），Ｄ（３＋４×０），…，Ｄ（０＋４×ｎ），Ｄ（１＋４×ｎ），Ｄ（２＋４×ｎ），Ｄ（３＋４×ｎ）をこの順序でシリアル転送する。

データの符号はＤ（ｒ＋４×ｉ）と表現される。このカラムブロックの符号Ｄ（ｒ＋４×ｉ）は、ｉ＝０でｒが０，１，２，３と変化し、次に、ｉ＝１でｒが０，１，２，３と変化し、その後ｉ＝ｎでｒが０，１，２，３と変化する。図１においては、データＤ（０），Ｄ（１），Ｄ（２），Ｄ（３），…，Ｄ（３＋４×ｎ）のうち、Ｄ（０＋４×ｉ），Ｄ（１＋４×ｉ），Ｄ（２＋４×ｉ），Ｄ（３＋４×ｉ）を図示している。

転送制御回路ＴＣ０〜ＴＣ２は、カラムブロックに対する１書き込みタイミング内で、シリアル転送により４つのデータを各ステージＳ０〜Ｓ３に配置する。また、転送制御回路ＴＣ０〜ＴＣ２は、カラムブロックに対する１読み出しタイミング内で、各ステージＳ０〜Ｓ３に配置されている４つのデータを、シリアル転送により出力する。

例えば、転送制御回路ＴＣ０〜ＴＣ２として、フリップフロップ回路を用いることができる。

カラムアドレスで指定された４つのカラムブロックのデータラッチにデータが格納されてから、新たなカラムアドレスで指定された４つのカラムブロックのデータラッチに新たなデータが格納されるまでの間に、転送制御回路ＴＣ０〜ＴＣ２は、各ステージＳ０〜Ｓ３の４つのデータをシリアル転送する。すなわち、本実施形態においては、データバスＤＢの４転送サイクルに対して、４つのデータラッチに対するに対する４つのデータの１格納サイクルが対応する。

転送制御回路ＴＣ０〜ＴＣ２、カラムセレクタＣＳ、カラムブロックＣ（０），…，Ｃ（３＋４×ｎ）は、共通のクロックによって制御され、パイプライン動作を行う。

図３は、本実施形態に係る書き込み動作の一例を示すタイミングチャートである。

転送制御回路ＴＣ０〜ＴＣ２は、書き込みタイミングＴ１内で、データＤ（０），Ｄ（１），Ｄ（２），Ｄ（３）をシリアル転送し、各ステージＳ０〜Ｓ３にそれぞれデータＤ（０），Ｄ（１），Ｄ（２），Ｄ（３）を割り当てる。

次の書き込みタイミングＴ２において、カラムセレクタＣＳは、ステージＳ０〜Ｓ３のデータＤ（０），Ｄ（１），Ｄ（２），Ｄ（３）を、それぞれカラムアドレスによって指定されたカラムブロックＣ（０），Ｃ（３），Ｃ（２），Ｃ（１）に、パラレルに転送する。

また、この書き込みタイミングＴ２において、転送制御回路ＴＣ０〜ＴＣ２は、新たに、データＤ（４），Ｄ（５），Ｄ（６），Ｄ（７）をシリアル転送し、各ステージＳ０〜Ｓ３にそれぞれデータＤ（４），Ｄ（５），Ｄ（６），Ｄ（７）を割り当てる。その後の書き込み動作は同様である。この書き込み動作において、データＤ（０＋４×ｉ），Ｄ（１＋４×ｉ），Ｄ（２＋４×ｉ），Ｄ（３＋４×ｉ）は、それぞれステージＳ０，Ｓ１，Ｓ２，Ｓ３から、カラムブロックＣ（０＋４×ｉ），Ｃ（３＋４×ｉ），Ｃ（２＋４×ｉ），Ｃ（１＋４×ｉ）へ割り当てられる。

図４は、本実施形態に係る読み出し動作の一例を示すタイミングチャートである。

読み出しタイミングＴ３において、カラムアドレスによって指定されたカラムブロックＣ（０），Ｃ（３），Ｃ（２），Ｃ（１）は、メモリセルアレイ２からそれぞれ読み出されたデータＤ（０），Ｄ（１），Ｄ（２），Ｄ（３）を取り込む。カラムセレクタＣＳは、各カラムブロックＣ（０），Ｃ（３），Ｃ（２），Ｃ（１）に取り込まれているデータＤ（０），Ｄ（１），Ｄ（２），Ｄ（３）を、各ステージＳ０〜Ｓ３にパラレル転送する。

読み出しタイミングＴ４において、転送制御回路ＴＣ０〜ＴＣ２は、各ステージＳ０〜Ｓ３に割り当てられたデータＤ（０），Ｄ（１），Ｄ（２），Ｄ（３）をシリアル転送（順次転送）する。そして、この読み出しタイミングＴ４において、新たにカラムアドレスによって指定されたカラムブロックＣ（４），Ｃ（７），Ｃ（６），Ｃ（５）は、メモリセルアレイ２からそれぞれ読み出されたデータＤ（４），Ｄ（５），Ｄ（６），Ｄ（７）を取り込む。その後の読み出し動作は同様である。この読み出し動作において、データＤ（０＋４×ｉ），Ｄ（１＋４×ｉ），Ｄ（２＋４×ｉ），Ｄ（３＋４×ｉ）は、それぞれカラムブロックＣ（０＋４×ｉ），Ｃ（３＋４×ｉ），Ｃ（２＋４×ｉ），Ｃ（１＋４×ｉ）から、ステージＳ０，Ｓ１，Ｓ２，Ｓ３へ割り当てられる。

以下に、従来の半導体記憶装置と、本実施形態の半導体記憶装置１とを対比して説明する。

図５は、従来の半導体記憶装置の概略構成の一例を示すブロック図である。

半導体記憶装置１１は、メモリセルアレイ１２、カラムセレクタ１３、複数のカラムブロック１４０〜１４ｋを備える。複数のカラムブロック１４０〜１４ｋは、それぞれデータラッチ１５０〜１５ｋ、センスアンプ１６０〜１６ｋを備え、書き込みデータ、読み出しデータを保持する。

カラムセレクタＣＳは、クロックバス１７のクロックサイクルごとに、順番にカラムアドレスで指定された特定のカラムブロックを選択し、データバス１８のデータを順番に特定のデータラッチに格納する。半導体記憶装置１１が大容量のファイルメモリの場合には、カラムブロック１４０〜１４ｋの数が多くなり、データバス１８が長くなるため、高速なデータ転送は困難になる。また、半導体記憶装置１１が３次元積層型半導体記憶装置の場合、メモリセルアレイ１２をトランジスタより上の層で形成し、メモリセルアレイ１２の下に、カラムセレクタ１３及びカラムブロック１４０〜１４ｋなどのような周辺回路を配置することで、さらにビットコストを下げることができる。しかしながら、周辺回路の上にメモリセルアレイ１２が形成されると、メモリセルアレイ１２の上にある低抵抗のグローバル配線とメモリセルアレイ１２の下にある周辺回路との接続が制限される。したがって、低抵抗のグローバル配線から、メモリセルアレイ１２の下の周辺回路へ高速にデータ転送することが困難になる。

図６は、本実施形態に係る半導体記憶装置１の概略構成の一例を示すブロック図である。なお、この図６においては、上記の図１の場合と同様に、カラムブロックＣ（０），…，（３＋４×ｎ）のうち、カラムブロックＣ（０＋４×ｉ），（１＋４×ｉ），（２＋４×ｉ），（３＋４×ｉ）のみが図示されている。

上記のように、図５の半導体記憶装置１１では、高速なデータ転送が困難である。これに対して、本実施形態においては、メモリセルアレイ２下に配置されている回路の動作速度の高速化が困難な場合であっても、パイプライン処理を適用して、メモリセルアレイ２下に配置されている回路と外部の高速なデータ転送との格差を是正する。

本実施形態に係る半導体記憶装置１は、データラッチＤＬ（０＋４×０），…，ＤＬ（０＋４×ｎ），ＤＬ（１＋４×０），…，ＤＬ（１＋４×ｎ），ＤＬ（２＋４×０），…，ＤＬ（２＋４×ｎ），ＤＬ（３＋４×０），…，ＤＬ（３＋４×ｎ）にデータＤ（０＋４×０），…，Ｄ（３＋４×ｎ）を転送するデータバスＤＢをステージＳ０〜Ｓ３に分割し、この複数のステージＳ０〜Ｓ３についてパイプライン動作を行う。

データバスＤＢは、メモリチップの一方の端側から他方の端側へ向かい、他方の端側で折り返され、この他方の端側から一方の端側へ戻る。

このデータバスＤＢは、短い各ステージＳ０〜Ｓ３に分割されているため、高速なデータ転送を行うことができる。

データバスＤＢは、転送制御回路ＴＣ０〜ＴＣ２によって、一方の端側から他方の端側までと他方の端側から一方の端側までが、それぞれ２ステージずつ、計４ステージに分割される。転送制御回路ＴＣ０〜ＴＣ２は、クロックバスＣＫＢからのクロックで制御される。各ステージＳ０〜Ｓ３は、パイプライン動作により、それぞれデータラッチＤＬ（０＋４×ｉ），ＤＬ（３＋４×ｉ），ＤＬ（２＋４×ｉ），ＤＬ（１＋４×ｉ）へのデータＤ（０＋４×ｉ），Ｄ（１＋４×ｉ），Ｄ（２＋４×ｉ），Ｄ（３＋４×ｉ）の格納、及びデータラッチＤＬ（０＋４×ｉ），ＤＬ（３＋４×ｉ），ＤＬ（２＋４×ｉ），ＤＬ（１＋４×ｉ）からのデータＤ（０＋４×ｉ），Ｄ（１＋４×ｉ），Ｄ（２＋４×ｉ），Ｄ（３＋４×ｉ）の取り出しを並列に行う。

カラムセレクタＣＳ０は、４サイクルごとに、ステージＳ０，Ｓ３について、特定のカラムブロックを順番に選択し、ステージＳ０，Ｓ３のデータを順番に特定のデータラッチに格納、又は、特定のデータラッチに格納されたデータをステージＳ０，Ｓ３に提供する。カラムセレクタＣＳ１は、４サイクルごとに、ステージＳ１，Ｓ２について、特定のカラムブロックを順番に選択し、ステージＳ１，Ｓ２のデータを順番に特定のデータラッチに格納、又は、特定のデータラッチに格納されたデータをステージＳ１，Ｓ２に提供する。すなわち、カラムセレクタＣＳ０は、ステージＳ０，Ｓ３からのデータの受け取り又はステージＳ０，Ｓ３へのデータの提供を行い、カラムセレクタＣＳ１は、ステージＳ１，Ｓ２からのデータの受け取り又はステージＳ１，Ｓ２へのデータの提供を行う。

カラムブロックＣ（０），…，Ｃ（３＋４×ｎ）は、並列に動作するため、パイプライン動作していない場合と比較して４倍のサイクルで動作可能である。

さらに、本実施形態においては、データバスＤＢの一方の端側から他方の端側までの長さと、他方の端側から一方の端側までの長さとは、従来の半導体記憶装置１１のデータバス１８の長さの半分になっている。このため、データバスＤＢのＲＣ時定数は、従来のデータバス１８の４分の１となる。したがって、内部データバスの配線の単位長さあたりの抵抗が高い場合であっても、又は、容量が大きい場合であっても、外部データバスの高いバンド幅に対応することができる。

なお、本実施形態において、クロックバスＣＫＢは、データバスＤＢと異なり分割されていない。このため、クロックが遅延しないように、クロックバスＣＫＢとして抵抗の低いグローバル配線などを適用することが望ましい。

以上説明した本実施形態に係る半導体記憶装置１においては、内部のデータラッチＤＬ（０＋４×０），…，ＤＬ（０＋４×ｎ），ＤＬ（１＋４×０），…，ＤＬ（１＋４×ｎ），ＤＬ（２＋４×０），…，ＤＬ（２＋４×ｎ），ＤＬ（３＋４×０），…，ＤＬ（３＋４×ｎ）にデータを転送するデータバスＤＢがステージＳ０〜Ｓ３に分割され、ステージＳ０〜Ｓ３からデータラッチＤＬ（０＋４×０），…，ＤＬ（３＋４×ｎ）への書き込み、及びデータラッチＤＬ（０＋４×０），…，ＤＬ（３＋４×ｎ）からステージＳ０〜Ｓ３への読み出しにおいて、パイプライン動作が実現される。これにより、高いバンド幅でのデータ転送を行うことができる。

本実施形態において、データバスＤＢは折り返し構造を持つ。これにより、データバスＤＢにおけるデータの流れを一方向とすることができ、パイプライン動作を連続で行うことができる。

（第２の実施形態）
上記第１の実施形態においては、データバスＤＢをステージＳ０〜Ｓ３に分ける回路として、クロックによって制御される転送制御回路ＴＣ０〜ＴＣ２が備えられている。

これに対して、本実施形態に係る転送制御回路は、送信通知信号Sendと肯定応答信号Ackとを送受信（ハンドシェーク）することで、データの転送制御を行う。

図７は、本実施形態に係る転送制御回路によるデータ転送制御の一例を示すブロック図である。

本実施形態に係る転送制御回路１９０〜１９３は、それぞれステージＳ０〜Ｓ３に対応する。この転送制御回路１９０〜１９３は、例えば、非同期型自己タイミングデータ転送回路とする。隣り合う転送制御回路の間でデータ、送信通知信号Send、肯定応答信号Ackが送受信される。

転送制御回路１９０〜１９３によって実行されるデータ転送制御を、第１段の転送制御回路１９３、第２段の転送制御回路１９２、第３段の転送制御回路１９１を用いて説明する。

ステージＳ３に対応する第１段の転送制御回路１９３は、ステージＳ２に対応する第２段の転送制御回路１９２にデータを転送し、第１段の転送制御回路１９３は、第２段の転送制御回路１９２に、データが送信されていることを示す送信通知信号Sendを転送する。

すると、第２段の転送制御回路１９２は、第１段の転送制御回路１９３から転送されているデータを取り込み、第１段の転送制御回路１９３に肯定応答信号Ackを返す。第２段の転送制御回路１９２は、さらに第３段の転送制御回路１９１にデータを転送し、第２段の転送制御回路１９２は、第３段の転送制御回路１９１に、送信通知信号Sendを転送する。

また、第２段の転送制御回路１９２からの肯定応答信号Ackを受けた第１段の転送制御回路１９３は、送信通知信号Sendを第２段の転送制御回路１９２に送信することを停止する。

隣り合う転送制御回路は、送信通知信号Sendと肯定応答信号Ackとのハンドシェークを交互に行い、非同期なパイプライン動作を行う。

本実施形態に係る転送制御回路１９０〜１９３においては、グローバルなクロックバスＣＫＢからのクロックを必要としない。このため、データバスＤＢ及び転送制御回路１９０〜１９３をメモリセルアレイ２の下に配置し、低抵抗配線の使用が制約される場合であっても、パイプライン動作を用いて高速にデータ転送を行うことができる。

本実施形態においては、データバスＤＢ及び転送制御回路１９０〜１９３をメモリセルアレイ２の下に配置して、半導体記憶装置の必要面積を縮小することができる。

以上説明した本実施形態においては、パイプライン動作のためのデータ転送が、自己タイミングによる非同期で行われる。これにより、メモリセルアレイ２の下の配線抵抗の高い環境においても、高いバンド幅でデータを転送することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…半導体記憶装置、２…メモリセルアレイ、３…コントローラ、ＣＳ…カラムセレクタ、Ｃ（０＋４×ｉ）〜Ｃ（３＋４×ｉ）…カラムブロック、ＤＬ（０＋４×ｉ）〜ＤＬ（３＋４×ｉ）…データラッチ、ＳＡ（０＋４×ｉ）〜ＳＡ（３＋４×ｉ）…センスアンプ、ＢＬ（０＋４×ｉ）〜ＢＬ（３＋４×ｉ）…ビット線、ＷＬ０〜ＷＬｘ…ワード線、Ｓ０〜Ｓ３…ステージ、ＤＢ…データバス、ＣＫＢ…クロックバス、ＴＣ０〜ＴＣ２，１９０〜１９３…転送制御回路、Ｄ（０＋４×ｉ）〜Ｄ（３＋４ｉ）…データ。

Claims (7)

1. 半導体基板より上に形成されるメモリセルアレイと、
   複数のステージに分割されたデータバスと、
   前記複数のステージのそれぞれにデータが割り当てられるように、前記データをシリアルに転送する転送制御部と、
   前記半導体基板の表面であり前記メモリセルアレイより下に形成され、選択された場合に前記データを一次記憶する複数のカラムブロックと、
   前記半導体基板の表面であり前記メモリセルアレイより下に形成され、前記複数のカラムブロックの中から、前記複数のステージごとにいずれかのカラムブロックを選択し、前記複数のステージと前記複数のステージごとに選択されたカラムブロックとの間で前記データをパラレルに転送するカラムセレクタと、
   を具備し、
   前記データバスは、前記複数のカラムブロックの配列方向の一方の端側から他方の端側へ向かい、前記他方の端側で折り返し、前記他方の端側から前記一方の端側へ向かい、
   前記転送制御部は、前記データバスを前記複数のステージに分割する複数のフロップフロップ回路である
   ことを特徴とする半導体記憶装置。
2. 半導体基板より上に形成されるメモリセルアレイと、
   複数のステージに分割されたデータバスと、
   前記複数のステージのそれぞれにデータが割り当てられるように、前記データをシリアル転送する転送制御部と、
   前記半導体基板の表面であり前記メモリセルアレイより下に形成され、選択された場合に前記データを一次記憶する複数のカラムブロックと、
   前記半導体基板の表面であり前記メモリセルアレイより下に形成され、前記複数のカラムブロックの中から、前記複数のステージごとにいずれかのカラムブロックを選択し、前記複数のステージと前記複数のステージごとに選択されたカラムブロックとの間で前記データをパラレルに転送するカラムセレクタと、
   を具備し、
   前記データバスは、前記複数のカラムブロックの配列方向の一方の端側から他方の端側へ向かい、前記他方の端側で折り返し、前記他方の端側から前記一方の端側へ向かう
   ことを特徴とする半導体記憶装置。
3. 書き込み時に、前記データバスで複数の書き込みデータをシリアル転送し、前記複数の書き込みデータを前記複数のステージから前記複数のカラムブロックへパラレル送信し、
   読み出し時に、複数の読み出しデータを前記複数のカラムブロックから前記複数のステージにパラレル転送し、前記データバスで前記複数の読み出しデータをシリアル転送する、
   ことを特徴とする請求項２記載の半導体記憶装置。
4. 前記転送制御部は、前記データバスを前記複数のステージに分割する複数の転送回路を含み、
   前記複数の転送回路は、共通クロック信号に基づいて前記データバスにおける前記複数のステージごとに前記データをシリアル転送する、
   ことを特徴とする請求項２又は請求項３記載の半導体記憶装置。
5. 前記転送制御部は、前記複数のステージに対応する複数の転送回路を含み、
   前記複数の転送回路は、前段の転送回路から後段の転送回路へ前記データと送信通知信号とを送信し、前記後段の転送回路から前記前段の転送回路へ肯定応答信号を返信し、前記シリアル転送を制御する、
   ことを特徴とする請求項２又は請求項３記載の半導体記憶装置。
6. 前記データバスと前記転送制御部とは、前記半導体基板の表面であり前記メモリセルアレイより下に形成される、ことを特徴とする請求項５記載の半導体記憶装置。
7. 半導体基板より上に形成されるメモリセルアレイと、
   複数のステージに分割されたデータバスと、
   前記複数のステージのそれぞれにデータが割り当てられるように、前記データをシリアル転送する転送制御部と、
   前記半導体基板の表面であり前記メモリセルアレイより下に形成され、選択された場合に前記データを一次記憶する複数のカラムブロックと、
   前記半導体基板の表面であり前記メモリセルアレイより下に形成され、前記複数のカラムブロックの中から、前記複数のステージごとにいずれかのカラムブロックを選択し、前記複数のステージと前記複数のステージごとに選択されたカラムブロックとの間で前記データを転送するカラムセレクタと、
   を具備し、
   前記データバスは、前記複数のカラムブロックの配列方向の一方の端側から他方の端側へ向かい、前記他方の端側で折り返し、前記他方の端側から前記一方の端側へ向かう半導体記憶装置における制御方法であって、
   書き込み時に、前記データバスで複数の書き込みデータをシリアル転送し、前記複数の書き込みデータを前記複数のステージから前記複数のカラムブロックへパラレル送信し、
   読み出し時に、複数の読み出しデータを前記複数のカラムブロックから前記複数のステージにパラレル転送し、前記データバスで前記複数の読み出しデータをシリアル転送する
   ことを特徴とする制御方法。

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