KR101296361B1 - 데이터 스트로브 버퍼 및 이를 포함하는 메모리 시스템 - Google Patents

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Abstract

데이터 스트로브 버퍼 및 이를 포함하는 메모리 시스템이 제공된다. 데이터 스트로브 버퍼는 라이트 동작시 제1 데이터 스트로브 신호를 출력하는 제1 드라이버 및 리드 동작시 제2 데이터 스트로브 신호를 입력받아 제3 스트로브 신호를 제공하는 리시버로서, 제1 모드에서 입력된 제2 데이터 스트로브 신호와 기준 전압을 비교하여 그 비교 결과에 따라 제3 데이터 스트로브 신호를 제공하고, 제2 모드에서 입력된 제2 데이터 스트로브 신호와 상기 기준 전압을 비교하지 않는 리시버를 포함한다.
데이터 스트로브 버퍼, 메모리 시스템

Description

데이터 스트로브 버퍼 및 이를 포함하는 메모리 시스템{Data strobe buffer and memory system}
본 발명은 데이터 스트로브 버퍼 및 이를 포함하는 메모리 시스템에 관한 것이다.
시스템의 클럭 신호에 동기되어 동작하는 동기식 반도체 메모리 장치(SDRAM: Sychronous DRAM)는 용도에 따라 다수로 구분될 수 있다. 예컨데, 모바일 장치에 사용되는 모바일용 DDR SDRAM(이하 MDDR SDRAM이라 부른다.), 모바일 장치를 제외한 다른 반도체 메모리 장치에 사용되는 DDR SDRAM, DDR SDRAM 보다 동작 속도가 빠른 DDR2 SDRAM과 DDR3 SDRAM 및 그래픽 데이터 처리에 적합한 DDR SDRAM(이하 GDDR SDRAM이라 부른다.) 등으로 구분된다. 이러한 각 반도체 메모리 장치는 서로 다른 특성을 갖으므로, 각 반도체 메모리 장치의 동작에 적합한 메모리 컨트롤러를 필요로 한다. 예를 들어, 반도체 메모리 장치가 DDR SDRAM인 경우, 메모리 컨트롤러는 데이터 스트로브 신호를 기준 전압에 비교하는 싱글 엔디드 타입(single-ended type)의 데이터 스트로브 버퍼를 포함한다. 또는 반도체 메모리 장치가 DDR2 SDRAM인 경우, 메모리 컨트롤러는 데이터 스트로브 신호의 반전 신호와 데이터 스 트로브 신호를 비교하는 차동 타입(differential type)의 데이터 스트로브 버퍼를 포함한다.
이와 같이, 반도체 메모리 장치의 종류에 따라, 반도체 메모리 장치와 인터페이스 하는 메모리 컨트롤러가 다양하다.
본 발명이 해결하고자 하는 과제는, 여러 종류의 반도체 메모리 장치와 인터페이스할 수 있는 데이터 스트로브 버퍼를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 여러 종류의 반도체 메모리 장치와 인터페이스할 수 있는 데이터 스트로브 버퍼를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 데이터 스트로브 버퍼의 일 태양은 라이트 동작시 제1 데이터 스트로브 신호를 출력하는 제1 드라이버 및 리드 동작시 제2 데이터 스트로브 신호를 입력받아 제3 스트로브 신호를 제공하는 리시버로서, 제1 모드에서 상기 입력된 제2 데이터 스트로브 신호와 기준 전압을 비교하여 그 비교 결과에 따라 상기 제3 데이터 스트로브 신호를 제공하고, 제2 모드에서 상기 입력된 제2 데이터 스트로브 신호와 상기 기준 전압을 비교하지 않는 리시버를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 데이터 스트로브 버퍼의 다른 태양은 제1 입출력 노드와, 라이트 동작시 상기 제1 입출력 노드를 통해 제1 데이 터 스트로브 신호를 출력하는 제1 드라이버로서, 제1 풀업 제어 신호에 응답하여 상기 제1 입출력 노드를 전원 전압으로 풀업하는 제1 풀업 트랜지스터와, 제1 풀다운 제어 신호에 응답하여 상기 제1 입출력 노드를 그라운드 전압으로 제1 풀다운 시키는 풀다운 트랜지스터를 포함하는 제1 드라이버 및 리드 동작시 상기 제1 입출력 노드를 통해 제2 데이터 스트로브 신호를 입력받는 리시버로서, 제1 입력 신호와 제2 입력 신호 중 어느 하나를 선택하여 제공하는 선택부와, 상기 선택된 입력 신호와 상기 제2 데이터 스트로브 신호를 비교하고, 그 비교 결과에 따라 제3 데이터 스트로브 신호를 출력하는 비교부를 구비하는 리시버를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 메모리 시스템의 일 태양은 메모리 장치 및 상기 메모리 장치와 인터페이스하는 메모리 컨트롤러로서, 라이트 동작시 제1 데이터 스트로브 신호를 상기 메모리 장치로 제공하는 제1 드라이버와, 리드 동작시 상기 메모리 장치로부터 제2 데이터 스트로브 신호를 입력받아 제3 스트로브 신호를 제공하는 리시버로서, 제1 모드에서 상기 입력된 제2 데이터 스트로브 신호와 기준 전압을 비교하여 그 비교 결과에 따라 상기 제3 데이터 스트로브 신호를 제공하고, 제2 모드에서 상기 입력된 제2 데이터 스트로브 신호와 상기 기준 전압을 비교하지 않는 리시버를 포함하는 데이터 스트로브 버퍼를 구비하는 메모리 컨트롤러를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상기한 바와 같은 데이터 스트로브 버퍼는 여러 종류의 반도체 메모리 장치 와 인터페이스할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에 서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1 내지 도 4를 참조하여 본 발명의 일 실시예에 따른 데이터 스트로브 버퍼 및 이를 포함하는 메모리 시스템을 설명한다. 도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 개략적인 블록도이고, 도 2는 본 발명의 일 실시예에 따른 데이터 스트로브 버퍼 및 이를 포함하는 메모리 시스템을 설명하기 위한 회로도이고, 도 3a는 제1 모드에서 도 2의 데이터 스트로브 버퍼의 동작을 설명하기 위한 개략적인 개념도이고, 도 3b는 제2 모드에서 도 2의 데이터 스트로브 버퍼의 동작을 설명하기 위한 개략적인 개념도이고, 도 4는 제1 모드 또는 제2 모드에서 동작하는 데이터 스트로브 버퍼를 설명하기 위한 회로도이다.
먼저 도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(10)은 메 모리 컨트롤러(100)와 반도체 메모리 장치(200)를 포함한다. 메모리 컨트롤러(100)는 제1 내지 제4 입출력 패드(P1~P4)를 통해 반도체 메모리 장치(200)와 인터페이스한다. 예를 들어, 메모리 컨트롤러(100)는 반도체 메모리 장치(200)에 데이터(DQ)를 라이트할 때, 데이터 스트로브 신호(DQS)와 데이터(DQ)를 각각 제1 입출력 패드(P1) 및 제3 입출력 패드(P3)에 출력한다. 또는 메모리 컨트롤러(100)가 반도체 메모리 장치(200)로부터 데이터(DQ)를 리드할 때, 데이터 스트로브 신호(DQS)와 데이터(DQ)를 각각 제1 입출력 패드(P1) 및 제3 입출력 패드(P3)를 통해 입력받는다. 여기서 반도체 메모리 장치(200)의 종류는 제한되지 않는다. 예를 들어 반도체 메모리 장치(200)는 MDDR SDRAM 및 DDR SDRAM 중 어느 하나일 수 있다. 즉, 메모리 컨트롤러(100)는 여러 종류의 반도체 메모리 장치(200)와 인터페이스 할 수 있다.
이러한 메모리 컨트롤러(100)는 도 2에 도시된 데이터 스트로브 버퍼(190)(190)를 포함할 수 있다. 데이터 스트로브 버퍼(190)는 드라이버(110)와 리시버(140)를 포함한다. 데이터 스트로브 버퍼(190)는, 라이트 동작시 반도체 메모리 장치(200)로 제1 데이터 스트로브 신호(DQS_1)를 제공하고, 리드 동작시 반도체 메모리 장치(200)로부터 제2 데이터 스트로브 신호(DQS_2)를 제공받는다. 즉, 데이터 스트로브 버퍼(190)는, 라이트 동작시 제1 입출력 패드(P1)로 제1 데이터 스트로브 신호(DQS_1)를 출력하고, 리드 동작시 제1 입출력 패드(P1)를 통해 제2 데이터 스트로브 신호(DQS_2)를 입력받는다.
라이트 동작시 제1 데이터 스트로브 신호(DQS_1)를 출력하는 드라이버(110) 는 풀업 제어 신호(PUC)에 응답하여 동작하는 풀업 트랜지스터(PM)와, 풀다운 제어 신호(PDC)에 응답하여 동작하는 풀다운 트랜지스터(NM)를 포함할 수 있다. 리드 동작시 제2 데이터 스트로브 신호(DQS_2)를 입력받는 리시버(140)는 비교기(120)와 선택부(130)를 포함할 수 있다. 리드 동작시에, 선택부(130)는 제1 입력 단자(T1)로 입력되는 제1 입력 신호(SIG1)와 제2 입력 단자(T2)로 입력되는 제2 입력 신호(SIG2)중 어느 하나를 선택하여 비교기(120)로 제공한다. 여기서 선택부(130)는 멀티플렉서일 수 있다. 더욱 구체적으로 선택부(130)는 아날로그 멀티플렉서일 수 있다. 비교기(120)는 선택된 입력 신호(SIG1 또는 SIG2)와 제1 입출력 패드(P1)로 입력된 제2 데이터 스트로브 신호(DQS_2)를 비교하고, 그 비교 결과에 따라 제3 데이터 스트로브 신호(DQS_3)로 제공한다.
이러한 데이터 스트로브 버퍼(190)는, 반도체 메모리 장치(200) 종류에 따라 서로 다른 모드로 동작할 수 있다.
도 3a를 참조하면, 제1 모드에서 데이터 스트로브 버퍼(190)는, 라이트 동작시 제1 입출력 패드(P1)로 제1 데이터 스트로브 신호(DQS_1)를 출력하고, 리드 동작시 제1 입출력 패드(P1)로부터 제2 데이터 스트로브 신호(DQS_2)를 입력받는다. 데이터 스트로브 버퍼(190)는, 리드 동작시 제2 데이터 스트로브 신호(DQS_2)를 기준 전압(Vref)과 비교하고, 그 비교 결과에 따라 제3 데이터 스트로브 신호(DQS_3)를 제공한다. 예컨데, 제1 모드는 반도체 메모리 장치(200)가 DDR SDRAM인 경우를 의미할 수 있다.
도 3b를 참조하면, 제2 모드에서 데이터 스트로브 버퍼(190)는, 라이트 동작 시 제1 입출력 패드(P1)로 제1 데이터 스트로브 신호(DQS_1)를 출력하고, 리드 동작시 제1 입출력 패드(P1)로 제2 데이터 스트로브 신호(DQS_2)를 입력받는다. 데이터 스트로브 버퍼(190)는, 리드 동작시 제2 데이터 스트로브 신호(DQS_2)를, 기준 전압(Vref)과 비교하지 않고, 그대로 제3 데이터 스트로브 신호(DQS_3)로 제공한다. 예컨데, 제2 모드는 반도체 메모리 장치(200)가 MDDR SDRAM인 경우를 의미할 수 있다.
도 4를 참조하여, 도 2에 도시된 데이터 스트로브 버퍼(190)가 상술한 제1 모드 또는 제2 모드에서 동작하는 방법을 설명한다.
먼저, 제1 모드 및 제2 모드에서 라이트 동작시, 드라이버(110)는 제1 입출력 패드(P1)를 통해 제1 데이터 스트로브 신호(DQS_1)를 출력한다. 이때, 리시버(140)는 디스에이블될 수 있다. 드라이버(110)는 하이 레벨의 제1 데이터 스트로브 신호(DQS_1)를 출력할 수 있다. 예를 들어, 풀업 제어 신호(PUC)가 로우 레벨이면, 풀업 트랜지스터(PM)가 인에이블되어 제1 입출력 패드(P1)를 전원 전압(VDDQ)으로 풀업 시킨다. 풀업 제어 신호(PUC)가 로우 레벨이면, 풀업 트랜지스터(PM)가 디스에이블된다. 따라서 드라이버(110)는 제1 입출력 패드(P1)를 통해 하이 레벨의 제1 데이터 스트로브 신호(DQS_1)를 출력할 수 있다. 또는 풀업 제어 신호(PUC)가 하이 레벨이고, 풀다운 제어 신호(PDC)가 하이 레벨이면, 풀업 트랜지스터(PM)는 디스에이블되고, 풀다운 트랜지스터(NM)는 인에이블되어 제1 입출력 패드(P1)를 그라운드 전압으로 풀다운 시킨다. 따라서 드라이버(110)는 제1 입출력 패드(P1)를 통해 로우 레벨의 제1 데이터 스트로브 신호(DQS_1)를 출력할 수 있다. 또는 풀업 제어 신호(PUC)가 하이 레벨이고, 풀다운 제어 신호(PDC)가 로우 레벨이면, 드라이버(110)는 하이 임피던스(Hi-Z) 상태가 될 수 있다.
다음으로, 제1 모드에서 리시버(140)는, 리드 동작시 제1 입출력 패드(P1)를 통해 제2 데이터 스트로브 신호(DQS_2)를 입력받는다. 선택부(130)의 제1 입력 단자(T1)에는 기준 전압(Vref)이 인가되고, 제2 입력 단자(T2)는 그라운드 전압이 인가될 수 있다. 예컨데, 기준 전압(Vref)은 실질적으로 전원 전압(VDDQ)의 절반일 수 있다. 선택부(130)는 기준 전압(Vref)을 선택하여 비교기(120)로 제공한다. 이때, 선택부(130)는 모드 신호(미도시)에 응답하여 기준 전압(Vref)을 선택할 수 있고, 모드 신호(미도시)는 반도체 메모리 장치(200)의 종류가 DDR SDRAM임을 알리는 신호일 수 있다. 비교기(120)는 제2 데이터 스트로브 신호(DQS_2)와 선택부(130)의 출력인 기준 전압(Vref)을 비교하고, 그 비교 결과에 따라 제3 데이터 스트로브 신호(DQS_3)로 출력한다.
제2 모드에서 리시버(140)는, 리드 동작시 제1 입출력 패드(P1)를 통해 제2 데이터 스트로브 신호(DQS_2)를 입력받는다. 선택부(130)의 제1 입력 단자(T1)에는 기준 전압(Vref)이 인가되고, 제2 입력 단자(T2)는 그라운드 전압이 인가될 수있다. 또는 제1 입력 단자(T1)는 플로팅될 수도 있다. 선택부(130)는 그라운드 전압을 선택하여 비교기(120)로 제공한다. 이때, 비교기(120)는 모드 신호(미도시)에 응답하여 그라운드 전압을 선택할 수 있고, 모드 신호(미도시)는 반도체 메모리 장치(200)의 종류가 MDDR SDRAM임을 알리는 신호일 수 있다. 비교기(120)는 제2 데이터 스트로브 신호(DQS_2)와 선택부(130)의 출력인 그라운드 전압을 비교하고, 제3 데이터 스트로브 신호(DQS_3)를 출력한다.
정리해서 말하면, 도 2에 도시된 데이터 스트로브 버퍼(190)는 MDDR SDRAM 및 DDR SDRAM과 인터페이스할 수 있다.
도 5를 참조하여 본 발명의 다른 실시예에 따른 데이터 스트로브 버퍼 및 이를 포함하는 메모리 시스템을 설명한다. 도 5는 본 발명의 다른 실시예에 따른 데이터 스트로브 버퍼 및 이를 포함하는 메모리 시스템을 설명하기 위한 회로도이다. 도 2에 도시된 구성 요소와 동일한 기능을 하는 구성 요소에 대해서는 동일한 도면 부호를 사용하고, 설명의 편의상 해당 구성 요소에 대한 상세한 설명은 생략한다.
도 5를 참조하면, 이전 실시예와 달리, 데이터 스트로브 버퍼(191)의 리시버(141)는 선택부(131)를 더 포함한다. 즉, 제1 선택부(130)는 제1 입력 단자(T1)로 입력되는 제1 입력 신호(SIG1)와 제2 입력 단자(T2)로 입력되는 제2 입력 신호(SIG2)중 어느 하나를 선택하여 비교기(120)로 제공한다. 제2 선택부(131)는 제1 입출력 패드(P1)에 인가되는 신호와 제3 입력 단자(T3)로 인가되는 제3 입력 신호(SIG3)중 어느 하나를 선택하여 비교기(120)로 제공한다.
예를 들어 설명하면, 제1 입출력 패드(P1)를 통해 제2 데이터 스트로브 신호(DQS_2)가 입력되고, 제1 입력 단자(T1)에 기준 전압(Vref)이 인가되고, 제2 입력 단자(T2)에 그라운드 전압이 인가되고, 제3 입력 단자(T3)에 기준 전압(Vref)이 인가될 수 있다. 제1 선택부(130)가 기준 전압(Vref)을 선택하여 비교기(120)에 제공하고, 제2 선택부(131)는 제2 데이터 스트로브 신호(DQS_2)를 선택하여 비교기(120)에 제공할 수 있다. 이와 같은 경우, 기준 전압(Vref) 및 제2 데이터 스트 로브 신호(DQS_2)가 비교기(120)로 전송되는 패스(path)가 대칭적으로 될 수 있다. 또한, 제1 선택부(130) 및 제2 선택부(131) 각각이 동시에 기준 전압(Vref) 및 제2 데이터 스트로브 신호(DQS_2)를 비교기(120)로 제공할 수도 있다. 여기서 제1 선택부(130) 및 제2 선택부(131)는, 예컨데 모드 신호(미도시)에 응답하여 기준 전압(Vref) 및 제2 데이터 스트로브 신호(DQS_2)를 선택할 수 있고, 모드 신호(미도시)는 반도체 메모리 장치(200)의 종류를 알리는 신호일 수 있다.
도 6 내지 도 8b를 참조하여, 본 발명의 또 다른 실시예에 따른 데이터 스트로브 버퍼 및 이를 포함하는 메모리 시스템을 설명한다. 도 6은 본 발명의 또 다른 실시예에 따른 메모리 시스템을 설명하기 위한 개념적인 블록도이고, 도 7은 제3 모드에서 본 발명의 또 다른 실시예에 따른 데이터 스트로브 버퍼의 동작을 설명하기 위한 개략적인 개념도이고, 도 8a 및 도 8b는 제3 모드에서 동작하는 본 발명의 또 다른 실시예에 따른 데이터 스트로브 버퍼를 설명하기 위한 회로도이다. 도 1 및 도 2에 도시된 구성 요소와 동일한 기능을 하는 구성 요소에 대해서는 동일한 도면 부호를 사용하고, 설명의 편의상 해당 구성 요소에 대한 상세한 설명은 생략한다.
도 6을 참조하면, 메모리 컨트롤러(101)는 데이터 스트로브 신호(DQS)와, 데이터 스트로브 신호(DQS)의 반전 신호인 데이터 스트로브 바 신호(DQSB)를 이용하여 데이터를 반도체 메모리 장치(201)에 라이트 하고, 반도체 메모리 장치(200)로부터 데이터를 리드한다. 즉, 이전 실시예들과 달리, 메모리 컨트롤러(101)는 제5 입출력 패드(P5) 및 제6 입출력 패드(P6)를 통해 반도체 메모리 컨트롤러(100)와 데이터 스트로브 바 신호(DQSB)를 주고 받는다. 이러한 메모리 시스템(11)의 반도체 메모리 장치(201)는 DDR2 SDRAM 또는 DDR3 SDRAM일 수 있다.
이러한 메모리 컨트롤러(101)의 데이터 스트로브 버퍼(192)는, 도 7에 도시된 바와 같이, 제3 모드에서 동작할 수 있다.
도 7a를 참조하면, 제3 모드에서 데이터 스트로브 버퍼(192)는, 라이트 동작시 제1 입출력 패드(P1)를 통해 제1 데이터 스트로브 신호(DQS_1)를 출력하고 제2 입출력 패드(P2)를 통해 제1 데이터 스트로브 바 신호(DQSB_1)를 출력한다. 제3 모드에서 데이터 스트로브 버퍼(192)는, 리드 동작시 제1 입출력 패드(P1)를 통해 제2 데이터 스트로브 신호(DQS_2)를 입력받고, 제2 입출력 패드(P2)를 통해 제2 데이터 스트로브 바 신호(DQSB_2)를 입력받고, 제2 데이터 스트로브 신호(DQS_2)와 제2 데이터 스트로브 바 신호(DQSB_2)를 비교하고, 그 비교 결과에 따라 제3 데이터 스트로브 신호(DQS_3)로 출력한다. 예컨데, 제3 모드는 메모리 컨트롤러(101)가 DDR2 SDRAM 또는 DDR3 SDRAM와 인터페이스하는 경우를 의미할 수 있다.
도 7 및 도 8a를 참조하여, 본 발명의 또 다른 실시예에 따른 데이터 스트로브 버퍼(192)가 상술한 제3 모드에서 동작하는 방법을 설명한다. 도 8a를 참조하면, 이전 실시예들과 달리, 데이터 스트로브 버퍼(192)는 드라이버(150)를 더 포함한다.
제3 모드에서 라이트 동작시, 제1 드라이버(110)는 제1 데이터 스트로브 신호(DQS_1)를 출력하고, 제2 드라이버(150)는 데이터 스트로브 바 신호(DQSB_1)를 출력한다. 제1 드라이버(110)는, 상술한 바와 같이, 제1 풀업 제어 신호(PUC1) 및 제1 풀다운 제어 신호(PDC1)에 응답하여, 하이 레벨의 데이터 스트로브 신호(DQS_1) 또는 로우 레벨의 데이터 스트로브 신호(DQS_1)를 출력한다. 또는 제1 드라이버(110)는, 제1 풀업 제어 신호(PUC1) 및 제1 풀다운 제어 신호(PDC1)에 응답하여, 하이 임피던스(Hi-Z) 상태가 될 수 있다. 제2 드라이버(150)도 마찬가지로, 제2 풀업 제어 신호(PUC2) 및 제2 풀다운 제어 신호(PDC2)에 응답하여, 제1 데이터 스트로브 신호(DQS_1)의 반전된 신호인 제2 데이터 스트로브 바 신호(DQSB_2)를 출력한다. 또는 제2 드라이버(110)는, 제2 풀업 제어 신호(PUC2) 및 제2 풀다운 제어 신호(PDC2)에 응답하여, 하이 임피던스(Hi-Z) 상태가 될 수 있다. 라이트 동작시 리시버(140)는 디스에이블될 수 있다.
리시버(140)는 비교기(120)와 선택부(130)를 포함하고, 선택부(130)의 제1 입력 단자(T1)에는 기준 전압(Vref)이 인가되고, 제2 입력 단자(T2)는 제2 입출력 단자와 연결되어, 제2 데이터 스트로브 바 신호(DQSB_2)가 인가된다.
제3 모드에서, 선택부(130)의 제2 입력 단자(T2)에 제2 데이터 스트로브 바 신호(DQSB_)가 입력된다. 제3 모드에서 선택부(130)는, 리드 동작시 제2 데이터 스트로브 바 신호(DQSB_2)를 선택하여 비교기(120)로 제공한다. 비교기(120)는 제2 데이터 스트로브 신호(DQS_2)와 제2 데이터 스트로브 바 신호(DQSB_2)를 비교하고, 그 비교 결과에 따라 제3 데이터 스트로브 신호(DQS_3)를 제공한다. 즉, 선택부(130)가 제3 데이터 스트로브 바 신호(DQSB_3)를 선택하면, 데이터 스트로브 버퍼(192)는, 도 8a에 도시된 바와 같이, 제3 모드에서 동작한다.
여기서, 제1 드라이버(110) 및 제2 드라이버(150)는 리드 동작시 터미네이션 으로 동작할 수 있다. 즉, 제1 풀업 트랜지스터(PM1)가 제1 풀업 제어 신호(PUC1)에 인에이블되고, 제1 풀다운 트랜지스터(NM1)가 제1 풀다운 제어 신호(PDC1)에 인에이블되면, 제1 풀업 트랜지스터(PM1) 및 제1 풀다운 트랜지스터(NM1)는, 도 8d에 도시된 바와 같이, 제1 터미네이션 저항값(RT1) 및 제2 터미네이션 저항값(RT2)을 각각 갖을 수 있다. 또한, 제2 풀업 트랜지스터(PM2)가 제2 풀업 제어 신호(PUC2)에 인에이블되고, 제2 풀다운 트랜지스터(NM2)가 제2 풀다운 제어신호에 인에이블되면, 제2 풀업 트랜지스터(PM2) 및 제2 풀다운 트랜지스터(NM2)는, 도 6d에 도시된 바와 같이, 제3 터미네이션 저항값(RT3) 및 제4 터미네이션 저항값(RT4)을 각각 갖을 수 있다. 제1 드라이버(110) 및 제2 드라이버(150)가 터미네이션으로 동작하는 경우, 반도체 메모리 장치(201)로부터 제1 및 제2 데이터 스트로브 바 신호(DQSB_1, DQSB_2)가 메모리 컨트롤러(101)로 입력될 때, 신호 반사가 최소화되고, 신호의 보존성이 향상된다. 또한, 터미네이션이 메모리 컨트롤러(101) 내부에 존재하게 되므로, 온-다이 터미네이션(On-Die Termination)이 구현된다.
도 9 내지 도 10b를 참조하여 본 발명의 또 다른 실시예들에 따른 데이터 스트로브 버퍼 및 이를 포함하는 메모리 시스템을 설명한다. 도 9는 본 발명의 또 다른 실시예들에 따른 데이터 스트로브 버퍼의 동작을 설명하기 위한 개략적인 개념도이고, 도 10a 및 도 10b은 본 발명의 또 다른 실시예들에 따른 데이터 스트로브 버퍼의 회로도이다. 도 7a 내지 도 8b에 도시된 구성 요소와 동일한 기능을 하는 구성 요소에 대해서는 동일한 도면 부호를 사용하고, 설명의 편의상 해당 구성 요소에 대한 상세한 설명은 생략한다.
도 9를 참조하면, 이전 실시예와 달리, 제4 모드에서 데이터 스트로브 버퍼(193)는 제1 입출력 패드(P1)를 통해 제1 데이터 스트로브 신호(DQS_1)를 출력하고, 제1 입출력 패드(P1)를 통해 제2 데이터 스트로브 신호(DQS_2)를 입력받지 않고 제5 입출력 패드(P5)를 통해 제2 데이터 스트로브 신호(DQS_2)를 입력받는다. 예컨데, 제4 모드는 데이터 스트로브 버퍼(193)가 GDDR SDRAM과 인터페이스하는 경우를 의미할 수 있다.
도 9 및 도 10a를 참조하면, 데이터 스트로브 버퍼(193)는 제1 및 제2 드라이버(110, 150)와 제1 및 제2 리시버(140, 160)를 포함한다.
제1 드라이버(110) 및 제1 리시버(140)는, 하나의 기능 블록(170)으로, 제1 입출력 패드(P1)를 통해 제1 데이터 스트로브 신호(DQS_1)를 출력한다. 여기서 제1 리시버(140)는 디스에이블될 수 있다. 또는 제1 리시버(140)는 생략될 수 있다.
제2 드라이버(150) 및 제2 리시버(160)는 제5 입출력 패드(P5)를 통해 제2 데이터 스트로브 신호(DQS_2)를 입력받는다. 여기서 제2 드라이버(150)는 터미네이션 동작을 할 수 있다. 즉, 도 10b에 도시된 바와 같이, 제2 풀업 트랜지스터(PM2)는 제2 풀업 제어 신호(PUC2)를 입력받아 인에이블되어 제2 터미네이션 저항값(PT2)을 갖을 수 있다. 이때 제2 풀다운 트랜지스터(NM2)는 제2 풀다운 제어 신호(PDC2)를 입력받아 디스에이블될 수 있다.
상술한 내용을 정리해서 말하면, 각 실시예들에 따른 데이터 스트로브 버퍼는 여러 종류의 반도체 메모리 장치와 인터페이스할 수 있다. 각 실시예들에 따른 데이터 스트로브 버퍼는 도 2에 도시된 기본적인 실시예의 변형으로 구현될 수 있 다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 개략적인 블록도이다.
도 2는 본 발명의 일 실시예에 따른 데이터 스트로브 버퍼 및 이를 포함하는 메모리 시스템을 설명하기 위한 회로도이다.
도 3a는 제1 모드에서 도 2의 데이터 스트로브 버퍼의 동작을 설명하기 위한 개략적인 개념도이다.
도 3b는 제2 모드에서 도 2의 데이터 스트로브 버퍼의 동작을 설명하기 위한 개략적인 개념도이다.
도 4는 제1 모드 또는 제2 모드에서 동작하는 데이터 스트로브 버퍼를 설명하기 위한 회로도이다.
도 5는 본 발명의 다른 실시예에 따른 데이터 스트로브 버퍼 및 이를 포함하는 메모리 시스템을 설명하기 위한 회로도이다.
도 6은 본 발명의 또 다른 실시예에 따른 메모리 시스템을 설명하기 위한 개념적인 블록도이다.
도 7은 제3 모드에서 본 발명의 또 다른 실시예에 따른 데이터 스트로브 버퍼의 동작을 설명하기 위한 개략적인 개념도이다.
도 8a 및 도 8b는 제3 모드에서 동작하는 본 발명의 또 다른 실시예에 따른 데이터 스트로브 버퍼를 설명하기 위한 회로도이다.
도 9는 본 발명의 또 다른 실시예들에 따른 데이터 스트로브 버퍼의 동작을 설명하기 위한 개략적인 개념도이다.
도 10a 및 도 10b은 본 발명의 또 다른 실시예들에 따른 데이터 스트로브 버퍼의 회로도이다.
(도면의 주요부분에 대한 부호의 설명)
100: 메모리 컨트롤러 110: 드라이버
120: 비교기 130: 선택부
140: 리시버 200: 반도체 메모리 장치

Claims (26)

  1. 라이트 동작시 제1 데이터 스트로브 신호를 출력하는 제1 드라이버; 및
    리드 동작시 제2 데이터 스트로브 신호를 입력받아 제3 스트로브 신호를 제공하는 리시버로서,
    제1 모드에서 상기 입력된 제2 데이터 스트로브 신호와 기준 전압을 비교하여 그 비교 결과에 따라 상기 제3 데이터 스트로브 신호를 제공하고,
    제2 모드에서 상기 입력된 제2 데이터 스트로브 신호와 상기 기준 전압을 비교하지 않는 리시버를 포함하는 데이터 스트로브 버퍼.
  2. 제 1항에 있어서,
    상기 리시버는 상기 제2 모드에서 상기 제2 데이터 스트로브 신호를 상기 제3 데이터 스트로브 신호로서 제공하는 데이터 스트로브 버퍼.
  3. 제 1항에 있어서, 상기 제1 드라이버는
    풀업 제어 신호에 응답하여 출력 노드를 전원 전압으로 풀업하는 풀업 트랜지스터와, 풀다운 제어 신호에 응답하여 상기 출력 노드를 그라운드 전압으로 풀다운 시키는 풀다운 트랜지스터를 포함하여, 상기 출력 노드를 통해 상기 제1 데이터 스트로브 신호를 출력하되,
    상기 제1 드라이버는 상기 리드 동작시 터미네이션으로 동작하는 데이터 스트로브 버퍼.
  4. 삭제
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 3항에 있어서, 상기 리드 동작시
    상기 풀업 트랜지스터는 상기 풀업 제어 신호에 인에이블되어 제1 터미네이션 저항값을 갖고, 상기 풀다운 트랜지스터는 상기 풀다운 제어 신호에 인에이블되어 제2 터미네이션 저항값을 갖는 데이터 스트로브 버퍼.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 3항에 있어서, 상기 리드 동작시
    상기 풀업 트랜지스터는 상기 풀업 제어 신호에 인에이블되어 터미네이션 저항값을 갖고, 상기 풀다운 트랜지스터는 상기 풀다운 제어 신호에 디스에이블되는 데이터 스트로브 버퍼.
  7. 제 1항에 있어서,
    제1 데이터 스트로브 바 신호가 상기 제1 데이터 스트로브 신호가 반전된 신호일 때,
    상기 라이트 동작시 상기 제1 데이터 스트로브 바 신호를 제공하는 제2 드라이버를 더 포함하는 데이터 스트로브 버퍼.
  8. 제 7항에 있어서,
    제2 데이터 스트로브 바 신호는 상기 제2 데이터 스트로브 신호가 반전된 신호일 때,
    상기 리시버는 상기 제2 모드에서 상기 제2 데이터 스트로브 신호 및 제2 데이터 스트로브 바 신호를 입력받고, 상기 제2 데이터 스트로브 신호와 상기 제2 데이터 스트로브 바 신호를 비교하고, 그 비교 결과에 따라 상기 제3 데이터 스트로브 신호를 출력하는 데이터 스트로브 버퍼.
  9. 제 8항에서, 상기 리시버는
    상기 제1 모드에서 상기 기준 전압을 선택하여 제공하고, 상기 제2 모드에서 상기 제2 데이터 스트로브 바 신호를 선택하여 제공하는 선택부와,
    상기 제2 데이터 스트로브 신호와 상기 선택적으로 제공된 기준 전압 또는 제2 데이터 스트로브 바 신호를 비교하고, 그 비교 결과에 따라 상기 제3 데이터 스트로브 신호를 출력하는 비교기를 포함하고,
    상기 선택부는 아날로그 멀티플렉서를 포함하는 데이터 스트로브 버퍼.
  10. 삭제
  11. 제 8항에 있어서,
    상기 제1 드라이버 및 상기 제2 드라이버는 리드 동작시 터미네이션으로 동 작하는 데이터 스트로브 버퍼.
  12. 메모리 장치; 및
    상기 메모리 장치와 인터페이스하는 메모리 컨트롤러로서,
    라이트 동작시 제1 데이터 스트로브 신호를 상기 메모리 장치로 제공하는 제1 드라이버와,
    리드 동작시 상기 메모리 장치로부터 제2 데이터 스트로브 신호를 입력받아 제3 스트로브 신호를 제공하는 리시버로서, 제1 모드에서 상기 입력된 제2 데이터 스트로브 신호와 기준 전압을 비교하여 그 비교 결과에 따라 상기 제3 데이터 스트로브 신호를 제공하고, 제2 모드에서 상기 입력된 제2 데이터 스트로브 신호와 상기 기준 전압을 비교하지 않는 리시버를 포함하는 데이터 스트로브 버퍼를 구비하는 메모리 컨트롤러를 포함하는 메모리 시스템.
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 제1 입출력 노드;
    라이트 동작시 상기 제1 입출력 노드를 통해 제1 데이터 스트로브 신호를 출력하는 제1 드라이버로서, 제1 풀업 제어 신호에 응답하여 상기 제1 입출력 노드를 전원 전압으로 풀업하는 제1 풀업 트랜지스터와, 제1 풀다운 제어 신호에 응답하여 상기 제1 입출력 노드를 그라운드 전압으로 풀다운 시키는 제1 풀다운 트랜지스터를 포함하는 제1 드라이버; 및
    리드 동작시 상기 제1 입출력 노드를 통해 제2 데이터 스트로브 신호를 입력받는 리시버로서, 제1 입력 신호와 제2 입력 신호 중 어느 하나를 선택하여 제공하는 선택부와, 상기 선택된 입력 신호와 상기 제2 데이터 스트로브 신호를 비교하고, 그 비교 결과에 따라 제3 데이터 스트로브 신호를 출력하는 비교부를 구비하는 리시버를 포함하는 데이터 스트로브 버퍼.
  24. 제 23항에 있어서,
    제1 데이터 스트로브 바 신호가 상기 제1 데이터 스트로브 신호가 반전된 신호일 때,
    제2 입출력 노드와
    상기 라이트 동작시 상기 제2 입출력 노드를 통해 제1 데이터 스트로브바 신호를 출력하는 제2 드라이버로서, 제2 풀업 제어 신호에 응답하여 상기 제2 입출력 노드를 전원 전압으로 풀업하는 제2 풀업 트랜지스터와, 제2 풀다운 제어 신호에 응답하여 상기 제2 입출력 노드를 그라운드 전압으로 풀다운 시키는 제2 풀다운 트랜지스터를 포함하는 제2 드라이버를 더 포함하는 데이터 스트로브 버퍼.
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제 24항에 있어서,
    제2 데이터 스트로브 바 신호는 상기 제2 데이터 스트로브 신호가 반전된 신호이고, 상기 리드 동작시 상기 제2 데이터 스트로브 바 신호가 상기 제2 입출력 노드로 입력될 때,
    상기 선택부는 상기 제2 데이터 스트로브 바 신호를 선택하여 상기 비교부로 제공하고,
    상기 비교부는 상기 제2 데이터 스트로브 바 신호와 상기 제2 데이터 스트로브 신호를 비교하고, 그 비교 결과에 따라 상기 제3 데이터 스트로브 신호를 출력하는 데이터 스트로브 버퍼.
  26. 삭제
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